JPH10134587A

JPH10134587A - 不揮発性半導体記憶装置

Info

Publication number: JPH10134587A
Application number: JP28642096A
Authority: JP
Inventors: Takayuki Emori; 孝之江守
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-10-29
Filing date: 1996-10-29
Publication date: 1998-05-22

Abstract

(57)【要約】【課題】メモリセルのトンネル酸化膜の劣化度合いを
一様に保持でき、読み出し動作の安定化が図れる不揮発
性半導体記憶装置を実現する。【解決手段】メモリセルおよびリファレンスセルの書
き換え動作は、書き込み動作、消去動作および消去後の
プログラム動作からなり、書き換え動作時に選択メモリ
セルと同一ワード線上にあるすべてのメモリセルおよび
リファレンスセルに対して書き換えを行い、メモリセル
において書き換えデータに基づき書き換え動作を行い、
リファレンスセルにおいて常にデータ“０”またはデー
タ“１”を記憶するように書き換えを行うので、ｎ回の
書き換え動作では、何れの書き換えデータにおいてもメ
モリセルの消去動作はｎ回、書き込み動作は（ｎ±１）
回に分布し、メモリセルおよびリファレンスセルのトン
ネル酸化膜の劣化度合いをほぼ一様に保持でき、安定し
た読み出しを実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置、例えば、フラッシュＥ
ＥＰＲＯＭに関するものである。

【０００２】

【従来の技術】不揮発性半導体記憶装置、例えば、フラ
ッシュＥＥＰＲＯＭは、コントロールゲートと基板間に
電荷蓄積層を構成するフローティングゲートを有する不
揮発性半導体記憶素子（以下、メモリセルという）によ
り構成されている。このような不揮発性半導体記憶装置
において、ＦＮ（Fowler-Nordheim ）トンネル注入によ
りフローティングゲートから、例えば、ドレインへ電荷
（電子）を引き抜くことにより書き込み動作を行うもの
がある。この場合、消去動作は、ＦＮトンネリングによ
り、例えば、基板からフローティングゲートに電子を注
入することにより行う。

【０００３】上述した書き込み動作により、フローティ
ングゲートから電子が引き抜かれ、メモリセルのしきい
値電圧Ｖ_thが低いレベル、例えば、電源電圧Ｖ_CC以下の
レベルに設定され、消去動作により、しきい値電圧Ｖ_th
が高いレベル、例えば、電源電圧Ｖ_CC以上のレベルに設
定される。消去動作の場合、消去後のしきい値電圧Ｖ_th
は電源電圧Ｖ_CC以上であればよく、かつ上限はないの
で、消去後のしきい値電圧Ｖ_thの分布を揃えるために消
去動作の前に、一旦書き込みを行うというようなことは
なされない。

【０００４】即ち、メモリセルに対するデータの書き換
えは、図４に示すように、消去動作とプログラム書き込
み（以下、単にプログラムという）動作の２段階で行わ
れる。図４は上述したメモリセルの書き換え動作を示す
フローチャートである。ステップＳ１の消去動作によ
り、メモリセルのフローティングゲートに電子が注入さ
れ、メモリセルのしきい値電圧Ｖ_thが高いレベルに保持
される。なお、フラッシュＥＥＰＲＯＭの場合、この消
去動作は、例えば、メモリチップ毎に、あるいはメモリ
チップ上の各ブロック毎に行われる。

【０００５】消去動作の後、ステップＳ２のプログラム
動作が行われる。このプログラム動作において、書き込
みデータに応じて、選択メモリセルに対して書き込みが
行われる。例えば、選択されたメモリセルにデータ
“０”を書き込む場合、プログラム動作前の消去動作に
より、メモリセルのフローティングゲートに電子が注入
され、しきい値電圧Ｖ_thが高いレベルとなり、データ
“０”が保持する状態となっているので、選択されたメ
モリセルをそのままにする。一方、選択されたメモリセ
ルにデータ“１”を書き込む場合には、ＦＮトンネリン
グにより、選択されたメモリセルのフローティングゲー
トに注入された電子を引き抜き、しきい値電圧Ｖ_thを低
いレベルに設定することでプログラム動作が行われる。

【０００６】そして、メモリセルに記憶したデータの読
み出し動作は、例えば、差動増幅器により構成されたセ
ンスアンプにより行われる。図５は、このようなセンス
アンプにより構成された読み出し回路の一例を示す回路
図である。

【０００７】図５において、ＳＡは差動増幅器により構
成されたセンスアンプ、Ｍ₁は選択されたメモリセル、
Ｍ_Dはリファレンス用ダミーセル（以下、リファレンス
セルという）、ＢＬ₁は選択されたメモリセルＭ₁に接
続されたビット線、ＤＢＬはリファレンスセルに接続さ
れたリファレンスビット線、ＮＣ₁，ＮＣ_Dはカラムデ
コーダからのカラム選択信号線ＹＳ₁およびリファレン
ス選択信号線ＹＳ_Dの選択信号により導通または非導通
状態に設定されるカラム選択トランジスタおよびリファ
レンス選択トランジスタ、ＰＴ₁，ＰＴ₂はビット線Ｂ
Ｌ₁およびリファレンスビット線ＤＢＬをプルアップす
るためのトランジスタ、ＮＴ₁，ＮＴ₂はビット線ＢＬ
₁およびリファレンスビット線ＤＢＬをセンスアンプに
接続するためのトランジスタをそれぞれ示している。

【０００８】トランジスタＰＴ₁のゲートおよびドレイ
ンは共通に接続され、ソースが電源電圧Ｖ_CCの供給線に
接続されている。ＰＴ₂のゲートおよびドレインは共通
に接続され、ソースが電源電圧Ｖ_CCの供給線に接続され
ている。トランジスタＰＴ₁のゲートとドレインの共通
の接続点が、センスアンプＳＡの入力端子Ｔ₁に接続さ
れ、さらに、トランジスタＮＴ₁とＮＣ₁を介して、ビ
ット線ＢＬ₁に接続されている。トランジスタＰＴ₂の
ゲートとドレインの共通の接続点が、センスアンプＳＡ
の入力端子Ｔ₂に接続され、さらに、トランジスタＮＴ
₂とＮＣ_Dを介して、リファレンスビット線ＤＢＬに接
続されている。

【０００９】トランジスタＮＴ₁，ＮＴ₂のゲートがバ
イアス電圧Ｖ_biasの供給線に接続され、トランジスタＮ
Ｃ₁のゲートがカラム選択信号線ＹＳ₁に接続され、ト
ランジスタＮＣ_Dのゲートがリファレンス選択信号線Ｙ
Ｓ_Dに接続されている。

【００１０】ビット線ＢＬ₁がトランジスタＮＣ₁，Ｎ
Ｔ₁を介して、センスアンプＳＡの入力端子Ｔ₁に接続
され、リファレンスビット線ＤＢＬはトランジスタＮＣ
_D，ＮＴ₂を介して、センスアンプＳＡの入力端子Ｔ₂
に接続されている。

【００１１】選択メモリセルＭ₁およびリファレンスセ
ルＭ_Dのゲートがともにワード線ＷＬ₁に接続されてい
る。選択メモリセルＭ₁にプログラム動作により書き込
まれたデータが格納されている。一方、リファレンスセ
ルＭ_Dには常に消去データ“０”または書き込みデータ
“１”が格納されている。

【００１２】なお、図５に示す例においては、メモリセ
ルＭ₁およびリファレンスセルＭ_Dが同じワード線ＷＬ
₁に接続されているが、メモリセルＭ₁およびリファレ
ンスセルＭ_Dは異なるワード線上に配置し、これらのワ
ード線への印加電圧のタイミングを同一にするという方
法をとってもよい。

【００１３】上述したように構成されたメモリセルアレ
イおよび読み出し回路において、読み出し動作時に、ト
ランジスタＮＴ₁，ＮＴ₂のゲートにバイアス電圧Ｖ
_bias印加され、これらのトランジスタが導通状態に設定
され、また、トランジスタＮＣ₁，ＮＣ_Dのゲートにカ
ラム選択信号線ＹＳ₁，ＹＳ_Dからの選択信号が印加さ
れるので、これらのトランジスタも導通状態に設定され
ている。これにより、ビット線ＢＬ₁がセンスアンプＳ
Ａの入力端子Ｔ₁に接続され、リファレンスビット線Ｄ
ＢＬがセンスアンプＳＡの入力端子Ｔ₂に接続される。

【００１４】さらに、読み出し時に、選択されたメモリ
セルＭ₁に接続されたワード線ＷＬ₁に読み出し電圧、
例えば、電源電圧Ｖ_CCが印加されるので、選択メモリセ
ルＭ₁が消去状態、例えば、しきい値電圧Ｖ_thが電源電
圧Ｖ_CC以上にある場合、メモリセルＭ₁が非導通状態と
なり、ビット線ＢＬ₁はプルアップトランジスタＰＴ₁
により、ハイレベル、例えば、電源電圧Ｖ_CCレベルに保
持される。一方、選択メモリセルＭ₁が書き込み状態、
例えば、しきい値電圧Ｖ_thが低いレベルの場合、メモリ
セルＭ₁が導通状態となり、ビット線ＢＬ₁は導通状態
になるメモリセルＭ₁を介して、ソース線に接続される
ので、ビット線ＢＬ₁はソース線の電位、例えば、０Ｖ
に保持される。

【００１５】一方、リファレンスセルＭ_Dは常に消去状
態または書き込み状態に設定されているので、ここで、
リファレンスセルＭ_Dが消去状態、即ち、しきい値電圧
Ｖ_thが高い状態に設定されているとする。この場合、読
み出し時に、リファレンスセルＭ_Dが非導通状態に保持
され、リファレンスビット線ＤＢＬはプルアップ用トラ
ンジスタＰＴ₂により、ハイレベル、例えば、電源電圧
Ｖ_CCレベルに保持される。

【００１６】センスアンプＳＡにより、入力端子Ｔ₁と
Ｔ₂に入力された信号のレベルを比較することにより、
選択メモリセルＭ₁の記憶データを読み出すことができ
る。例えば、センスアンプＳＡの入力端子Ｔ₁に入力さ
れた信号が入力端子Ｔ₂に入力された信号と同レベルの
場合、選択メモリセルＭ₁に格納したデータがリファレ
ンスセルＭ_Dの保持データと同様である。しかし、セン
スアンプＳＡの差動入力端子に入力された信号が異なる
場合、選択メモリセルＭ₁に格納したデータがリファレ
ンスセルＭ_Dの保持データと異なる。

【００１７】

【発明が解決しようとする課題】ところで、上述した従
来の不揮発性半導体記憶装置においては、選択メモリセ
ルとリファレンスセルのデータの書き換え回数は同じで
あるが、トンネル酸化膜の劣化状況が異なり、差動増幅
器により構成されたセンスアンプでは、安定した読み出
しは困難であるという問題がある。

【００１８】例えば、図５に示す読み出し回路例におい
ては、リファレンスセルＭ_Dが常に消去状態、即ち、デ
ータ“０”を格納する状態に設定された場合、書き換え
時に、リファレンスセルＭ_Dのフローティングゲートに
電子が保持されたままで、トンネル酸化膜の劣化が生じ
ない。しかし、リファレンスセルＭ_Dが常に書き込み状
態、即ち、データ“１”を格納する状態に設定された場
合、一回の書き換え毎に消去と書き込み動作を一回ずれ
行われ、フローティングゲートとドレイン間に電子が一
往復し、トンネル酸化膜に大きな劣化が生じる。

【００１９】さらに、実際のメモリセルアレイにある各
メモリセルには様々なデータの書き換えを経験するの
で、フローティングゲートとドレイン間の電子の往復サ
イクルは様々となり、トンネル酸化膜の劣化の度合いも
メモリセル毎に異なり、各メモリセル間では一様となら
ない。

【００２０】このため、従来の不揮発性半導体記憶装置
では、同一ワード線に配置されている選択メモリセルと
リファレンスセルが同じ書き換えサイクルを経験させて
も、トンネル酸化膜の劣化の度合いはそれらのセル間で
は一様とならず、差動増幅器により構成されたセンスア
ンプにより安定した読み出し動作は得られないという問
題がある。

【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、消去前に書き込みを選択ブロッ
ク内のメモリセルとそのブロックと同一ワード線上のリ
ファレンスセルのすべてに対して行うことにより、選択
メモリセルおよびリファレンスセルのトンネル酸化膜を
同様な度合いで劣化させ、安定した読み出しを実現でき
る不揮発性半導体記憶装置を提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体基板上にトンネル絶縁膜を介して
電荷蓄積層が形成された半導体記憶素子を有し、上記電
荷蓄積層と上記基板間の電荷経路を介して電荷の授受を
行うことにより消去と当該消去後のプログラム書き込み
を行い、読み出し時に、選択メモリセルおよびリファレ
ンスセルのしきい値電圧に基づき選択メモリセルの記憶
データを判別する不揮発性半導体記憶装置であって、上
記消去動作の前に、選択されたメモリセルと同一のワー
ド線に接続されているすべてのメモリセルおよびリファ
レンスセルに対して、書き込み動作を行う手段を有す
る。

【００２３】また、本発明では、上記消去および上記書
き込みはＦＮトンネリングにより行われ、上記消去によ
り上記電荷蓄積層に電荷を注入して、半導体記憶素子の
しきい値電圧を高い第１のレベルに遷移させ、上記書き
込みにより上記電荷蓄積層から電荷を引き抜き、上記半
導体記憶素子のしきい値電圧を上記第１のレベルより低
い第２のレベルに遷移させ、且つ、上記消去前の書き込
みおよび上記消去後プログラム書き込みにおける電荷の
移動経路は同じである。

【００２４】さらに、本発明では、好適には読み出し時
に、選択メモリセルおよびリファレンスセルからの出力
信号を受けて、これらの信号を比較し、比較結果に応じ
て、上記選択メモリセルの記憶データを出力するセンス
アンプを有し、当該センスアンプは、例えば、差動増幅
器により構成されている。

【００２５】本発明によれば、メモリセルの書き換え動
作は、例えば、書き込み、消去および消去後書き込みデ
ータに応じたプログラム書き込みからなり、この書き換
え動作は、選択されたメモリセルと同一のワード線に接
続されているすべてのメモリセルおよびリファレンスセ
ルに対して行われる。

【００２６】また、例えば、メモリセルの書き換えがブ
ロック毎に行う場合に、選択メモリセルを含むブロック
内のメモリセルとそのブロックと同一ワード線上のリフ
ァレンスセルのすべてのセルに対して行われる。これに
より、メモリセルアレイにある各メモリセルおよびリフ
ァレンスセルのトンネル酸化膜の劣化度合いをほぼ一様
に保持でき、差動増幅器により構成されたセンスアンプ
により安定した読み出しを実現できる。

【００２７】

【発明の実施の形態】第１実施形態図１は本発明に係る不揮発性半導体記憶装置の一実施形
態を示す回路図である。図１において、１０はカラムデ
コーダ、２０はロウデコーダ、３０はバイアス電圧Ｖ
_biasの発生回路、４０はメモリセルアレイ、ＳＡはセン
スアンプである。ＰＴ₁，ＰＴ₂はビット線をプルアッ
プするためのトランジスタ、ＢＬは共通のビット線、Ｄ
ＢＬはリファレンスビット線、ＮＴ₁，ＮＴ₂はビット
線ＢＬおよびリファレンスビット線ＤＢＬとセンスアン
プＳＡの入力端子を接続するためのトランジスタ、ＹＳ
₁，ＹＳ₂，…，ＹＳ_mはカラム信号線、ＮＣ₁，ＮＣ
₂，…，ＮＣ_mはカラム選択トランジスタ、ＮＣ_Dはリ
ファレンスセルを選択するためのトランジスタ、Ｗ
Ｌ₁，ＷＬ₂，…，ＷＬ_nはワード線、ＯＧＴ₁はリフ
ァレンスセルの選択信号を発生するためのＯＲゲート、
ＹＳ_Dはリファレンス選択信号線を示している。

【００２８】また、図１において、Ｍ₁₁，Ｍ₁₂，…，Ｍ
_1m，Ｍ₂₁，Ｍ₂₂，…，Ｍ_2m，…，Ｍ_n1，Ｍ_n2，…，Ｍ_nm
はメモリセル、Ｍ_1D，Ｍ_2D，…，Ｍ_nDはリファレンスセ
ルを示している。メモリセルＭ₁₁，Ｍ₁₂，…，Ｍ_1m，Ｍ
₂₁，Ｍ₂₂，…，Ｍ_2m，…，Ｍ_n1，Ｍ_n2，…，Ｍ_nmによ
り、メモリセルアレイ４０が構成される。図示のよう
に、メモリセルＭ₁₁，Ｍ₁₂，…，Ｍ_1m，Ｍ₂₁，Ｍ₂₂，
…，Ｍ_2m，…，Ｍ_n1，Ｍ_n2，…，Ｍ_nmは行列状に配置さ
れ、同一行に配置されたメモリセルは同一ワード線に接
続され、同一列に配置されたメモリセルが同一ビット線
に接続されている。

【００２９】例えば、メモリセルＭ₁₁，Ｍ₁₂，…，Ｍ_1m
はワード線ＷＬ₁に接続され、メモリセルＭ₂₁，Ｍ₂₂，
…，Ｍ_2mはワード線ＷＬ₂に接続され、メモリセル
Ｍ_n1，Ｍ_n2，…，Ｍ_nmワード線ＷＬ_nに接続されてい
る。また、メモリセルＭ₁₁，Ｍ₂₁，…，Ｍ_n1の一方の拡
散層はビット線ＢＬ₁に共通に接続され、他方の拡散層
はソース線ＳＬに接続されている。メモリセルＭ₁₂，Ｍ
₂₂，…，Ｍ_n2の一方の拡散層はビット線ＢＬ₂に共通に
接続され、他方の拡散層はソース線ＳＬに接続されてい
る。メモリセルＭ_1m，Ｍ_2m，…，Ｍ_nmの一方の拡散層は
ビット線ＢＬ_mに共通に接続され、他方の拡散層はソー
ス線ＳＬに接続されている。

【００３０】さらに、リファレンスセルＭ_1Dのコントロ
ールゲートはワード線ＷＬ₁に接続され、一方の拡散層
はリファレンスビット線ＤＢＬに接続され、他方の拡散
層はソース線ＳＬに接続され、リファレンスセルＭ_2Dの
コントロールゲートはワード線ＷＬ₂に接続され、一方
の拡散層はリファレンスビット線ＤＢＬに接続され、他
方の拡散層はソース線ＳＬに接続され、リファレンスセ
ルＭ_nDのコントロールゲートはワード線ＷＬ_nに接続さ
れ、一方の拡散層はリファレンスビット線ＤＢＬに接続
され、他方の拡散層はソース線ＳＬに接続されている。

【００３１】このように、同一行に配置されたメモリセ
ルおよびリファレンスセルは同一のワード線に接続さ
れ、各リファレンスセルＭ_1D，Ｍ_2D，…，Ｍ_nDは同一列
に配置され、ビット線ＤＢＬに共通に接続されている。

【００３２】カラムデコーダ１０はアドレスＡＤＲを受
けて、所定のカラム選択信号線ＹＳ_i（ｉ＝１，２，
…，ｍ）を選択して、選択されたカラム選択信号線にハ
イレベルの電圧、例えば、電源電圧Ｖ_CCを印加するの
で、それに応じて、カラム選択トランジスタＮＣ_iが導
通状態に設定され、ビット線ＢＬ_iが選択され、共通ビ
ット線ＢＬに接続される。

【００３３】ロウデコーダ２０はアドレスＡＤＲを受け
て、所定のワード線ＷＬ_j（ｊ＝１，２，…，ｎ）を選
択して、選択されたワード線に読み出し電圧、例えば、
電源電圧Ｖ_CCを印加するので、選択されたワード線に接
続されているメモリセルがそれぞれのメモリセルの記憶
データに応じて導通または非導通状態に設定される。

【００３４】このように、アドレスＡＤＲに応じて、カ
ラムデコーダ１０により選択されたビット線ＢＬ_iとロ
ウデコーダ２０により選択されたワード線ＷＬ_jとの交
差点に配置されたメモリセルＭ_jiが選択される。選択メ
モリセルＭ_jiに接続されたワード線に読み出し電圧、例
えば、電源電圧Ｖ_CCが印加され、さらにそれに接続され
たビット線が導通状態に保持されているカラム選択トラ
ンジスタＮＣ_iを介して、共通ビット線ＢＬに接続され
る。

【００３５】バイアス電圧発生回路３０は、例えば、図
示のように、ｐＭＯＳトランジスタＰＴ_b1、ｎＭＯＳト
ランジスタＮＴ_b1，ＮＴ_b2により構成されている。ｐＭ
ＯＳトランジスタＰＴ_b1のソースは電源電圧Ｖ_CCの供給
線に接続され、ゲートとドレインはバイアス電圧発生回
路３０の出力ノードＮＤ₁に共通に接続され、またｎＭ
ＯＳトランジスタＮＴ_b1のゲートとドレインも出力ノー
ドＮＤ₁に共通に接続されている。さらに、ｎＭＯＳト
ランジスタＮＴ_b1のソースはｎＭＯＳトランジスタＮＴ
_b2のドレインとゲートに共通に接続され、ｎＭＯＳトラ
ンジスタＮＴ_b2のソースは接地されている。

【００３６】このように構成されたバイアス電圧発生回
路３０により、出力ノードＮＤ₁に出力されるバイアス
電圧Ｖ_biasはｎＭＯＳトランジスタＮＴ_b1，ＮＴ_b2のし
きい値電圧Ｖ_th1，Ｖ_th2により決まる。図１に示す本
例のバイアス電圧発生回路３０においては、ノードＮＤ
₁から出力されるバイアス電圧Ｖ_biasは、（Ｖ_bias＝Ｖ
_th1＋Ｖ_th2）となる。即ち、バイアス電圧発生回路３
０により、電源電圧Ｖ_CCのレベル変動に影響されること
なく、安定したバイアス電圧Ｖ_biasが供給される。

【００３７】バイアス電圧発生回路３０から出力される
バイアス電圧Ｖ_biasはｎＭＯＳトランジスタＮＴ₁，Ｎ
Ｔ₂のゲートに印加される。このように、ｎＭＯＳトラ
ンジスタＮＴ₁，ＮＴ₂により、読み出し時に、共通ビ
ット線ＢＬおよびリファレンスビット線ＤＢＬが、例え
ば、２Ｖ以下の定電位に保持される。

【００３８】ＯＲゲートＯＧＴ₁は多入力のＯＲゲート
であり、ｍ本の入力端子はそれぞれカラムデコーダ１０
からのカラム信号線ＹＳ₁，ＹＳ₂，…，ＹＳ_mに接続
され、出力端子はリファレンス選択信号線ＹＳ_Dを介し
て、リファレンス選択トランジスタＮＣ_Dのゲートに接
続されている。

【００３９】このため、カラムデコーダ１０により、カ
ラム信号線ＹＳ₁，ＹＳ₂，…，ＹＳ_mの内、何れか一
つが選択され、それにハイレベルの電圧が印加されると
き、ＯＲゲートＯＧＴ₁の出力端子に接続されているリ
ファレンス選択信号線ＹＳ_Dがハイレベルに保持され、
リファレンス選択トランジスタＮＣ_Dが導通状態に保持
される。

【００４０】以下、アドレスＡＤＲにより、図１に示す
メモリセルＭ₁₁が選択され、これに対する読み出し動作
について説明する。図示のように、メモリセルＭ₁₁が選
択された場合、カラムデコーダ１０により、カラム信号
線ＹＳ₁が選択され、ハイレベルに保持される。また、
ロウデコーダ２０により、ワード線ＷＬ₁が選択され、
読み出し電圧、例えば、電源電圧Ｖ_CCが印加される。

【００４１】これに応じて、カラム選択トランジスタＮ
Ｃ₁が導通状態に設定され、ビット線ＢＬ₁が共通ビッ
ト線ＢＬに接続され、さらに、ＯＲゲートＯＧＴ₁によ
り、リファレンス選択信号線ＹＳ_Dがハイレベルに保持
され、リファレンス選択トランジスタＮＣ_Dが導通状態
に保持される。

【００４２】メモリセルＭ₁₁と同一行にあるメモリセル
Ｍ₁₁，Ｍ₁₂，…，Ｍ_1mおよびリファレンスセルＭ_1Dのコ
ントロールゲートにすべてハイレベルの読み出し電圧、
例えば、電源電圧Ｖ_CCが印加される。なお、選択メモリ
セルＭ₁₁およびリファレンスセルＭ_1D以外のメモリセル
Ｍ₁₂，…，Ｍ_1mに接続されたビット線ＢＬ₂，…，ＢＬ
_mは選択されず、これらのメモリセルは読み出し動作に
関与しない。

【００４３】選択メモリセルＭ₁₁の導通状態はそれに記
憶したデータにより決められる。例えば、メモリセルＭ
₁₁が消去状態、即ち、データ“０”を記憶している場合
に、メモリセルＭ₁₁のしきい値電圧Ｖ_thが高いレベルに
あるので、導通状態にならず、ビット線ＢＬ₁およびそ
れに接続されている共通ビット線ＢＬがトランジスタＰ
Ｔ₁により、ハイレベル、例えば、バイアス電圧Ｖ_bias
で設定したレベルにプルアップされる。

【００４４】一方、メモリセルＭ₁₁が書き込み状態、即
ち、データ“１”を記憶している場合には、メモリセル
Ｍ₁₁のしきい値電圧Ｖ_thが低いレベル、ここで、ワード
線ＷＬ₁に印加された読み出し電圧より低いレベルにあ
る。このため、メモリセルＭ₁₁が導通状態となり、ビッ
ト線ＢＬ₁およびそれに接続されている共通ビット線Ｂ
Ｌがローレベル、例えば、ソース線ＳＬのレベルに設定
される。

【００４５】リファレンスセルＭ_1Dにおいては、リファ
レンスセルＭ_1Dの状態に応じてそれの導通状態が決ま
る。例えば、リファレンスセルＭ_1Dが常に消去状態、即
ち、データ“０”を格納する状態に設定された場合、リ
ファレンスセルＭ_1Dは非導通状態に設定され、リファレ
ンスセルＭ_1Dが常に書き込み状態、即ち、データ“１”
を格納する状態に設定された場合、リファレンスセルＭ
_1Dは導通状態に設定される。

【００４６】共通ビット線ＢＬおよびリファレンスビッ
ト線ＤＢＬがセンスアンプＳＡの差動入力端子に接続さ
れているので、センスアンプＳＡによりこれらのビット
線の電位が比較される。そして比較結果および予め設定
されたリファレンスセルＭ_1Dの状態により、選択メモリ
セルＭ₁₁の記憶データを読み出すことができる。

【００４７】このようにセンスアンプＳＡにより選択メ
モリセルの記憶データを読み出す場合に、読み出し精度
を確保するため、メモリセルアレイ４０にある各メモリ
セルおよびリファレンスセルが同じ劣化過程を経験さ
せ、すべてのメモリセルの劣化の度合いを同程度に保つ
ことが必要である。このため、本発明では、図２のフロ
ーチャートで示すデータ書き換え動作により、メモリセ
ルアレイにある各メモリセルおよびリファレンスセルの
記憶データを書き換える。

【００４８】図２に示すように、本発明の書き換え動作
は、書き込み、消去およびプログラムの三つのステップ
ＳＳ１，ＳＳ２，ＳＳ３からなる。以下、図２のフロー
チャートを参照しつつ、本発明におけるメモリセルの書
き換え動作について説明する。

【００４９】ステップＳＳ１に示す書き込み動作によ
り、メモリセルのフローティングゲートにある電子をＦ
Ｎトンネリングにより、基板あるいはドレインに引き抜
くことにより、メモリセルのしきい値電圧Ｖ_thを低いレ
ベル、例えば、電源電圧Ｖ_CC以下に設定する。即ち、メ
モリセルをデータ“１”を記憶する状態に設定する。

【００５０】書き込み動作の後、ステップＳＳ２に示す
消去動作を行う。消去動作において、ＦＮトンネリング
により、メモリセルのフローティングゲートに電子を注
入する。即ち、メモリセルのしきい値電圧Ｖ_thを高いレ
ベル、例えば、電源電圧Ｖ_CC以上に設定し、メモリセル
をデータ“０”を記憶する状態に設定する。

【００５１】消去動作の後、ステップＳＳ３に示すプロ
グラム動作を行う。この場合、書き込みデータに応じ
て、選択メモリセルのフローティングゲートから電子を
引き抜くか否かの動作が行われる。プログラム動作後、
選択メモリセルに書き込みデータが格納される。

【００５２】図３は、図２に示す本発明のデータ書き換
え動作に基づくメモリセルおよびリファレンスセルの書
き換え動作を示す概念図である。図３は、８回の書き換
え動作例およびその結果を示している。図３において、
動作１および動作２は、リファレンスセルの書き換え動
作例を示し、動作３〜６は、メモリセルの書き換え動作
例を示している。ここで、書き換え動作は、選択メモリ
セルと同一のワード線上にあるすべてのメモリセルおよ
びリファレンスセルに対して行われるものとする。

【００５３】なお、図３において、状態“０”はフロー
ティングゲートに電子が注入されている状態、即ち、メ
モリセルまたはリファレンスセルのしきい値電圧Ｖ_thが
高いレベルにあり、データ“０”を記憶する状態を示
し、状態“１”はフローティングゲートから電子が引き
抜かれた状態、即ち、メモリセルまたはリファレンスセ
ルのしきい値電圧Ｖ_thが低いレベル、例えば、電源電圧
Ｖ_CC以下にあり、データ“１”を記憶する状態を示して
いる。また、フローティングゲートと基板間の電子の往
復履歴の部分においては、状態“１”から状態“０”に
向かう線は消去を表し、基板からフローティングゲート
に電子が注入することに対応し、状態“０”から状態
“１”に向かう線は書き込みを表し、フローティングゲ
ートから基板に電子が引き抜かれることに対応してい
る。さらに、状態“０”から状態“１”に向かう線の
中、実線は消去動作の後に行われるプログラム動作時の
書き込みを示し、点線は消去前の書き込み動作を示して
いる。

【００５４】図３において、○は書き換え前の初期状態
を示し、１回目の書き換え後の状態はで示し、２回目
の書き換え後の状態はで示し、８回目の書き換え後の
状態はで示している。

【００５５】以下、図３を参照しながら、本実施形態の
データ書き換え動作について説明する。まず、書き換え
動作１および書き換え動作２に示すリファレンスセルの
書き換え動作について説明する。動作１は常いに状態
“１”に設定されているリファレンスセルの書き換え動
作を示している。動作２は常に状態“０”に設定されて
いるリファレンスセルの書き換え動作を示している。

【００５６】動作１において、書き換え前に、リファレ
ンスセルは状態“１”にあり、書き換え動作は消去動作
とプログラム動作からなる。消去動作により、リファレ
ンスセルは状態“０”に変わり、その後、プログラム動
作時の書き込みにより、状態“１”に戻る。この間、電
子は基板からフローティングゲートへさらにフローティ
ングゲートから基板へ一往復する。

【００５７】動作１において、２回目から８回目までの
動作はすべて１回目の書き換え動作を同様であり、状態
まで計８回の書き換え動作により、電子は、基板とフ
ローティングゲートの間で８回往復移動が行われる。

【００５８】動作２において、書き換え前に、リファレ
ンスセルは状態“０”にあり、書き換え動作は消去前の
書き込み動作とその後の消去動作からなる。消去前の書
き込み動作により、リファレンスセルは状態“１”に変
わり、そして、消去動作により、状態“０”に戻る。こ
の間、電子はフローティングゲートから基板へさらに基
板からフローティングゲートに一往復する。

【００５９】動作２において、２回目から８回目までの
動作はすべて１回目の書き換え動作と同様であり、状態
まで計８回の書き換え動作により、電子は、フローテ
ィングゲートと基板間で８回往復移動が行われる。

【００６０】動作３〜６は、選択メモリセルの書き換え
動作を示している。動作３において、初期状態は“１”
にあり、書き換えデータ“０１０１”による書き換え動
作が二回繰り返し、動作４において初期状態は“０”に
あり、書き換えデータ“１０１０”による書き換え動作
は二回繰り返す。動作５および動作６はランダムな書き
換えデータによる書き換え動作を示している。

【００６１】動作３において、書き換え前に、選択メモ
リセルは状態“１”にあり、１回目書き換えデータ
“０”による書き込み動作は、消去動作で行われる。こ
れにより、選択メモリセルは状態“０”に設定される。
２回目書き換えデータ“１”による書き換え動作は、消
去前の書き込み動作、消去動作および消去後プログラム
動作時の書き込み動作からなる。消去前の書き込み動作
により、選択メモリセルは状態“１”に遷移し、そして
消去動作により、状態“０”に遷移し、プログラム動作
により、再び状態“１”に戻る。この間、電子はフロー
ティングゲートから基板へ、基板からフローティングゲ
ートへ、さらにフローティングゲートから基板へと３回
の移動が行われる。

【００６２】３回目から８回目までの書き換え動作は、
上記１回目、２回目の書き換え動作を３回繰り返して行
われる。このように、初期状態から８回の書き換え動作
により、計８回の消去動作と８回の書き込み動作が行わ
れ、電子は基板とフローティングゲート間に８回往復移
動が行われる。

【００６３】動作４において、書き換え前に、選択メモ
リセルは初期状態“０”にあり、１回目の書き換えデー
タ“１”による書き換え動作は、消去前の書き込み動
作、消去動作および消去後プログラム動作時の書き込み
動作からなる。消去前の書き込み動作により、選択メモ
リセルは状態“１”に遷移し、そして消去動作により、
状態“０”に遷移し、プログラム動作により、再び状態
“１”に戻る。この間、電子はフローティングゲートか
ら基板へ、基板からフローティングゲートへ、さらにフ
ローティングゲートから基板へと３回の移動が行われ
る。２回目の書き換えデータ“０”による書き換え動作
は、１回の消去動作のみである。この消去動作により、
選択メモリセルは状態“１”から状態“０”に設定され
る。

【００６４】そして、３回目から８回目までの書き換え
動作は、上記１回目、２回目の書き換え動作を３回繰り
返して行われる。このように、初期状態から８回の書き
換え動作により、計８回の消去動作と８回の書き込み動
作が行われ、電子は基板とフローティングゲート間に８
回往復移動が行われる。

【００６５】動作５において、選択メモリセルの初期状
態は状態“１”であり、この初期状態からランダムな書
き換えデータに基づき８回の書き換え動作が行われる。
なお、この動作５においては、書き換えデータは“１０
０１０１００”である。

【００６６】図示のように、動作５において、ランダム
な書き換えデータに基づき８回の書き換え動作が行われ
た結果、８回の消去動作と７回の書き込み動作が選択メ
モリセルに対して行われる。

【００６７】動作６において、選択メモリセルの初期状
態は状態“０”であり、この初期状態からランダムな書
き換えデータ“１０００１０１１”に基づき、８回の書
き換え動作が行われる。図示のように、動作６におい
て、ランダムな書き換えデータに基づき、選択メモリセ
ルに対して、８回の書き換え動作が行われた結果、８回
の消去動作と９回の書き込み動作が行われる。

【００６８】上述したように、本例示す書き換え動作に
おいては、選択メモリセルに対して８回の書き換えを行
った場合、消去は８回、書き込みは７〜９回に分布して
いる。同様に、書き換えがｎ回行う場合は、何れの書き
換えデータでも消去はｎ回、書き込みは（ｎ±１）回に
分布する。このように、同時に書き換えを行うリファレ
ンスセルと選択メモリセルは、何れの書き換えデータで
も電子のフローティングゲートと基板間の往復履歴がほ
ぼ同じとなるため、トンネル酸化膜の劣化程度は同程度
となる。このため、本発明により、差動増幅器から構成
されたセンスアンプにより、安定したデータの読み出し
が可能となる。

【００６９】なお、書き換えデータの内容によりフロー
ティングゲートから電子を引き抜くときの書き込み動作
が、消去前の書き込みによるものと消去後のプログラム
時の書き込みによるものとの様々な組合せとなる。その
時、例えば、消去前に行う書き込み動作はゲート／チャ
ンネル間、またはゲート／ソース間にて電子をフローテ
ィングゲートから引き抜くとすると、トンネル酸化膜の
劣化度合いが異なる。このため、書き換えデータの異な
る選択メモリセル間ではトンネル酸化膜の劣化度合いが
一様とならない。

【００７０】このため、消去前に行う書き込み動作と消
去後のプログラム動作時に行う書き込み動作は同じ方式
とする。本実施形態においては、何れの書き込み動作も
ＦＮトンネリングによりフローティングゲートからドレ
インへ電子を引き抜く方式とする。これにより、異なる
データによる書き換え動作でもメモリアレイの各メモリ
セル間のトンネル酸化膜の劣化度合いをほぼ一様に保つ
ことができ、差動増幅器により構成されたセンスアンプ
により安定した読み出し動作を実現できる。

【００７１】以上説明したように、本実施形態によれ
ば、メモリセルおよびリファレンスセルの書き換え動作
は、書き込み動作、消去動作および消去後のプログラム
動作からなり、選択メモリセルは書き換えデータに基づ
き書き換え動作を行い、リファレンスセルは常にデータ
“０”またはデータ“１”を記憶するように書き換えを
行うので、ｎ回の書き換え動作において、何れの書き換
えデータでも消去はｎ回、書き込み回数は（ｎ±１）範
囲内に分布し、メモリセルおよびリファレンスセルのト
ンネル酸化膜の劣化度合いをほぼ一様に保つことがで
き、差動増幅器により構成されたセンスアンプにより安
定した読み出しを実現できる。

【００７２】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、メモリセルおよびリファレン
スセルのトンネル酸化膜の劣化度合いを一様に保持で
き、安定した読み出し動作を実現できる利点がある。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。

【図２】本発明に係る不揮発性半導体記憶装置の書き換
え動作を示すフローチャートである。

【図３】リファレンスセルおよび選択メモリセルの書き
換え動作を示す概念図である。

【図４】従来の書き換え動作を示すフローチャートであ
る。

【図５】一般的な不揮発性半導体記憶装置の読み出し回
路を示す回路図である。

【符号の説明】

１０…カラムデコーダ、２０…ロウデコーダ、３０…バ
イアス電圧発生回路、４０…メモリセルアレイ、ＳＡ…
センスアンプ、ＰＴ₁，ＰＴ₂…ビット線をプルアップ
用ｐＭＯＳトランジスタ、ＢＬ…共通ビット線、ＤＢＬ
…リファレンスビット線、ＮＴ₁，ＮＴ₂…ｎＭＯＳト
ランジスタ、ＹＳ₁，ＹＳ₂，…，ＹＳ_m…カラム信号
線、ＮＣ₁，ＮＣ₂，…，ＮＣ_m…カラム選択トランジ
スタ、ＮＣ_D…リファレンス選択トランジスタ、Ｗ
Ｌ₁，ＷＬ₂，…，ＷＬ_n…ワード線、ＯＧＴ₁…ＯＲ
ゲート、ＹＳ_D…リファレンス選択信号線、Ｍ₁₁，
Ｍ₁₂，…，Ｍ_1m，Ｍ₂₁，Ｍ₂₂，…，Ｍ_2m，…，Ｍ_n1，Ｍ
_n2，…，Ｍ_nm…メモリセル、Ｍ_1D，Ｍ_2D，…，Ｍ_nD…リ
ファレンスセル、Ｖ_CC…電源電圧、ＧＮＤ…接地電位。

Claims

【特許請求の範囲】

【請求項１】半導体基板上にトンネル絶縁膜を介して電
荷蓄積層が形成された半導体記憶素子を有し、上記電荷
蓄積層と上記基板間の電荷経路を介して電荷の授受を行
うことにより消去と当該消去後のプログラム書き込みを
行い、読み出し時に、選択メモリセルおよびリファレン
スセルのしきい値電圧に基づき選択メモリセルの記憶デ
ータを判別する不揮発性半導体記憶装置であって、上記消去動作の前に、選択されたメモリセルと同一のワ
ード線に接続されているすべてのメモリセルおよびリフ
ァレンスセルに対して、書き込み動作を行う手段を有す
る不揮発性半導体記憶装置。
【請求項２】上記消去および上記書き込みはファウラー
・ノルドハイムトンネリングにより行われる請求項１記
載の不揮発性半導体記憶装置。
【請求項３】上記消去により上記電荷蓄積層に電荷を注
入して、半導体記憶素子のしきい値電圧を高い第１のレ
ベルに遷移させ、上記書き込みにより上記電荷蓄積層か
ら電荷を引き抜き、上記半導体記憶素子のしきい値電圧
を上記第１のレベルより低い第２のレベルに遷移させる
請求項１記載の不揮発性半導体記憶装置。
【請求項４】上記消去前の書き込みおよび上記消去後プ
ログラム書き込みにおける電荷の移動経路は同じである
請求項１記載の不揮発性半導体記憶装置。
【請求項５】上記リファレンスセルは、読み出しの前
に、予め書き込みまたは消去の何れかの状態に設定され
ている請求項１記載の不揮発性半導体記憶装置。
【請求項６】読み出し時に、選択メモリセルおよびリフ
ァレンスセルからの出力信号を受けて、これらの信号を
比較し、比較結果に応じて、上記選択メモリセルの記憶
データを出力するセンスアンプを有する請求項１記載の
不揮発性半導体記憶装置。
【請求項７】上記センスアンプは、差動増幅器により構
成されている請求項６記載の不揮発性半導体記憶装置。
【請求項８】上記選択メモリセルおよび上記リファレン
スセルは同一のワード線に接続されている請求項６記載
の不揮発性半導体記憶装置。
【請求項９】上記選択メモリセルと上記リファレンスセ
ルとが異なるワード線に接続され、読み出し時に、上記
選択メモリセルおよび上記リファレンスセルが接続され
たワード線に、ほぼ同じタイミングで読み出し電圧が印
加される請求項６記載の不揮発性半導体記憶装置。