JP2001057088A

JP2001057088A - Ｎａｎｄ型不揮発性メモリ

Info

Publication number: JP2001057088A
Application number: JP23007399A
Authority: JP
Inventors: Shoichi Kawamura; 祥一河村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-08-16
Filing date: 1999-08-16
Publication date: 2001-02-27
Anticipated expiration: 2019-08-16
Also published as: EP1077450B1; DE60017838T2; EP1077450A3; KR100596083B1; JP3888808B2; US6288944B1; DE60017838D1; EP1077450A2; TW463172B; KR20010020770A

Abstract

(57)【要約】（修正有）【課題】消去状態が負の閾値電圧になるＮＡＮＤ型の不
揮発性メモリにおいて、消去ベリファイ時のベリファイ
動作を確実に行う【解決手段】メモリセルＭＣが接続されるビット線に接
続される定電流源Ｐ７と、その接続点の電位を検出する
検出トランジスタＮ８とを有するセンスアンプ部と、メ
モリセルのビット線と反対側の第１の基準電位ARVss
と、Ｎ８のソースが接続される第２の基準電位PBVssと
を有し、消去ベリファイ時には、ARVssとPBVssとが、所
定の正電位に制御される。ARVssを正電位に制御するこ
とで、メモリセルのコントロールゲートレベルを等価的
に消去ベリファイレベルであるマイナスにすることがで
き、更にPBVssも正電位に制御することで、Ｎ８の等価
的な閾値電圧を高くすることができ、或いは検出インバ
ータの等価的なトリップレベルを高くすることができ、
消去ベリファイ時の検出トランジスタを確実に非導通に
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＮＡＮＤ型の不揮
発性メモリに関し、特に、より大きな消去マージンを確
保して消去ベリファイ動作を可能にするＮＡＮＤ型不揮
発性メモリに関する。

【０００２】

【従来の技術】ＮＡＮＤ型のメモリセル構成を有するフ
ラッシュメモリなどの不揮発性メモリは、ＦＮトンネル
現象（フォイマン・ノルトハイム・トンネル現象）を利
用してフローティングゲートに電子を注入してプログラ
ムし、電子を引き抜いて消去を行うことから、ＮＯＲ型
のフラッシュメモリに比較して、消費電力が少ない。ま
た、ビット線に接続されるセルストリング内には複数の
メモリセルトランジスタが直列に接続され、読み出し時
に選択セルトランジスタのゲートに読み出し電圧を印加
し、残りのセルトランジスタには高い電圧を印加して全
て導通させる。したがって、そのセルストリングに流れ
る電流が比較的少ないので読み出し時の消費電力も小さ
い。また、セルストリング内のセルトランジスタの数に
制約から、セクタサイズがＮＯＲ型の不揮発性メモリに
比較すると小さく、消去単位が少ない。上記のような特
色を有するＮＡＮＤ型の不揮発性メモリは、近年におい
て広く利用されている。

【０００３】図１２は、一般的なＮＡＮＤ型フラッシュ
メモリのメモリセルトランジスタの断面図である。図１
２（ａ）は消去状態、図１２（ｂ）はプログラム状態を
それぞれ示す。セルトランジスタの構成は、半導体基板
表面に形成されたソース領域Ｓとドレイン領域Ｄ及び、
それらの間に形成されたトンネル酸化膜ＯＸ、フローテ
ィングゲートＦＧ及びコントロールゲートＣＧからな
る。図１２（ａ）の消去状態では、フローティングゲー
トＦＧから電子が引き抜かれた状態であり、セルトラン
ジスタの閾値電圧Ｖｔは負であり、デプレッション型ト
ランジスタとして機能する。一方、図１２（ｂ）のプロ
グラム状態では、フローティングゲートＦＧに電子が注
入されている状態であり、セルトランジスタの閾値電圧
Ｖｔは正であり、エンハンスメント型トランジスタとし
て機能する。

【０００４】図１３は、ＮＡＮＤ型フラッシュメモリの
セルストリングとページバッファ回路を示す図である。
セルストリングＣＳは、ビット線ＢＬに選択トランジス
タＮＳＧ１を介して接続され、直列接続されたメモリセ
ルＭＣ０〜ＭＣｎを有する。セルストリングＣＳの反対
側にはアレイ用Ｖｓｓ電位ARVssに接続するための選択
トランジスタＮＳＧ２が設けられる。

【０００５】ビット線ＢＬは、トランジスタＮ１０，Ｎ
１１を介してセンスバッファ１００に接続される。セン
スバッファ１００は、読み出し、プログラムベリファ
イ、消去ベリファイの時におけるメモリセルの閾値電圧
の状態を検出し、ラッチする機能を有する。図中、Ｎは
Ｎチャネルトランジスタを、ＰはＰチャネルトランジス
タを示す。また、センスバッファ１００はラッチ回路１
０を有する。

【０００６】トランジスタＮ１は、ページバッファ選択
トランジスタであり、出力端子PBOUTに接続される。ま
た、トランジスタＰ２，Ｐ３，Ｎ４，Ｎ５，Ｎ６は、出
力ＣＭＯＳ回路である。そして、トランジスタＰ７は、
定電流源である。

【０００７】読み出し動作では、選択メモリセルのワー
ド線ＷＬを０Ｖ程度にし、それ以外のワード線ＷＬを４
Ｖ程度にして、選択メモリセルは閾値電圧の状態に応じ
てＯＮまたはＯＦＦにし、非選択メモリセルは全てＯＮ
にする。選択メモリセルのＯＮまたはＯＦＦに依存し
て、ノードＳＮＳがＨレベルまたはＬレベルになり、そ
の状態が、信号ＳＥＴに読み出しパルスを印加した時の
検出トランジスタＮ８の導通または非導通により読み出
され、ラッチ回路１０にラッチされる。

【０００８】プログラムベリファイや、消去ベリファイ
動作は、読み出し動作と同様である。但し、プログラム
ベリファイでは、選択メモリセルのワード線を０Ｖの代
わりにプログラムベリファイレベルに応じた正の電圧、
例えば０．８Ｖを印加する。また、消去ベリファイで
は、選択メモリセルのワード線を０Ｖの代わりに消去ベ
リファイレベルに応じた負の電圧にする。但し、半導体
デバイスにおいて負の電圧を実現することは現実的でな
いので、通常は、選択メモリセルのワード線を０Ｖにし
て、アレイ用Ｖｓｓ電位ARVssを正電圧、例えば０．６
Ｖにして、等価的に選択メモリセルのワード線電位を負
にしている。

【０００９】図１４は、ＮＡＮＤ型フラッシュメモリに
おいて利用される冗長情報記憶用回路を示す。この回路
では、冗長アドレスを記録する冗長メモリセルＲＭＣ
が、選択トランジスタＲＳＧ１，ＲＳＧ２に挟まれてい
て、センスアンプ部１０１に接続される。センスアンプ
部１０１内のトランジスタＰ２１，Ｎ２０、及びＮＡＮ
Ｄゲート１２により、冗長メモリセルＲＭＣの閾値電圧
状態がノードＳＮＳに読み出され、トランジスタＰ２
２，Ｎ２３からなるＣＭＯＳインバータにより、ノード
ＳＮＳの状態が検出される。冗長メモリセルＲＭＣは、
通常のメモリセルと同様に、消去時は負の閾値電圧、プ
ログラム時は正の閾値電圧である。

【００１０】読み出し動作では、冗長メモリセルＲＭＣ
のワード線ＷＬを０Ｖにして、閾値電圧の状態に応じて
オンまたはオフさせることで、ノードＳＮＳにその情報
が読み出される。プログラムベリファイ時は、冗長メモ
リセルＲＭＣのワード線ＷＬをプログラムベリファイレ
ベルに応じた正電圧にして、ノードＳＮＳに閾値電圧が
ベリファイレベルを超えたか否かが読み出され、ＣＭＯ
Ｓインバータにより検出される。そして、消去ベリファ
イでは、冗長メモリセルＲＭＣのワード線ＷＬを０Ｖに
して、アレイ用Vss電圧ＡＲＶｓｓを正電圧にして、等
価的にワード線ＷＬを負電圧にしている。各動作での各
電圧の例が、図１４（ｂ）に示される。

【００１１】以上の通り、ＮＡＮＤ型のフラッシュメモ
リでは、メモリセルの閾値電圧がプログラム時に正電
圧、消去時に負電圧になるというＮＯＲ型のフラッシュ
メモリとは異なる構成を有する。そのためＮＡＮＤ型の
メモリでは、消去ベリファイで、メモリセルや冗長メモ
リセルの閾値電圧Ｖｔが負電圧になっていることを確認
するために、アレイ用Ｖｓｓ電圧ＡＲＶｓｓを正電圧に
制御することが行われる。

【００１２】

【発明が解決しようとする課題】しかしながら、図１３
のページバッファ回路１００や図１４のセンスアンプ部
１０１の回路構成では、消去ベリファイにおいて課題を
有する。

【００１３】図１３のベージバッファ１００の構成で
は、選択メモリセルＭＣ０に対するワード線ＷＬ０に０
Ｖを印加し、他のワード線及び選択線ＳＧ１，ＳＧ２に
は４Ｖを印加した状態で、トランジスタＮ１０、Ｎ１１
を導通させる。選択メモリセルＭＣ０の閾値電圧が十分
負電圧になっていると、選択メモリセルＭＣ０が導通し
て、ノードＳＮＳの電圧を引き下げ、その電圧がトラン
ジスタＮ８により検出され、ラッチ回路１０にラッチさ
れる。

【００１４】しかし、トランジスタＮ８の閾値電圧は、
製造プロセスに依存するが、通常は０．８Ｖ程度であ
る。したがって、選択メモリセルＭＣ０の導通により、
ノードＳＮＳは、トランジスタＮ８の閾値電圧より低く
なる必要がある。その場合、信頼性の関係から読み出し
に対してより大きな消去マージンを保証しなければなら
ない場合は、アレイＶｓｓ電圧ＡＲＶｓｓを例えば１Ｖ
程度に高くして、選択メモリセルＭＣ０のゲート電圧を
等価的に−１Ｖ程度にする。すると、選択トランジスタ
ＭＣ０が、消去動作によりフローティングゲートから十
分に電子が引き抜かれて、その閾値電圧Ｖｔが負電圧に
なり、導通しても、ノードＳＮＳの電位は、せいぜいア
レイＶｓｓ電圧ARVss（＝１Ｖ）までしか下げることが
できず、かかるノードＳＮＳ電位では、ソースがグラン
ド電位Ｖｓｓに接続されるトランジスタＮ８を非導通に
できず、結局消去ベリファイを行うことができないこと
になる。即ち、検出トランジスタＮ８を導通してラッチ
回路１０の状態を反転することで、消去ベリファイがパ
スするようになっているが、消去状態になっても検出ト
ランジスタＮ８を導通させることができないのである。

【００１５】また、図１４の冗長情報記憶用回路の場合
でも、その消去ベリファイの課題は同じである。図１４
のセンスアンプ部１０１も図１３のページバッファ回路
１００と同様に、冗長メモリセルＲＭＣが、選択トラン
ジスタＲＳＧ１とトランジスタＮ２０を介して、定電流
源となるＰチャネルトランジスタＰ２１に接続され、冗
長メモリセルＲＭＣの導通、非導通に応じて、ノードＳ
ＮＳがＨレベルまたはＬレベルになり、そのノードＳＮ
Ｓの電位が、ソースがグランドＶｓｓに接続された検出
トランジスタＮ２３を有するＣＭＯＳインバータにより
検出される。

【００１６】その場合も、読み出しに対してより大きな
消去マージンを保証しなければならない場合は、アレイ
用Ｖｓｓ電圧ＡＲＶｓｓを例えば１Ｖ程度に高くして、
冗長メモリセルＲＭＣのゲート電圧を等価的に−１Ｖ程
度にする。すると、冗長トランジスタＲＭＣが、そのフ
ローティングゲートから十分に電子が引き抜かれて閾値
電圧Ｖｔが負電圧になって、導通しても、ノードＳＮＳ
の電位は、せいぜいアレイＶｓｓ電圧ARVss（＝１Ｖ）
までしか下げることができない。かかるノードＳＮＳの
電位では、ＣＭＯＳインバータのトリップレベルより高
く、ソースがグランド電位Ｖｓｓに接続されるトランジ
スタＮ２３を非導通にできず、結局消去ベリファイを行
うことができない。

【００１７】以上の様に、メモリセルと定電流との間の
ノードレベルをソース接地された検出トランジスタのゲ
ートに与えて、その検出トランジスタを導通させること
でベリファイ動作をさせる回路では、消去ベリファイ動
作に支障があることが理解される。

【００１８】そこで、本発明の目的は、消去ベリファイ
を正常に行うことができるＮＡＮＤ型の不揮発性メモリ
を提供することにある。

【００１９】また、本発明の別の目的は、プログラムに
より正の閾値電圧になり、消去により負の閾値電圧にな
る不揮発性メモリにおいて、消去ベリファイ動作を正常
に行うことができる不揮発性メモリを提供することにあ
る。

【００２０】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、ＮＡＮＤ型の不揮発性メ
モリにおいて、メモリセルが接続されるビット線に接続
される定電流源と、その接続点の電位を検出する検出ト
ランジスタとを有する検出回路と、メモリセルのビット
線と反対側の第１の基準電位と、前記検出トランジスタ
のソースが接続される第２の基準電位とを有し、消去ベ
リファイ時には、第１の基準電位と第２の基準電位と
が、所定の正電位に制御されることを特徴とする。第１
の基準電位を正電位に制御することで、メモリセルのコ
ントロールゲートレベルを等価的に消去ベリファイレベ
ルであるマイナスにすることができ、更に検出トランジ
スタの第２の基準電位も正電位に制御することで、検出
トランジスタの等価的な閾値電圧を高くすることがで
き、或いは検出インバータの等価的なトリップレベルと
高くすることができ、消去ベリファイ時の従来の課題を
解決することができる。

【００２１】上記の目的を達成するために、本発明の一
つの側面は、メモリセルアレイ内に複数のメモリセルが
直列に接続されたセルストリングスを有するＮＡＮＤ型
の不揮発性メモリにおいて、前記メモリセルに接続され
る定電流回路と、その接続点の電位を検出する検出トラ
ンジスタとを有する検出回路と、前記メモリセルの前記
定電流回路と反対側の第１の基準電位と、前記検出トラ
ンジスタのソースに接続される第２の基準電位とを有
し、消去ベリファイ時には、前記第１の基準電位と第２
の基準電位とが、所定の正電位に制御されることを特徴
とする。

【００２２】上記の目的を達成するために、本発明の別
の側面は、メモリセルアレイ内に複数のメモリセルが直
列に接続されたセルストリングスを有するＮＡＮＤ型の
不揮発性メモリにおいて、冗長情報または所定の情報を
記憶する補助メモリセルと、前記補助メモリセルに接続
される定電流回路と、その接続点の電位を検出する検出
トランジスタとを有する冗長検出回路と、前記補助メモ
リセルの前記定電流回路と反対側の第１の基準電位と、
前記検出トランジスタの第２の基準電位とを有し、消去
ベリファイ時には、前記第１の基準電位と第２の基準電
位とが、所定の正電位に制御されることを特徴とする。

【００２３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。

【００２４】図１は、本実施の形態例における８×４の
ＮＡＮＤ型フラッシュメモリアレイとページバッファの
構成を示す図である。図１には、４×４のメモリセルア
レイをそれぞれ有する２つのブロックBlock0,1が示され
る。ＮＡＮＤ型フラッシュメモリは、複数個（図１中で
は４個）の直列に接続されたメモリセルＭＣ00〜ＭＣ30
と、その上下に直列に接続されたセレクトゲート・トラ
ンジスタNSG1,NSG2とで、一つのストリングという単位
を形成する。このストリングが一本のビット線ＢＬ０上
に多数（図１中では２ストリング）接続される。また、
各ビット線ＢＬ０〜ＢＬ３にはページバッファ１００が
それぞれ接続される。

【００２５】前述した通り、ＮＡＮＤ型フラッシュメモ
リのメモリセルの状態には通常２通り存在する。一つの
状態は、メモリセルのフローティングゲートに電子が注
入されている状態であり、０データを格納している。こ
のときのメモリセルの閾値電圧Ｖｔは正であり、メモリ
セルはエンハンスメント・トランジスタとして機能す
る。もう一つの状態は、メモリセルのフローティングゲ
ートから電子が引き抜かれた状態であり、１データが格
納されている。このときのメモリセルの閾値電圧Ｖｔは
負であり、メモリセルはディプリション・トランジスタ
として機能する。

【００２６】図２は、本実施の形態例におけるページバ
ッファ回路を示す図である。図２のページバッファ回路
は、図１３に示した従来のページバッファ回路と同等の
構成であり、ラッチ回路１０のセット用トランジスタＮ
９のソース端子（第２の基準電位）が、従来例ではグラ
ンド電位に接続されていたのに対して、本実施の形態例
では、ページバッファ用Vss電位PBVssに接続されてい
る。このページバッファ用Ｖss電位PBVssは、アレイ用V
ss電位ARVss（第１の基準電位）と同様に、消去ベリフ
ァイ時に所定の正の電位に保たれ、読み出し時とプログ
ラムベリファイ時は、消去ベリファイ時の電位より低い
電位またはグランド電位に保たれる。

【００２７】図３は、図２の回路についての、読み出し
時、プログラム（書き込み）ベリファイ時、及び消去ベ
リファイ時の動作タイミングチャート図である。更に、
図４は、上記３つの時における各ノードの電圧例を示す
図表である。これらの図を参照しながら、本実施の形態
例における読み出し時、プログラム（書き込み）ベリフ
ァイ時、及び消去ベリファイ時の動作を以下に説明す
る。

【００２８】［読み出し動作］ＮＡＮＤ型フラッシュメ
モリの読み出し動作は、図３（ａ）に示され、以下の通
りである。読み出し時には、アレイ用Vss電位ARVssは０
Ｖに、ページバッファ用Vss電位PBVssも０Ｖに保たれ
る。まずワード線ＷＬ０につながるメモリセルＭＣ0を
選択したと仮定する。また、ページバッファ１００内の
ラッチ回路１０のノードＡ及びＢは、それぞれＬレベル
及びＨレベルにあらかじめセットされている。そして、
セット信号ＳＥＴはＬレベルである。

【００２９】このとき、ワード線ＷＬ０には０Ｖを、そ
の他のワード線ＷＬ1〜ｎには４Ｖ程度を印加する。セ
レクトゲート線ＳＧ１及びＳＧ２にも４Ｖ程度を印加
し、セレクトゲートトランジスタＮＳＧ１，ＮＳＧ２を
共に導通させ、選択したメモリセルＭＣ0のあるストリ
ングを選択する。これにより、ストリングの一方はビッ
ト線ＢＬに接続され、他方はアレイ用Vss電位ＡＲＶＳ
Ｓ（第１の基準電位）に接続される。読み出し時、アレ
イ用Vss電位ＡＲＶＳＳは０Ｖである。また、選択スト
リングス内の選択メモリセルＭＣ０以外のメモリセルＭ
Ｃ１〜ｎは、記憶データにかかわらず全て導通状態にな
る。

【００３０】この状態で、ページバッファ１０内の信号
ＢＬＣＮＴＲＬ及びＢＬＰＲＯＴをＨレベル（高レベ
ル）として、ページバッファ１００をビット線ＢＬに接
続する。同時に、信号ＰＢＩＡＳをＬレベルとし、Ｐ型
トランジスタＰ７をオンさせてビット線ＢＬに電流を供
給する。この電流は、メモリセルＭＣ０が１データを持
つか０データを持つかの基準となる。より正確には、信
号ＢＬＣＮＴＲＬは１Ｖに、信号ＢＬＰＲＯＴは電源Ｖ
ccにそれぞれ制御される。

【００３１】図３（ａ）の左側に示される通り、メモリ
セルＭＣ０が１データを持つ場合、その閾値電圧Ｖｔは
負なので、ワード線ＷＬ０に０Ｖが印加されていても、
メモリセルＭＣ０はオンし電流が流れ、ページバッファ
内のノードＳＮＳがＬレベル側に引かれる。次に、セッ
ト信号ＳＥＴにＨレベルのパルスが与えられると、セッ
ト用トランジスタＮ９が導通し、検出トランジスタＮ８
のソース端子がページバッファ用Vss電位PBVss（読み出
し時は０Ｖ）になり、ノードＳＮＳが検出トランジスタ
Ｎ８により検出される。メモリセルＭＣ０のデータが１
で、セルが導通しているので、ノードＳＮＳがＬレベル
であり、ラッチ回路１０内のノードＢはＨレベルのまま
で保たれ、セット信号ＳＥＴがＬレベルに戻ったとき、
ラッチ回路１０にはノードＡ＝Ｌ、ノードＢ＝Ｈとい
う、１データの状態がストアされる。

【００３２】図３（ａ）の右側に示される通り、メモリ
セルＭＣ０が０データを持つ場合、その閾値電圧Ｖｔは
正なので、ワード線ＷＬ０に０Ｖが印加されているとメ
モリセルＭＣ０はオフし電流は流れず、定電流源トラン
ジスタＰ７からの定電流によりノードＳＮＳはＨレベル
に充電される。次に、セット信号ＳＥＴにＨレベルにパ
ルスが与えられると、ノードＳＮＳがＨレベルであるの
で、トランジスタＮ８は導通し、ラッチ回路１０内のノ
ードＢはＬレベルに引かれ、セット信号ＳＥＴがＬレベ
ルに戻ったとき、ラッチ回路１０内は、ノードＡ＝Ｈ、
ノードＢ＝Ｌという０データの状態がストアされる。

【００３３】上記のラッチ回路１０の状態は、ページバ
ッファ１００内の出力部において、書き込みデータロー
ド信号ＬＤをＬレベル、読み出しデータ出力信号ＲＤを
Ｈレベルにすることで、トランジスタＰ３，Ｎ４を共に
導通させ、トランジスタＰ２，Ｎ５からなるＣＭＯＳイ
ンバータにより、選択ゲートＮ１を介してページバッフ
ァ出力端子ＰＢＯＵＴに出力される。

【００３４】［プログラム（書き込み）ベリファイ動
作］次に、プログラム（書き込み）ベリファイを説明す
る。プログラムベリファイ動作は、図３（ｂ）に示され
る。プログラム動作では、選択されたメモリセルの閾値
電圧が所定の正のプログラムレベルVtprにシフトするよ
うに制御する。したがって、プログラムベリファイ時に
は、選択メモリセルのコントロールゲートに所定の正の
電圧を印加しても、そのメモリセルが導通しないことを
確認する必要がある。

【００３５】プログラムベリファイ時には、アレイ用Vs
s電位ARVssは０Ｖに、ページバッファ用Vss電位PBVssも
０Ｖに保たれ、その動作は、基本的には読み出し動作と
同じである。プログラムベリファイ時の読み出し動作と
の違いは、メモリセルの閾値電圧Ｖｔのプログラム（書
込み）レベルＶｔprを保証する為、選択したワード線Ｗ
Ｌに０Ｖの代わりにある正電圧を印加することである。
例えば、ワード線ＷＬに０．８Ｖを印加すれば、少なく
とも読み出し動作で０データと読める最小の閾値電圧Ｖ
ｔに対して、約０．８Ｖのマージンを得ることが出来
る。したがって、ワード線の正電圧は、プログラムレベ
ルＶtprに対応する電圧に設定される。

【００３６】ワード線ＷＬ０につながるメモリセルＭＣ
０を選択したと仮定する。このとき、選択ワード線ＷＬ
０には０．８Ｖを、その他の非選択ワード線ＷＬには４
Ｖ程度を印加する。また、セレクトゲート線ＳＧ１及び
ＳＧ２にも４Ｖ程度を印加し、選択したメモリセルのあ
るストリングをビット線ＢＬ及びアレイ用Vss電位ARVss
に接続する。

【００３７】この状態で、ページバッファ１００内の信
号ＢＬＣＮＴＲＬ及びＢＬＰＲＯＴをＨレベルとして、
ページバッファ１００とビット線ＢＬを電気的に接続す
る。同時に信号ＰＢＩＡＳをＬレベルとし、電流源であ
るＰ型トランジスタＰ７をオンさせてビット線ＢＬに定
電流を供給する。この電流は、読み出し時と同様に、メ
モリセルＭＣが十分にプログラム（書き込み）されてい
るか否かの判定基準となる。メモリセルをプログラム
（書き込み）する場合には、ここまでの間に、ページバ
ッファ１００内のラッチ回路１０内のノードＡ及びノー
ドＢは、それぞれＬレベル及びＨレベルにあらかじめセ
ットされる。プログラム（書き込み）しない場合には、
ノードＡ，ＢはそれぞれＨレベル、Ｌレベルにあらかじ
めセットされる。ここでは、プログラム（書き込み）す
る場合を考え、ノードＡ及びノードＢがそれぞれＬレベ
ル及びＨレベルにセットされている場合を想定する。

【００３８】図３（ｂ）の左側に示される通り、メモリ
セルＭＣ０が十分にプログラム（書き込み）されていな
い場合、その閾値電圧Ｖｔはワード線ＷＬ０の電圧０．
８Ｖより小さいのでメモリセルＭＣ０はオンし電流が流
れ、ノードＳＮＳがＬレベルに引かれる。次に、セット
信号ＳＥＴにＨパルスがあたえられると、ノードＳＮＳ
がＬレベルであるので、ラッチ回路１０内のノードＢは
Ｈレベルのままで保たれ、セット信号ＳＥＴがＬレベル
に戻ったとき、ラッチ回路１０にはノードＡ＝Ｌレベ
ル、ノードＢ＝Ｈレベルという状態が保持される。これ
は、プログラム（書込み）ベリファイが失敗したことを
示し、再びプログラム（書き込み）動作が行われる。

【００３９】図３（ｂ）の右側に示される通り、メモリ
セルＭＣ０が十分にプログラム（書き込み）されている
場合、その閾値電圧Ｖｔは選択ワード線ＷＬ０の電圧
０．８Ｖより大きいので、メモリセルＭＣ０はオフし電
流は流れず、ノードＳＮＳがＨレベルに充電される。次
に、セット信号ＳＥＴにＨパルスが与えられると、ノー
ドＳＮＳがＨレベルであるので、ノードＢはＬレベルに
引かれ、セット信号ＳＥＴがＬレベルに戻ったときペー
ジバッファ１００内のラッチ回路１０はノードＡ＝Ｈレ
ベル、ノードＢ＝Ｌレベルという状態に再セットされ
る。これはプログラム（書き込み）ベリファイがパスし
たことを示し、プログラム（書込み）が完了する。

【００４０】［消去ベリファイ動作］次に消去ベリファ
イ動作を説明する。消去ベリファイ動作は、図３（ｃ）
に示される。消去動作では、ブロック内の全てのメモリ
セルの閾値電圧を負の消去レベルVtreにシフトするの
で、消去ベリファイ動作では、メモリセルのコントロー
ルゲートに等価的に負の電圧を印加して、ストリング内
の全てのメモリセルが導通することを確認する必要があ
る。

【００４１】本実施の形態例において、消去ベリファイ
時には、図４（ａ）に示される通り、アレイ用Vss電位A
RVss（第１の基準電位）は所定の正電圧VVERに、またペ
ージバッファ用Vss電位PBVss（第２の基準電位）も同じ
正電圧VVERに保たれる。或いは、図４（ｂ）に示される
通り、アレイ用Vss電位ARVssは所定の第１の正電圧VVER
1に、またページバッファ用Vss電位PBVssは第２の正電
圧VVER2に保たれる。アレイ用Vss電位ARVssに加えて、
ページバッファ用Vss電位PBVssも正電圧にすることによ
り、後述するとおり、検出トランジスタＮ８の検出動作
を可能にすることができる。

【００４２】消去ベリファイ動作は、基本的には読み出
しと同じであるが、違いは、選択メモリセルＭＣ０の閾
値電圧Ｖｔについて負の消去レベルＶｔerを保証する
為、選択したブロック（消去単位）の全てのワード線Ｗ
Ｌを０Ｖにし、アレイ用Vss電位ＡＲＶＳＳにある正電
圧VVERを印加することである。ワード線ＷＬを０Ｖに
し、アレイ用Vss電位ＡＲＶＳＳにある正電圧VVERを印
加することで、等価的にメモリセルのコントロールゲー
トの電位を負電位とし、メモリセルの負の消去閾値レベ
ルＶｔreを保証する。例えばアレイ用Vss電位ＡＲＶＳ
Ｓに０．６Ｖを印加すれば、少なくとも読み出しで１デ
ータと読める絶対値で最小の閾値電圧Ｖｔに対して約
０．６Ｖのマージンを得ることが出来る。

【００４３】選択ブロックの消去ベリファイ動作を説明
する。全ワード線ＷＬは０Ｖに、セレクトゲート線ＳＧ
１及びＳＧ２には４Ｖ程度を印加し、選択ブロック中の
ストリングを全て選択する。アレイ用Vss電位ＡＲＶＳ
Ｓには０．６Ｖを印加し、ページバッファ用Vss電位PBV
ssにも０．６Ｖを印加する。この状態で、ページバッフ
ァ１００内の信号ＢＬＣＮＴＲＬ及びＢＬＰＲＯＴをＨ
レベルとし、ページバッファ１００とビット線ＢＬを電
気的に接続する。

【００４４】信号ＢＬＣＮＴＲＬは、読み出し及びプロ
グラム（書き込み）ベリファイ時では１Ｖ程度だが、消
去ベリファイ時は、アレイ用Ｖss電位ＡＲＶＳＳが０．
６Ｖであるので、１．６Ｖ程度にされ、メモリセルが導
通した時のビット線ＢＬの電圧（０．６Ｖ）に対して相
対的に１．０Ｖ高いレベルにされる。これは、ストリン
グは複数個、例えば１６個、のメモリセルが直列につな
がれており、それぞれのメモリセルに対して十分なドレ
イン−ソース電圧Ｖｄｓを供給する為である。

【００４５】ページバッファ１００をビット線ＢＬに電
気的に接続すると同時に、信号ＰＢＩＡＳをＬレベルと
し、定電流源のＰ型トランジスタをオンさせてビット線
ＢＬに定電流を供給する。この定電流は、メモリセルが
十分に消去されているか否かの判定基準となる。ここま
での間に、ページバッファ１００内のラッチ回路１０の
ノードＡ及びＢは、それぞれＬレベル及びＨレベルにセ
ットされる。

【００４６】図３（ｃ）の左側に示される通り、メモリ
セルが十分に消去されていない場合、その閾値電圧Ｖｔ
はワード線ＷＬ（０Ｖ）とアレイ用Ｖss電位ＡＲＶＳＳ
（０．６Ｖ）との電位差Ｖｇｓ＝−０．６Ｖより大きい
ので（Ｖｔ＞−０．６Ｖ）、メモリセルはオフし電流は
流れず、ページバッファ内のノードＳＮＳはＨレベルに
充電される。次にセット信号ＳＥＴにＨレベルパルスが
与えられると、トランジスタＮ９が導通し、ノードＳＮ
ＳがＨレベルであるので検出トランジスタＮ８も導通
し、ノードＢはＬレベルに引かれる。したがって、セッ
ト信号ＳＥＴがＬレベルに戻ったとき、ラッチ回路１０
はノードＡ＝Ｈレベル、ノードＢ＝Ｌレベルという状態
に再セットされる。これは消去ベリファイが失敗したこ
とを示し、再び消去動作を行うことになる。

【００４７】一方、図３（ｃ）の右側に示される通り、
メモリセルが十分に消去されている場合、その閾値電圧
Ｖｔはワード線とアレイVss電位との電圧差Ｖｇｓ＝−
０．６Ｖより小さいので（Ｖｔ＜−０．６Ｖ）、メモリ
セルはオンし電流を流すので、ノードＳＮＳがＬレベル
に引かれる。但し、このノードＳＮＳのＬレベルは、せ
いぜいアレイ用Vss電位ARVssの０．６Ｖ程度までしか下
がらない。次にセット信号ＳＥＴにＨレベルパルスが与
えられると、ノードＳＮＳがＬレベルであるので、ラッ
チ回路１０内のノードＢはＨレベルのままで保たれ、セ
ット信号ＳＥＴがＬレベルに戻ったとき、ラッチ回路１
０にはノードＡ＝Ｌ、ノードＢ＝Ｈという状態が保持さ
れる。これは消去ベリファイがパスしたことを示し、消
去が完了する。

【００４８】この時、ノードＳＮＳは、メモリセルの導
通によりせいぜいアレイ用Vss電位ARVss（＝０．６Ｖ）
程度までしか下がらないが、ページバッファ１００内の
検出トランジスタＮ８のソース電位が、PBVss＝０．６
Ｖになっているので、検出トランジスタＮ８は通常の閾
値電圧（例０．８Ｖ）であっても、十分非導通状態にな
ることができ、従来例のラッチ回路の誤反転を防止する
ことができる。従って、信頼性等の関係からより読み出
しに対してより大きい消去のマージンを保証しなければ
ならなくなる可能性があった場合、アレイ用Ｖss電位Ａ
ＲＶＳＳに例えば１Ｖを印加したとしても、検出トラン
ジスタＮ８のソース電位が、PBVss＝０．６Ｖ（または
同じ１Ｖ）になっているので、依然として検出トランジ
スタＮ８を安全に非導通にすることができる。アレイ用
Vss電位ARVssがより高くなる場合は、それに応じて、ペ
ージバッファ用Ｖss電位PBVssも高くすれば、検出トラ
ンジスタＮ８の非導通の動作を保証することができる。

【００４９】図５は、本実施の形態例におけるメモリセ
ルアレイとページバッファの構成図である。図５（ａ）
は、図４（ａ）に対応する構成図であり、アレイ用Vss
電位ARVssとページバッファ用Vss電位とが同じ電圧に制
御される。したがって、アレイ用Vss電位発生回路１１
０が生成する電圧が、ページバッファ１００にも供給さ
れる。

【００５０】図５（ｂ）は、図４（ｂ）に対応する構成
図であり、アレイ用Vss電位ARVssとページバッファ用Vs
s電位PBVssとが、別々に制御され、消去ベリファイ動作
時には、異なる正電位に制御される。［冗長メモリセル
または補助メモリセル］ここまではＮＡＮＤ型フラッシ
ュメモリのメモリセルアレイとページバッファについて
説明してきた。次に、ＮＡＮＤ型フラッシュメモリの中
で使用されている不良セルのアドレスである冗長情報を
記憶する冗長メモリセルに本発明を適用した実施の形態
を説明する。以下の冗長メモリセルは、冗長情報以外に
も所定の情報を記憶する補助メモリに置き換えることが
できる。

【００５１】データを格納するメモリセルに不良があっ
たときに、そのアドレスを冗長情報として記憶してお
き、他のあらかじめ用意しておいたメモリセルに置き換
える。したがって、その不良セルアドレスを冗長情報と
して記憶する冗長メモリセルが必要になる。或いは、冗
長情報以外にも、デバイスの様々な情報を格納する為に
使用する補助的なメモリセルが必要になる場合もある。
その場合のメモリセルも冗長メモリセルと同様の構成に
なる。

【００５２】図６は、本実施の形態例における冗長メモ
リセルの構成図である。図１４の従来例と対応する部分
には同じ引用番号を与えた。センスアンプ部１０１内の
検出トランジスタＮ２３のソース端子が、図１４ではグ
ランド電位Ｖssであったのに対して、図６の構成では消
去ベリファイ時に所定の正電位に制御されるVss電位PBV
ssになっている。そして、冗長メモリセルＲＭＣ側のソ
ース端子に接続されるアレイ用Vss電位ARVssと、センス
アンプ用Vss電位PBVssとは、読み出し時は０Ｖ、プログ
ラムベリファイ時も０Ｖに制御され、消去ベリファイ時
には所定の同じ正電位または異なる正電位に制御され
る。

【００５３】アレイ用Vss電位ARVss（第１の基準電位）
と、センスアンプ用Vss電位PBVss（第２の基準電位）と
が、消去ベリファイ時に同じ正電圧VVERに制御される例
が、図８に示される。また、異なる正電位VVER1,VVER2
にそれぞれ制御される例が、図９に示される。図８の例
では、図８（ａ）の電圧条件の図表に示される通り、ア
レイ用Vss電位ARVssと、センスアンプ用Vss電位PBVssと
が読み出し時、プログラムベリファイ時、及び消去ベリ
ファイ時に同じ電圧に制御されるので、図８（ｂ）に示
される構成図では、アレイ用Vss電位発生回路１１０の
出力が、メモリセルとセンスアンプ部１０１とに供給さ
れる。

【００５４】また、図９の例では、アレイ用Vss電位ARV
ssと、センスアンプ用Vss電位PBVssとが、それぞれ別々
に制御される。

【００５５】以下、図８の同じ正電圧VVERに制御される
例について、読み出し動作、プログラムベリファイ動
作、消去ベリファイ動作を、図７の動作タイミングチャ
ート図に対応して説明する。

【００５６】［読み出し動作］図７（ａ）に示される通
り、読み出し動作では、ワード線ＷＬは０Ｖ、セレクト
ゲート信号ＳＧ１及びＳＧ２は４Ｖとし、信号ＰＢＩＡ
ＳをＬレベルとしてＰ型トランジスタＰ２１をオンさせ
定電流をノードＳＮＳに供給する。アレイ用Vss電位Ａ
ＲＶＳＳは０Ｖであり、センスアンプ用Ｖss電位PBVss
も０Ｖであるる。また、反転イレーズベリファイ信号Ｅ
ＲＶＢ（ＥＲａｓｅＶｅｒｉｆｙＢａｒ）は電源電位Ｖ
ｃｃである。

【００５７】もしメモリセルＲＭＣが１データを格納し
ていれば、その閾値電圧Ｖｔは負であるので、ワード線
ＷＬが０ＶでもメモリセルＲＭＣは電流を引き、その結
果ビット線ＢＬの電位はＬレベルになり、トランジスタ
Ｎ２０が導通し、ノードＳＮＳがＬレベルになる。そし
て、検出トランジスタＮ２３はオフ、検出トランジスタ
Ｐ２２はオンし、トランジスタＰ２４、インバータ１
４，１５を介して、出力端子ＯＵＴにはＨレベルが出力
される。

【００５８】逆に、メモリセルＲＭＣが０データを格納
していれば、その閾値電圧Ｖｔは正であるので、ワード
線ＷＬが０ＶでメモリセルＲＭＣはオフし、ビット線Ｂ
ＬがＨレベルになりトランジスタＮ２０がオフし、ノー
ドＳＮＳは定電流トランジスタＰ２１からの定電流によ
り充電されＨレベルとなる。したがって、そのノードＳ
ＮＳのＨレベルにより、検出トランジスタＮ２３がオン
し、検出トランジスタＰ２１がオフし、出力端子ＯＵＴ
にはＬレベルが出力される。

【００５９】［プログラム（書き込み）ベリファイ動
作］次に、図７（ｂ）に従って、プログラム（書き込
み）ベリファイ動作を説明する。プログラムベリファイ
動作は、基本的には読み出し動作と同じであるが、違い
は、プログラム（書込み）マージン保証の為にワード線
ＷＬにある正電圧を印加することである。ここではワー
ド線ＷＬに０．８Ｖを印加する場合を例にとる。セレク
トゲートＳＧ１及びＳＧ２は４Ｖとし、信号ＰＢＩＡＳ
をＬレベルとしてＰ型トランジスタＰ２１をオンさせロ
ード電流を供給する。アレイ用Ｖss電位ＡＲＶＳＳは０
Ｖであり、反転イレーズベリファイ信号ＥＲＶＢはＨレ
ベルである。

【００６０】もしメモリセルＲＭＣがプログラム（書き
込み）不十分であれば、その閾値電圧Ｖｔはワード線電
圧０．８Ｖより小さいので、メモリセルＲＭＣは導通し
て電流を引く。その結果ノードＳＮＳがＬレベルとな
り、出力端子ＯＵＴにはＨレベルが出力される。これは
プログラム（書き込み）ベリファイが失敗したことを示
し、再び書き込みが開始される。

【００６１】逆にメモリセルＲＭＣが十分プログラム
（書き込み）されている場合には、その閾値電圧Ｖｔは
ワード線電位の０．８Ｖより大きいので、メモリセルＲ
ＭＣはオフし、トランジスタＮ２０が非導通、ノードＳ
ＮＳは充電されＨレベルとなる。その結果、出力端子Ｏ
ＵＴにはＬレベルが出力される。これはプログラム（書
き込み）ベリファイがパスしてことを示し、プログラム
（書込み）動作が完了する。

【００６２】［消去ベリファイ動作］次に、図７（ｃ）
に従って、消去ベリファイ動作を説明する。消去ベリフ
ァイ動作も、基本的には読み出し動作と同じであるが、
違いは、消去マージン保証の為にアレイ用Vss電位ＡＲ
ＶＳＳ（第１の基準電位）を所定の正電圧に制御するこ
とである。それと同時に、検出トランジスタＮ２３のオ
ン、オフ動作を保証するために、センスアンプ用Vss電
位PBVss（第２の基準電位）も、所定の正電圧に制御す
る。ここではアレイ用Vss電位ＡＲＶＳＳ及びセンスア
ンプ用Vss電位PBVssに０．６Ｖを印加する場合を例にと
る。

【００６３】まず、ワード線ＷＬは０Ｖ、セレクトゲー
ト線ＳＧ１及びＳＧ２は４Ｖとし、信号ＰＢＩＡＳをＬ
レベルとして定電流源トランジスタＰ２１をオンさせ、
ロード電流を供給する。反転イレーズベリファイ信号Ｅ
ＲＶＢは０Ｖとし、トランジスタＮ２０を確実に導通さ
せる。アレイ用Ｖss電位ARVssが０．６Ｖになっている
ので、メモリセルＲＭＣが導通してビット線ＢＬをARVs
sレベルまで引き下げても、ＮＡＮＤゲート１２に十分
なＬレベルを与えることができないので、反転イレーズ
ベリファイ信号ＥＲＶＢをＬレベルにして、ＮＡＮＤゲ
ート１２の出力を確実にＨレベルにしている。その結
果、ノードＳＮＳとビット線ＢＬをつなぐＮ型トランジ
スタＮ２０のゲートにＶｃｃを印加し、トランジスタＮ
２０を確実にオンさせる。

【００６４】もしメモリセルＲＭＣが消去不十分であれ
ば、閾値電圧Ｖｔは−０．６Ｖより大きいので（Ｖｔ＞
−０．６Ｖ）、メモリセルＲＭＣはオフし、ノードＳＮ
Ｓは充電されＨレベルとなる。従って、検出トランジス
タＮ２３は導通し、出力端子ＯＵＴにはＬレベルが出力
される。これは消去ベリファイが失敗したことを示し、
再び消去が開始される。

【００６５】逆にメモリセルＲＭＣが十分消去されてい
る場合には、その閾値電圧Ｖｔは−０．６Ｖ小さいの
で、（Ｖｔ＜−０．６Ｖ）、メモリセルＲＭＣは電流を
引き、その結果ノードＳＮＳがＬレベルとなる。但し、
アレイ用Vss電位ARVssが０．６Ｖであるので、ノードＳ
ＮＳはせいぜい０．６Ｖまでしか低下しない。しかし、
センスアンプ部１０１内の検出トランジスタＮ２３のソ
ースは、センスアンプ用Vss電位＝０．６Ｖに接続され
ているので、ゲートソース間は閾値電圧以下になり、ト
ランジスタＮ２３は確実に非導通になる。その結果、ト
ランジスタＰ２２，Ｎ２３からなるＣＭＯＳインバータ
の出力はＨレベルになり、出力端子ＯＵＴにはＨレベル
が出力される。これは消去ベリファイがパスしたことを
示し、消去が完了する。

【００６６】上記の説明で明らかな通り、消去ベリファ
イでは、アレイ用Vss電位ＡＲＶＳＳにある正電圧を印
加するため、ノードＳＮＳは理想的にはその電位ＡＲＶ
ＳＳと同レベルまでしかＬレベル側に引かれない。トラ
ンジスタＰ２２とＮ２３からなるインバータのトリップ
ポイント（反転入力レベル）は、製造プロセスとトラン
ジスタの能力により決まっている。通常は、電源Ｖｃｃ
に対してＶｃｃ／２程度である。従って、信頼性等の関
係からより読み出しに対してより大きい消去のマージン
を保証しなければならなくなる可能性があった場合、ア
レイ用Vss電位ＡＲＶＳＳに例えば１Ｖを印加するのだ
が、このとき電源Ｖｃｃが低ければ（例えば２Ｖ）、消
去ベリファイを行うことは出来ない。なぜならノードＳ
ＮＳは理想的な状態でもアレイ用Vss電位ＡＲＶＳＳの
レベルである１Ｖまでしか低くなれず、実際にはメモリ
セルとセレクトゲートトランジスタのドレイン・ソース
間電圧Ｖｄｓが必要な為、ノードＳＮＳは１Ｖより高い
電圧になってしまう。このレベルではインバータのトリ
ップポイントに近い為に出力が中間レベルになる可能性
がある。

【００６７】これを解決するためにインバータのトラン
ジスタの比を変えてトリップポイントを高く設定するこ
ともできるが、どこまで高くできるかは限界があり、よ
り高い電圧がアレイ用VssでにＡＲＶＳＳに印加される
場合には対処できなくなる。また、トランジスタの比を
崩す為に大きなトランジスタが必要となり、レイアウト
の面積が増大する。更に、書込みのマージンを変化させ
てしまうし、読み出しのスピードにも影響を及ぼすこと
になる。

【００６８】そこで、本実施の形態例では、検出用トラ
ンジスタＮ２３のソース端子ＰＢＶｓｓを、消去ベリフ
ァイ時に所定の正電圧に制御する。それにより、ノード
ＳＮＳがゲートに入力するインバータＰ２２、Ｎ２３の
トリップポイントを等価的に高くみせることができ、消
去ベリファイ時にアレイ用Vss電位ＡＲＶＳＳに正電圧
が印加された場合でも、通常の読み出しと同様にインバ
ータによりセンスすることが可能となる。

【００６９】また、図８の例ではセンスアンプ用Vss電
位ＰＢＶＳＳとアレイ用電位ＡＲＶＳＳは同じ電圧とし
たが、必ずしも同じ電圧である必要はなく、図９の様
に、アレイ用電位ＡＲＶＳＳと異なる正電圧がセンスア
ンプ用電位ＰＢＶＳＳに印加されてもよい。また、メモ
リは冗長情報記憶用回路としたが、冗長情報に限る必要
はなく、デバイスの機能の為の種々の情報を記憶する回
路でもよい。また、実施例中ではメモリセルが一つだけ
であるが、複数個直列に接続されていてもよい。また、
メモリセルが複数個並列に接続されていてもよい。

【００７０】図１０は、別の冗長メモリセルとセンスア
ンプ部１０２の構成を示す図である。また、図１１は、
図１０の電圧条件を示す図表である。図１０の回路は、
センスアンプ部１０２がラッチ型であり、それ以外の構
成は、図５のセンスアンプ部１０１と同様の構成であ
る。従って、図１０のセンスアンプ部１０２は、トラン
ジスタＮ３０を介してビット線ＢＬに接続され、ノード
ＳＮＳのレベルが、ＣＭＯＳインバータＰ３２，Ｎ３３
と、同インバータＰ２２，Ｎ２３とからなるラッチ回路
でラッチされる。

【００７１】読み出し時、プログラム（書き込み）ベリ
ファイ時、及び消去ベリファイ時の電圧条件は、図１１
（ａ）、（ｂ）に示される。図１１（ａ）の例では、セ
ンスアンプ用Ｖss電位PBVssと、アレイ用Vss電位ARVss
とが同電位に制御されるのに対して、図１１（ｂ）の例
では、それらの電位は、読み出し時とプログラムベリフ
ァイ時は同じ０Ｖであるが、消去ベリファイ時は異なる
正の電位VVER1,VVER2にそれぞれ制御される。実施例中
ではメモリセルが一つだけであるが、複数個直列に接続
されていてもよい。また、メモリセルが複数個並列に接
続されていてもよい。

【００７２】この実施の形態例の場合も、消去ベリファ
イ時に、ノードＳＮＳのＬレベルがアレイ用Vss電位ARV
ss（例えば０．６Ｖ）までしか低下しても、トランジス
タＰ２２，Ｎ２３からなるインバータのトリップレベル
（反転レベル）が等価的に高くなっているので、確実に
トランジスタＮ２３を非導通にすることができる。以上
実施の形態例を説明したが、本発明の保護範囲は、実施
の形態例に限定されず特許請求の範囲とその均等物まで
およぶものである。

【００７３】

【発明の効果】以上、本発明によれば、消去状態が負の
閾値電圧になるＮＡＮＤ型の不揮発性メモリにおいて、
消去ベリファイ時のベリファイ動作を確実に行うことが
できる。

【図面の簡単な説明】

【図１】本実施の形態例における８×４のＮＡＮＤ型フ
ラッシュメモリアレイとページバッファの構成を示す図
である。

【図２】本実施の形態例におけるページバッファ回路を
示す図である。

【図３】図２の回路についての、読み出し時、プログラ
ム（書き込み）ベリファイ時、及び消去ベリファイ時の
動作タイミングチャート図である。

【図４】図２の回路の電圧条件を示す図表である。

【図５】本実施の形態例におけるメモリセルアレイとペ
ージバッファの構成図である。

【図６】本実施の形態例における冗長メモリセルの構成
図である。

【図７】冗長メモリセルの動作タイミングチャート図で
ある。

【図８】冗長メモリセルの例１を示す図である。

【図９】冗長メモリセルの例２を示す図である。

【図１０】別の冗長メモリセルのセンスアンプ部を示す
図である。

【図１１】図１０の電圧条件を示す図表である。

【図１２】一般的なＮＡＮＤ型フラッシュメモリのメモ
リセルトランジスタの断面図である。

【図１３】ＮＡＮＤ型フラッシュメモリのセルストリン
グスとページバッファ回路を示す図である。

【図１４】従来の冗長情報記憶用回路を示す図である。

【符号の説明】

ＡＲＶｓｓ第１の基準電位ＰＢＶｓｓ第２の基準電位ＭＣメモリセルＲＭＣメモリセル１００，ＰＢページバッファ１０１、１０２センスアンプ部Ｎ８，Ｎ２３検出トランジスタ

Claims

【特許請求の範囲】

【請求項１】メモリセルアレイ内に複数のメモリセルが
直列に接続されたセルストリングスを有するＮＡＮＤ型
の不揮発性メモリにおいて、前記メモリセルに接続される定電流回路と、その接続点
の電位を検出する検出トランジスタとを有する検出回路
と、前記メモリセルの前記定電流回路と反対側の第１の基準
電位と、前記検出トランジスタのソースに接続される第
２の基準電位とを有し、消去ベリファイ時には、前記第１の基準電位と第２の基
準電位とが、所定の正電位に制御されることを特徴とす
る不揮発性メモリ。
【請求項２】請求項１において、前記第１及び第２の基準電位が、通常読み出し時及びプ
ログラムベリファイ時において、グランド電位に制御さ
れることを特徴とする不揮発性メモリ。
【請求項３】請求項１または２において、前記第１及び第２の基準電位が、消去ベリファイ時に同
じ正電位に制御されることを特徴とする不揮発性メモ
リ。
【請求項４】メモリセルアレイ内に複数のメモリセルが
直列に接続されたセルストリングスを有するＮＡＮＤ型
の不揮発性メモリにおいて、冗長情報または所定の情報を記憶する補助メモリセル
と、前記補助メモリセルに接続される定電流回路と、その接
続点の電位を検出する検出トランジスタとを有する冗長
検出回路と、前記補助メモリセルの前記定電流回路と反対側の第１の
基準電位と、前記検出トランジスタの第２の基準電位と
を有し、消去ベリファイ時には、前記第１の基準電位と第２の基
準電位とが、所定の正電位に制御されることを特徴とす
る不揮発性メモリ。
【請求項５】請求項４において、前記第１及び第２の基準電位が、前記補助メモリセルの
通常読み出し時及びプログラムベリファイ時において、
グランド電位に制御されることを特徴とする不揮発性メ
モリ。
【請求項６】請求項４または５において、前記第１及び第２の基準電位が、消去ベリファイ時に同
じ電位に制御されることを特徴とする不揮発性メモリ。
【請求項７】請求項１乃至６のいずれかの請求項におい
て、前記メモリセルまたは補助メモリセルは、消去時は負の
閾値電圧に、プログラム時は正の閾値電圧にされ、選択
された前記メモリセルまたは補助メモリセルは、そのコ
ントロールゲートに０Ｖが印加されることを特徴とする
不揮発性メモリ。