JP3898349B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に電気的に書換え可能な半導体記憶装置、書込み後のベリファイ読出し制御方法に関する。
【0002】
【従来の技術】
従来、半導体記憶装置の一つとして、電気的書き換えを可能としたEEPROMが知られている。EEPROMにおいては、1つ、あるいは複数のメモリセルからなるメモリセルユニット( NAND型メモリセルユニット、NOR型メモリセルユニット、AND型メモリセルユニット、DINOR型メモリセルユニット等) が複数配列され、メモリセルアレイを構成している。この中でも、メモリセルを複数個直列接続してNAND型メモリセルユニットを構成するNAND型セル型EEPROMは、高集積化ができるものとして注目されている。
【0003】
NAND型セル型EEPROMの1つのメモリセルユニットは、半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたFETMOS構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共有する形で直列接続されてNAND型メモリセルユニットを構成する。このようなNAND型メモリセルユニットがマトリックス配列されてメモリセルアレイが構成される。
【0004】
メモリセルアレイの列方向に並ぶNAND型メモリセルユニットの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリセルトランジスタの制御ゲート線及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれワード線(制御ゲート線)、選択ゲート線として共通接続されている。
【0005】
このようなNAND型セル型EEPROMは、
K.-D. Suh et al., "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme," IEEE J. Solid-State Circuits, vol.30, pp.1149-1156, Nov. 1995. (文献1)、
Y. Iwata et al., "A 35ns Cycle Time 3.3 V Only 32Mb NAND Flash EEPROM," IEEE J. Sold-State Circuits, vol.30, pp.1157-1164, Nov. 1995.(文献2)等に発表されている。
【0006】
以下、文献1に開示されている従来例のNAND型セル型EEPROMについて、図35(文献1のFIG.1 )および図36(文献1のFIG.3 )を参照しながら紹介する。
【0007】
図35は、従来例のNAND型セル型EEPROMのメモリセルアレイの構成を示すブロック図である。図35において、10はNAND型セルユニット、BSELはブロック選択信号、CG0〜CG15は共通ゲート線、WL0〜WL15はワード線、BL0〜BL4243はビット線、SSL はビット線側の選択ゲート線、GSL はソース線側の選択ゲート線、S/Aはページバッファの一部(センスアンプ回路部)を示す。
【0008】
図36(a)は、図35中のNAND型メモリセルの構成、図36(b)はその消去動作、読出し動作、書込み(program) 動作のバイアス状態を示す図である。
【0009】
図36(b)において、Bulkはn型半導体基板内に形成されたpウエル、Fはフローティング状態を示している。
【0010】
図35、図36において、NAND型セルユニット10は、浮遊ゲートと制御ゲートを有するNチャネルのMOSFETからなる複数個のセルトランジスタが直列に接続され、一端側のドレインが選択ゲート用のNMOSトランジスタを介してビット線BLに、他端側のソースが選択ゲート用のNMOSトランジスタを介して共通ソース線に接続されている。
【0011】
各トランジスタは同一のウェル基板上に形成されており、メモリセルの制御電極は行方向に連続的に配設されたワード線WL0〜WL15に接続されており、ビット線側の選択トランジスタの制御電極は選択ゲート線SSLに、ソース線側の選択トランジスタの制御電極は選択ゲート線GSLに接続されている。
【0012】
セルトランジスタは、それぞれ保持するデータに応じた閾値を持っている。NAND型フラッシュメモリの場合は、通常、セルトランジスタがディプレッション型(Dタイプ)になっている状態を“1”データの保持状態(消去状態)、セルトランジスタがエンハンスメント型(Eタイプ)になっている状態を“0”データの保持状態(書込み状態)と定義している。また、“1”データが保持されているセルトランジスタの閾値を正方向にシフトさせ、“0”データを保持するようにすることを書込み動作と呼び、“0”データが保持されているセルトランジスタの閾値を負方向にシフトさせ“1”データを保持するようにすることを消去動作と呼ぶ。
【0013】
消去動作時には、共通ゲート線CG0〜CG15は接地される。選択ブロックのブロック選択信号BSELは論理レベルが“H”(電源電圧)となり、非選択ブロックのブロック選択信号は論理レベルが“L”(接地電位)を維持する。従って、選択ブロックのワード線は接地電位となり、非選択ブロックのワード線はフローティング状態になる。
【0014】
次に、21V、3msの消去パルスがバルク(セルトランジスタのPウェル)に印加される。その結果、選択ブロックでは、バルクとワード線との間に消去電圧(21V)が加わり、浮遊ゲート中の電子がFN(Fowler−Nordheim)トンネル電流により、セルのPウェル中に抜け、セルの閾値電圧はほぼ−3Vとなる。NAND型フラッシュでは過消去が問題とならないので、セルは1回の消去パルスで−3V程度に深く消去される。
【0015】
一方、非選択ブロックでは、フローティング状態のワード線とセルのPウェルとの容量カップリングにより、消去パルスの影響を受けない。フローティング状態のワード線には、ブロック選択信号BSELが入力するトランジスタのソース、そのソースとポリシリコンのワード線との間の金属配線およびポリシリコンのワード線が接続されている。このワード線とチャネル間の容量結合比(カップリング比)は、フローティング状態のワード線に接続される容量から計算される。
【0016】
この容量としては、トランジスタのソース接合容量、ソースとゲートのオーバラップ容量、ポリシリコンと金属配線のフィールド上の容量、ポリシリコンのワード線とセルのウェル領域(Pウェル)との容量等があるが、ワード線とセルのPウェルとの容量が全容量に対して支配的に大きい。このため、実測結果から求めたカップリング比は約0.9と大きく、FNトンネル電流が流れるのを防ぐことができる。
【0017】
次に、消去ベリファイ読出し動作では、選択ブロック内の全てのセルの閾値電圧が−1V以下になったかどうかが判定される。
【0018】
読出し動作では、1ページ分のセルデータが同時にページバッファ(以下、センスアンプ回路と称する)のラッチ回路に転送され、連続的に読み出される。
【0019】
図37(文献1のFIG.4 )は、図35のEEPROMにおける読出し時の主要信号の動作波形図である。
【0020】
1ページ分のセルデータをセンスする際、センスアンプ回路は最初“0”状態(“L”レベル、消去セルからデータを読出した状態)に初期化されており、時刻t1ではビット線は0Vに、選択ゲート線SSL、GSLは4.5Vになる。
【0021】
その後、時刻t2では、選択ブロック(NAND列)内の選択ワード線WLiには0Vが、選択ブロック内の非選択ワード線WLiにはパス電圧である4.5Vが入力される。非選択ワード線に入力する4.5Vは、書込み動作後および消去後のそれぞれのセルの閾値電圧よりも高いので、全ての非選択セルはパス・トランジスタとして働く。
【0022】
一方、0Vが印加される選択ワード線により、消去後のセルトランジスタのみが導通する。従って、消去後のセルが読み出されたNAND列はビット線BLを接地するパスとなり、書込み動作後のセルが読み出されたNAND列はビット線BLを開放状態(オープン状態)にする。
【0023】
時刻t3では、ビット線からラッチ回路への直接のセンス経路は、図35中の制御信号PGMを“L”にすることにより遮断されており、ラッチデータはセンス用トランジスタを通してのみ決定される。基準電圧Vref によってPMOSカレント・ミラー回路の負荷(Current LOAD)トランジスタが活性化され、この負荷トランジスタから2μAの負荷電流がビット線に供給される。消去後のセルを読出しているビット線では、負荷電流が垂れ流され、“L”レベルを維持し、書込み動作後のセルを読出しているビット線は“H”レベルとなる。
【0024】
時刻t4では書込み動作後のセルを読出しているビット線はセンス用トランジスタを導通させ、ラッチデータを“1”に反転させる。
【0025】
このようにして、書込み動作後のセルを読出したラッチ回路は“1”、消去後のセルを読出したラッチ回路は“0”を保存する。これらのラッチデータは読出し回路を経た後、正規の論理レベルに変換される。従って、1ページ分の全ラッチ回路は同時にセットされた後、連続的な読出しを可能とする。
【0026】
次に、書込み動作では、最初、連続的にセンスアンプ回路に書込みデータがロードされる。“0”は書込みを行なうセルデータであり、“1”は書込み禁止のセルデータである。書込みサイクルは全ての“0”ラッチデータに対応するカラムのセルが書き込まれるまで繰り返される。
【0027】
各書込みサイクルは、書込みパルスの印加と、“0”ラッチのセルの過書込みを防止するための書込みベリファイ読出し動作とで構成されている。さらに具体的には、40μsの書込みサイクルは以下のステップで構成される。
【0028】
(1)ビット線セットアップ(8μs):センスアンプ回路のラッチ回路内の書込みデータに従ってビット線のレベルを書込みは0Vに、書込み禁止はVccに設定する。
【0029】
(2)書込み(20μs):選択ワード線に書込み電圧を短いパルス幅のパルスとして入力する。
【0030】
(3)ワード線放電(4μs):選択ワード線の高電位は放電され、次の低いベリファイ電位の入力に備える。
【0031】
(4)書込みベリファイ(8μs):書込みセルの閾値電圧が目標値以上に書き込まれた否かをチェックする。
【0032】
書込みベリファイ読出し動作では、十分に書込みが行われたセルのラッチ回路は“0”から“1”へと変わり、これ以上書き込まれることを防ぐ。書込みベリファイ読出し動作時のバイアス条件は読出し動作時のそれとほぼ同じであるが、ラッチ回路には書込み状態のデータが保持され、0Vとは異なる0.7Vが選択ワード線に入力される。
【0033】
この条件のもとで、書込みセルの閾値電圧が0.7Vを越えた時、即ち、十分に書込みが行われた時に、ラッチ回路内のデータは“0”から“1”へと変化する。“1”データの入ったラッチ回路は、ベリファイ読出し動作ではラッチ回路は“0”から“1”へのみ変化するので、影響を受けない。
【0034】
書込みサイクルはページバッファのラッチ回路が全て“1”を保持するまで、もしくは10サイクルの最大書込み時間に達するまで繰り返される。
【0035】
図38(文献1のFig.5)は、選択セルのチャネルに供給する書込み禁止電圧のバイアス条件を示している。
【0036】
ビット線側の選択ゲート線SSLのトランジスタは導通状態で、かつ、ソース線側の選択ゲート線GSLのトランジスタは非導通状態で、書き込むセルのビット線は0Vに、書込み禁止セルのビット線はVccにする。NAND列のチャネルは、0Vのビット線により接地電位となる。
【0037】
選択セルは、そのゲートに書込み電圧が入力すると、浮遊ゲートとチャネル間に大きなポテンシャルの差が生じ、浮遊ゲートにFNトンネル電流で電子が注入され、セルが書き込まれる。
【0038】
書込み禁止セルにおいては、Vccのビット線により選択NAND列のチャネルが予備充電される。選択NAND列のワード線、即ち、書込み電圧が入力される選択ワード線とパス電圧が入力される非選択ワード線が立ち上がると、ワード線、浮遊ゲート、チャネル、セルのPウェルのそれぞれを介した直列容量の結合により、チャネル容量は自動的に昇圧される。
【0039】
このように選択ブロック内の書込み禁止のNAND列のチャネル電位はワード線とチャネルとの容量結合によって決定される。従って、書込み禁止電位を十分に高くするためには、チャネルの初期充電を十分に行なうこと、また、ワード線とチャネル間の容量カップリング比を大きくすることが重要となる。
【0040】
ワード線とチャネル間のカップリング比Bは以下のように算出される。
【0041】
B=Cox/(Cox+Cj)
ここで、Coxはワード線とチャネルとの間のゲート容量の総和、Cjはセルトランジスタのソースおよびドレインの接合容量の総和である。また、NAND列のチャネル容量とは、これらゲート容量の総和Coxと接合容量の総和Cjの合計となる。さらに、その他の容量である選択ゲートとソースのオーバラップ容量や、ビット線とソースおよびドレインとの容量等は全チャネル容量に比べて非常に小さいので、ここでは無視している。
【0042】
図39は、センスアンプ回路周辺のコア回路の従来例を示しており、図40はその書込み動作および書込みベリファイ読出し動作のタイミングチャートを示している。
【0043】
なお、図39、図40において、LOAD、SBL 、DCB 、BLSHF 、φlatch1、φlatch2はセンスアンプ回路S/Aに供給される制御信号であり、Nsense はビット線電位センスノードである。
【0044】
図39において、センスアンプ回路S/Aは、プリチャージ制御信号LOAD(図35中のカレントミラー回路の出力CMout に相当する)に基づいてビット線BLを所定期間に充電するための定電流源用のPチャネルトランジスタM2と、ビット線BLに直列に挿入され、ゲートに制御電圧BLSHF が与えられるビット線電位クランプ用のNチャネルトランジスタM1と、PチャネルトランジスタM2とNチャネルトランジスタM1との間のセンスノードNsense に読み出されたメモリセルデータをラッチするラッチ回路LTと、センスノードNsense の電荷をディスチャージ制御信号DCB に基づいて所定期間に放電するためのNチャネルトランジスタM3と、センスノードNsense とラッチ回路LTの第2の記憶ノードQとの間に挿入され、制御信号SBL によりゲート駆動されるセンスアンプ回路リセット用およびトランスファーゲート用のNMOSトランジスタM4と、ラッチ回路LTの第1の記憶ノード/Q(以下、本明細書では“/”は反転を示す)と接地ノードとの間に接続され、ゲートに所定期間印加される第1のデータラッチ制御信号φlatch1によりオン状態に制御されるラッチ回路強制反転制御用のNMOSトランジスタM5と、ラッチ回路LTの第1の記憶ノード/Qと接地ノードとの間でNMOSトランジスタM5に直列に接続され、ゲートがセンスノードNsense に接続されたセンス用のNMOSトランジスタM7と、ラッチ回路LTの第2の記憶ノードQと接地ノードとの間でNMOSトランジスタM7に直列に接続され、ゲートに所定期間印加される第2のデータラッチ制御信号(逆読出し動作ラッチ制御信号)φlatch2によりオン状態に制御される逆読出し動作ラッチ制御用のNMOSトランジスタM6とを具備する。
【0045】
ラッチ回路LTは、2個のCMOSインバータ回路IV1、IV2の互いの入力ノードと出力ノードが交差接続された(逆並列接続された)フリップフロップ回路からなる。
【0046】
この場合、第1のCMOSインバータ回路IV1の入力ノード(第1の記憶ノード/Q)は、強制反転入力ノードである。また、第2のCMOSインバータ回路IV2の入力ノード(第2の記憶ノードQ)はデータバスを介して入/出力回路I/Oに接続されており、リセットノードとなる。
【0047】
次に、図39のセンスアンプ回路の読出し動作、消去動作、書込み動作を説明する。
【0048】
EEPROMの通常の読出し時には、まず、トランジスタM3とM4を所定期間オンさせてラッチ回路LTをリセットし、ノードQを“L”、ノード/Qを“H”にする。この後、トランジスタM2による定電流でビット線BLを充電し、定電流を流したまま、セルトランジスタの閾値状態によって生じるセル電流ICellでビット線を放電させ、所定時間後にトランジスタM5をオンさせる。
【0049】
この場合、ビット線BLにNAND型メモリセルユニットから“1”データが読み出された時には、セル電流が流れるのでビット線電位が低下し、トランジスタM7はオフであり、ノード/Qはラッチ回路LTのリセット状態の“H”のままとなる。逆に、ビット線BLにNAND型メモリセルユニットから“0”データが読み出された時には、セル電流は流れないのでビット線電位は“H”に保たれ、トランジスタM7がオンになり、ラッチ回路LTの記憶データが強制反転され、ノード/Qは“L”、ノードQは“H”になる。選択されたカラムに対応するラッチ回路LTのノードQのデータは、データバスを介して入/出力回路I/Oに読み出される。
【0050】
EEPROMの消去時には、センスアンプ回路は消去ベリファイ読出し動作時に使用される。この時、センスアンプ回路は通常の読出し動作時と同じ順序で動作し、セルトランジスタが消去されていれば(“1”データの場合)、ノード/Qは“H”、ノードQは“L”となる。逆に、セルトランジスタが消去できていなければ(“0”データの場合)、ノード/Qは“L”、ノードQは“H”となる。このデータをもとに、同時に動作している全てのセンスアンプ回路S/AのノードQが1つでも“H”となると消去不完全であるので、再度消去に入るための信号を出し再度消去する。
【0051】
EEPROMの書込み時には、書込み/非書込みのデータを入力することにより、選択されたカラムに対応するラッチ回路LTのノードQにデータバスからデータが入力される。もし、“0”データ入力であればノードQには“L”、“1”データ入力であればノードQには“H”が入る。トランジスタM4がオン状態に制御されると、ノードQのデータがトランジスタM4を通じてビット線BLに転送される。書込み動作時には選択NAND型メモリセルユニット内のチャネルは中間電位にブートされているので、ビット線BLに“L”データが印加された場合には書き込まれるが、“H”データが印加された場合には書込みがされない。
【0052】
なお、EEPROMは、高速動作および高信頼性を得るために、書込み動作終了後のセルトランジスタの閾値分布を狭く制御する必要があり、前述したように書込み動作を行う度に書き込まれた内容を読出し(書込みベリファイ読出し動作)、書き込むべき内容と比較し、書き込まれた内容が不十分であればさらに書込み動作を実行し、書き込まれた内容が書き込むべき内容と一致したことを確認すれば書込みを終了する。
【0053】
このような書込みベリファイ読出し動作に際して、従来はラッチ回路LTのリセット動作を行なわず、書込みデータをセンスアンプ回路S/Aに残したまま読出しを行なう。この読出し動作は、リセット動作がないこと以外は通常の読出し動作と同じである。
【0054】
従って、消去状態を保つ書き込まないセル、および消去状態から書込み状態に変化する書き込まれたセルに対応するラッチ回路LTのノードQは“H”になり、書込みが完了していないセルに対応するラッチ回路LTのノードQは“L”となる。そこで、ノードQのデータをそのまま用いて再度書込み動作を行なうことにより、書込み未完了のセルのみを書き込むことができる。
【0055】
また、通常の読出し動作時には選択ワード線に0Vを印加するのに対して、書込みベリファイ読出し動作時には選択ワード線にベリファイ電圧(参照電圧)Vref (>0V) を印加する。このため、0VからVref の間の閾値となるセルトランジスタをさらに再書込みし、書込み閾値分布の最小値がベリファイ電圧Vref 以上となるまで書き込むことにより、読出し電圧に対する書込みばらつきのマージンをとっている。
【0056】
しかし、図39に示したセンスアンプ回路は、拡散層などを用いた共通ソース線の抵抗成分の電圧降下によりソース側電位(例えば接地電位)の浮きに起因して発生する問題があり、これについて以下に詳しく説明する。
【0057】
即ち、EEPROMは、DRAMなどと比べて書込み/消去などの動作が遅いので、高速な書込み/読出しを行うためにページ書込み方式やページ読出し方式を採用することが多い。ページ書込み方式は、同一行線に接続されている複数のメモリセルのそれぞれに同時に複数の列線から書込みデータを書込む(ページ単位で書込む)方式である。また、ページ読出し方式は、同一行線に接続されている複数のメモリセルからそれぞれの記憶データを同時に複数の列線に読出してセンス増幅する(ページ単位で読みだす)方式である。
【0058】
このようなEEPROMにおいて、ページ書込みを行う際の書込みベリファイ読出し動作を説明する。
【0059】
いま、ページサイズが例えば512カラムの場合に、書込み前の全てのセルが消去状態にあるとし、1つだけ非常に書込み速度の速いセルトランジスタが存在したと仮定する。1回目の書込み動作で書込み速度の速いセルが0V〜1V程度書込みされ、他のセルの閾値は0V以下の状態となったとする。
【0060】
この状態でベリファイを行なうと、書込みの速いセル以外の511カラムのセルはセル電流を流す状態であるから、NAND型メモリセルユニットのソース側の配線(拡散層など)の寄生抵抗成分により電圧降下が生じ、接地電位が浮き上がる。
【0061】
この状態での書込みの速いセルは、接地電位の浮きによってセル電流は減少する(さらに、接地電位の浮きによるバックバイアス効果も加わり、セルの見かけ上の閾値が高くなる)ので、十分に書き込まれていなくても十分に書き込まれた(つまり、閾値電圧が実際の閾値電圧よりも高くなった)ように見えてしまう。この結果、書込みの速いセルはベリファイ読出し動作で書込み完了と誤って判断される。
【0062】
しかし、全てのセルの書込みが完了した後のページ読出しに際して、殆んどのセルは書き込まれているのでセル電流を流さなくなっており、接地電位の浮きがない状態になる。
【0063】
従って、この接地電位の浮きがない状態での読出しでは、書込みの速いセルは1回目の書込み動作後のベリファイ読出し動作時よりもセル電流が流れ易く見えるので、書込みの速いセルは上述したように書込み完了と判断されたにも拘らず書込みが不十分であり、書込み不良となってしまうおそれがある。
【0064】
以下、問題点について詳細に説明する。
【0065】
まず、最初に、チップ外部から書込みを指示するコマンドが入力されると、書込みが開始され、制御信号BLSHF, DCBがVccとなり、ビット線BLが接地される(ビット線電位がリセットされる)。その後、書込みデータをセンスアンプ回路へロードする前に、制御信号LOADがVssに、制御信号φlatch1がVccになり、センスアンプ回路のデータがプリセットされる。即ち、全ての1ページ分のセンスアンプ回路のラッチ回路LTでは、ノードQがVccに、ノード/QがVssにセットされる。
【0066】
次に、入出力回路I/Oからデータバスを介して書込みデータがロードされ、各センスアンプ回路のラッチ回路LTにデータがラッチされ、ノードQ、/Qはデータに応じてVcc、Vssの一方に設定される。この際、メモリセルに書込みを行なうセンスアンプ回路ではノードQはVssとなり、書込みを行なわないセンスアンプ回路ではノードQはVccとなる。
【0067】
次に、ラッチ回路LTにラッチされたデータに基づき、ビット線BLの充電が始まる。即ち、書込みを行なうビット線BLはVssの接地状態を保ち、書込みを行なわないビット線BLはVccに充電される。ワード線WL0〜WL15のいずれかが選択され、例えばワード線WL2に関して書込みが行われる場合、このワード線WL2が書込み電圧Vpgm (20V程度)に上がり、その他のワード線は電圧Vpass(10V程度)になる。この動作によって、前述したようにメモリセルCell2への書込みが行われる。
【0068】
書込み動作終了後、書込みベリファイ読出し動作が開始される。即ち、書込みを行なったワード線WL2はベリファイ電位(参照電位)Vref (0.5V程度)になり、その他のワード線は読出し電圧Vread(4.5V程度)になる。
【0069】
この際、負荷トランジスタM2のゲートに印加される制御信号LOADを1.8V程度に制御して負荷電流をメモリセル電流とバランスさせることにより、読出しを行なっている。例えば、消去されたメモリセルのセル電流は最悪でも2μA程度であるので、この場合は、負荷トランジスタの電流は1.5μA程度になるようにセル電流に合わせて設定される。
【0070】
従って、書込みが行われたメモリセル、即ち、その閾値電圧がベリファイ電位(参照電位)Vref (0.5V程度)よりも高いメモリセルでは、セル電流を流さないのでビット線BLの電位は上昇する。この際、ビット線BLをVccまで充電すると読出し時間が長くなるので、高耐圧MOSトランジスタM1のゲートに印加される制御信号BLSHF を例えば1.8Vにクランプさせている。これにより、ビット線BLの電位が、例えば0.9Vまで上昇すると、トランジスタM1がカットオフ状態となり、センスノードNsense がVccとなる。
【0071】
次に、センスノードNsense がVccになったのを見計らってデータラッチ信号φlatch1がVccになる。この時、センスノードNsense がVccの場合、即ち、その閾値電圧がベリファイ電位Vref よりも高いと判断されたセルが読み出された場合、センスノードNsense はVccであるので、ノード/QはVssに、ノードQはVccになる。
【0072】
書込みを行なわないセンスアンプ回路ではノードQは予めVccになっているので、1ページ分の全てのセンスアンプ回路においてノードQの電位がVccになった場合には書込みが終了する。
【0073】
しかし、書込みを行なうセンスアンプ回路においてメモリセルへの書込みが不十分な場合には、センスノードNsense がVssのままであるので、ラッチ回路LTの反転は起らず、ノードQはVssを保つ。
【0074】
次に、上述した従来の書込み動作および書込みベリファイ読出し動作における問題点について図41、図42を参照しながら説明する。
【0075】
図41において、例えばワード線WL15に関して書込みが行われた場合を考える。また、メモリセルCelli1からCelli5まで全て、それらの閾値電圧を高くするべく、書込みが行われる場合を想定する。
【0076】
この際、プロセス的な製造上のバラツキがあり、メモリセルのカップリング比等が異なっているので、例えばメモリセルCelli5は、その他のメモリセルと比較してカップリング比が大きく、速く書き込まれるメモリセルであると仮定する。
【0077】
書込み動作後のベリファイ読出しでは、その他のメモリセルが消去状態であるので、メモリセル電流とソース線の抵抗成分R0、Ri1、Ri2、…によって、メモリセルCelli5のソースノードSi5の電位が浮き上る。浮き上るレベルは、セル電流ICell i1〜ICell i4と抵抗成分に依存し、ICell i1×R0+ICell i2×(R0+Ri1)+ICell i3×(R0+Ri1+Ri2)+ICell i4×(R0+Ri1+Ri2+Ri3)である。
【0078】
この結果、ベリファイ電位Vref =0.5Vとしても、仮にCelli5のソースノードSi5の電位が0.5V程度になっていると、Celli5の閾値電圧がほぼ0Vでもベリファイ読出しで書き込まれたものと判断される。
【0079】
他のメモリセルと比較して速く書き込まれるメモリセルCelli5の書込みが終了した後、メモリセルCelli1からCelli4の書込みが行われた場合、メモリセルCelli1からCelli4の閾値電圧は正になる。
【0080】
従って、その後の読出し時には、メモリセルCelli5のソースノードSi5の電位は、最初のメモリセルCelli5だけが書き込まれたように、ICell i1×R0+ICell i2×(R0+Ri1)+ICell i3×(R0+Ri1+Ri2)+ICell i4×(R0+Ri1+Ri2+Ri3)までは上がらないのである。
【0081】
この結果、メモリセルCelli5の閾値電圧はVref 以下に読み出されるので、図42に示したように、書込み動作後の閾値電圧の分布は斜線を施したようにベリファイ電位(参照電位)Vref よりも低い閾値電圧の分布(distribution foot )が生じてしまうことになる。書込みが不十分であると、これらのメモリセルはその後の読出し動作で消去セルとして判断されることも有り、信頼性を欠く問題となる。
【0082】
このようなソース線の抵抗成分による影響を減少させるために、拡散層ソース線の途中で金属ソース配線とのコンタクトをとり、コンタクト箇所を増やす方法が知られているが、これに伴うパターン面積の増大が無視できなくなる。
【0083】
また、NAND型EEPROMの場合、1ページを複数のグループに分けて複数回の書込み動作で1ページを書き込む仕様、即ち、分割書込みの仕様を許している。例えば64MビットNAND型EEPROMの1ページはECC(エラービット検出および修正の冗長ビット)の16バイトを含めて528バイト(512バイト+16バイト)であるが、ページ書込みにおいて、例えば64バイトずつ9回に分けて、528バイトを64バイト単位でシーケンシャルあるいはアトランダムに書込みを行なってもよいという仕様である。この仕様は、ユーザが取り扱う1塊のデータが、512バイトよりも少ない場合に有効である。
【0084】
図43は、EEPROMにおける分割書込み動作を説明するためにメモリセルアレイの一部を取り出して示している。
【0085】
同一ワード線により選択される1ページ分のカラムを第1グループ〜第9グループに分割して1ページ分の528バイトを分割書込みする際、まず、例えば第1グループのカラムのみを選択し、これに対応する例えば64バイト分のセンスアンプ回路に書込みデータをロード(残りのセンスアンプ回路には非書込みデータをロード)して1回目の分割書込みを行う。次に、例えば第2グループのカラムのみを選択し、これに対応する64バイト分のセンスアンプ回路にデータをロードして2回目の分割書込みを行う。以下、カラム選択を変更しながら同様な動作を繰り返し、528バイト分の書込みを完了する。
【0086】
しかし、この分割書込みの際にも、前述したような問題が発生する。即ち、分割書込み動作で最初に書込みが行われるメモリセルに対しては、メモリセルのソース線が浮き上って見えるのである。
【0087】
この理由は、分割書込み動作で最初に書込みを行なわないメモリセルは全て消去状態であるので、それらのNAND列では、全てメモリセル電流を流すことになる。その結果、分割書込み動作で最初に書込みを行なうメモリセルの閾値電圧は、ベリファイ電位Vref よりも低くても、書込みベリファイ読出し動作で書込みパスとなってしまうのである。
【0088】
これらの問題は、従来の回路にその原因がある。即ち、図39に示した従来の回路において、一度書込みが十分に行われたと判断されたセンスアンプ回路では、次のサイクルでは、書込みベリファイの判定がされないためである。即ち、書込みベリファイの判定結果が更新されないのである。
【0089】
この問題を回避する1つの方法として、書込みデータを蓄えておくストア回路と、書込みベリファイ読出し結果の出力データを蓄えておくストア回路と、さらにそれらを比較するための回路を用いることが提案されている。
【0090】
しかし、上述したような2個のストア回路と比較回路をチップ内部に設けると、チップ面積が増大し、チップコストが高くなる問題に繋がる。また、上述したような2個のストア回路と比較回路をチップ外部に設ける場合には、チップ外のシステム側へ負担を掛けるだけではなく、チップの内外での比較データのやり取りを行なうために、書込み時間の高速化が図れない問題となる。
【0091】
ここで、上述したように2個のストア回路と比較回路をチップ内部に設けた従来のEEPROMにおけるカラム系回路について、図44を参照しながら簡単に説明する。
【0092】
図44において、REG-NTOGL は書込みデータがストアされているレジスタ(図示せず)からの出力データであり、Outputは書込みベリファイ読出し結果の出力データであり、N-Input はREG-NTOGL とOutputとの比較結果データである。
【0093】
最初に、書込みデータがストアされているレジスタからの出力データREG-NTOGL は、データREG-NQとしてレジスタ(図示せず)にストアされるとともに比較結果データN-Input となり、トランジスタT15のゲートに入力する。比較結果データN-Input は、書込みを行う場合には“L”レベルになり、消去状態を保つ場合には“H”レベルになる。
【0094】
書込みを行うビット線BLの場合には、比較結果データN-Input は“L”レベルであるので、トランジスタT13、T14、T15で構成されるインバータの出力T5は“H”レベルになる。このインバータの出力T5はインバータT6に入力し、このインバータT6の出力T4はビット線書込み用のノア回路T3に入力し、このノア回路T3の出力によりビット線書込み用のトランジスタT1が駆動され、書込みを行うべきビット線は書込み電圧Vpp−Vthが印加される。ここで、VthはトランジスタT1のゲート閾値電圧である。
【0095】
一方、書込みを行わないビット線BLの場合には、比較結果データN-Input は“H”レベルであるので、ビット線書込み用のトランジスタT1が駆動されず、接地レベルを保つので、書込みは行われない。
【0096】
書込み動作後、ベリファイ読出しが行われ、書き込まれたメモリセルを読出したビット線は“H”レベル、消去状態にあるメモリセルを読出したビット線BLは“L”レベルになる。
【0097】
従って、書込みベリファイ読出し結果の出力データOutputは、上記とは逆に書き込まれたメモリセルを読出したビット線BLは“L”レベル、消去状態にあるメモリセルを読出したビット線BLは“H”レベルになる。
【0098】
次に、書込み結果の出力データOutputと書込みデータがストアされているレジスタからの出力データREG-NTOGL とが比較され、比較結果データN-Input が更新され、上記の書込み動作、書込みベリファイ読出し比較動作が繰り返される。
【0099】
しかし、上述したような回路では、センスアンプ回路のほかに、書込みデータをストアしておくレジスタ、比較結果データをストアしておくレジスタが必要であり、チップ面積が増大する。特に、NAND型EEPROMでは、1ページ528バイト分のセンスアンプ回路の全てにこのようなレジスタを2個ずつ余分に設けることは、チップ面積が増大し、チップコストが高くなるという問題が生じる。
【0100】
上述したように従来のNAND型EEPROMは、複数のメモリセルの一部に書込み速度の速いメモリセルが存在した場合に書込み動作後のベリファイ読出し動作時やページの分割書込み動作時に複数のメモリセルの共通ソース線の電位が浮き上がり、かつ書込み動作後のベリファイ読出し動作時と通常の読出し動作時とではその共通ソース線の電位の浮きの程度が異なるため、書込み不良が発生するという問題があった。
【0101】
また、この様な従来のNAND型EEPROMにおいて、低い確率であるが誤書込みが発生することがある。ここで、誤書込みとは、ページ書込みの場合、選択された1 ページの中で消去状態を保ちたいメモリセルに誤ってデータ“0”が書かれてしまうことを指す。この誤書込みの原因は、ワード線との容量結合によるチャネル電位の制御が期待通りに行われない場合に生じる。具体的には、消去状態に保つべきメモリセルにつながるビット線の初期充電電位(図36(b)においては、Vcc)が不十分である場合、ワード線とチャネルとの間の容量結合比が小さい場合、或いはチャネルのノードにリークパスがある場合等に、ワード線との容量結合によりチャネル電位が十分に昇圧せず、誤って電子注入がなされることにより、誤書込みとなる。
【0102】
従来のNAND型EEPROMでは、書込みベリファイ読出し動作を行っても、この様な誤書込みを検出することはできない。これは、従来のセンスアンプ回路方式が、そのような誤書込みを確認できるように構成されていないためである。これを図39を参照して具体的に説明する。
【0103】
図39において、データ書込み動作及びベリファイ読出し動作を簡単に説明すると次のようになる。I/O線からは書込みデータ“0”,“1”に応じて、Vss,Vccがラッチ回路のノードQに与えられる。このノードQをビット線BLに接続する直列接続されたNMOSトランジスタM4,M1の接続ノードNsense がセンスノードであって、このセンスノードNsense には、充電用PMOSトランジスタM2と放電用NMOSトランジスタM3が設けられていて、データ書込み時はVccに予備充電されている。NMOSトランジスタM4,M1がオンになると、ノードQのデータがビット線BLに与えられる。
【0104】
そして、前述した書込み動作により、データ“0”が与えられたビット線につながる選択メモリセルでは書込みが行われてEタイプになり、データ“1”が与えられた書込み禁止のビット線につながるメモリセルは、Dタイプの消去状態に保たれる。
【0105】
ベリファイ読出し動作では、選択されたページのワード線にしきい値検出のためのベリファイ電圧(参照電圧)が与えられて、通常の読出し動作と同様にメモリセルの導通、非導通が検出される。“0”が書き込まれたメモリセルは導通しないから、NMOSトランジスタM1をオンしたときにビット線によるセンスノードNsense の引き込みはない。従って、その間にPMOSトランジスタM2によりVccに充電されているセンスノードNsense により、NMOSトランジスタM7がオンする。このとき制御信号φlatch1によりNMOSトランジスタM5がオンであり、NMOSトランジスタM7がオンすることにより、ノード/Qが接地される。これによりラッチ回路は強制的に反転されて、ノードQは、ロードされた値VssがVccになる。一方、書込み禁止のメモリセルは導通するから、センスノードNsense がビット線を通して放電され、NMOSトランジスタM7はオフ、従ってラッチ回路は反転されず、ノードQはロードされたままの値Vccを保つ。
【0106】
選択されたページ内で書込みが不十分なメモリセルがあれば、ベリファイ読出し動作の結果、ノードQがVccに反転しないセンスアンプ回路が残る。そこで、データ書込み動作とベリファイ読出し動作とを繰り返すことにより、全てのセンスアンプ回路のノードQがVccになったことを判定して、書込み終了とすることができる。
【0107】
この様に、図39に示した従来のセンスアンプ回路と書込み/ベリファイ読出し方式では、書き込まれたメモリセル(書込み禁止、即ち消去状態に保つべきところを誤って書き込まれたメモリセルを含む)及び書込み禁止の指示通り消去状態を保つメモリセルいずれも、ラッチ回路のノードQがVccとなって書込み終了と判定されるため、誤書込みを検出する機能はない。
【0108】
以上のように従来のEEPROMでは、誤書込みがあっても、ベリファイ読出し動作でパスとなってしまい、検出できないという問題があった。
【0109】
この問題に対して従来は、EEPROMチップの内外にエラー検出訂正回路(ECC回路)を設けることにより対処していた。しかし、エラーチェックを行うには余分な時間を必要とし、またECC回路をチップ内部に設ければチップサイズを増大させ、チップ外部に設けてもシステムのコストが高くなるという問題があった。
【0110】
【発明が解決しようとする課題】
以上のように、従来の半導体記憶装置においては、複数のメモリセルの一部に書込み速度の速いメモリセルが存在した場合や、1ページを複数のグループに分けて分割書込みを行う場合に、書込み不良が発生することがあった。
【0111】
また、従来の半導体記憶装置では、誤書込みがあっても、ベリファイ読出し動作でパスとなってしまい、検出できないという問題があった。
【0112】
本発明は上述した事情に対処すべくなされたもので、その目的は、複数のメモリセルの一部に書込み速度の速いメモリセルが存在した場合でも、書込み動作後のベリファイ読出し動作時における複数のメモリセルの共通ソース線の電位の浮き上がりの変動を考慮して書込みを行うことで書込み不良の発生を防止でき、書込みベリファイ読出し動作やページの分割書込み動作の信頼性の向上を図り得る半導体記憶装置を提供することである。
【0113】
この発明の他の目的は、消去状態を保つセンスアンプ回路を識別し、書込みベリファイ読出し動作において書込みデータに対してパスとされた後に誤書込み判定を可能とした半導体記憶装置を提供することである。
【0114】
【課題を解決するための手段】
前記課題を解決し目的を達成するために、本発明は以下に示す手段を用いている。
【0115】
(1)本発明による半導体記憶装置は、複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路と、書込み動作後の書込みベリファイ読出し動作の前に、ロードデータにより書込みを指示されたセンスアンプ回路を、記憶回路の記憶内容に基づいてロードデータの通りリセットするリセット回路とを具備し、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされるものである。
【0116】
(2)本発明による半導体記憶装置は(1)に記載の半導体記憶装置において、前記センスアンプ回路は、センスノードに読み出されたメモリセルデータをラッチするためのラッチ回路と、ラッチ回路の相補的な一対の記憶ノードのうちの第1の記憶ノードと接地ノードとの間に接続され、ゲートがセンスノードに接続されたセンス用のNMOSトランジスタと、ラッチ回路の第1の記憶ノードと接地ノードとの間でセンス用のNMOSトランジスタに直列に接続され、ゲートに所定期間印加される第1のデータラッチ信号によりオン状態に制御される第1のデータラッチ用のNMOSトランジスタと、センスノードとラッチ回路の相補的な一対の記憶ノードのうちの第2の記憶ノードとの間に挿入され、メモリセルの読出し時にはオフ状態に制御され、メモリセルの書込み時にはオン状態に制御されるトランスファーゲート用のNMOSトランジスタとを具備するものである。
【0117】
(3)本発明による半導体記憶装置は(2)に記載の半導体記憶装置において、前記センスアンプ回路は前記ラッチ回路の第2の記憶ノードと接地ノードとの間でセンス用のNMOSトランジスタに直列に接続され、ゲートに印加される逆読出し動作用の第2のデータラッチ信号によりオン状態に制御される第2のデータラッチ用のNMOSトランジスタを具備するものである。
【0118】
(4)本発明による半導体記憶装置は(2)に記載の半導体記憶装置において、前記ラッチ回路は、書込みが指示されているセンスアンプ回路では、書込みベリファイ読出し動作の前に第2の記憶ノードの電位が接地電位にリセットされるものである。
【0119】
(5)本発明による半導体記憶装置は(2)に記載の半導体記憶装置において、前記記憶回路は、前記ラッチ回路の第1の記憶ノードにドレインが接続され、そのゲートには書込みデータラッチ信号が入力し、そのソースは書込みデータ記憶ノードに接続された第1のNMOSトランジスタと、前記ラッチ回路の第2の記憶ノードにドレインが接続され、そのゲートは書込みデータ記憶ノードに接続された第2のNMOSトランジスタとを具備し、前記リセット回路は第2のNMOSトランジスタのソースにドレインが接続され、そのゲートはリセット信号が入力され、そのソースは接地電位に接続された第3のNMOSトランジスタを具備するものである。
【0120】
(6)本発明による半導体記憶装置は(5)に記載の半導体記憶装置において、前記記憶回路は、対応するセンスアンプ回路に対してロードデータにより書込みが指示されていることを記憶した状態では、書込みデータ記憶ノードの電位が充電されているものである。
【0121】
(7)本発明による半導体記憶装置は(5)に記載の半導体記憶装置において、前記書込みデータ記憶ノードに接続される記憶データ保持用のキャパシタ、及び記憶データラッチ用のフリップフロップ回路の一方をさらに具備するものである。
【0122】
(8)本発明による半導体記憶装置は(2)に記載の半導体記憶装置において、前記記憶回路は、ラッチ回路の第2の記憶ノードにドレインが接続され、そのゲートには書込みデータラッチ信号が入力し、そのソースは書込みデータ記憶ノードに接続された第1のNMOSトランジスタと、ラッチ回路の第1の記憶ノードにドレインが接続され、そのゲートは書込みデータ記憶ノードに接続された第1のPMOSトランジスタとを具備し、前記リセット回路は第1のPMOSトランジスタのソースにドレインが接続され、そのゲートはリセット信号が入力され、そのソースは電源電位に接続された第2のPMOSトランジスタを具備するものである。
【0123】
(9)本発明による半導体記憶装置は(8)に記載の半導体記憶装置において、前記記憶回路は、対応するセンスアンプ回路に対してロードデータにより書込みが指示されていることを記憶した状態では、書込みデータ記憶ノードの電位が放電されているものである。
【0124】
(10)本発明による半導体記憶装置は(1)に記載の半導体記憶装置において、ワード線により選択されるページに対する書込みを行う際に、(a)書込みデータをセンスアンプ回路のラッチ回路にロードし、(b)書込みを指示するセンスアンプ回路を識別し、記憶回路に記憶させ、(c)書込み動作を行い、(d)ロードされた書込みデータにより書込みが指示されているセンスアンプ回路に対して、記憶回路の記憶内容に基づいてデータをリセットし、(e)書込み動作後の書込みベリファイ読出し動作を行い、(f)1ページ分のセンスアンプ回路のデータが全て書込み完了状態になったか否かを判定し、完了の場合には書込み動作を終了し、未完了の場合には(c)のステップに移行するものである。
【0125】
(11)本発明による半導体記憶装置は(1)に記載の半導体記憶装置において、前記メモリセルは、複数のデータ線に対応して設けられている複数のメモリセルが同時に選択制御され、選択時には対応するデータ線の電荷を選択されたメモリセルの閾値に応じて放電するあるいは放電しないように制御され、複数のメモリセルの放電電荷の経路が共通に接続されているものである。
【0126】
(12)本発明による半導体記憶装置は、複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路と、ワード線により選択されるページに対する書込みを複数回に分割して分割書込みを行なう場合に、n(nは2以上の整数)回目の分割書込みに当たって、(n−1)回目までの分割書込みでロードデータにより書込みを行なうように指示されたセンスアンプ回路を記憶回路の記憶内容に基づいて前記ロードデータの通りリセットする回路とを具備し、
n回目の分割書込みのデータをセンスアンプ回路にロードする前、または後に、前記センスアンプ回路を記憶回路の記憶内容に基づいてリセットし、その後、書込み動作を行なう前に書込みベリファイ読出し動作を行ない、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされ、
n回目の分割書込みのためのリセット動作を行うことで、n回目までの分割書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、n回目までの分割書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされるものである。
【0127】
(13)本発明による半導体記憶装置は(12)に記載の半導体記憶装置において、n回目の分割書込みに当たって、n回目の分割書込みのデータをセンスアンプ回路にロードする前、またはロードした後に、センスアンプ回路の論理が通常の読出し動作とは反転する逆読出し動作を行うものである。
【0129】
(15)本発明による半導体記憶装置は、複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路とを具備し、第1の書込みパスの判定が得られるまで、書込み動作および書込みベリファイ読出し動作のサイクルを行い、第1の書込みパスの判定後に、ロードデータにより書込みが指示されているセンスアンプ回路では、記憶回路の記憶内容に基づいてロードデータの通りセンスアンプ回路のデータがリセットされ、再度書込みベリファイ読出し動作を行い、
書き込みシーケンスが、書込みパスの判定が得られるまで書込み動作および書込みベリファイ読出し動作のサイクルを行う第1の書込み動作、前記書込みパスの判定後に行うリセット動作、及び前記リセット動作の後に再度書込みパスの判定が得られるまで書込み動作および書込みベリファイ読出し動作のサイクルを行う第2の書込み動作を行い、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされるものである。
【0130】
(16)本発明による半導体記憶装置は(15)に記載の半導体記憶装置において、前記第1の書込みパスの判定が得られるまで行われる書込み動作および書込みベリファイ読出し動作のサイクルでは、サイクル毎に書込み電圧が段階的に高くなるステップアップ書込み方式で書込みが行われるものである。
【0131】
(17)本発明による半導体記憶装置は(16)に記載の半導体記憶装置において、再度書込みベリファイ読出し動作を行った結果、書込み不十分と判定されたメモリセルに対しては追加書込み動作を行い、その際の書込み電圧は、ステップアップ書込み方式のスタート電圧に戻すように制御されるものである。
【0132】
(18)本発明による半導体記憶装置は(16)に記載の半導体記憶装置において、再度書込みベリファイ読出し動作を行った結果、書込み不十分と判定されたメモリセルに対しては追加書込み動作を行い、その際の書込み電圧は、ステップアップ書込み方式のスタート電圧から1ステップ、または2ステップ分高い電圧に戻すように制御されるものである。
【0142】
【発明の実施の形態】
以下、図面を参照して本発明による半導体記憶装置の実施形態を説明する。
【0143】
(第1実施形態)
図1は、本発明の半導体記憶装置の第1の実施形態に係るページ書込み/読出し機能、分割書込み機能を有する一括消去可能なNAND型セル型EEPROMの全体構成を示す。
【0144】
このEEPROMは、複数のNAND型メモリセルがマトリクス状に配設され、縦方向にデータ線としてのビット線BLが多数本、横方向にワード線WLが多数本配列されているメモリセルアレイ11と、外部から入力されたアドレスに基いて上記メモリセルアレイ11のワード線を選択駆動するロウデコーダ12と、上記メモリセルアレイ11のビット線に接続されているビット線制御回路(センスアンプ回路および書込みデータラッチ回路)13と、このビット線制御回路13に接続されているカラムゲート(カラム選択スイッチ)15と、外部から入力されたアドレスに基き上記カラムゲート15を制御し、対応するビット線およびセンス回路を選択するカラムデコーダ14と、カラムゲート15に接続されているデータ入/出力(I/O)バッファ18と、書込み動作や消去動作に必要な高電圧を供給するための昇圧回路16と、チップ内部を制御するとともに外部とのインターフェースをとるための制御回路17とを具備している。
【0145】
ロウデコーダ12は、データの書込み時、消去時およびデータの読出し時にそれぞれアドレス信号に基づいて複数のワード線WLを選択駆動するものであり、そのワード線ドライバには、所要の電圧が供給される。
【0146】
また、ビット線制御回路13は、データの書込み、消去、データの読出しに際して、ビット線BLに対して所要の電圧をそれぞれ選択的に供給するビット線ドライバが設けられている。
【0147】
制御回路17には、NAND型メモリセルに対する消去/消去ベリファイ/書込み/書込みベリファイ/読出し動作などを制御するためのシーケンス制御手段(例えばプログラマブルロジックアレイ)が含まれている。
【0148】
図2は、図1のEEPROMにおけるセンスアンプ回路周りのコア回路の一例を示している。図2において、10は図1中のメモリセルアレイ11内のNAND型メモリセル、S/Aは図1中のビット線制御回路13内のセンスアンプ回路、20は各センスアンプ回路S/Aに対応して付加接続された書込みデータ記憶用のダイナミックラッチ形の記憶回路、21は記憶回路20の記憶内容に基づいてロードデータの通り、各センスアンプ回路S/Aのデータをリセットするリセット回路である。
【0149】
なお、LOAD、SBL 、DCB 、BLSHF 、φlatch1、φlatch2はセンスアンプ回路S/Aに供給される制御信号である。φload、RESET はそれぞれ本発明で付加された記憶回路20、リセット回路21に供給される制御信号であり、Nprogは記憶回路20の書込みデータ記憶ノードである。
【0150】
NAND型メモリセル10は、図41に示した従来例のNAND型メモリセル10と同じである。即ち、このNAND型メモリセル10は、浮遊ゲートと制御ゲートを有するNチャネルのMOSFETからなる複数個のセルトランジスタCell0〜Cell15が直列に接続され、一端側のドレインが選択ゲート用のNMOSトランジスタを介してビット線BLに、他端側のソースが選択ゲート用のNMOSトランジスタを介して共通ソース線に接続されている。上記各トランジスタは同一のウェル上に形成されており、メモリセルCell0〜Cell15の制御電極は行方向に連続的に配設されたワード線WL0〜WL15に接続されており、ビット線側の選択トランジスタの制御電極は選択ゲート線SSLに、ソース線側の選択トランジスタの制御電極は選択ゲート線GSLに接続されている。
【0151】
センスアンプ回路S/Aは、図39を参照して前述した従来例のセンスアンプ回路S/Aと同じである。即ち、このセンスアンプ回路S/Aは、ビット線BLに直列に挿入され、ゲートに制御電圧BLSHF が与えられるビット線電位クランプ用のNチャネルトランジスタM1と、トランジスタM1の一端のビット線電位センスノードNsense をプリチャージ制御信号LOADに基づいて所定期間に充電するための定電流源用のPチャネルトランジスタM2と、センスノードNsense に読み出されたメモリセルデータをラッチするラッチ回路LTと、センスノードNsense の電荷をディスチャージ制御信号DCB に基づいて所定期間に放電するためのNチャネルトランジスタM3と、センスノードNsense とラッチ回路LTの第2の記憶ノードQとの間に挿入され、制御信号SBL によりゲート駆動されるセンスアンプ回路リセット用およびトランスファーゲート用のNMOSトランジスタM4と、ラッチ回路LTの第1の記憶ノード/Qと接地ノードとの間に接続され、ゲートに所定期間印加される第1のデータラッチ制御信号φlatch1によりオン状態に制御されるラッチ回路強制反転制御用のNMOSトランジスタM5と、ラッチ回路LTの第1の記憶ノード/Qと接地ノードとの間でNMOSトランジスタM5に直列に接続され、ゲートがセンスノードNsense に接続されたセンス用のNMOSトランジスタM7と、ラッチ回路LTの第2の記憶ノードQと接地ノードとの間でNMOSトランジスタM7に直列に接続され、ゲートに所定期間印加される第2のデータラッチ制御信号(逆読出し動作ラッチ制御信号)φlatch2によりオン状態に制御される逆読出し動作ラッチ制御用のNMOSトランジスタM6とを具備する。
【0152】
ラッチ回路LTは、2個のCMOSインバータ回路IV1、IV2の互いの入力ノードと出力ノードが交差接続された(逆並列接続された)フリップフロップ回路からなる。
【0153】
この場合、第1のCMOSインバータ回路IV1の入力ノード(第1の記憶ノード/Q)は、強制反転入力ノードである。また、第2のCMOSインバータ回路IV2の入力ノード(第2の記憶ノードQ)はデータバスを介して入/出力回路I/Oが接続されており、リセットノードである。
【0154】
記憶回路20は、ラッチ回路LTの第1のノード/Qにドレインが接続され、そのゲートには書込みデータラッチ信号φloadが入力し、そのソースは書込みデータ記憶ノードNprogに接続された第1のNMOSトランジスタM8と、ラッチ回路LTの第2のノードQにドレインが接続され、そのゲートは書込みデータ記憶ノードNprogに接続された第2のNMOSトランジスタM9とを具備し、リセット回路21は、第2のNMOSトランジスタM9のソースにドレインが接続され、そのゲートはリセット信号RESET が入力され、そのソースは接地電位に接続された第3のNMOSトランジスタM10を具備する。
【0155】
図3は、図2中のNAND型メモリセルの書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャートである。
【0156】
このシーケンス制御手段は、センスアンプ回路S/Aに対する書込み動作、書込み動作後のベリファイ読出し動作を行う際に、以下の各ステップ(S1〜S6)で順次制御する。
【0157】
ステップS1で、書込みを開始するために書込みデータをセンスアンプ回路S/Aのラッチ回路LTにロードする。
【0158】
ステップS2で、書込みを指示するセンスアンプ回路S/Aを識別し、識別したセンスアンプ回路S/Aに対応する記憶回路20に識別結果を記憶させる。
【0159】
ステップS3で、書込み動作を行う。
【0160】
ステップS4で、書込みが指示されていたセンスアンプ回路S/Aを記憶回路20の記憶内容に基づいてラッチ回路LTにロードされた書込みデータの通り、リセットする。
【0161】
ステップS5で、書込み動作後の書込みベリファイ読出し動作を行う。
【0162】
ステップS6で、1ページ分の全てのセンスアンプ回路S/Aのデータが書込み完了状態になったか否かを判定し、全て完了の場合には終了し、未完了の場合にはステップS3に戻り、書込み動作を繰返す。
【0163】
図4は、図2中のNAND型メモリセル10の書込み動作および書込みベリファイ読出し動作のタイミングチャートを示している。
【0164】
以下、図3および図4を参照しながら、NAND型メモリセルの書込み動作および書込みベリファイ読出し動作およびその制御方法を説明する。
【0165】
最初に、チップ外部から書込みを指示するコマンドが入力されると、書込みを開始(センスノードNsense をリセット)するために、ビット線接地用の制御信号DCB がVccとなり、センスノードNsense が接地される。その後、書込みデータのセンスアンプ回路へのロードの前に、プリチャージ制御信号LOADがVssに、データラッチ制御信号φlatch1がVccになり、センスアンプ回路のデータがプリセットされる。即ち、1ページ分の全てのセンスアンプ回路では、ラッチ回路LTのノードQがVccに、ノード/QがVssにセットされる。
【0166】
次に、入出力回路I/Oから書込みデータがロードされ、各センスアンプ回路のラッチ回路LTに書込みデータがラッチされ、ノードQ、/Qはロードデータに応じてVcc、Vssの一方に設定される。この際、メモリセルに書込みを行なうセンスアンプ回路ではノードQがVssとなり、書込みを行なわないセンスアンプ回路ではノードQがVccとなる。(ステップS1)
次に、書込みを指示するセンスアンプ回路を識別するために、書込みデータラッチ信号φloadがVccもしくはVcc+αとなり、書込みを指示するセンスアンプ回路のみ書込みデータ記憶ノードNprogがVccもしくはVcc−Vthに充電される。これにより書込みを行なうセンスアンプ回路を識別することができる。なお、VthはNMOSトランジスタM8の閾値電圧である。(ステップS2)
次に、従来のセンスアンプ回路S/Aの動作と同様に、ラッチ回路LTにラッチされたデータに基づき、ビット線の充電が始まる。即ち、書込みを行なうビット線はVssの接地状態を保ち、書込みを行なわないビット線はVccに充電される。ワード線が選択され、例えばワード線WL2に関して書込みが行われる場合、このワード線WL2が書込み電圧Vpgm (20V程度)に上がり、その他のワード線は電圧Vpass(10V程度)になる。この動作によってメモリセルCell2への書込みが行われる。(ステップS3)
書込み動作終了後、書込みベリファイ読出し動作が開始されるが、まず、最初のロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう。即ち、書込みを行なうセンスアンプ回路に対応する書込みデータ記憶ノードNprogはVccもしくはVcc−Vthであるので、リセット信号RESET をVccにすると、書込みを行なうセンスアンプ回路のラッチ回路LTのノードQはVss、ノード/QはVccになる。この結果、その前の書込みサイクルで書込みが十分行われたと判定され、ノードQがVcc、ノード/QがVssになっているセンスアンプ回路のラッチ回路LTは反転し、リセットされる。(ステップS4)
従って、最初のロードデータにより書込みを行なうように指示されていたセンスアンプ回路では、毎回の書込みベリファイ読出し動作でベリファイ電位(参照電圧)と閾値電圧との比較により、書込みが十分行われたか否かの判定が行われる。(ステップS5)
その他の書込みベリファイ読出し動作は従来のセンスアンプ回路S/Aの動作と同様である。即ち、書込みを行なったワード線WL2はベリファイ電位Vref (0.5V程度)になり、その他のワード線は読出し電圧Vread(4.5V程度)になる。
【0167】
この際、負荷トランジスタM2のゲートに印加される制御信号LOADを1.8V程度に制御し、負荷電流をメモリセル電流とバランスさせることにより読出しを行なっている。例えば、消去されたメモリセルのセル電流は最悪でも2μA程度であるので、この場合は、負荷トランジスタの電流は1.5μA程度になるようにセル電流に合わせて設定される。
【0168】
従って、書込みが行われたメモリセル、即ち、その閾値電圧がベリファイ電位(参照電位)Vref (0.5V程度)よりも高いメモリセルでは、セル電流を流さないのでビット線の電位は上昇する。
【0169】
この際、ビット線をVccまで充電すると読出し時間が長くなるので、高耐圧MOSトランジスタM1のゲート信号BLSHF を例えば1.8Vにクランプさせている。これにより、ビット線の電位が例えば、0.9Vまで上昇すると、トランジスタM1がカットオフ状態となり、センスノードNsense がVccとなる。
【0170】
次に、センスノードNsense がVccになったのを見計らって制御信号φlatch1がVccになる。この時、センスノードNsense がVccの場合、即ち、閾値電圧がベリファイ電位Vref よりも高いと判断されたセルのデータが読み出された場合、センスノードNsense はVccであるので、ノード/QはVss、ノードQはVccになる。
【0171】
書込みを行なわないセンスアンプ回路では、ノードQは予めVccになっているので、1ページ分の全てのセンスアンプ回路において、ノードQの電位がVcc(“1”)になった場合には書込みが終了する。(ステップS6)
しかし、書込みを指示するセンスアンプ回路において、メモリセルへの書込みが不十分な場合には、センスノードNsense がVssのままであるので、ラッチ回路LTの反転は起らず、ノードQはVssを保つ。
【0172】
従って、図2に示したようなコア回路を有するEEPROMによれば、書込み動作後の書込みベリファイ読出し動作の前に、記憶回路20の記憶内容に基づいて書込みが指示されたセンスアンプ回路のデータをロードデータの通りにリセットさせることにより、その後の書込みベリファイ読出し動作で書込み不十分と判定されたメモリセルに対して追加書込みを行うことが可能になる。
【0173】
また、上述したような分割書込みを行うEEPROMでは、ページの分割書込みを行なう際には、記憶回路の記憶内容に基づいて書込みが指示されたセンスアンプ回路のデータをロードデータの通りリセットさせることにより、既に書込みが行われたメモリセルに関しても、その後の書込みベリファイ読出し動作で書込み不十分と判定されたメモリセルに対しては追加書込みを行うことが可能になる。
【0174】
なお、図5に示す動作波形のように、書込みベリファイ読出し動作の前に、最初のロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう際、書込みデータ記憶ノードNprogのデータをリフレッシュしてもよい。
【0175】
即ち、書込みを行なうセンスアンプ回路の書込みデータ記憶ノードNprogはVccまたはVcc−Vthであるので、リセット信号RESET をVccにすると、書込みを行なうセンスアンプ回路のラッチ回路LTのノードQはVss、ノード/QはVccになる。次に、書込みデータラッチ信号φloadをVccもしくはVcc+αにして、書込みデータ記憶ノードNprogのデータをリフレッシュする。
【0176】
上記リフレッシュの目的は、書込み動作時間が長くなる場合、書込みデータ記憶ノードNprogの電荷が接合のリーク電流やトランジスタのサブスレッショルド電流等により放電し、書込みデータ記憶ノードNprogがVccからVssへ向かい変化したり、あるいは、充電され、VssからVccへ向かって変化することを防止するためである。
【0177】
また、上記実施形態では、シーケンス制御部をメモリと同一チップ上に形成しているが、本発明は、メモリ外部から前記したように書込み制御を行う場合にも適用可能である。
【0178】
即ち、本発明に係る半導体記憶装置の書込み制御方法は、前述した半導体記憶装置のメモリセルに対する書込み動作のためにセンスアンプ回路S/Aに書込みデータをロードする際に、書込みを指示するセンスアンプ回路S/Aを識別し、識別結果を記憶回路に記憶させるステップと、書込み動作後の書込みベリファイ読出し動作の前に、記憶回路の記憶内容に基づいて書込みが指示されているセンスアンプ回路S/Aに対してロードデータの通りセンスアンプ回路S/Aのデータをリセットするステップとを具備するものである。
【0179】
次に、本実施形態で分割書込みを行う場合の書込みベリファイ読出し動作を説明する。
【0180】
図6、図7は、図2中のNAND型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャートである。
【0181】
ステップS11で、書込みを開始するために、1回目の分割書込みデータをセンスアンプ回路S/Aのラッチ回路LTにロードする。
【0182】
ステップS12で、書込みを指示するセンスアンプ回路S/Aを識別し、識別したセンスアンプ回路S/Aに対応する記憶回路20に識別結果を記憶させる。
【0183】
ステップS13で、1回目の分割書込み動作を行う。
【0184】
ステップS14で、書込みが指示されていたセンスアンプ回路S/Aに対して、記憶回路20の記憶内容に基づいてロードされた書込みデータの通りデータをリセットする。
【0185】
ステップS15で、書込み動作後の書込みベリファイ読出し動作を行う。
【0186】
ステップS16で、1ページ分の全てのセンスアンプ回路S/Aのデータが書込み完了状態になったか否かを判定し、全て完了の場合には1回目の分割書込み動作を終了し、未完了の場合にはステップS13に戻り、分割書込み動作を続ける。
【0187】
ステップS17で、逆読出し動作を行う。通常の読出し動作はφlatch1がVccになるのに対し、逆読出し動作はφlatch2がVccになる点が異なるだけで、他は通常の読出し動作とほぼ同じである。なお、この時のワード線の電圧は書込みベリファイ読出し動作時と同じVref でよく、また、メモリセルのデータが“1”であるか、“0”であるかを読み出すことが可能なVref 未満の通常の読出し電圧(例えばVss)であってもよい。
【0188】
ステップS18で、n(n≧2)回目の分割書込み動作を開始するために、n回目の分割書込みデータをセンスアンプ回路S/Aのラッチ回路LTにロードする。
【0189】
ステップS19で、書込みを指示するセンスアンプ回路S/Aを識別し、識別したセンスアンプ回路S/Aに対応する記憶回路20に識別結果を記憶させる。
【0190】
ステップS20で、書込みを指示されたセンスアンプ回路のデータをプリセットする。
【0191】
ステップS21で、n(n≧2)回目の分割書込みデータをセンスアンプ回路S/Aのラッチ回路LTに再度ロードする。
【0192】
ステップS22で、n回目の分割書込み動作を行う。
【0193】
ステップS23で、記憶回路20の記憶内容に基づいて書込みが指示されたセスアンプ回路S/Aに対してn回目までのロードデータ(Σ(LOAD Data )i)(i=1〜N)の通りデータをリセットする。
【0194】
ステップS24で、書込み動作後の書込みベリファイ読出し動作を行う。
【0195】
ステップS25で、1ページ分の全てのセンスアンプ回路S/Aのデータが書込み完了状態になったか否かを判定し、未完了の場合にはステップS22に戻り、完了の場合にはステップS26で全部の分割書込み動作が終了したか否か判定する。未完了の場合は、ステップS27でnをインクリメントしてステップS17に戻り、完了の場合は動作終了する。
【0196】
図8は図6、図7に示したフローチャートに対応するNAND型EEPROMの分割書込み時の逆読出し動作、書込み動作および書込みベリファイ読出し動作のタイミングチャートを示している。
【0197】
最初に、分割書込み動作の前に逆読出し動作を行なうのであるが、逆読出し動作は、第1回目の分割書込み時に行なってもよいが、第2回目以降は必ず分割書込み動作の前に行なう。
【0198】
まず、ビット線接地用制御信号DCB がVccとなり、センスノードNsense が接地される。その後、逆読出し動作の前にセンスアンプ回路のデータが、LOADがVssに、φlatch1がVccになり、プリセットされる。即ち、全ての1ページ分のセンスアンプ回路のラッチ回路LTでは、ノードQがVcc、ノード/QがVssにセットされる。
【0199】
次に、逆読出し動作を行なうのであるが、これは一部を除いては書込みベリファイ読出し動作と同様である。即ち、分割書込みを行なっているワード線WL2は、ベリファイ電位Vref (0.5V程度)になり、その他のワード線は、読出し電圧Vread(4.5V程度)になる。この際、負荷トランジスタM2の制御信号LOADは1.8V程度に制御して負荷電流をメモリセル電流とバランスさせることにより、読出し動作を行なっている。例えば、消去されたメモリセルのセル電流は最悪でも、2μA程度であるので、この場合は、負荷トランジスタの電流は1.5μA程度になるようにセル電流に合わせて設定される。
【0200】
従って、書込み動作が行われたメモリセル、即ち、その閾値電圧がベリファイ電位(参照電位)Vref (0.5V程度)よりも高いメモリセルでは、セル電流を流さないので、ビット線の電位は上昇する。この際、ビット線BLをVccまで充電すると、読出し時間が長くなるので、高耐圧MOSトランジスタM1の制御信号BLSHF を例えば、1.8Vにクランプさせている。これにより、ビット線BLの電位が、例えば、0.9Vまで上昇すると、トランジスタM1がカットオフ状態となり、センスノードNsense がVccとなる。
【0201】
次に、センスノードNsense がVccになったのを見計らってφlatch2がVccとなる。通常の読出し動作とは異なり、φlatch1の代わりにφlatch2がVccとなる点が逆読出し動作の特徴である。
【0202】
この時、センスノードNsense がVccの場合、即ち、その閾値電圧がVref よりも高いと判断されたセルが読み出された場合、センスノードNsense はVccであるので、ノードQはVssに、ノード/QはVccになる。なお、逆読出し動作の際には、ワード線WL2の電位は、ベリファイ電圧Vref の代わりに通常の読出し電圧Vss等にしても本発明は有効である。
【0203】
その後、ビット線をリセットした後、入出力回路I/Oから、分割書込みの次の回の書込みデータがロードされ、各センスアンプ回路のラッチ回路内にデータがラッチされ、ノードQ、/Qはデータに応じてVcc、Vssの一方に設定される。この際、メモリセルに書込みを行なうセンスアンプ回路では、ノードQはVssとなり、書込みを行なわないセンスアンプ回路では、ノードQはVccとなる。また、分割書込み時には、分割書込みを行なうセンスアンプ回路のみへデータロードが行われる。
【0204】
次に、書込みを指示するセンスアンプ回路を識別するために、書込みデータラッチ信号φloadがVccもしくはVcc+αとなり、ノードNprogが書込みを指示するセンスアンプ回路のみVccもしくはVcc−Vthに充電される。これにより書込みを行なうセンスアンプ回路を識別する。
【0205】
この動作によって、分割書込みの前回までの書込み動作で、書込みを指示したセンスアンプ回路および次回の書込み動作で書込みを指示するセンスアンプ回路のノードQはVssとなる。
【0206】
次に、このまま書込みを行なうと、分割書込みの前回までの書込み動作で、書込みが行われたセンスアンプ回路のノードQはVssとなっているので、書込み動作が再度行われてしまい、過書込みの問題が生じる。この問題を回避するために、LOADがVssに、φlatch1がVccになり、センスアンプ回路のデータがプリセットされる。
【0207】
その後、次回の分割書込みのデータが入出力回路I/Oからセンスアンプ回路内に再度ロードされ、次に、従来のセンスアンプ回路S/Aの動作と同様にラッチ回路LTにラッチされたデータに基づいてビット線の充電が始まる。
【0208】
書込み動作終了後、書込みベリファイ読出し動作が開始されるが、まず、前回までの分割書込み動作で書込みを行なうよう指示されたセンスアンプ回路および次回(今回)の分割書込みのロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう。即ち、前回までまたは次回の分割書込みの際、書込みを行なうように指示されたセンスアンプ回路のノードNprogはVccもしくはVcc−Vthであるから、リセット信号RESET をVccにすると、書込みを行なうセンスアンプ回路のラッチ回路LTのノードQはVss、ノード/QはVccになる。
【0209】
この結果、その前の分割書込みあるいは書込みサイクルで書込みが十分行われたと判定され、ノードQがVcc、ノード/QがVssになっているセンスアンプ回路のラッチ回路LTは反転し、リセットされる。
【0210】
従って、前回までの分割書込み動作で書込みを行なうように指示したセンスアンプ回路および次回の分割書込みにおける最初のロードデータで書込みを行なうように指示されたセンスアンプ回路では、毎回の書込みベリファイで書込みベリファイ電位と閾値電圧との比較により、書込み判定が行われる。この結果、書込み動作後のメモリセルの閾値電圧の分布は、図9に示したように、ベリファイ電位(参照電位)Vref 以下の閾値電圧分布は無くなり、書込み動作後のデータの信頼性は高くなる。
【0211】
図10(a)、(b)はそれぞれ従来の書込みベリファイ、本発明の書込みベリファイ後の閾値分布の実測値である。測定は64MビットのNAND型EEPROMについて行い、Vref は1Vに設定される。図10(a)に示すように、従来の書込みベリファイ後はVref 以下の閾値電圧分布(distribution foot )が生じてしまうが、本発明では図10(b)に示すように、閾値電圧分布は1.1Vから1.9Vの間に入る。
【0212】
また、分割書込みの際に、最初に(分割)書込みデータを入出力回路I/Oからロードし、次に、逆読出し動作を行い、その後、前回までの分割書込み動作で書込みを行なうように指示したセンスアンプ回路および次回の分割書込みのロードデータで書込みを行なうように指示するセンスアンプ回路のノードNprogにVccをラッチさせた場合でも本発明は有効である。この場合の分割書込み時のタイミングチャートを図11に示す。
【0213】
最初に、チップ外部から書込みを指示するコマンドもしくは分割書込みを指示するコマンドが入力されると、書込みが開始される。ビット線をリセットするために、ビット線接地用制御信号DCB がVccとなり、ビット線が接地される。その後、書込みデータのセンスアンプ回路へのロードの前に、LOADがVssに、φlatch1がVccになり、センスアンプ回路のデータがプリセットされる。即ち、全ての1ページ分のセンスアンプ回路のラッチ回路LTでは、ノードQがVccに、ノード/QがVssにセットされる。
【0214】
次に、入出力回路I/Oから、書込みデータがロードされ、各センスアンプ回路のラッチ回路内にデータがラッチされ、ノードQ、/Qはデータに応じてVcc、Vssの一方に設定される。この際、メモリセルに書込みを行なうセンスアンプ回路ではノードQはVssとなり、書込みを行なわないセンスアンプ回路ではノードQはVccとなる。
【0215】
次に、前回までの分割書込み動作で書き込まれたメモリセルのデータの逆読出し動作を行なう。まず、ビット線接地用制御信号DCB がVccとなり、センスノードが接地される。しかし、一部のセンスアンプ回路には、次回の分割書込みのデータが入力されているので、プリセットはされない。
【0216】
次に、逆読出し動作を行なう。即ち、分割書込みを行なっているワード線WL2はベリファイ電位Vref (0.5V程度)になり、その他のワード線は読出し電圧Vread(4.5V程度)になる。この際、負荷トランジスタM2の制御信号LOADを1.8V程度に制御して負荷電流をメモリセル電流とバランスさせることにより、読出しを行なっている。
【0217】
例えば、消去されたメモリセルのセル電流は最悪でも2μA程度であるので、この場合は、負荷トランジスタの電流は1.5μA程度になるようにセル電流に合わせて設定される。従って、書込みが行われたメモリセル、即ち、その閾値電圧がベリファイ電位(参照電位)Vref (0.5V程度)よりも高いメモリセルでは、セル電流を流さないのでビット線の電位は上昇する。
【0218】
この際、ビット線BLをVccまで充電すると、読出し時間が長くなるので、高耐圧MOSトランジスタM1の制御信号BLSHF を例えば1.8Vにクランプさせている。これにより、ビット線BLの電位が例えば0.9Vまで上昇すると、トランジスタM1がカットオフ状態となり、センスノードNsense がVccとなる。
【0219】
次に、センスノードNsense がVccになったのを見計らってφlatch2がVccとなる。通常の読出し動作とは異なり、φlatch1の代わりにφlatch2がVccとなる点が逆読出し動作の特徴である。
【0220】
この時、センスノードNsense がVccの場合、即ち、その閾値電圧がVref よりも高いと判断されたセルが読み出された場合、センスノードNsense はVccであるから、ノードQはVssに、ノード/QはVccになる。この際、一部のセンスアンプ回路には、次回の分割書込みデータが入力されているが、この逆読出し動作では、前回までの分割書込みで既に書込みが行われ、その閾値電圧がVref よりも高いと判断されたセルのセンスアンプ回路のノードQはVssに、ノード/QはVccになるだけなので、次回の分割書込みデータは破壊されずに、一部のセンスアンプ回路内に保存される。なお、逆読出し動作の際には、ワード線WL2の電位をベリファイ電圧Vref の代わりに通常の読出し電圧Vss等にしても本発明は有効である。
【0221】
次に、書き込みを指示するセンスアンプ回路を識別するために、書込みデータラッチ信号φloadがVccもしくはVcc+αとなり、ノードNprogが書込みを行なうセンスアンプ回路のみVccもしくはVcc−Vthに充電される。これにより書込みを指示するセンスアンプ回路を識別することができる。
【0222】
次に、このまま書込みを行なうと、分割書込みの前回までの書込み動作で、書込みが行われたセンスアンプ回路のノードQはVssとなっているので、再度書込みが行われてしまい、過書込みの問題が生じる。この問題を回避するために、前述したように、センスアンプ回路をプリセット後、次回の分割書込みのデータをセンスアンプ回路内に入出力回路I/Oから再度、ロードしてもよいが、その代わりに書込みベリファイ読出しを行なって前回までの書込み動作で書込みを行なうように指示されたセンスアンプ回路のラッチ回路を反転させてもよい。
【0223】
次に、従来のセンスアンプ回路S/Aの動作と同様にラッチ回路LTにラッチされたデータに基づいてビット線BLの充電が始まる。書込み動作終了後、書込みベリファイ読出し動作が開始されるが、まず、前回までの分割書込み動作で書込みを行なうように指示されたセンスアンプ回路および次回の分割書込みのロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう。
【0224】
即ち、前回まで、または次回の分割書込みの際に、書込みが指示された、または指示するセンスアンプ回路のノードNprogはVccもしくはVcc−Vthであるので、リセット信号RESET をVccにすると、書込みを指示した、または指示するセンスアンプ回路のラッチ回路LTのノードQはVssに、ノード/QはVccになる。
【0225】
この結果、その前までの分割書込みあるいは書込みサイクルで書込みが十分行われたと判定され、ノードQがVccに、ノード/QがVssになっているセンスアンプ回路のラッチ回路LTは反転し、リセットされる。
【0226】
従って、前回までの分割書込みで書込みを行なうように指示したセンスアンプ回路および次回の分割書込みの最初のロードデータで書込みを行なうように指示されたセンスアンプ回路では、毎回の書込みベリファイ読出し動作でベリファイ電位と閾値電圧との比較により、書込み判定が行われる。
【0227】
図6、図7の変形例を次に説明する。
【0228】
図6のステップS17で示されるように、分割書込みデータをセンスアンプ回路にロードする前、またはロードした後に、前述したような逆読出し動作を行う代わりに、前回までの分割書込みで書込みを行うように指示したセンスアンプ回路のデータをリセット信号RESET をVccにすることでリセットさせても同様に有効である。この場合は、逆読出し動作を行う場合に比べ、誤読出しのおそれがないため、分割書込みの前回までの書込みで、書込み指示したセンスアンプ回路のノードQを確実、かつ高速にVssに設定することができる。
【0229】
即ち、図6のステップS17の逆読出しの代わりに、前回までの分割書込みにおいてロードされた書込みデータの通りロードデータによるセンスアンプ回路のラッチ回路のリセットを行ってもよい。これを図12に示す。すなわち、ステップS16の判定で、1ページ分の全てのセンスアンプ回路S/Aのデータが書込み完了状態になったことが検出された場合、ステップS17Aで前回までのロードデータにより書込みを指示されたセンスアンプ回路をリセットする。この後の処理は図7と同じである。
【0230】
図13は図7の変形例であり、図7のステップS20、S21の代わりに、書込みベリファイ読出し動作を行う(ステップS28)ものである。この場合、前半部分は図6でもよいし、図12でもよい。
【0231】
図14は図13の変形例であり、図13のステップS23(センスアンプのリセット)を省略したものである。この場合、前半部分はステップS14を省略した上で、その他は図12と同様に制御するか、ステップS17でワード線の電圧をベリファイ電圧未満の通常の読出し電圧として読出しを行えばよい。
【0232】
即ち、上記したような分割書込みが可能な本発明に係る半導体記憶装置の書込み制御方法は、前述したように分割書込みが可能な半導体記憶装置におけるワード線に関して同時に選択されるメモリセルに対する書込みを複数のバイト単位で分割して書込みを行なう分割書込みに際して、センスアンプ回路S/Aに書込みデータをロードする際に、書込みを指示するセンスアンプ回路S/Aのみを識別し、識別結果を記憶回路に記憶させるステップと、分割書込み時における書込みベリファイ読出し動作の前に、記憶回路の記憶内容に基づいて前回までの分割書込み動作で書込みを行なうように指示したセンスアンプ回路S/Aおよび次回の分割書込み動作でロードデータにより書込みが指示されるセンスアンプ回路S/Aに対してはロードデータの通りセンスアンプ回路S/Aのデータをリセットするステップとを具備するものである。
【0233】
次に、本発明を適用したNAND型EEPROMにおけるステップアップ書込み動作について図15、図16、図17を参照しながら説明する。
【0234】
ステップアップ書込みは、書込み電圧Vpgm を書込み動作/書込みベリファイ読出し動作サイクル毎に段階的に上げていく手法である。この手法は、書込み電圧を固定する方法と異なり、カップリング比が大きく書き込まれ易いメモリセルは低い電圧で書込みを行い、カップリング比が小さく書き込まれにくいメモリセルは高い電圧で書込みを行なうものである。この結果、書込み時間が短縮化され、また、書込み時にメモリセルに加わる電界も書込み電圧を固定する方法と比較して低く抑えられる。
【0235】
最初に、チップ外部から書込みを指示するコマンドが入力されると、書込みが開始される。書込みデータのセンスアンプ回路へのロード(図16のステップS31)後、書込みを指示するセンスアンプ回路を識別するために、書込みデータラッチ信号φloadがVccもしくはVcc+αとなり、ノードNprogが書込みを指示するセンスアンプ回路のみVccもしくはVcc−Vthに充電される。これにより書込みを指示するセンスアンプ回路を識別する(ステップS32)。ここまでは、前述の図4、図5で示した動作と同じである。
【0236】
次に、従来のセンスアンプ回路S/Aの動作と同様にラッチ回路LTにラッチされたデータに基づき、書込み動作/書込みベリファイ読出し動作のサイクルが繰り返されながら、書込み電圧が段階的に高くなる(ステップS33〜S35)。
【0237】
即ち、書込み電圧Vpgm は、最初は例えば15Vから始まり、サイクルを繰り返す毎に0.5Vずつ高くしていく。そして、例えば、17.5Vで書き込んだ後のベリファイ読出し動作で、第1書込みベリファイ(第1回目の書込み)がパスとなる(ステップS36)。
【0238】
次に、ロードデータで書込みを行なうように指示されたセンスアンプ回路のリセットを行なう(ステップS37)。即ち、書込みを指示するセンスアンプ回路のノードNprogはVccもしくはVcc−Vthであるので、リセット信号RESET をVccにすると、書込みを指示するセンスアンプ回路のラッチ回路LTのノードQはVss、ノード/QはVccになる。
【0239】
この結果、その前の書込みサイクルで書込みが十分行われたと判定され、ノードQがVccに、ノード/QがVssになっているセンスアンプ回路のラッチ回路LTは反転し、リセットされる。従って、最初のロードデータで書込みを行なうように指示されたセンスアンプ回路では、この第1書込みベリファイパス後の書込みベリファイで再度ベリファイ電位と閾値電圧との比較により、書込み判定が行われる(ステップS39、S40)。
【0240】
書込み再判定の結果、書込みが不十分と判定されたメモリセルは、さらに書込みが行われる(ステップS38)。この時、書込み電圧Vpgm は再び低い電圧、例えば15Vから始める。これは、過書込みを避けるためである。
【0241】
即ち、低い書込み電圧、例えば15Vで一旦書込みベリファイがパスしたメモリセルが、書込み再判定の結果、書込みが不十分と判定され、さらに書込みが行われる際に、書込み電圧を高く、例えば、17.5Vにすると、このカップリング比の大きなメモリセルに対しては、書込み電圧が高すぎ、過書込みとなってしまうおそれがあるからである。
【0242】
そして、例えば書込み電圧15.5Vで書き込んだ後のベリファイ読出し動作において、第2書込みベリファイ(第2回目の書込み)がパスとなった時点(ステップS41)で書込み動作が終了する。
【0243】
また、図18に示すように、書込み時間の短縮化のために、第1書込みパス後の追加書込みの開始電圧を、最初の書込み開始電圧よりも1ステップまたは2ステップ高い電圧にしてもよい。
【0244】
即ち、最初の書込み開始電圧が例えば15Vの時、追加書込みの開始電圧はそれよりも2ステップ分高い16Vにする。これは、最初の書込み動作でメモリセルの浮遊ゲートには電子が注入されているので、それよりも1V程度高い電圧で追加書込みしても過書込みとはならないためである。
【0245】
なお、図16、図17のフローチャートはステップアップ書込みに限定されず、書込み電圧を一定として書込み時間を等倍(書込みパルスの時間を2倍、4倍、8倍、…)にしていく書込み時間等倍方式でも有効である。
【0246】
本発明のコア回路は図2に限定されず、図19に示すように、書込みデータ記憶ノードNprogに記憶データ保持用のキャパシタC1を付加した記憶回路20a、図20に示すように、書込みデータ記憶ノードNprogに記憶データラッチ用のフリップフロップ回路F/Fを付加した記憶回路20bも適用可能である。
【0247】
また、図2に示した記憶回路20、リセット回路21のNMOSトランジスタM8、M9、M10に代えて、図21に示す記憶回路20c、リセット回路21cのように、NMOSトランジスタM11とPMOSトランジスタM12、M13を用いて構成し、リセット信号RESET の反転信号/RESET をPMOSトランジスタM13のゲートに印加するように変更した場合にも本発明は適用可能である。
【0248】
このような構成の記憶回路20c、リセット回路21cを用いる場合には、最初のロードデータで書込みを行なうように指示されたセンスアンプ回路では、毎回の書込みベリファイ読出しの前にはノード/Qの電位をVccにリセットするように動作する。
【0249】
上述したように本発明の第1実施形態によれば、ロードデータにより書込みを行なうことが指示されたセンスアンプ回路では、書込みベリファイ読出しの前にセンスアンプ回路のデータがリセットされるので、一旦書込みパスしたメモリセルでも、その後の書込みベリファイ読出し動作で書込み不十分と判定されたメモリセルは追加書込みが行われるので、書込みデータの信頼性の向上を図ることができる。
【0250】
また、ページの分割書込みを行なう際には、既に書込みが行われたメモリセルに関しても、その後の書込みベリファイ読出し動作で書込み不十分と判定されたメモリセルに対しては追加書込みすることにより、信頼性の向上を図ることができる。
【0251】
次に本発明の他の実施形態を説明する。以下の実施形態で第1実施形態と対応する部分は同一参照数字を付して詳細な説明は省略する。
【0252】
(第2実施形態)
図22は、この発明の第2実施形態による、ページ書込み/読出し機能、分割書込み機能を有する一括消去可能なNAND型EEPROMの全体構成を示す。図22は図1に示す第1実施形態のNAND型EEPROMと比べてビット線制御回路102が異なるだけで、他は同一である。すなわち、第2実施形態のEEPROMは、NAND型セルユニットを構成する複数のメモリセルがマトリクス状に配設され、縦方向にデータ線として複数本のビット線BL、横方向に複数本のワード線WLが配列されたメモリセルアレイ11と、外部から入力されたアドレスに基いてメモリセルアレイ11のワード線を選択駆動するロウデコーダ12と、メモリセルアレイ11のビット線BLに接続されるビット線制御回路102と、このビット線制御回路102に接続されているカラムゲート15と、外部から入力されたアドレスに基づきカラムゲート15を制御し、対応するビット線およびセンスアンプ回路を選択するカラムデコーダ14と、カラムゲート15に接続されるデータ入出力(I/O)バッファ18と、書込み動作や消去動作に必要な高電圧を供給するための昇圧回路16と、メモリセルアレイ11へのデータ書込み、消去及び読出しの制御信号を生成してチップ内部を制御するとともに外部とのインターフェースをとるための制御回路17とを有する。
【0253】
ロウデコーダ12は、データの書込み時、消去時およびデータの読出し時にそれぞれアドレス信号に基づいて複数のワード線WLを選択駆動するものであり、そのワード線ドライバには、所要の電圧が供給される。ビット線制御回路102は、読出し時にビット線データをセンスする機能、書込み時に外部からロードされるデータを保持するデータラッチ機能、書込み及び消去の際にビット線BLに対して所要の電圧をそれぞれ選択的に供給する機能を有する。
【0254】
制御回路17には、NAND型セルユニットに対する消去/消去ベリファイ、書込み/書込みベリファイ、及び読出し動作を制御するためのシーケンス制御手段(例えばプログラマブルロジックアレイ)が含まれている。
【0255】
図23は、メモリセルアレイ11の構成を示す。図では、4個のメモリセルMが直列接続されて一つのNAND型セルユニットを構成した例を示しているが、一般に8個,16個或いは32個のメモリセルによりNAND型セルユニットが構成される。メモリセルMは、浮遊ゲートと制御ゲートが積層された周知のFETMOS構造のものである。ワード線方向に配列された複数のNAND型セルユニットはまとめて1ブロックを構成し、各ブロック内の一本のワード線に沿うメモリセル列が1ページを構成している。消去動作では1ブロックが消去単位となり、書込み及び読出し動作では、1ページが単位となる。なお、図1に示した第1実施形態のメモリセルアレイも図23と同じ構成であってもよい。
【0256】
図24は、図22におけるビット線制御回路102のうち、1本のビット線BLiに接続されるセンスアンプ回路106の構成を示している。センスアンプ回路106は、入出力が交差接続された二つのCMOSインバータIV1,IV2により構成されるラッチ回路LTを主体とする。ラッチ回路LTの第2の記憶ノードQは、カラム選択NMOSトランジスタM31を介してI/O線に接続されると同時に、センスアンプ回路リセット用及びトランスファーゲート用NMOSトランジスタM24及びビット線電位クランプ用NMOSトランジスタM21を介してビット線BLiに接続される。NMOSトランジスタM21,M24の接続ノードがセンスノードNsense となる。センスノードNsense には、プリチャージ制御信号LOADに基づいて所定期間にこれを充電するための定電流源用PMOSトランジスタM22と、センスノードNsense の電荷を放電するためのディスチャージ制御信号DCB により制御されるNMOSトランジスタM23が接続されている。ラッチ回路LTの第1、第2の記憶ノード/Q,Qにはそれぞれ、制御信号φlatch1,φlatch2により制御されてそれぞれのノードをセンス用MOSトランジスタM27に接続するための、読出し(逆読出し)時にオン駆動されるタイミング制御用NMOSトランジスタM25,M26が設けられている。
【0257】
ラッチ回路LTの書込みデータがロードされる第2の記憶ノードQには、そのロードされたデータを記憶するためのデータ記憶回路120が設けられている。データ記憶回路120は、メモリMOSトランジスタとしてのNMOSトランジスタM30と、このNMOSトランジスタM30のゲートとラッチ回路LTの第2の記憶ノードQの間に介挿されて、制御信号φloadにより制御される書込み用NMOSトランジスタM28とから構成されている。これは、メモリトランジスタM30のゲートを記憶ノードNerase としたダイナミックメモリである。
【0258】
NMOSトランジスタM30のドレインは、誤書込みチェック用信号φchにより制御されるチェック用NMOSトランジスタM29を介してラッチ回路LTの第2の記憶ノードQに接続されている。NMOSトランジスタM30のソースは、ラッチ回路LTのタイミング制御用NMOSトランジスタM25,M26の共通ソースを介し、更にセンスノードNsense の電位により制御されるセンス用NMOSトランジスタM27を介して接地されている。センス用NMOSトランジスタM27は、NMOSトランジスタM25,M26と共にラッチ回路LTのプリセット用、保持データの強制反転用、及び逆読出し動作ラッチ用としても用いられるが、これらのNMOSトランジスタM29,M27の部分は、データ記憶回路120の記憶ノードNerase の電位と、センスノードNsense の電位のAND論理により、誤書込みがあった場合にのみラッチ回路LTの第2の記憶ノードQを強制接地して、データ反転させる働きをする。即ちこれらのNMOSトランジスタM29,M27の部分は、誤書込みを知らせる誤書込み検知回路123を構成している。
【0259】
図25は、この実施形態によるNAND型EEPROMの書込み動作及び書込みベリファイ読出し動作の概略的なシーケンス制御を示すフローチャートである。このシーケンス制御は、図22の制御回路17により行われる。このフローチャートに従って簡単に書込み及び書込みベリファイ読出し動作を説明すると、次のようになる。
【0260】
ステップS73で、書込み動作を開始し、1ページ分の書込みデータをビット線制御回路102にロードする。
【0261】
ステップS74で、消去状態を保つことを指示するセンスアンプ回路106を識別し、識別結果をデータ記憶回路120に記憶させる。具体的には、ラッチ回路LTに保持されている書込みデータをデータ記憶回路120に保持すればよい。
【0262】
ステップS75で、ラッチ回路LTにロードされた書込みデータに従ってデータの書込み動作を行う。
【0263】
ステップS76で、書込み動作後の書込みベリファイ読出し動作を行う。
【0264】
ステップS77で、1ページ分の全てのデータが書込み完了したか否かを判定し、書込み完了の場合には書込み動作を終了し、未完了の場合にはステップ73に戻る。
【0265】
書込み動作終了後、ステップS78で、誤書込みがあったか否かを判定する。具体的には、書込み動作終了後の通常読み出し、またはベリファイ読出しによるセンスノードのデータと、データ記憶回路120に保持されたデータとのAND論理により、誤書込みがあったか否かを判定する。
【0266】
センスアンプ回路106のデータの強制反転により誤書込みがあったことが検出されると、ステップS79で、誤書込み検出フラグを立てる。
【0267】
次に、図24に示すセンスアンプ回路106の動作を中心に、図26のタイミングチャートを参照しながら、書込み動作および書込みベリファイ読出し動作を詳細に説明する。チップ外部から書込みを指示するコマンドが入力されると、書込みが開始される。まず、センスノードNsense をリセットするために、制御信号DCB がVccとなり、MOSトランジスタM23がオンしてセンスノードNsense が接地される(t1)。このとき同時に制御信号BLSHF がVccになり、MOSトランジスタM21がオンしてビット線BLiも接地される。
【0268】
その後、書込みデータのセンスアンプ回路106へのロードの前に、データラッチ制御信号φlatch1がVcc、プリチャージ制御信号LOADがVssになり、MOSトランジスタM25,M27がオンして、ラッチ回路LTの第1の記憶ノード/Qが強制接地されてデータがプリセットされる(t2)。即ち、1ページ分の全てのセンスアンプ回路で、ラッチ回路LTの第2の記憶ノードQがVcc、第1の記憶ノード/QがVssになる。
【0269】
次に、I/O線から書込みデータがロードされ、各センスアンプ回路106のラッチ回路LTにデータがラッチされ、ノードQ、/Qはロードデータに応じて“H”、“L”に設定される(t3)。具体的には、メモリセルに書込みを行うセンスアンプ回路106では第2の記憶ノードQに“L”(=Vss)が与えられ、書込み禁止のメモリセルに対応するセンスアンプ回路106では第2の記憶ノードQに“H”(=Vcc)が与えられる。
【0270】
このデータロードに先だって、データ記憶回路120の書込み制御信号φloadがVcc(又はVcc+Vth、Vthは書込み用MOSトランジスタM28のしきい値電圧)となって、第2の記憶ノードQにVcc又はVssがラッチされると、その電位が書込み用MOSトランジスタM28を介して記憶ノードNerase に転送されて、“H”(=Vcc−Vth(又はVcc)又は“L”(=Vss)の電位がダイナミックに保持される。これが消去状態を保つべきセンスアンプ回路106の識別データとなる。
【0271】
次に、従来の書込み動作と同様に、制御信号BLSHF ,SBL が“H”になってラッチ回路LTにラッチされたデータに基づき、ビット線BLiの充電が始まる(t4)。即ち、書込みを行うビット線はVss状態を保ち、書込み禁止のビット線はVccに充電される。ワード線が選択され、選択ワード線は書込み電圧Vpgm (20V程度)に上がり、その他の非選択ワード線は、中間電圧Vm(=Vpass:10V程度)になる。この動作によって選択ワード線に沿った1ページ分のメモリセルへの書込み動作が行われる。
【0272】
書込み動作終了後、書込みベリファイ読出し動作が開始される。
【0273】
書込みベリファイ読出し動作は従来のセンスアンプ回路と同様である。まず、制御信号DCB をVccにすることで、MOSトランジスタM23がオンしてセンスノードNsense が強制的に接地される(t5)。続いて、選択ワード線にはベリファイ電圧(参照電圧)Vref (0.5V程度)、非選択ワード線及び制御ゲート線SSL,GSLには読出し電圧Vread(4.5V程度)を与えて、ベリファイ読出し動作が行われる(t6)。このとき、昇圧電位Vcc+αに設定されていた制御信号BLSHF をVcc−αにクランプし、またプリチャージ制御信号LOADを1.8V程度にクランプし、MOSトランジスタM21を流れるメモリセル電流と、センスノードNsense を充電するMOSトランジスタM22の電流をバランスさせることにより読出しを行っている。例えば、消去状態のメモリセルのセル電流は最悪でも2μA程度として、MOSトランジスタM22の電流は1.5μA程度になるように、セル電流に合わせて設定される。ここで、書き込むべきメモリセルにしきい値電圧Vref 以上の十分な書込みが行われて、書込みを行うビット線の電位が例えば、0.9Vまで上昇すると、MOSトランジスタM21がカットオフ状態となり、センスノードNsense がVccとなる。
【0274】
次に、こうしてセンスノードNsense が“H”(=Vcc)になったのを見計らって、ラッチ制御信号φlatch1がVccになり、MOSトランジスタM25がオンする(t7)。この時、センスノードNsense がVccの場合(即ち、しきい値電圧がベリファイ電位Vref よりも高いメモリセルにつながるセンスアンプ回路106の場合)、MOSトランジスタM27がオンして、第1の記憶ノード/QはVss、第2の記憶ノードQはVccになる。従って、第2の記憶ノードQにVssがロードされてメモリセルに対し書込みを行うべきセンスアンプ回路106で正常に書込みがなされると、ラッチデータが反転される。一方、メモリセルへの書込みが不十分な場合には、ベリファイ読出しでセンスノードNsense が“L”(=Vss)のままであるので、ラッチ回路LTのデータ反転は起こらず、第2の記憶ノードQはVssを保つ。また、書込み禁止のメモリセルにつながるセンスアンプ回路106では、第2の記憶ノードQはVccで、もともと第1の記憶ノード/QがVssであるのでデータ反転はない。
【0275】
書込み不十分なメモリセルがある間、言い換えればラッチ回路LTのデータ反転が生じないセンスアンプ回路106がある間、同様の書込み動作とベリファイ読出しが繰り返され、1ページ分の全てのセンスアンプ回路106において第2の記憶ノードQの電位がVccになったことを判定して、書込み動作が終了となる。
【0276】
書込み動作が終了した後、チェック用信号φchをVccにすることにより、誤書込みの検知が行われる(t8)。データ記憶回路120の記憶ノードNerase は前述のように、書込みを行うセンスアンプ回路106ではVss(従ってメモリトランジスタM30がオフ)、書込み禁止のセンスアンプ回路106ではVcc(又はVcc−Vth)(従ってメモリトランジスタM30がオン)とされている。誤書込みがなされたセンスアンプ回路106では、センスノードNsense はベリファイ読出し動作でVccとなり、これによりNMOSトランジスタM27がオンであるから、チェック用信号φchによりNMOSトランジスタM29がオンになると、ラッチ回路LTの第2の記憶ノードQは、MOSトランジスタM29,M30及びM27を介して強制接地され、データ反転する。
【0277】
これに対して、正しく書込みがなされたセンスアンプ回路106では、メモリトランジスタM30がオフであるため、ラッチ回路LTのデータ反転はない。また、書込み禁止が指示され、指示通り書込みがなされなかったセンスアンプ回路106では、センスノードNsense がVssであって、NMOSトランジスタM27がオフであるから、やはりラッチ回路LTのデータ反転はない。なお、ここで、ベリファイ読出しによりセンスノードNsense へデータを読み出す代わりに、ワード線にVref 未満の電圧(例えばVss)を与える通常の読出し動作により、センスノードNsense へデータを読み出してもよい。
【0278】
以上のように、書込み動作終了後にチェック用信号φchをVccにすると、書込み動作終了により全てのセンスアンプ回路106で“H”(=Vcc)となっている第2の記憶ノードQの電位が、誤書込みがあったセンスアンプ回路106についてのみ、同時にオンになるMOSトランジスタM29,M30,M27を介して放電され、データが反転する。これが1ページ分の書込みにおける誤書込み検知信号となる。
【0279】
誤書込みの判定は、EEPROMチップ内部に、1ページ分のセンスアンプ回路106のデータをカラムゲート15によりカラムスキャンして読出して、パス又はフェイルのフラグを立てる判定回路を設けることにより行うことができる。より簡単には例えば、図27に示すように、1ページ分のセンスアンプ回路の第1のノードQ0 〜Q2047を入力とするNANDゲートGをチップ内に設けて、第1 のノードQ0 〜Q2047の一致検出を行えば、誤書込みがあった場合にのみ“H”となる誤書込み判定信号を出すことができる。この誤書込み判定の結果をチップ外部に出力することにより、ユーザーは誤書込みがあったことを知ることができる。また、このように1ページ分のセンスアンプ回路における各記憶ノードのレベルの論理を取る論理ゲートは、EEPROMの書込み動作において、1ページ分の全てのデータが書込み完了したか否かを判定する際、例えば図25に示されるステップS77の判定回路としても好適に用いられる。
【0280】
この実施形態によるEEPROMのデータ読出し動作及び消去動作は、従来のものと変わらない。即ち、データ読出し動作は、選択ワード線に0Vを与える他、図26で説明した書込み動作後のベリファイ読出しと基本的に同じである。読出しもページ単位で行われる。データ消去は、ブロック単位で全ワード線を0Vとし、バルク(基板及びウェル)に消去電圧を与えて、ブロック内の全メモリセルの浮遊ゲートの電子を放出させることにより行われる。消去ベリファイ読出しの動作は、選択ワード線に対する参照電圧が異なる他、書込みベリファイ読出しの動作と同様である。
【0281】
図28は、図24に示した第2実施形態の第1の変形例によるNAND型EEPROMのセンスアンプ回路構成である。第2実施形態では、メモリトランジスタとしてNMOSトランジスタM30を用いたのに対して、この変形例ではPMOSトランジスタM40をメモリトランジスタとして用いている。これに伴って記憶ノードNerase には、図24とは逆に、ラッチ回路LTの第1の記憶ノード/Qのデータを記憶するように、書込み用NMOSトランジスタM28のドレインを第1の記憶ノード/Qに接続している。それ以外は図24の実施形態と同様である。
【0282】
即ち、図24の実施形態では、ラッチ回路LTの第2の記憶ノードQにVccがロードされたとき、データ記憶回路120の記憶ノードNerase にはVccが書き込まれてNMOSのメモリトランジスタM30がオン状態で書込みデータ保持を行うのに対して、この変形例ではラッチ回路LTの第2の記憶ノードQにVccがロードされたとき、データ記憶回路120の記憶ノードNerase には第1の記憶ノード/QのVssが書き込まれて、同様にPMOSのメモリトランジスタM40がオン状態で書込みデータ保持が行われる。従って第2実施形態と同様の論理で誤書込み検知を行うことができる。
【0283】
図29は、図28の変形例をさらに変形した、第2実施形態の第2の変形例である。この変形例では、データ記憶回路120に、書込み動作と書込みベリファイ読出し動作を繰り返す場合に、既に書込みが行われたメモリセルに対して各書込み動作毎に初期データによる追加書込みの動作を行わせ得る機能を付加している。前述のように、書込み動作でセンスアンプ回路にロードされるデータは、書込みを行うセンスアンプ回路では第2の記憶ノードQにVssが与えられ、書込みベリファイ読出し動作で“0”書込みが確認されると、第2の記憶ノードQの電位はVccに反転する。しかし、第1の実施形態で詳述したように、実際のEEPROMでは、1ページ毎の書込み動作及びベリファイ読出し動作を繰り返し行ったときに、書込み初期には、しきい値が十分に高い“0”状態でなくても、書込み完了と判定されることがある。従って、データ記憶回路120に保持されたロードデータにより、毎回の書込みベリファイ読出し前に書き込むべきセンスアンプ回路のデータを初期化して、最初のロードデータで追加書込みを行うことが好ましい場合がある。
【0284】
そこで、この変形例では、データ記憶回路120に、PMOSトランジスタM40と記憶ノードNerase を共有するもう一つのメモリトランジスタとしてのNMOSトランジスタM42が設けられている。NMOSトランジスタM42は、ゲートが記憶ノードNerase に接続され、ドレインがラッチ回路LTの第2の記憶ノードQに接続され、ソースは、リセット用のNMOSトランジスタM44を介して接地されている。
【0285】
データ記憶回路120のメモリトランジスタであるPMOSトランジスタM40を用いて、誤書込み検知を行う動作は、先の実施形態と同様である。この実施形態の場合、例えばデータ書込み動作と書込みベリファイ読出し動作を行う度に、その間にリセット信号RESETを“H”にして、リセット用NMOSトランジスタM44をオンする。データロードによりラッチ回路LTの第2の記憶ノードQにVssが与えられたセンスアンプ回路では、記憶ノードNerase はVccで、NMOSトランジスタM42がオンの状態を記憶している。従って、書込みベリファイ読出しにより、第2の記憶ノードQが一旦Vccに反転されていても、リセット信号RESETを“H”にすると、同時にオンであるNMOSトランジスタM42及びM44を介して第2の記憶ノードQは強制的にVssになる。即ち、センスアンプ回路は最初のデータロード状態に初期化される。これにより、次の書込みベリファイ読出し動作において、書込みが不十分であることが判定されると、ラッチ回路LTのデータ反転が起こらず、引き続く書込み動作において追加の書込みが行われる。その他、第1実施形態における変形例の場合と同様の制御によっても、一旦書込みパスしたメモリセルに追加の書込みを行わせることが可能である。
【0286】
図30は、図28の変形例をさらに変形した、第2実施形態の第3の変形例である。この変形例は、PMOSトランジスタM40をNMOSトランジスタM26とM27との間に接続し、制御信号φlatch2が誤書込みチェック用信号φchを兼ねる点が図28と異なる。すなわち、図28中のNMOSトランジスタM29が不要となり、トランジスタが1個減ることがこの変形例の利点である。なお、この変形例で逆読出しを行う場合は、逆読出し動作の前にセンスアンプ回路106のラッチ回路LTにおいて、ノードQがVcc、ノード/QがVssとなっていることを利用し、予め制御信号φloadをVcc(またはVcc+Vth)とすることで、データ記憶回路20の記憶ノードNerase にラッチ回路LTの第1の記憶ノード/Qの電位Vssを保持させ、メモリトランジスタM40をオン状態に制御すればよい。
【0287】
図31は、図30において、M40をNMOSトランジスタで構成した場合の変形例を示す。
【0288】
次に、図25の変形例を説明する。即ち、図25に示される制御の流れでは、誤書込みがあったことが検出されると、誤書込みフラグを立てる(ステップS79)だけであるが、図32に示すように、フラグを出力した後、ステップS80に示すようにページ消去して、ステップS73に戻り、再度、データロードし、書込み動作を再実行することも好ましい。
【0289】
(第3実施形態)
第2実施形態では、書込み動作終了後のベリファイ読出しによるセンスノードのレベルと、データ記憶回路120に保持されたレベルとの論理により、誤書込みがあったか否かを判定しているが、別の回路構成を用い同様の原理により誤書込みがあったことを検出する実施形態を次に説明する。本実施形態は、図2等に示す記憶回路20を有する第1実施形態と同じ構成である。
【0290】
図33は本実施形態の書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャートである。図34は図33の一部分(ステップS87〜S89)の信号波形を示すタイミングチャートである。
【0291】
ステップS81で、書込みを開始するために書込みデータをセンスアンプ回路S/Aのラッチ回路LTにロードする。
【0292】
ステップS82で、書込みを指示するセンスアンプ回路S/Aを識別し、識別したセンスアンプ回路S/Aに対応する記憶回路20に識別結果を記憶させる。
【0293】
ステップS83で、書込み動作を行う。
【0294】
ステップS84で、書込みが指示されていたセンスアンプ回路S/Aを記憶回路20の記憶内容に基づいてラッチ回路LTにロードされた書込みデータの通り、リセットする。ただし、このリセットステップS84は省略可能である。
【0295】
ステップS85で、書込み動作後の書込みベリファイ読出し動作を行う。
【0296】
ステップS86で、1ページ分の全てのセンスアンプ回路S/Aのデータが書込み完了状態になったか否かを判定し、未完了の場合にはステップS83に戻り、書込み動作を繰返し、全て完了の場合にはステップS87で、制御信号SBL 、DBL を“H”レベルとして、センスアンプ回路のノードQを“L”、ノード/Qを“H”レベルにリセットする。ステップS88で、選択ゲート線SSL 、GSL を“H”レベル、非選択ワード線を“H”レベル、制御信号LOADを“L”レベルとして読出し動作を行う。これにより、センスノードNsense は、書込みセル、及び誤書込みセルでは“H”レベルに上昇し、非書込みセルでは“L”レベルを保つ。センスノードが“H”レベルになったのを見計らって制御信号φlatch1が“H”レベルとされ、書込みセル及び誤書込みセルではセンスアンプ回路のラッチ回路が反転し、その結果、センスアンプ回路の記憶ノードQは書込みセル、及び誤書込みセルでは“H”レベル、非書込みセルでは“L”レベルになる。
【0297】
ステップS89で書込みが指示されたセンスアンプをロードデータの通りリセットする。すなわち、制御信号RESET を“H”レベルにすると、書込みが指示されたセンスアンプ回路では第2の記憶ノードQが“L”レベルに反転する。一方、誤書込みのセルに対応するセンスアンプ回路の第2の記憶ノードQは“H”レベルのままであり、これに対し、正しく書き込みが行われたセル、及び書込みが禁止されて消去状態を保持したセルに対応するセンスアンプ回路の第2の記憶ノードQは“L”レベルとなる。これを利用して、ステップS90で誤書込みの有無を判断する。誤書込み検出の原理は次のようである。
【0298】
ある3つのメモリセルへの書込みデータが“0”、“1”、“1”の場合(後の2つが書込み禁止が指示されたセル)、実際に書き込まれたデータが“0”、“1”、“0”であったとすると、この3番目のメモリセル(誤書込みセル)を検出するのが、本実施形態の目的である。これらのメモリのデータをステップS88で読み出すと、読出しデータは書込みデータと反転するので、図2のラッチ回路LTの第2の記憶ノードQのレベルはそれぞれ“1”、“0”、“1”となる。ここで、書込みが指示されているセンスアンプ回路では書込みデータ記憶ノードNprogが“H”レベルであるので、ステップS89でRESET 信号を“H”レベル(Vcc)としてリセット用のNMOSトランジスタM10を導通させると、誤書込みのセルから読み出されたラッチ回路LTのデータはそのままであるが、“0”が正しく書込まれたセルからラッチ回路LTに読み出されたデータ“1”は反転して“0”となる。この結果、これら3つのセルと対応するラッチ回路LTのデータは書込みデータを読み出したときのセンスノードのレベルと書込みデータ記憶ノードNprogのレベルとの論理を反映してそれぞれ“0”、“0”、“1”となり、ここでラッチ回路LTに保持された“1”データを検出することにより、誤書込みを検出できる。すなわち、ステップS90では、1ページ分のセンスアンプ回路における第2の記憶ノードQのデータが全て“0”(Vss)であるか否かにより誤書込みの有無を検出できる。
【0299】
誤書込みがあったことが検出されると、ステップS91で、誤書込み検出フラグを立てる。あるいは、図32と同様に、フラグを出力した後、ページ消去して、再度、データロードして、書込み動作を再実行してもよい。
【0300】
本発明は上述した実施形態に限定されず、種々変形して実施可能である。例えば、各実施形態は単独で説明したが、複数の実施形態を適宜組み合わせてもよい。
【0301】
さらに、前記各実施形態では、NAND型EEPROMを例にとり説明してきたが、本発明はこれに限られるものではなく、メモリセルユニットとして、電気的書き換え可能な不揮発性メモリセルを複数個直列接続してなるNAND型メモリセルユニット、または不揮発性メモリセルを複数個並列接続してなるAND型セルもしくはDINOR型セルユニットで構成することができる。
【0302】
また、ビット毎ベリファイ機能を有するNOR型セルユニットの場合にも、本発明は有効である。すなわち、センスアンプ回路に書込みデータがロードされる際に、書込みを指示するセンスアンプ回路のみを識別するための記憶回路が具備され、例えば書込み動作後の書込みベリファイ読出し動作の前に、ロードデータにより書込みが指示されているセンスアンプ回路では記憶回路の記憶内容に基づいてロードデータをリセットすればよい。
【0303】
また、前記各実施形態では、セルデータを読み出す際にビット線に負荷電流を流しながらセルデータに対応したビット線電位を検知する方式(電流検知方式、電流垂れ流し方式)のスタティック型のセンスアンプ回路S/Aに記憶回路を付加した例を説明したが、本発明はこれに限らず、セルデータを読み出す際にセルデータに対応したビット線電荷の放電によるビット線電位の低下を検知する方式のダイナミック型のセンスアンプ回路S/Aに記憶回路を付加する場合にも適用可能である。
【0304】
【発明の効果】
以上説明したように本発明によれば、ロードデータにより書き込みを行なうことが指示されたセンスアンプ回路では、書き込みベリファイ読み出しの前にセンスアンプ回路のデータがリセットされるので、一旦書き込みパスしたメモリセルでも、その後の書き込みベリファイ読出し動作で書き込み不十分と判定されたメモリセルは追加書き込みが行われるので、書き込みデータの信頼性の向上を図ることができる。
【0305】
また、ページの分割書き込みを行なう際には、既に書き込みが行われたメモリセルに関しても、その後の書き込みベリファイ読出し動作で書き込み不十分と判定されたメモリセルに対しては追加書き込みすることにより、信頼性の向上を図ることができる。
【0306】
また、センスアンプ回路にロードされる書込みデータを記憶するデータ記憶回路及び、このデータ記憶回路に書込み動作の間保持されたデータとメモリセルアレイへの書込み動作終了後の読出し動作、またはベリファイ読出し動作によりセンスノードに得られるデータとの論理によって、誤書込みを検知してセンスアンプ回路の保持データを強制反転させて誤書込みがあったことを知らせる誤書込み検知回路を備えることにより、簡単に誤書込みを判定することができるようにしたEEPROMを提供することができる。
【図面の簡単な説明】
【図1】本発明による半導体記憶装置の第1の実施形態に係るNAND型EEPROMを示すブロック図。
【図2】図1のEEPROMのセンスアンプ回路周辺のコア回路を示す回路図。
【図3】図2中のNAND型メモリセルの書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャート。
【図4】図2中のNAND型メモリセルの書込み動作および書込みベリファイ読出し動作の一例を示すタイミングチャート。
【図5】図2中のNAND型メモリセルの書込み動作、書込みベリファイ読出し動作の他の例を示すタイミングチャート。
【図6】図2中のNAND型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャート(前半)。
【図7】図2中のNAND型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の基本的な流れを示すフローチャート(後半)。
【図8】図2中のNAND型メモリセルの分割書込み時の逆読出し動作、分割書込み動作、書込みベリファイ読出し動作の一例を示すタイミングチャート。
【図9】図2のEEPROMにおける本発明の効果を説明するためにセルトランジスタの閾値分布を示す図。
【図10】従来例と本発明による閾値分布の実測結果を示す図。
【図11】図2のEEPROMにおける分割書込み時の逆読出し動作、分割書込み動作、書込みベリファイ読出し動作の他の例を示すタイミングチャート。
【図12】図2中のNAND型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の他の流れを示すフローチャート(前半)。
【図13】図2中のNAND型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御の別の流れを示すフローチャート(後半)。
【図14】図2中のNAND型メモリセルの分割書込み動作および書込みベリファイ読出し動作に関するシーケンス制御手段による制御のさらに他の流れを示すフローチャート(後半)。
【図15】本発明をステップアップ書込み方式のNAND型EEPROMに適用した場合の動作の一例を示すタイミングチャート。
【図16】本発明をステップアップ書込み方式のNAND型EEPROMに適用した場合の基本的な流れを示すフローチャート(前半)。
【図17】本発明をステップアップ書込み方式のNAND型EEPROMに適用した場合の基本的な流れを示すフローチャート(後半)。
【図18】本発明をステップアップ書込み方式のNAND型EEPROMに適用した場合の動作の他の例を示すタイミングチャート。
【図19】図2中のセンスアンプ回路周辺のコア回路の変形例を示す回路図。
【図20】図2中のセンスアンプ回路周辺のコア回路の他の変形例を示す回路図。
【図21】図2中のセンスアンプ回路周辺のコア回路のさらに他の変形例を示す回路図。
【図22】本発明の第2実施形態によるNAND型EEPROMの全体構成を示すブロック図。
【図23】第2実施形態のEEPROMのメモリセルアレイの構成を示す回路図。
【図24】第2実施形態の一つのビット線につながるセンスアンプ回路の構成を示す回路図。
【図25】第2実施形態のEEPROMの書込み動作の制御の流れを示すフローチャート。
【図26】第2実施形態のセンスアンプ回路を中心とする書込み動作及び書込みベリファイ読出し動作と誤書込み検出動作時の信号波形を示すタイミングチャート。
【図27】第2実施形態の誤書込み判定信号を出力する回路を示す回路図。
【図28】第2実施形態の第1の変形例に係るNAND型EEPROMのセンスアンプ回路の構成を示す回路図。
【図29】第2実施形態の第2の変形例に係るNAND型EEPROMのセンスアンプ回路の構成を示す回路図。
【図30】第2実施形態の第3の変形例に係るNAND型EEPROMのセンスアンプ回路の構成を示す図。
【図31】第2実施形態の第4の変形例に係るNAND型EEPROMのセンスアンプ回路構成を示す図。
【図32】第2実施形態の第5変形例に係るNAND型EEPROMの書込み動作の制御の流れを示すフローチャート。
【図33】本発明の第3実施形態のEEPROMの書込み動作の制御の流れを示すフローチャート。
【図34】本発明の第3実施形態のEEPROMの書込み動作(一部分)の信号波形を示すタイミングチャート。
【図35】従来のNAND型セル型EEPROMにおけるメモリセルアレイの全体的な構成を概略的に示すブロック図。
【図36】図35のEEPROMのメモリセルアレイの構成と、消去動作、読出し動作、書込み動作時のバイアス状態を示す図。
【図37】図35のEEPROMにおける読出し動作時の主要信号を示す波形図。
【図38】図35のEEPROMにおける選択セルのチャネルに供給する書込み禁止電圧のバイアス条件を説明するために示す図。
【図39】図35のEEPROMにおけるセンスアンプ回路周辺のコア回路図。
【図40】図35の回路における書込み動作、書込みベリファイ読出し動作の一例を示すタイミングチャート。
【図41】従来のEEPROMにおけるメモリセルアレイの一部を示す回路図。
【図42】図35の回路における書込みおよび書込みベリファイによる問題点を説明するためにセルトランジスタの閾値分布を示す図。
【図43】従来のEEPROMにおける分割書込み動作を説明するためにメモリセルアレイの一部を取り出して示す回路図。
【図44】従来のNAND型セル型EEPROMにおけるセンスアンプ回路の他の例を示す回路図。
【符号の説明】
10…NAND型セルユニット
11…メモリセルアレイ
12…ロウデコーダ
13…ビット線制御回路
14…カラムデコーダ
15…カラムゲート
16…昇圧回路
17…制御回路
18…データ入出力バッファ
Claims (17)
- 複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、
前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路と、
書込み動作後の書込みベリファイ読出し動作の前に、ロードデータにより書込みを指示されたセンスアンプ回路を、記憶回路の記憶内容に基づいてロードデータの通りリセットするリセット回路と、
を具備し、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされる半導体記憶装置。 - 前記センスアンプ回路は、
センスノードに読み出されたメモリセルデータをラッチするためのラッチ回路と、
ラッチ回路の相補的な一対の記憶ノードのうちの第1の記憶ノードと接地ノードとの間に接続され、ゲートがセンスノードに接続されたセンス用のNMOSトランジスタと、
ラッチ回路の第1の記憶ノードと接地ノードとの間でセンス用のNMOSトランジスタに直列に接続され、ゲートに所定期間印加される第1のデータラッチ信号によりオン状態に制御される第1のデータラッチ用のNMOSトランジスタと、
センスノードとラッチ回路の相補的な一対の記憶ノードのうちの第2の記憶ノードとの間に挿入され、メモリセルの読出し時にはオフ状態に制御され、メモリセルの書込み時にはオン状態に制御されるトランスファーゲート用のNMOSトランジスタと、
を具備することを特徴とする請求項1に記載の半導体記憶装置。 - 前記センスアンプ回路は前記ラッチ回路の第2の記憶ノードと接地ノードとの間でセンス用のNMOSトランジスタに直列に接続され、ゲートに印加される逆読出し動作用の第2のデータラッチ信号によりオン状態に制御される第2のデータラッチ用のNMOSトランジスタを具備することを特徴とする請求項2に記載の半導体記憶装置。
- 前記ラッチ回路は、書込みが指示されているセンスアンプ回路では、書込みベリファイ読出し動作の前に第2の記憶ノードの電位が接地電位にリセットされることを特徴とする請求項2に記載の半導体記憶装置。
- 前記記憶回路は、
前記ラッチ回路の第1の記憶ノードにドレインが接続され、そのゲートには書込みデータラッチ信号が入力し、そのソースは書込みデータ記憶ノードに接続された第1のNMOSトランジスタと、
前記ラッチ回路の第2の記憶ノードにドレインが接続され、そのゲートは書込みデータ記憶ノードに接続された第2のNMOSトランジスタとを具備し、
前記リセット回路は第2のNMOSトランジスタのソースにドレインが接続され、そのゲートはリセット信号が入力され、そのソースは接地電位に接続された第3のNMOSトランジスタを具備することを特徴とする請求項2に記載の半導体記憶装置。 - 前記記憶回路は、対応するセンスアンプ回路に対してロードデータにより書込みが指示されていることを記憶した状態では、書込みデータ記憶ノードの電位が充電されていることを特徴とする請求項5に記載の半導体記憶装置。
- 前記書込みデータ記憶ノードに接続される記憶データ保持用のキャパシタ、及び記憶データラッチ用のフリップフロップ回路の一方をさらに具備することを特徴とする請求項5に記載の半導体記憶装置。
- 前記記憶回路は、
ラッチ回路の第2の記憶ノードにドレインが接続され、そのゲートには書込みデータラッチ信号が入力し、そのソースは書込みデータ記憶ノードに接続された第1のNMOSトランジスタと、
ラッチ回路の第1の記憶ノードにドレインが接続され、そのゲートは書込みデータ記憶ノードに接続された第1のPMOSトランジスタとを具備し、
前記リセット回路は第1のPMOSトランジスタのソースにドレインが接続され、そのゲートはリセット信号が入力され、そのソースは電源電位に接続された第2のPMOSトランジスタを具備することを特徴とする請求項2に記載の半導体記憶装置。 - 前記記憶回路は、対応するセンスアンプ回路に対してロードデータにより書込みが指示されていることを記憶した状態では、書込みデータ記憶ノードの電位が放電されていることを特徴とする請求項8に記載の半導体記憶装置。
- ワード線により選択されるページに対する書込みを行う際に、
(a)書込みデータをセンスアンプ回路のラッチ回路にロードし、
(b)書込みを指示するセンスアンプ回路を識別し、記憶回路に記憶させ、
(c)書込み動作を行い、
(d)ロードされた書込みデータにより書込みが指示されているセンスアンプ回路に対して、記憶回路の記憶内容に基づいてデータをリセットし、
(e)書込み動作後の書込みベリファイ読出し動作を行い、
(f)1ページ分のセンスアンプ回路のデータが全て書込み完了状態になったか否かを判定し、完了の場合には書込み動作を終了し、未完了の場合には(c)のステップに移行することを特徴とする請求項1に記載の半導体記憶装置。 - 前記メモリセルは、複数のデータ線に対応して設けられている複数のメモリセルが同時に選択制御され、選択時には対応するデータ線の電荷を選択されたメモリセルの閾値に応じて放電するあるいは放電しないように制御され、複数のメモリセルの放電電荷の経路が共通に接続されていることを特徴とする請求項1に記載の半導体記憶装置。
- 複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、
前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路と、
ワード線により選択されるページに対する書込みを複数回に分割して分割書込みを行なう場合に、n(nは2以上の整数)回目の分割書込みに当たって、(n−1)回目までの分割書込みでロードデータにより書込みを行なうように指示されたセンスアンプ回路を記憶回路の記憶内容に基づいて前記ロードデータの通りリセットする回路と、
を具備し、
n回目の分割書込みのデータをセンスアンプ回路にロードする前、または後に、前記センスアンプ回路を記憶回路の記憶内容に基づいてリセットし、その後、書込み動作を行なう前に書込みベリファイ読出し動作を行ない、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされ、
n回目の分割書込みのためのリセット動作を行うことで、n回目までの分割書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、n回目までの分割書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされる半導体記憶装置。 - n回目の分割書込みに当たって、n回目の分割書込みのデータをセンスアンプ回路にロードする前、またはロードした後に、センスアンプ回路の論理が通常の読出し動作とは反転する逆読出し動作を行うことを特徴とする請求項12に記載の半導体記憶装置。
- 複数本ずつの互いに交差するデータ線とワード線、及びこれらのデータ線とワード線の交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するメモリセルアレイと、
前記データ線に接続され、前記メモリセルアレイからの読出しデータをセンスノードを介して読出してラッチする機能及びメモリセルアレイへの書込みデータをロードしてラッチする機能を有する複数のセンスアンプ回路と、
前記センスアンプ回路にロードされる書込みデータを記憶する記憶回路とを具備し、
第1の書込みパスの判定が得られるまで、書込み動作および書込みベリファイ読出し動作のサイクルを行い、第1の書込みパスの判定後に、ロードデータにより書込みが指示されているセンスアンプ回路では、記憶回路の記憶内容に基づいてロードデータの通りセンスアンプ回路のデータがリセットされ、再度書込みベリファイ読出し動作を行い、
書き込みシーケンスが、書込みパスの判定が得られるまで書込み動作および書込みベリファイ読出し動作のサイクルを行う第1の書込み動作、前記書込みパスの判定後に行うリセット動作、及び前記リセット動作の後に再度書込みパスの判定が得られるまで書込み動作および書込みベリファイ読出し動作のサイクルを行う第2の書込み動作を行い、
前記センスアンプ回路が、書込みデータのロードにより、各々のデータ線に接続されたメモリセルに書込みを行う場合には書込みを行う状態にされ、メモリセルに書込みを行わない場合には書込みを行わない状態にされ、書込み動作時にこれらの状態に従ってデータ線の電圧を設定し、
リセット動作を行うことで、書込みデータのロードにより書込みを行う状態に設定されたセンスアンプ回路はラッチの状態にかかわらず書込みを行う状態にされ、書込みデータのロードにより書込みを行わない状態に設定されたセンスアンプ回路は書込みを行わない状態にされ、
書込みベリファイ読出し動作を行うことで、書込みを行う状態にあるセンスアンプ回路は、メモリセルへの書込みが十分と判定された場合には書込みを行わない状態にされ、メモリセルへの書込みが不十分と判定された場合には書込みを行う状態にされ、書込みを行わない状態にあるセンスアンプ回路は、書込みを行わない状態にされる半導体記憶装置。 - 前記第1の書込みパスの判定が得られるまで行われる書込み動作および書込みベリファイ読出し動作のサイクルでは、サイクル毎に書込み電圧が段階的に高くなるステップアップ書込み方式で書込みが行われることを特徴とする請求項14に記載の半導体記憶装置。
- 再度書込みベリファイ読出し動作を行った結果、書込み不十分と判定されたメモリセルに対しては追加書込み動作を行い、その際の書込み電圧は、ステップアップ書込み方式のスタート電圧に戻すように制御されることを特徴とする請求項15に記載の半導体記憶装置。
- 再度書込みベリファイ読出し動作を行った結果、書込み不十分と判定されたメモリセルに対しては追加書込み動作を行い、その際の書込み電圧は、ステップアップ書込み方式のスタート電圧から1ステップ、または2ステップ分高い電圧に戻すように制御されることを特徴とする請求項15に記載の半導体記憶装置。
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