JPH11260076A

JPH11260076A - 半導体記憶装置

Info

Publication number: JPH11260076A
Application number: JP21276598A
Authority: JP
Inventors: Yasushi Sakui; 康司作井; Junichi Miyamoto; 順一宮本; Kenichi Imamiya; 賢一今宮; Kei Takano; 圭高野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-07-29
Filing date: 1998-07-28
Publication date: 1999-09-24
Anticipated expiration: 2018-07-28
Also published as: JP3898349B2

Abstract

(57)【要約】【課題】書込み速度の速いメモリセルが存在しても、書
込みベリファイ読出し時におけるメモリセルの共通ソー
ス線の電位の浮き上がりの変動を考慮して書込みを行
い、書込み不良の発生を防止する。【解決手段】ビット線電位センスノード（Ｎsense ）に
接続されたラッチ回路（ＬＴ）を持つセンスアンプ回路
（Ｓ／Ａ）と、センスアンプ回路に書込みデータがロー
ドされる際に書込みを指示するセンスアンプ回路を識別
するためのデータを記憶する記憶回路（２０）とを具備
し、書込みベリファイ読出し動作の前に、書込みが指示
されているセンスアンプ回路を、記憶回路の記憶内容に
基づいてロードデータの通りリセットする。このため、
書込みベリファイ読出し動作時と通常の読出し動作時と
でメモリセルの共通ソース線の電位の浮きの程度が異な
ることに起因した書込み不良を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に電気的に書換え可能な半導体記憶装置、書込
み後のベリファイ読出し制御方法に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の一つとして、電
気的書き換えを可能としたＥＥＰＲＯＭが知られてい
る。ＥＥＰＲＯＭにおいては、１つ、あるいは複数のメ
モリセルからなるメモリセルユニット( ＮＡＮＤ型メモ
リセルユニット、ＮＯＲ型メモリセルユニット、ＡＮＤ
型メモリセルユニット、ＤＩＮＯＲ型メモリセルユニッ
ト等) が複数配列され、メモリセルアレイを構成してい
る。この中でも、メモリセルを複数個直列接続してＮＡ
ＮＤ型メモリセルユニットを構成するＮＡＮＤ型セル型
ＥＥＰＲＯＭは、高集積化ができるものとして注目され
ている。

【０００３】ＮＡＮＤ型セル型ＥＥＰＲＯＭの１つのメ
モリセルユニットは、半導体基板上に絶縁膜を介して浮
遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥ
ＴＭＯＳ構造を有し、複数個のメモリセルが隣接するも
の同士でソース・ドレインを共有する形で直列接続され
てＮＡＮＤ型メモリセルユニットを構成する。このよう
なＮＡＮＤ型メモリセルユニットがマトリックス配列さ
れてメモリセルアレイが構成される。

【０００４】メモリセルアレイの列方向に並ぶＮＡＮＤ
型メモリセルユニットの一端側のドレインは、それぞれ
選択ゲートトランジスタを介してビット線に共通接続さ
れ、他端側ソースはやはり選択ゲートトランジスタを介
して共通ソース線に接続されている。メモリセルトラン
ジスタの制御ゲート線及び選択ゲートトランジスタのゲ
ート電極は、メモリセルアレイの行方向にそれぞれワー
ド線（制御ゲート線）、選択ゲート線として共通接続さ
れている。

【０００５】このようなＮＡＮＤ型セル型ＥＥＰＲＯＭ
は、K.-D. Suh et al., "A 3.3Ｖ 32Mb NAND Flash Mem
ory with Incremental Step Pulse Programming Schem
e," IEEE J. Solid-State Circuits, vol.30, pp.1149-
1156, Nov. 1995. （文献１）、Y. Iwata et al., "A 3
5ns Cycle Time 3.3 Ｖ Only 32Mb NAND Flash EEPRO
M," IEEE J. Sold-State Circuits, vol.30, pp.1157-1
164, Nov. 1995.（文献２）等に発表されている。

【０００６】以下、文献１に開示されている従来例のＮ
ＡＮＤ型セル型ＥＥＰＲＯＭについて、図３５（文献１
のFIG.1 ）および図３６（文献１のFIG.3 ）を参照しな
がら紹介する。

【０００７】図３５は、従来例のＮＡＮＤ型セル型ＥＥ
ＰＲＯＭのメモリセルアレイの構成を示すブロック図で
ある。図３５において、１０はＮＡＮＤ型セルユニッ
ト、BSELはブロック選択信号、ＣＧ_０〜ＣＧ_１５は共通
ゲート線、ＷＬ_０〜ＷＬ_１５はワード線、ＢＬ_０〜ＢＬ
_４２４３はビット線、SSL はビット線側の選択ゲート
線、GSL はソース線側の選択ゲート線、Ｓ／Ａはページ
バッファの一部（センスアンプ回路部）を示す。

【０００８】図３６（ａ）は、図３５中のＮＡＮＤ型メ
モリセルの構成、図３６（ｂ）はその消去動作、読出し
動作、書込み(program) 動作のバイアス状態を示す図で
ある。

【０００９】図３６（ｂ）において、Bulkはｎ型半導体
基板内に形成されたｐウエル、Ｆはフローティング状態
を示している。

【００１０】図３５、図３６において、ＮＡＮＤ型セル
ユニット１０は、浮遊ゲートと制御ゲートを有するＮチ
ャネルのＭＯＳＦＥＴからなる複数個のセルトランジス
タが直列に接続され、一端側のドレインが選択ゲート用
のＮＭＯＳトランジスタを介してビット線ＢＬに、他端
側のソースが選択ゲート用のＮＭＯＳトランジスタを介
して共通ソース線に接続されている。

【００１１】各トランジスタは同一のウェル基板上に形
成されており、メモリセルの制御電極は行方向に連続的
に配設されたワード線ＷＬ_０〜ＷＬ_１５に接続されてお
り、ビット線側の選択トランジスタの制御電極は選択ゲ
ート線ＳＳＬに、ソース線側の選択トランジスタの制御
電極は選択ゲート線ＧＳＬに接続されている。

【００１２】セルトランジスタは、それぞれ保持するデ
ータに応じた閾値を持っている。ＮＡＮＤ型フラッシュ
メモリの場合は、通常、セルトランジスタがディプレッ
ション型（Ｄタイプ）になっている状態を“１”データ
の保持状態（消去状態）、セルトランジスタがエンハン
スメント型（Ｅタイプ）になっている状態を“０”デー
タの保持状態（書込み状態）と定義している。また、
“１”データが保持されているセルトランジスタの閾値
を正方向にシフトさせ、“０”データを保持するように
することを書込み動作と呼び、“０”データが保持され
ているセルトランジスタの閾値を負方向にシフトさせ
“１”データを保持するようにすることを消去動作と呼
ぶ。

【００１３】消去動作時には、共通ゲート線ＣＧ０〜Ｃ
Ｇ１５は接地される。選択ブロックのブロック選択信号
ＢＳＥＬは論理レベルが“Ｈ”（電源電圧）となり、非
選択ブロックのブロック選択信号は論理レベルが“Ｌ”
（接地電位）を維持する。従って、選択ブロックのワー
ド線は接地電位となり、非選択ブロックのワード線はフ
ローティング状態になる。

【００１４】次に、２１Ｖ、３ｍｓの消去パルスがバル
ク（セルトランジスタのＰウェル）に印加される。その
結果、選択ブロックでは、バルクとワード線との間に消
去電圧（２１Ｖ）が加わり、浮遊ゲート中の電子がＦＮ
（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流によ
り、セルのＰウェル中に抜け、セルの閾値電圧はほぼ−
３Ｖとなる。ＮＡＮＤ型フラッシュでは過消去が問題と
ならないので、セルは１回の消去パルスで−３Ｖ程度に
深く消去される。

【００１５】一方、非選択ブロックでは、フローティン
グ状態のワード線とセルのＰウェルとの容量カップリン
グにより、消去パルスの影響を受けない。フローティン
グ状態のワード線には、ブロック選択信号ＢＳＥＬが入
力するトランジスタのソース、そのソースとポリシリコ
ンのワード線との間の金属配線およびポリシリコンのワ
ード線が接続されている。このワード線とチャネル間の
容量結合比（カップリング比）は、フローティング状態
のワード線に接続される容量から計算される。

【００１６】この容量としては、トランジスタのソース
接合容量、ソースとゲートのオーバラップ容量、ポリシ
リコンと金属配線のフィールド上の容量、ポリシリコン
のワード線とセルのウェル領域（Ｐウェル）との容量等
があるが、ワード線とセルのＰウェルとの容量が全容量
に対して支配的に大きい。このため、実測結果から求め
たカップリング比は約０．９と大きく、ＦＮトンネル電
流が流れるのを防ぐことができる。

【００１７】次に、消去ベリファイ読出し動作では、選
択ブロック内の全てのセルの閾値電圧が−１Ｖ以下にな
ったかどうかが判定される。

【００１８】読出し動作では、１ページ分のセルデータ
が同時にページバッファ（以下、センスアンプ回路と称
する）のラッチ回路に転送され、連続的に読み出され
る。

【００１９】図３７（文献１のFIG.4 ）は、図３５のＥ
ＥＰＲＯＭにおける読出し時の主要信号の動作波形図で
ある。

【００２０】１ページ分のセルデータをセンスする際、
センスアンプ回路は最初“０”状態（“Ｌ”レベル、消
去セルからデータを読出した状態）に初期化されてお
り、時刻ｔ１ではビット線は０Ｖに、選択ゲート線ＳＳ
Ｌ、ＧＳＬは４．５Ｖになる。

【００２１】その後、時刻ｔ２では、選択ブロック（Ｎ
ＡＮＤ列）内の選択ワード線ＷＬ_ｉには０Ｖが、選択ブ
ロック内の非選択ワード線ＷＬ_ｉにはパス電圧である
４．５Ｖが入力される。非選択ワード線に入力する４．
５Ｖは、書込み動作後および消去後のそれぞれのセルの
閾値電圧よりも高いので、全ての非選択セルはパス・ト
ランジスタとして働く。

【００２２】一方、０Ｖが印加される選択ワード線によ
り、消去後のセルトランジスタのみが導通する。従っ
て、消去後のセルが読み出されたＮＡＮＤ列はビット線
ＢＬを接地するパスとなり、書込み動作後のセルが読み
出されたＮＡＮＤ列はビット線ＢＬを開放状態（オープ
ン状態）にする。

【００２３】時刻ｔ３では、ビット線からラッチ回路へ
の直接のセンス経路は、図３５中の制御信号ＰＧＭを
“Ｌ”にすることにより遮断されており、ラッチデータ
はセンス用トランジスタを通してのみ決定される。基準
電圧Ｖref によってＰＭＯＳカレント・ミラー回路の負
荷（Current LOAD）トランジスタが活性化され、この負
荷トランジスタから２μＡの負荷電流がビット線に供給
される。消去後のセルを読出しているビット線では、負
荷電流が垂れ流され、“Ｌ”レベルを維持し、書込み動
作後のセルを読出しているビット線は“Ｈ”レベルとな
る。

【００２４】時刻ｔ４では書込み動作後のセルを読出し
ているビット線はセンス用トランジスタを導通させ、ラ
ッチデータを“１”に反転させる。

【００２５】このようにして、書込み動作後のセルを読
出したラッチ回路は“１”、消去後のセルを読出したラ
ッチ回路は“０”を保存する。これらのラッチデータは
読出し回路を経た後、正規の論理レベルに変換される。
従って、１ページ分の全ラッチ回路は同時にセットされ
た後、連続的な読出しを可能とする。

【００２６】次に、書込み動作では、最初、連続的にセ
ンスアンプ回路に書込みデータがロードされる。“０”
は書込みを行なうセルデータであり、“１”は書込み禁
止のセルデータである。書込みサイクルは全ての“０”
ラッチデータに対応するカラムのセルが書き込まれるま
で繰り返される。

【００２７】各書込みサイクルは、書込みパルスの印加
と、“０”ラッチのセルの過書込みを防止するための書
込みベリファイ読出し動作とで構成されている。さらに
具体的には、４０μｓの書込みサイクルは以下のステッ
プで構成される。

【００２８】（１）ビット線セットアップ（８μｓ）：
センスアンプ回路のラッチ回路内の書込みデータに従っ
てビット線のレベルを書込みは０Ｖに、書込み禁止はＶ
ccに設定する。

【００２９】（２）書込み（２０μｓ）：選択ワード線
に書込み電圧を短いパルス幅のパルスとして入力する。

【００３０】（３）ワード線放電（４μｓ）：選択ワー
ド線の高電位は放電され、次の低いベリファイ電位の入
力に備える。

【００３１】（４）書込みベリファイ（８μｓ）：書込
みセルの閾値電圧が目標値以上に書き込まれた否かをチ
ェックする。

【００３２】書込みベリファイ読出し動作では、十分に
書込みが行われたセルのラッチ回路は“０”から“１”
へと変わり、これ以上書き込まれることを防ぐ。書込み
ベリファイ読出し動作時のバイアス条件は読出し動作時
のそれとほぼ同じであるが、ラッチ回路には書込み状態
のデータが保持され、０Ｖとは異なる０．７Ｖが選択ワ
ード線に入力される。

【００３３】この条件のもとで、書込みセルの閾値電圧
が０．７Ｖを越えた時、即ち、十分に書込みが行われた
時に、ラッチ回路内のデータは“０”から“１”へと変
化する。“１”データの入ったラッチ回路は、ベリファ
イ読出し動作ではラッチ回路は“０”から“１”へのみ
変化するので、影響を受けない。

【００３４】書込みサイクルはページバッファのラッチ
回路が全て“１”を保持するまで、もしくは１０サイク
ルの最大書込み時間に達するまで繰り返される。

【００３５】図３８（文献１のＦｉg.５）は、選択セル
のチャネルに供給する書込み禁止電圧のバイアス条件を
示している。

【００３６】ビット線側の選択ゲート線ＳＳＬのトラン
ジスタは導通状態で、かつ、ソース線側の選択ゲート線
ＧＳＬのトランジスタは非導通状態で、書き込むセルの
ビット線は０Ｖに、書込み禁止セルのビット線はＶccに
する。ＮＡＮＤ列のチャネルは、０Ｖのビット線により
接地電位となる。

【００３７】選択セルは、そのゲートに書込み電圧が入
力すると、浮遊ゲートとチャネル間に大きなポテンシャ
ルの差が生じ、浮遊ゲートにＦＮトンネル電流で電子が
注入され、セルが書き込まれる。

【００３８】書込み禁止セルにおいては、Ｖccのビット
線により選択ＮＡＮＤ列のチャネルが予備充電される。
選択ＮＡＮＤ列のワード線、即ち、書込み電圧が入力さ
れる選択ワード線とパス電圧が入力される非選択ワード
線が立ち上がると、ワード線、浮遊ゲート、チャネル、
セルのＰウェルのそれぞれを介した直列容量の結合によ
り、チャネル容量は自動的に昇圧される。

【００３９】このように選択ブロック内の書込み禁止の
ＮＡＮＤ列のチャネル電位はワード線とチャネルとの容
量結合によって決定される。従って、書込み禁止電位を
十分に高くするためには、チャネルの初期充電を十分に
行なうこと、また、ワード線とチャネル間の容量カップ
リング比を大きくすることが重要となる。

【００４０】ワード線とチャネル間のカップリング比Ｂ
は以下のように算出される。

【００４１】Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）ここで、Ｃｏｘはワード線とチャネルとの間のゲート容
量の総和、Ｃｊはセルトランジスタのソースおよびドレ
インの接合容量の総和である。また、ＮＡＮＤ列のチャ
ネル容量とは、これらゲート容量の総和Ｃｏｘと接合容
量の総和Ｃｊの合計となる。さらに、その他の容量であ
る選択ゲートとソースのオーバラップ容量や、ビット線
とソースおよびドレインとの容量等は全チャネル容量に
比べて非常に小さいので、ここでは無視している。

【００４２】図３９は、センスアンプ回路周辺のコア回
路の従来例を示しており、図４０はその書込み動作およ
び書込みベリファイ読出し動作のタイミングチャートを
示している。

【００４３】なお、図３９、図４０において、LOAD、SB
L 、DCB 、BLSHF 、φlatch1、φlatch2はセンスアンプ
回路Ｓ／Ａに供給される制御信号であり、Ｎsense はビ
ット線電位センスノードである。

【００４４】図３９において、センスアンプ回路Ｓ／Ａ
は、プリチャージ制御信号LOAD（図３５中のカレントミ
ラー回路の出力ＣＭout に相当する）に基づいてビット
線ＢＬを所定期間に充電するための定電流源用のＰチャ
ネルトランジスタＭ２と、ビット線ＢＬに直列に挿入さ
れ、ゲートに制御電圧BLSHF が与えられるビット線電位
クランプ用のＮチャネルトランジスタＭ１と、Ｐチャネ
ルトランジスタＭ２とＮチャネルトランジスタＭ１との
間のセンスノードＮsense に読み出されたメモリセルデ
ータをラッチするラッチ回路ＬＴと、センスノードＮse
nse の電荷をディスチャージ制御信号DCB に基づいて所
定期間に放電するためのＮチャネルトランジスタＭ３
と、センスノードＮsense とラッチ回路ＬＴの第２の記
憶ノードＱとの間に挿入され、制御信号SBL によりゲー
ト駆動されるセンスアンプ回路リセット用およびトラン
スファーゲート用のＮＭＯＳトランジスタＭ４と、ラッ
チ回路ＬＴの第１の記憶ノード／Ｑ（以下、本明細書で
は“／”は反転を示す）と接地ノードとの間に接続さ
れ、ゲートに所定期間印加される第１のデータラッチ制
御信号φlatch1によりオン状態に制御されるラッチ回路
強制反転制御用のＮＭＯＳトランジスタＭ５と、ラッチ
回路ＬＴの第１の記憶ノード／Ｑと接地ノードとの間で
ＮＭＯＳトランジスタＭ５に直列に接続され、ゲートが
センスノードＮsense に接続されたセンス用のＮＭＯＳ
トランジスタＭ７と、ラッチ回路ＬＴの第２の記憶ノー
ドＱと接地ノードとの間でＮＭＯＳトランジスタＭ７に
直列に接続され、ゲートに所定期間印加される第２のデ
ータラッチ制御信号（逆読出し動作ラッチ制御信号）φ
latch2によりオン状態に制御される逆読出し動作ラッチ
制御用のＮＭＯＳトランジスタＭ６とを具備する。

【００４５】ラッチ回路ＬＴは、２個のＣＭＯＳインバ
ータ回路ＩＶ１、ＩＶ２の互いの入力ノードと出力ノー
ドが交差接続された（逆並列接続された）フリップフロ
ップ回路からなる。

【００４６】この場合、第１のＣＭＯＳインバータ回路
ＩＶ１の入力ノード（第１の記憶ノード／Ｑ）は、強制
反転入力ノードである。また、第２のＣＭＯＳインバー
タ回路ＩＶ２の入力ノード（第２の記憶ノードＱ）はデ
ータバスを介して入／出力回路Ｉ／Ｏに接続されてお
り、リセットノードとなる。

【００４７】次に、図３９のセンスアンプ回路の読出し
動作、消去動作、書込み動作を説明する。

【００４８】ＥＥＰＲＯＭの通常の読出し時には、ま
ず、トランジスタＭ３とＭ４を所定期間オンさせてラッ
チ回路ＬＴをリセットし、ノードＱを“Ｌ”、ノード／
Ｑを“Ｈ”にする。この後、トランジスタＭ２による定
電流でビット線ＢＬを充電し、定電流を流したまま、セ
ルトランジスタの閾値状態によって生じるセル電流ＩCe
llでビット線を放電させ、所定時間後にトランジスタＭ
５をオンさせる。

【００４９】この場合、ビット線ＢＬにＮＡＮＤ型メモ
リセルユニットから“１”データが読み出された時に
は、セル電流が流れるのでビット線電位が低下し、トラ
ンジスタＭ７はオフであり、ノード／Ｑはラッチ回路Ｌ
Ｔのリセット状態の“Ｈ”のままとなる。逆に、ビット
線ＢＬにＮＡＮＤ型メモリセルユニットから“０”デー
タが読み出された時には、セル電流は流れないのでビッ
ト線電位は“Ｈ”に保たれ、トランジスタＭ７がオンに
なり、ラッチ回路ＬＴの記憶データが強制反転され、ノ
ード／Ｑは“Ｌ”、ノードＱは“Ｈ”になる。選択され
たカラムに対応するラッチ回路ＬＴのノードＱのデータ
は、データバスを介して入／出力回路Ｉ／Ｏに読み出さ
れる。

【００５０】ＥＥＰＲＯＭの消去時には、センスアンプ
回路は消去ベリファイ読出し動作時に使用される。この
時、センスアンプ回路は通常の読出し動作時と同じ順序
で動作し、セルトランジスタが消去されていれば
（“１”データの場合）、ノード／Ｑは“Ｈ”、ノード
Ｑは“Ｌ”となる。逆に、セルトランジスタが消去でき
ていなければ（“０”データの場合）、ノード／Ｑは
“Ｌ”、ノードＱは“Ｈ”となる。このデータをもと
に、同時に動作している全てのセンスアンプ回路Ｓ／Ａ
のノードＱが１つでも“Ｈ”となると消去不完全である
ので、再度消去に入るための信号を出し再度消去する。

【００５１】ＥＥＰＲＯＭの書込み時には、書込み／非
書込みのデータを入力することにより、選択されたカラ
ムに対応するラッチ回路ＬＴのノードＱにデータバスか
らデータが入力される。もし、“０”データ入力であれ
ばノードＱには“Ｌ”、“１”データ入力であればノー
ドＱには“Ｈ”が入る。トランジスタＭ４がオン状態に
制御されると、ノードＱのデータがトランジスタＭ４を
通じてビット線ＢＬに転送される。書込み動作時には選
択ＮＡＮＤ型メモリセルユニット内のチャネルは中間電
位にブートされているので、ビット線ＢＬに“Ｌ”デー
タが印加された場合には書き込まれるが、“Ｈ”データ
が印加された場合には書込みがされない。

【００５２】なお、ＥＥＰＲＯＭは、高速動作および高
信頼性を得るために、書込み動作終了後のセルトランジ
スタの閾値分布を狭く制御する必要があり、前述したよ
うに書込み動作を行う度に書き込まれた内容を読出し
（書込みベリファイ読出し動作）、書き込むべき内容と
比較し、書き込まれた内容が不十分であればさらに書込
み動作を実行し、書き込まれた内容が書き込むべき内容
と一致したことを確認すれば書込みを終了する。

【００５３】このような書込みベリファイ読出し動作に
際して、従来はラッチ回路ＬＴのリセット動作を行なわ
ず、書込みデータをセンスアンプ回路Ｓ／Ａに残したま
ま読出しを行なう。この読出し動作は、リセット動作が
ないこと以外は通常の読出し動作と同じである。

【００５４】従って、消去状態を保つ書き込まないセ
ル、および消去状態から書込み状態に変化する書き込ま
れたセルに対応するラッチ回路ＬＴのノードＱは“Ｈ”
になり、書込みが完了していないセルに対応するラッチ
回路ＬＴのノードＱは“Ｌ”となる。そこで、ノードＱ
のデータをそのまま用いて再度書込み動作を行なうこと
により、書込み未完了のセルのみを書き込むことができ
る。

【００５５】また、通常の読出し動作時には選択ワード
線に０Ｖを印加するのに対して、書込みベリファイ読出
し動作時には選択ワード線にベリファイ電圧（参照電
圧）Ｖref （＞０Ｖ）を印加する。このため、０Ｖか
らＶref の間の閾値となるセルトランジスタをさらに再
書込みし、書込み閾値分布の最小値がベリファイ電圧Ｖ
ref 以上となるまで書き込むことにより、読出し電圧に
対する書込みばらつきのマージンをとっている。

【００５６】しかし、図３９に示したセンスアンプ回路
は、拡散層などを用いた共通ソース線の抵抗成分の電圧
降下によりソース側電位（例えば接地電位）の浮きに起
因して発生する問題があり、これについて以下に詳しく
説明する。

【００５７】即ち、ＥＥＰＲＯＭは、ＤＲＡＭなどと比
べて書込み／消去などの動作が遅いので、高速な書込み
／読出しを行うためにページ書込み方式やページ読出し
方式を採用することが多い。ページ書込み方式は、同一
行線に接続されている複数のメモリセルのそれぞれに同
時に複数の列線から書込みデータを書込む（ページ単位
で書込む）方式である。また、ページ読出し方式は、同
一行線に接続されている複数のメモリセルからそれぞれ
の記憶データを同時に複数の列線に読出してセンス増幅
する（ページ単位で読みだす）方式である。

【００５８】このようなＥＥＰＲＯＭにおいて、ページ
書込みを行う際の書込みベリファイ読出し動作を説明す
る。

【００５９】いま、ページサイズが例えば５１２カラム
の場合に、書込み前の全てのセルが消去状態にあると
し、１つだけ非常に書込み速度の速いセルトランジスタ
が存在したと仮定する。１回目の書込み動作で書込み速
度の速いセルが０Ｖ〜１Ｖ程度書込みされ、他のセルの
閾値は０Ｖ以下の状態となったとする。

【００６０】この状態でベリファイを行なうと、書込み
の速いセル以外の５１１カラムのセルはセル電流を流す
状態であるから、ＮＡＮＤ型メモリセルユニットのソー
ス側の配線（拡散層など）の寄生抵抗成分により電圧降
下が生じ、接地電位が浮き上がる。

【００６１】この状態での書込みの速いセルは、接地電
位の浮きによってセル電流は減少する（さらに、接地電
位の浮きによるバックバイアス効果も加わり、セルの見
かけ上の閾値が高くなる）ので、十分に書き込まれてい
なくても十分に書き込まれた（つまり、閾値電圧が実際
の閾値電圧よりも高くなった）ように見えてしまう。こ
の結果、書込みの速いセルはベリファイ読出し動作で書
込み完了と誤って判断される。

【００６２】しかし、全てのセルの書込みが完了した後
のページ読出しに際して、殆んどのセルは書き込まれて
いるのでセル電流を流さなくなっており、接地電位の浮
きがない状態になる。

【００６３】従って、この接地電位の浮きがない状態で
の読出しでは、書込みの速いセルは１回目の書込み動作
後のベリファイ読出し動作時よりもセル電流が流れ易く
見えるので、書込みの速いセルは上述したように書込み
完了と判断されたにも拘らず書込みが不十分であり、書
込み不良となってしまうおそれがある。

【００６４】以下、問題点について詳細に説明する。

【００６５】まず、最初に、チップ外部から書込みを指
示するコマンドが入力されると、書込みが開始され、制
御信号BLSHF, DCBがＶccとなり、ビット線ＢＬが接地さ
れる（ビット線電位がリセットされる）。その後、書込
みデータをセンスアンプ回路へロードする前に、制御信
号LOADがＶssに、制御信号φlatch1がＶccになり、セン
スアンプ回路のデータがプリセットされる。即ち、全て
の１ページ分のセンスアンプ回路のラッチ回路ＬＴで
は、ノードＱがＶccに、ノード／ＱがＶssにセットされ
る。

【００６６】次に、入出力回路Ｉ／Ｏからデータバスを
介して書込みデータがロードされ、各センスアンプ回路
のラッチ回路ＬＴにデータがラッチされ、ノードＱ、／
Ｑはデータに応じてＶcc、Ｖssの一方に設定される。こ
の際、メモリセルに書込みを行なうセンスアンプ回路で
はノードＱはＶssとなり、書込みを行なわないセンスア
ンプ回路ではノードＱはＶccとなる。

【００６７】次に、ラッチ回路ＬＴにラッチされたデー
タに基づき、ビット線ＢＬの充電が始まる。即ち、書込
みを行なうビット線ＢＬはＶssの接地状態を保ち、書込
みを行なわないビット線ＢＬはＶccに充電される。ワー
ド線ＷＬ_０〜ＷＬ_１５のいずれかが選択され、例えばワ
ード線ＷＬ_２に関して書込みが行われる場合、このワー
ド線ＷＬ_２が書込み電圧Ｖpgm （２０Ｖ程度）に上が
り、その他のワード線は電圧Ｖpass（１０Ｖ程度）にな
る。この動作によって、前述したようにメモリセルCell
_２への書込みが行われる。

【００６８】書込み動作終了後、書込みベリファイ読出
し動作が開始される。即ち、書込みを行なったワード線
ＷＬ２はベリファイ電位（参照電位）Ｖref （０．５Ｖ
程度）になり、その他のワード線は読出し電圧Ｖread
（４．５Ｖ程度）になる。

【００６９】この際、負荷トランジスタＭ２のゲートに
印加される制御信号LOADを１．８Ｖ程度に制御して負荷
電流をメモリセル電流とバランスさせることにより、読
出しを行なっている。例えば、消去されたメモリセルの
セル電流は最悪でも２μＡ程度であるので、この場合
は、負荷トランジスタの電流は１．５μＡ程度になるよ
うにセル電流に合わせて設定される。

【００７０】従って、書込みが行われたメモリセル、即
ち、その閾値電圧がベリファイ電位（参照電位）Ｖref
（０．５Ｖ程度）よりも高いメモリセルでは、セル電流
を流さないのでビット線ＢＬの電位は上昇する。この
際、ビット線ＢＬをＶccまで充電すると読出し時間が長
くなるので、高耐圧ＭＯＳトランジスタＭ１のゲートに
印加される制御信号BLSHF を例えば１．８Ｖにクランプ
させている。これにより、ビット線ＢＬの電位が、例え
ば０．９Ｖまで上昇すると、トランジスタＭ１がカット
オフ状態となり、センスノードＮsense がＶccとなる。

【００７１】次に、センスノードＮsense がＶccになっ
たのを見計らってデータラッチ信号φlatch1がＶccにな
る。この時、センスノードＮsense がＶccの場合、即
ち、その閾値電圧がベリファイ電位Ｖref よりも高いと
判断されたセルが読み出された場合、センスノードＮse
nse はＶccであるので、ノード／ＱはＶssに、ノードＱ
はＶccになる。

【００７２】書込みを行なわないセンスアンプ回路では
ノードＱは予めＶccになっているので、１ページ分の全
てのセンスアンプ回路においてノードＱの電位がＶccに
なった場合には書込みが終了する。

【００７３】しかし、書込みを行なうセンスアンプ回路
においてメモリセルへの書込みが不十分な場合には、セ
ンスノードＮsense がＶssのままであるので、ラッチ回
路ＬＴの反転は起らず、ノードＱはＶssを保つ。

【００７４】次に、上述した従来の書込み動作および書
込みベリファイ読出し動作における問題点について図４
１、図４２を参照しながら説明する。

【００７５】図４１において、例えばワード線ＷＬ_１５
に関して書込みが行われた場合を考える。また、メモリ
セルCell_ｉ１からCell_ｉ５まで全て、それらの閾値電圧
を高くするべく、書込みが行われる場合を想定する。

【００７６】この際、プロセス的な製造上のバラツキが
あり、メモリセルのカップリング比等が異なっているの
で、例えばメモリセルCell_ｉ５は、その他のメモリセル
と比較してカップリング比が大きく、速く書き込まれる
メモリセルであると仮定する。

【００７７】書込み動作後のベリファイ読出しでは、そ
の他のメモリセルが消去状態であるので、メモリセル電
流とソース線の抵抗成分Ｒ_０、Ｒ_ｉ１、Ｒ_ｉ２、…によ
って、メモリセルCell_ｉ５のソースノードＳ_ｉ５の電位
が浮き上る。浮き上るレベルは、セル電流I_Cell _ｉ１〜
Ｉ_Cellｉ４と抵抗成分に依存し、I_Cell _ｉ１×Ｒ_０＋Ｉ
_Cellｉ２×（Ｒ_０＋Ｒ_ｉ１）＋Ｉ_Cellｉ３×（Ｒ_０＋Ｒ
_ｉ１＋Ｒ_ｉ２）＋Ｉ_Ce _llｉ４×（Ｒ_０＋Ｒ_ｉ１＋Ｒ_ｉ２
＋Ｒ_ｉ３）である。

【００７８】この結果、ベリファイ電位Ｖref ＝０．５
Ｖとしても、仮にCell_ｉ５のソースノードＳ_ｉ５の電位
が０．５Ｖ程度になっていると、Cell_ｉ５の閾値電圧が
ほぼ０Ｖでもベリファイ読出しで書き込まれたものと判
断される。

【００７９】他のメモリセルと比較して速く書き込まれ
るメモリセルCell_ｉ５の書込みが終了した後、メモリセ
ルCell_ｉ１からCell_ｉ４の書込みが行われた場合、メモ
リセルCell_ｉ１からCell_ｉ４の閾値電圧は正になる。

【００８０】従って、その後の読出し時には、メモリセ
ルCell_ｉ５のソースノードＳ_ｉ５の電位は、最初のメモ
リセルCell_ｉ５だけが書き込まれたように、I_Cell _ｉ１
×Ｒ_０＋Ｉ_Cellｉ２×（Ｒ_０＋Ｒ_ｉ１）＋Ｉ_Cellｉ３×
（Ｒ_０＋Ｒ_ｉ１＋Ｒ_ｉ２）＋Ｉ_Cellｉ４×（Ｒ_０＋Ｒ
_ｉ１＋Ｒ_ｉ２＋Ｒ_ｉ３）までは上がらないのである。

【００８１】この結果、メモリセルCell_ｉ５の閾値電圧
はＶref 以下に読み出されるので、図４２に示したよう
に、書込み動作後の閾値電圧の分布は斜線を施したよう
にベリファイ電位（参照電位）Ｖref よりも低い閾値電
圧の分布（distribution foot ）が生じてしまうことに
なる。書込みが不十分であると、これらのメモリセルは
その後の読出し動作で消去セルとして判断されることも
有り、信頼性を欠く問題となる。

【００８２】このようなソース線の抵抗成分による影響
を減少させるために、拡散層ソース線の途中で金属ソー
ス配線とのコンタクトをとり、コンタクト箇所を増やす
方法が知られているが、これに伴うパターン面積の増大
が無視できなくなる。

【００８３】また、ＮＡＮＤ型ＥＥＰＲＯＭの場合、１
ページを複数のグループに分けて複数回の書込み動作で
１ページを書き込む仕様、即ち、分割書込みの仕様を許
している。例えば６４ＭビットＮＡＮＤ型ＥＥＰＲＯＭ
の１ページはＥＣＣ（エラービット検出および修正の冗
長ビット）の１６バイトを含めて５２８バイト（５１２
バイト＋１６バイト）であるが、ページ書込みにおい
て、例えば６４バイトずつ９回に分けて、５２８バイト
を６４バイト単位でシーケンシャルあるいはアトランダ
ムに書込みを行なってもよいという仕様である。この仕
様は、ユーザが取り扱う１塊のデータが、５１２バイト
よりも少ない場合に有効である。

【００８４】図４３は、ＥＥＰＲＯＭにおける分割書込
み動作を説明するためにメモリセルアレイの一部を取り
出して示している。

【００８５】同一ワード線により選択される１ページ分
のカラムを第１グループ〜第９グループに分割して１ペ
ージ分の５２８バイトを分割書込みする際、まず、例え
ば第１グループのカラムのみを選択し、これに対応する
例えば６４バイト分のセンスアンプ回路に書込みデータ
をロード（残りのセンスアンプ回路には非書込みデータ
をロード）して１回目の分割書込みを行う。次に、例え
ば第２グループのカラムのみを選択し、これに対応する
６４バイト分のセンスアンプ回路にデータをロードして
２回目の分割書込みを行う。以下、カラム選択を変更し
ながら同様な動作を繰り返し、５２８バイト分の書込み
を完了する。

【００８６】しかし、この分割書込みの際にも、前述し
たような問題が発生する。即ち、分割書込み動作で最初
に書込みが行われるメモリセルに対しては、メモリセル
のソース線が浮き上って見えるのである。

【００８７】この理由は、分割書込み動作で最初に書込
みを行なわないメモリセルは全て消去状態であるので、
それらのＮＡＮＤ列では、全てメモリセル電流を流すこ
とになる。その結果、分割書込み動作で最初に書込みを
行なうメモリセルの閾値電圧は、ベリファイ電位Ｖref
よりも低くても、書込みベリファイ読出し動作で書込み
パスとなってしまうのである。

【００８８】これらの問題は、従来の回路にその原因が
ある。即ち、図３９に示した従来の回路において、一度
書込みが十分に行われたと判断されたセンスアンプ回路
では、次のサイクルでは、書込みベリファイの判定がさ
れないためである。即ち、書込みベリファイの判定結果
が更新されないのである。

【００８９】この問題を回避する１つの方法として、書
込みデータを蓄えておくストア回路と、書込みベリファ
イ読出し結果の出力データを蓄えておくストア回路と、
さらにそれらを比較するための回路を用いることが提案
されている。

【００９０】しかし、上述したような２個のストア回路
と比較回路をチップ内部に設けると、チップ面積が増大
し、チップコストが高くなる問題に繋がる。また、上述
したような２個のストア回路と比較回路をチップ外部に
設ける場合には、チップ外のシステム側へ負担を掛ける
だけではなく、チップの内外での比較データのやり取り
を行なうために、書込み時間の高速化が図れない問題と
なる。

【００９１】ここで、上述したように２個のストア回路
と比較回路をチップ内部に設けた従来のＥＥＰＲＯＭに
おけるカラム系回路について、図４４を参照しながら簡
単に説明する。

【００９２】図４４において、REG-NTOGL は書込みデー
タがストアされているレジスタ（図示せず）からの出力
データであり、Outputは書込みベリファイ読出し結果の
出力データであり、N-Input はREG-NTOGL とOutputとの
比較結果データである。

【００９３】最初に、書込みデータがストアされている
レジスタからの出力データREG-NTOGL は、データREG-NQ
としてレジスタ（図示せず）にストアされるとともに比
較結果データN-Input となり、トランジスタＴ１５のゲ
ートに入力する。比較結果データN-Input は、書込みを
行う場合には“Ｌ”レベルになり、消去状態を保つ場合
には“Ｈ”レベルになる。

【００９４】書込みを行うビット線ＢＬの場合には、比
較結果データN-Input は“Ｌ”レベルであるので、トラ
ンジスタＴ１３、Ｔ１４、Ｔ１５で構成されるインバー
タの出力Ｔ５は“Ｈ”レベルになる。このインバータの
出力Ｔ５はインバータＴ６に入力し、このインバータＴ
６の出力Ｔ４はビット線書込み用のノア回路Ｔ３に入力
し、このノア回路Ｔ３の出力によりビット線書込み用の
トランジスタＴ１が駆動され、書込みを行うべきビット
線は書込み電圧Ｖpp−Ｖthが印加される。ここで、Ｖth
はトランジスタＴ１のゲート閾値電圧である。

【００９５】一方、書込みを行わないビット線ＢＬの場
合には、比較結果データN-Input は“Ｈ”レベルである
ので、ビット線書込み用のトランジスタＴ１が駆動され
ず、接地レベルを保つので、書込みは行われない。

【００９６】書込み動作後、ベリファイ読出しが行わ
れ、書き込まれたメモリセルを読出したビット線は
“Ｈ”レベル、消去状態にあるメモリセルを読出したビ
ット線ＢＬは“Ｌ”レベルになる。

【００９７】従って、書込みベリファイ読出し結果の出
力データOutputは、上記とは逆に書き込まれたメモリセ
ルを読出したビット線ＢＬは“Ｌ”レベル、消去状態に
あるメモリセルを読出したビット線ＢＬは“Ｈ”レベル
になる。

【００９８】次に、書込み結果の出力データOutputと書
込みデータがストアされているレジスタからの出力デー
タREG-NTOGL とが比較され、比較結果データN-Input が
更新され、上記の書込み動作、書込みベリファイ読出し
比較動作が繰り返される。

【００９９】しかし、上述したような回路では、センス
アンプ回路のほかに、書込みデータをストアしておくレ
ジスタ、比較結果データをストアしておくレジスタが必
要であり、チップ面積が増大する。特に、ＮＡＮＤ型Ｅ
ＥＰＲＯＭでは、１ページ５２８バイト分のセンスアン
プ回路の全てにこのようなレジスタを２個ずつ余分に設
けることは、チップ面積が増大し、チップコストが高く
なるという問題が生じる。

【０１００】上述したように従来のＮＡＮＤ型ＥＥＰＲ
ＯＭは、複数のメモリセルの一部に書込み速度の速いメ
モリセルが存在した場合に書込み動作後のベリファイ読
出し動作時やページの分割書込み動作時に複数のメモリ
セルの共通ソース線の電位が浮き上がり、かつ書込み動
作後のベリファイ読出し動作時と通常の読出し動作時と
ではその共通ソース線の電位の浮きの程度が異なるた
め、書込み不良が発生するという問題があった。

【０１０１】また、この様な従来のＮＡＮＤ型ＥＥＰＲ
ＯＭにおいて、低い確率であるが誤書込みが発生するこ
とがある。ここで、誤書込みとは、ページ書込みの場
合、選択された1 ページの中で消去状態を保ちたいメモ
リセルに誤ってデータ“０”が書かれてしまうことを指
す。この誤書込みの原因は、ワード線との容量結合によ
るチャネル電位の制御が期待通りに行われない場合に生
じる。具体的には、消去状態に保つべきメモリセルにつ
ながるビット線の初期充電電位（図３６（ｂ）において
は、Ｖcc）が不十分である場合、ワード線とチャネルと
の間の容量結合比が小さい場合、或いはチャネルのノー
ドにリークパスがある場合等に、ワード線との容量結合
によりチャネル電位が十分に昇圧せず、誤って電子注入
がなされることにより、誤書込みとなる。

【０１０２】従来のＮＡＮＤ型ＥＥＰＲＯＭでは、書込
みベリファイ読出し動作を行っても、この様な誤書込み
を検出することはできない。これは、従来のセンスアン
プ回路方式が、そのような誤書込みを確認できるように
構成されていないためである。これを図３９を参照して
具体的に説明する。

【０１０３】図３９において、データ書込み動作及びベ
リファイ読出し動作を簡単に説明すると次のようにな
る。Ｉ／Ｏ線からは書込みデータ“０”，“１”に応じ
て、Ｖss，Ｖccがラッチ回路のノードＱに与えられる。
このノードＱをビット線ＢＬに接続する直列接続された
ＮＭＯＳトランジスタＭ４，Ｍ１の接続ノードＮsense
がセンスノードであって、このセンスノードＮsense に
は、充電用ＰＭＯＳトランジスタＭ２と放電用ＮＭＯＳ
トランジスタＭ３が設けられていて、データ書込み時は
Ｖccに予備充電されている。ＮＭＯＳトランジスタＭ
４，Ｍ１がオンになると、ノードＱのデータがビット線
ＢＬに与えられる。

【０１０４】そして、前述した書込み動作により、デー
タ“０”が与えられたビット線につながる選択メモリセ
ルでは書込みが行われてＥタイプになり、データ“１”
が与えられた書込み禁止のビット線につながるメモリセ
ルは、Ｄタイプの消去状態に保たれる。

【０１０５】ベリファイ読出し動作では、選択されたペ
ージのワード線にしきい値検出のためのベリファイ電圧
（参照電圧）が与えられて、通常の読出し動作と同様に
メモリセルの導通、非導通が検出される。“０”が書き
込まれたメモリセルは導通しないから、ＮＭＯＳトラン
ジスタＭ１をオンしたときにビット線によるセンスノー
ドＮsense の引き込みはない。従って、その間にＰＭＯ
ＳトランジスタＭ２によりＶccに充電されているセンス
ノードＮsense により、ＮＭＯＳトランジスタＭ７がオ
ンする。このとき制御信号φlatch1によりＮＭＯＳトラ
ンジスタＭ５がオンであり、ＮＭＯＳトランジスタＭ７
がオンすることにより、ノード／Ｑが接地される。これ
によりラッチ回路は強制的に反転されて、ノードＱは、
ロードされた値ＶssがＶccになる。一方、書込み禁止の
メモリセルは導通するから、センスノードＮsense がビ
ット線を通して放電され、ＮＭＯＳトランジスタＭ７は
オフ、従ってラッチ回路は反転されず、ノードＱはロー
ドされたままの値Ｖccを保つ。

【０１０６】選択されたページ内で書込みが不十分なメ
モリセルがあれば、ベリファイ読出し動作の結果、ノー
ドＱがＶccに反転しないセンスアンプ回路が残る。そこ
で、データ書込み動作とベリファイ読出し動作とを繰り
返すことにより、全てのセンスアンプ回路のノードＱが
Ｖccになったことを判定して、書込み終了とすることが
できる。

【０１０７】この様に、図３９に示した従来のセンスア
ンプ回路と書込み／ベリファイ読出し方式では、書き込
まれたメモリセル（書込み禁止、即ち消去状態に保つべ
きところを誤って書き込まれたメモリセルを含む）及び
書込み禁止の指示通り消去状態を保つメモリセルいずれ
も、ラッチ回路のノードＱがＶccとなって書込み終了と
判定されるため、誤書込みを検出する機能はない。

【０１０８】以上のように従来のＥＥＰＲＯＭでは、誤
書込みがあっても、ベリファイ読出し動作でパスとなっ
てしまい、検出できないという問題があった。

【０１０９】この問題に対して従来は、ＥＥＰＲＯＭチ
ップの内外にエラー検出訂正回路（ＥＣＣ回路）を設け
ることにより対処していた。しかし、エラーチェックを
行うには余分な時間を必要とし、またＥＣＣ回路をチッ
プ内部に設ければチップサイズを増大させ、チップ外部
に設けてもシステムのコストが高くなるという問題があ
った。

【０１１０】

【発明が解決しようとする課題】以上のように、従来の
半導体記憶装置においては、複数のメモリセルの一部に
書込み速度の速いメモリセルが存在した場合や、１ペー
ジを複数のグループに分けて分割書込みを行う場合に、
書込み不良が発生することがあった。

【０１１１】また、従来の半導体記憶装置では、誤書込
みがあっても、ベリファイ読出し動作でパスとなってし
まい、検出できないという問題があった。

【０１１２】本発明は上述した事情に対処すべくなされ
たもので、その目的は、複数のメモリセルの一部に書込
み速度の速いメモリセルが存在した場合でも、書込み動
作後のベリファイ読出し動作時における複数のメモリセ
ルの共通ソース線の電位の浮き上がりの変動を考慮して
書込みを行うことで書込み不良の発生を防止でき、書込
みベリファイ読出し動作やページの分割書込み動作の信
頼性の向上を図り得る半導体記憶装置を提供することで
ある。

【０１１３】この発明の他の目的は、消去状態を保つセ
ンスアンプ回路を識別し、書込みベリファイ読出し動作
において書込みデータに対してパスとされた後に誤書込
み判定を可能とした半導体記憶装置を提供することであ
る。

【０１１４】

【課題を解決するための手段】前記課題を解決し目的を
達成するために、本発明は以下に示す手段を用いてい
る。

【０１１５】（１）本発明による半導体記憶装置は、複
数本ずつの互いに交差するデータ線とワード線、及びこ
れらのデータ線とワード線の交差部に配置された電気的
書き換え可能な不揮発性メモリセルを有するメモリセル
アレイと、前記データ線に接続され、前記メモリセルア
レイからの読出しデータをセンスノードを介して読出し
てラッチする機能及びメモリセルアレイへの書込みデー
タをロードしてラッチする機能を有する複数のセンスア
ンプ回路と、前記センスアンプ回路にロードされる書込
みデータを記憶する記憶回路と、書込み動作後の書込み
ベリファイ読出し動作の前に、ロードデータにより書込
みを指示されたセンスアンプ回路を、記憶回路の記憶内
容に基づいてロードデータの通りリセットするリセット
回路とを具備するものである。

【０１１６】（２）本発明による半導体記憶装置は
（１）に記載の半導体記憶装置において、前記センスア
ンプ回路は、センスノードに読み出されたメモリセルデ
ータをラッチするためのラッチ回路と、ラッチ回路の相
補的な一対の記憶ノードのうちの第１の記憶ノードと接
地ノードとの間に接続され、ゲートがセンスノードに接
続されたセンス用のＮＭＯＳトランジスタと、ラッチ回
路の第１の記憶ノードと接地ノードとの間でセンス用の
ＮＭＯＳトランジスタに直列に接続され、ゲートに所定
期間印加される第１のデータラッチ信号によりオン状態
に制御される第１のデータラッチ用のＮＭＯＳトランジ
スタと、センスノードとラッチ回路の相補的な一対の記
憶ノードのうちの第２の記憶ノードとの間に挿入され、
メモリセルの読出し時にはオフ状態に制御され、メモリ
セルの書込み時にはオン状態に制御されるトランスファ
ーゲート用のＮＭＯＳトランジスタとを具備するもので
ある。

【０１１７】（３）本発明による半導体記憶装置は
（２）に記載の半導体記憶装置において、前記センスア
ンプ回路は前記ラッチ回路の第２の記憶ノードと接地ノ
ードとの間でセンス用のＮＭＯＳトランジスタに直列に
接続され、ゲートに印加される逆読出し動作用の第２の
データラッチ信号によりオン状態に制御される第２のデ
ータラッチ用のＮＭＯＳトランジスタを具備するもので
ある。

【０１１８】（４）本発明による半導体記憶装置は
（２）に記載の半導体記憶装置において、前記ラッチ回
路は、書込みが指示されているセンスアンプ回路では、
書込みベリファイ読出し動作の前に第２の記憶ノードの
電位が接地電位にリセットされるものである。

【０１１９】（５）本発明による半導体記憶装置は
（２）に記載の半導体記憶装置において、前記記憶回路
は、前記ラッチ回路の第１の記憶ノードにドレインが接
続され、そのゲートには書込みデータラッチ信号が入力
し、そのソースは書込みデータ記憶ノードに接続された
第１のＮＭＯＳトランジスタと、前記ラッチ回路の第２
の記憶ノードにドレインが接続され、そのゲートは書込
みデータ記憶ノードに接続された第２のＮＭＯＳトラン
ジスタとを具備し、前記リセット回路は第２のＮＭＯＳ
トランジスタのソースにドレインが接続され、そのゲー
トはリセット信号が入力され、そのソースは接地電位に
接続された第３のＮＭＯＳトランジスタを具備するもの
である。

【０１２０】（６）本発明による半導体記憶装置は
（５）に記載の半導体記憶装置において、前記記憶回路
は、対応するセンスアンプ回路に対してロードデータに
より書込みが指示されていることを記憶した状態では、
書込みデータ記憶ノードの電位が充電されているもので
ある。

【０１２１】（７）本発明による半導体記憶装置は
（５）に記載の半導体記憶装置において、前記書込みデ
ータ記憶ノードに接続される記憶データ保持用のキャパ
シタ、及び記憶データラッチ用のフリップフロップ回路
の一方をさらに具備するものである。

【０１２２】（８）本発明による半導体記憶装置は
（２）に記載の半導体記憶装置において、前記記憶回路
は、ラッチ回路の第２の記憶ノードにドレインが接続さ
れ、そのゲートには書込みデータラッチ信号が入力し、
そのソースは書込みデータ記憶ノードに接続された第１
のＮＭＯＳトランジスタと、ラッチ回路の第１の記憶ノ
ードにドレインが接続され、そのゲートは書込みデータ
記憶ノードに接続された第１のＰＭＯＳトランジスタと
を具備し、前記リセット回路は第１のＰＭＯＳトランジ
スタのソースにドレインが接続され、そのゲートはリセ
ット信号が入力され、そのソースは電源電位に接続され
た第２のＰＭＯＳトランジスタを具備するものである。

【０１２３】（９）本発明による半導体記憶装置は
（８）に記載の半導体記憶装置において、前記記憶回路
は、対応するセンスアンプ回路に対してロードデータに
より書込みが指示されていることを記憶した状態では、
書込みデータ記憶ノードの電位が放電されているもので
ある。

【０１２４】（１０）本発明による半導体記憶装置は
（１）に記載の半導体記憶装置において、ワード線によ
り選択されるページに対する書込みを行う際に、（ａ）
書込みデータをセンスアンプ回路のラッチ回路にロード
し、（ｂ）書込みを指示するセンスアンプ回路を識別
し、記憶回路に記憶させ、（ｃ）書込み動作を行い、
（ｄ）ロードされた書込みデータにより書込みが指示さ
れているセンスアンプ回路に対して、記憶回路の記憶内
容に基づいてデータをリセットし、（ｅ）書込み動作後
の書込みベリファイ読出し動作を行い、（ｆ）１ページ
分のセンスアンプ回路のデータが全て書込み完了状態に
なったか否かを判定し、完了の場合には書込み動作を終
了し、未完了の場合には（ｃ）のステップに移行するも
のである。

【０１２５】（１１）本発明による半導体記憶装置は
（１）に記載の半導体記憶装置において、前記メモリセ
ルは、複数のデータ線に対応して設けられている複数の
メモリセルが同時に選択制御され、選択時には対応する
データ線の電荷を選択されたメモリセルの閾値に応じて
放電するあるいは放電しないように制御され、複数のメ
モリセルの放電電荷の経路が共通に接続されているもの
である。

【０１２６】（１２）本発明による半導体記憶装置は、
複数本ずつの互いに交差するデータ線とワード線、及び
これらのデータ線とワード線の交差部に配置された電気
的書き換え可能な不揮発性メモリセルを有するメモリセ
ルアレイと、前記データ線に接続され、前記メモリセル
アレイからの読出しデータをセンスノードを介して読出
してラッチする機能及びメモリセルアレイへの書込みデ
ータをロードしてラッチする機能を有する複数のセンス
アンプ回路と、前記センスアンプ回路にロードされる書
込みデータを記憶する記憶回路と、ワード線により選択
されるページに対する書込みを複数回に分割して分割書
込みを行なう場合に、ｎ（ｎは２以上の整数）回目の分
割書込みに当たって、（ｎ−１）回目までの分割書込み
でロードデータにより書込みを行なうように指示された
センスアンプ回路を記憶回路の記憶内容に基づいて前記
ロードデータの通りリセットする回路とを具備するもの
である。

【０１２７】（１３）本発明による半導体記憶装置は
（１２）に記載の半導体記憶装置において、ｎ回目の分
割書込みに当たって、ｎ回目の分割書込みのデータをセ
ンスアンプ回路にロードする前、またはロードした後
に、センスアンプ回路の論理が通常の読出し動作とは反
転する逆読出し動作を行うものである。

【０１２８】（１４）本発明による半導体記憶装置は
（１２）に記載の半導体記憶装置において、ｎ回目の分
割書込みのデータをセンスアンプ回路にロードする前、
または後に、前記センスアンプ回路を記憶回路の記憶内
容に基づいてリセットし、その後、書込み動作を行なう
前に書込みベリファイ読出し動作を行なうものである。

【０１２９】（１５）本発明による半導体記憶装置は、
複数本ずつの互いに交差するデータ線とワード線、及び
これらのデータ線とワード線の交差部に配置された電気
的書き換え可能な不揮発性メモリセルを有するメモリセ
ルアレイと、前記データ線に接続され、前記メモリセル
アレイからの読出しデータをセンスノードを介して読出
してラッチする機能及びメモリセルアレイへの書込みデ
ータをロードしてラッチする機能を有する複数のセンス
アンプ回路と、前記センスアンプ回路にロードされる書
込みデータを記憶する記憶回路とを具備し、第１の書込
みパスの判定が得られるまで、書込み動作および書込み
ベリファイ読出し動作のサイクルを行い、第１の書込み
パスの判定後に、ロードデータにより書込みが指示され
ているセンスアンプ回路では、記憶回路の記憶内容に基
づいてロードデータの通りセンスアンプ回路のデータが
リセットされ、再度書込みベリファイ読出し動作を行う
ものである。

【０１３０】（１６）本発明による半導体記憶装置は
（１５）に記載の半導体記憶装置において、前記第１の
書込みパスの判定が得られるまで行われる書込み動作お
よび書込みベリファイ読出し動作のサイクルでは、サイ
クル毎に書込み電圧が段階的に高くなるステップアップ
書込み方式で書込みが行われるものである。

【０１３１】（１７）本発明による半導体記憶装置は
（１６）に記載の半導体記憶装置において、再度書込み
ベリファイ読出し動作を行った結果、書込み不十分と判
定されたメモリセルに対しては追加書込み動作を行い、
その際の書込み電圧は、ステップアップ書込み方式のス
タート電圧に戻すように制御されるものである。

【０１３２】（１８）本発明による半導体記憶装置は
（１６）に記載の半導体記憶装置において、再度書込み
ベリファイ読出し動作を行った結果、書込み不十分と判
定されたメモリセルに対しては追加書込み動作を行い、
その際の書込み電圧は、ステップアップ書込み方式のス
タート電圧から１ステップ、または２ステップ分高い電
圧に戻すように制御されるものである。

【０１３３】（１９）本発明による半導体記憶装置は複
数本ずつの互いに交差するデータ線とワード線、及びこ
れらのデータ線とワード線の交差部に配置された電気的
書き換え可能な不揮発性メモリセルを有するメモリセル
アレイと、前記データ線に接続され、前記メモリセルア
レイからの読出しデータをセンスノードを介して読出し
てラッチする機能及びメモリセルアレイへの書込みデー
タをロードしてラッチする機能を有する複数のセンスア
ンプ回路と、前記センスアンプ回路にロードされる書込
みデータを記憶する記憶回路と、この記憶回路に書込み
動作の間保持されたデータと、前記メモリセルアレイに
対する通常の読出し動作、または書込みベリファイ読出
し動作により前記センスノードに得られるデータとの論
理によって、誤書込みが行なわれたことを知らせるデー
タを前記センスアンプ回路に読み出させる誤書込み検知
回路とを具備するものである。

【０１３４】（２０）本発明による半導体記憶装置は
（１９）に記載の半導体記憶装置において、前記センス
アンプ回路は、相補的な第1 及び第２の記憶ノードを有
し、第２の記憶ノードが選択的にセンスノードを介して
データ線に接続されるラッチ回路を主体として構成さ
れ、前記記憶回路は、ゲートを書込みデータ記憶ノード
として前記ラッチ回路にロードされた書込みデータに対
応する電位をダイナミックに記憶するメモリＭＯＳトラ
ンジスタと、このメモリＭＯＳトランジスタの書込みデ
ータ記憶ノードと前記ラッチ回路の第1 及び第２の記憶
ノードのいずれか一方との間に設けられた書込み用ＭＯ
Ｓトランジスタとを備えて構成され、前記誤書込み検知
回路は、前記ラッチ回路の書込みデータがロードされる
第２の記憶ノードと接地端子との間で前記メモリＭＯＳ
トランジスタと直列接続され、書込み動作終了後にオン
駆動される誤書込みチェック用ＭＯＳトランジスタと、
前記センスノードの電位によりゲートが制御されるセン
ス用ＭＯＳトランジスタとから構成されているものであ
る。

【０１３５】（２１）本発明による半導体記憶装置は
（２０）に記載の半導体記憶装置において、前記記憶回
路のメモリＭＯＳトランジスタは、ＮＭＯＳトランジス
タであり、前記書込み用ＭＯＳトランジスタは前記ラッ
チ回路の第２の記憶ノードとメモリＭＯＳトランジスタ
の書込みデータ記憶ノードとの間に設けられているもの
である。

【０１３６】（２２）本発明による半導体記憶装置は
（２０）に記載の半導体記憶装置において、前記記憶回
路のメモリＭＯＳトランジスタは、ＰＭＯＳトランジス
タであり、前記書込み用ＭＯＳトランジスタは前記ラッ
チ回路の第１の記憶ノードとメモリＭＯＳトランジスタ
の書込みデータ記憶ノードとの間に設けられているもの
である。

【０１３７】（２３）本発明による半導体記憶装置は
（２２）に記載の半導体記憶装置において、前記記憶回
路は、ゲートが前記メモリＭＯＳトランジスタとしての
ＰＭＯＳトランジスタのゲートと共通の書込みデータ記
憶ノードとなり、前記ラッチ回路にロードされた初期の
書込みデータを記憶する第２のメモリＭＯＳトランジス
タとしてのＮＭＯＳトランジスタをさらに有し、前記ラ
ッチ回路の第２の記憶ノードと接地端子との間で前記Ｎ
ＭＯＳトランジスタと直列接続され、書込みベリファイ
読出し動作前にリセット信号によりオン駆動されて前記
書込みデータ記憶ノードの電位に応じて前記ラッチ回路
に初期の書込みデータを再現するためのリセット用ＭＯ
Ｓトランジスタをさらに具備するものである。

【０１３８】（２４）本発明による半導体記憶装置は
（１９）に記載の半導体記憶装置において、ワード線に
より選択されるページに対する書込みを行う際に、(a)
前記センスアンプ回路のラッチ回路に書込みデータをロ
ードし、(b) 消去状態を保つことを指示するセンスアン
プ回路を識別して、記憶回路に記憶させ、(c) 書込み動
作を行い、(d) 書込み動作後の書込みベリファイ読出し
動作を行い、(e) １ページ分の全てのセンスアンプ回路
のデータが書込み完了状態になったか否かを判定して、
完了の場合は書込み動作を終了し未完了の場合は再度書
込み動作及び書込みベリファイ読出し動作を繰り返し、
(f) 書込み動作終了後、前記記憶回路の記憶内容と前記
センスアンプ回路によるベリファイ読出しデータとの論
理により誤書込みがあったか否かを判定するものであ
る。

【０１３９】（２５）本発明による半導体記憶装置は
（１９）に記載の半導体記憶装置において、前記センス
アンプ回路に誤書込みが行われたことを知らせるデータ
が読み出されたことを検出すると、フラグを立てる回路
をさらに具備するものである。

【０１４０】（２６）本発明による半導体記憶装置は
（１９）に記載の半導体記憶装置において、前記センス
アンプ回路は、相補的な第１及び第２の記憶ノードを有
し、第２の記憶ノードが選択的にセンスノードを介して
データ線に接続されるラッチ回路を主体として構成さ
れ、前記記憶回路は、前記ラッチ回路の第１の記憶ノー
ドにドレインが接続され、そのゲートには書込みデータ
ラッチ信号が入力し、そのソースは書込みデータ記憶ノ
ードに接続された第１のＮＭＯＳトランジスタと、前記
ラッチ回路の第２の記憶ノードにドレインが接続され、
そのゲートは書込みデータ記憶ノードに接続された第２
のＮＭＯＳトランジスタとを具備し、前記誤書込み検知
回路は第２のＮＭＯＳトランジスタのソースにドレイン
が接続され、そのゲートはリセット信号が入力され、そ
のソースは接地電位に接続された第３のＮＭＯＳトラン
ジスタからなるものである。

【０１４１】（２７）本発明による半導体記憶装置は
（２６）に記載の半導体記憶装置において、前記誤書込
み検知回路は、通常の読出し動作により、書込み動作の
終了したメモリセルアレイから読出したデータが前記セ
ンスノードを通じてセンスアンプ回路にラッチされた
後、メモリセルに書込みが行われていることを示すデー
タがラッチされたセンスアンプ回路のうち、ロードデー
タにより書込みが指示されていたセンスアンプ回路のデ
ータを記憶回路の記憶結果に基づいてリセットすること
で、前記メモリセルアレイに誤書込みが行われているこ
とを知らせるデータを前記センスアンプ回路に読み出す
ものである。

【０１４２】

【発明の実施の形態】以下、図面を参照して本発明によ
る半導体記憶装置の実施形態を説明する。

【０１４３】（第１実施形態）図１は、本発明の半導体
記憶装置の第１の実施形態に係るページ書込み／読出し
機能、分割書込み機能を有する一括消去可能なＮＡＮＤ
型セル型ＥＥＰＲＯＭの全体構成を示す。

【０１４４】このＥＥＰＲＯＭは、複数のＮＡＮＤ型メ
モリセルがマトリクス状に配設され、縦方向にデータ線
としてのビット線ＢＬが多数本、横方向にワード線ＷＬ
が多数本配列されているメモリセルアレイ１１と、外部
から入力されたアドレスに基いて上記メモリセルアレイ
１１のワード線を選択駆動するロウデコーダ１２と、上
記メモリセルアレイ１１のビット線に接続されているビ
ット線制御回路（センスアンプ回路および書込みデータ
ラッチ回路）１３と、このビット線制御回路１３に接続
されているカラムゲート（カラム選択スイッチ）１５
と、外部から入力されたアドレスに基き上記カラムゲー
ト１５を制御し、対応するビット線およびセンス回路を
選択するカラムデコーダ１４と、カラムゲート１５に接
続されているデータ入／出力（Ｉ／Ｏ）バッファ１８
と、書込み動作や消去動作に必要な高電圧を供給するた
めの昇圧回路１６と、チップ内部を制御するとともに外
部とのインターフェースをとるための制御回路１７とを
具備している。

【０１４５】ロウデコーダ１２は、データの書込み時、
消去時およびデータの読出し時にそれぞれアドレス信号
に基づいて複数のワード線ＷＬを選択駆動するものであ
り、そのワード線ドライバには、所要の電圧が供給され
る。

【０１４６】また、ビット線制御回路１３は、データの
書込み、消去、データの読出しに際して、ビット線ＢＬ
に対して所要の電圧をそれぞれ選択的に供給するビット
線ドライバが設けられている。

【０１４７】制御回路１７には、ＮＡＮＤ型メモリセル
に対する消去／消去ベリファイ／書込み／書込みベリフ
ァイ／読出し動作などを制御するためのシーケンス制御
手段（例えばプログラマブルロジックアレイ）が含まれ
ている。

【０１４８】図２は、図１のＥＥＰＲＯＭにおけるセン
スアンプ回路周りのコア回路の一例を示している。図２
において、１０は図１中のメモリセルアレイ１１内のＮ
ＡＮＤ型メモリセル、Ｓ／Ａは図１中のビット線制御回
路１３内のセンスアンプ回路、２０は各センスアンプ回
路Ｓ／Ａに対応して付加接続された書込みデータ記憶用
のダイナミックラッチ形の記憶回路、２１は記憶回路２
０の記憶内容に基づいてロードデータの通り、各センス
アンプ回路Ｓ／Ａのデータをリセットするリセット回路
である。

【０１４９】なお、LOAD、SBL 、DCB 、BLSHF 、φlatc
h1、φlatch2はセンスアンプ回路Ｓ／Ａに供給される制
御信号である。φload、RESET はそれぞれ本発明で付加
された記憶回路２０、リセット回路２１に供給される制
御信号であり、Ｎprogは記憶回路２０の書込みデータ記
憶ノードである。

【０１５０】ＮＡＮＤ型メモリセル１０は、図４１に示
した従来例のＮＡＮＤ型メモリセル１０と同じである。
即ち、このＮＡＮＤ型メモリセル１０は、浮遊ゲートと
制御ゲートを有するＮチャネルのＭＯＳＦＥＴからなる
複数個のセルトランジスタCell_０〜Cell_１５が直列に接
続され、一端側のドレインが選択ゲート用のＮＭＯＳト
ランジスタを介してビット線ＢＬに、他端側のソースが
選択ゲート用のＮＭＯＳトランジスタを介して共通ソー
ス線に接続されている。上記各トランジスタは同一のウ
ェル上に形成されており、メモリセルCell_０〜Cell_１５
の制御電極は行方向に連続的に配設されたワード線ＷＬ
_０〜ＷＬ_１５に接続されており、ビット線側の選択トラ
ンジスタの制御電極は選択ゲート線ＳＳＬに、ソース線
側の選択トランジスタの制御電極は選択ゲート線ＧＳＬ
に接続されている。

【０１５１】センスアンプ回路Ｓ／Ａは、図３９を参照
して前述した従来例のセンスアンプ回路Ｓ／Ａと同じで
ある。即ち、このセンスアンプ回路Ｓ／Ａは、ビット線
ＢＬに直列に挿入され、ゲートに制御電圧BLSHF が与え
られるビット線電位クランプ用のＮチャネルトランジス
タＭ１と、トランジスタＭ１の一端のビット線電位セン
スノードＮsense をプリチャージ制御信号LOADに基づい
て所定期間に充電するための定電流源用のＰチャネルト
ランジスタＭ２と、センスノードＮsense に読み出され
たメモリセルデータをラッチするラッチ回路ＬＴと、セ
ンスノードＮsense の電荷をディスチャージ制御信号DC
B に基づいて所定期間に放電するためのＮチャネルトラ
ンジスタＭ３と、センスノードＮsense とラッチ回路Ｌ
Ｔの第２の記憶ノードＱとの間に挿入され、制御信号SB
L によりゲート駆動されるセンスアンプ回路リセット用
およびトランスファーゲート用のＮＭＯＳトランジスタ
Ｍ４と、ラッチ回路ＬＴの第１の記憶ノード／Ｑと接地
ノードとの間に接続され、ゲートに所定期間印加される
第１のデータラッチ制御信号φlatch1によりオン状態に
制御されるラッチ回路強制反転制御用のＮＭＯＳトラン
ジスタＭ５と、ラッチ回路ＬＴの第１の記憶ノード／Ｑ
と接地ノードとの間でＮＭＯＳトランジスタＭ５に直列
に接続され、ゲートがセンスノードＮsense に接続され
たセンス用のＮＭＯＳトランジスタＭ７と、ラッチ回路
ＬＴの第２の記憶ノードＱと接地ノードとの間でＮＭＯ
ＳトランジスタＭ７に直列に接続され、ゲートに所定期
間印加される第２のデータラッチ制御信号（逆読出し動
作ラッチ制御信号）φlatch2によりオン状態に制御され
る逆読出し動作ラッチ制御用のＮＭＯＳトランジスタＭ
６とを具備する。

【０１５２】ラッチ回路ＬＴは、２個のＣＭＯＳインバ
ータ回路ＩＶ１、ＩＶ２の互いの入力ノードと出力ノー
ドが交差接続された（逆並列接続された）フリップフロ
ップ回路からなる。

【０１５３】この場合、第１のＣＭＯＳインバータ回路
ＩＶ１の入力ノード（第１の記憶ノード／Ｑ）は、強制
反転入力ノードである。また、第２のＣＭＯＳインバー
タ回路ＩＶ２の入力ノード（第２の記憶ノードＱ）はデ
ータバスを介して入／出力回路Ｉ／Ｏが接続されてお
り、リセットノードである。

【０１５４】記憶回路２０は、ラッチ回路ＬＴの第１の
ノード／Ｑにドレインが接続され、そのゲートには書込
みデータラッチ信号φloadが入力し、そのソースは書込
みデータ記憶ノードＮprogに接続された第１のＮＭＯＳ
トランジスタＭ８と、ラッチ回路ＬＴの第２のノードＱ
にドレインが接続され、そのゲートは書込みデータ記憶
ノードＮprogに接続された第２のＮＭＯＳトランジスタ
Ｍ９とを具備し、リセット回路２１は、第２のＮＭＯＳ
トランジスタＭ９のソースにドレインが接続され、その
ゲートはリセット信号RESET が入力され、そのソースは
接地電位に接続された第３のＮＭＯＳトランジスタＭ１
０を具備する。

【０１５５】図３は、図２中のＮＡＮＤ型メモリセルの
書込み動作および書込みベリファイ読出し動作に関する
シーケンス制御手段による制御の基本的な流れを示すフ
ローチャートである。

【０１５６】このシーケンス制御手段は、センスアンプ
回路Ｓ／Ａに対する書込み動作、書込み動作後のベリフ
ァイ読出し動作を行う際に、以下の各ステップ（Ｓ１〜
Ｓ６）で順次制御する。

【０１５７】ステップＳ１で、書込みを開始するために
書込みデータをセンスアンプ回路Ｓ／Ａのラッチ回路Ｌ
Ｔにロードする。

【０１５８】ステップＳ２で、書込みを指示するセンス
アンプ回路Ｓ／Ａを識別し、識別したセンスアンプ回路
Ｓ／Ａに対応する記憶回路２０に識別結果を記憶させ
る。

【０１５９】ステップＳ３で、書込み動作を行う。

【０１６０】ステップＳ４で、書込みが指示されていた
センスアンプ回路Ｓ／Ａを記憶回路２０の記憶内容に基
づいてラッチ回路ＬＴにロードされた書込みデータの通
り、リセットする。

【０１６１】ステップＳ５で、書込み動作後の書込みベ
リファイ読出し動作を行う。

【０１６２】ステップＳ６で、１ページ分の全てのセン
スアンプ回路Ｓ／Ａのデータが書込み完了状態になった
か否かを判定し、全て完了の場合には終了し、未完了の
場合にはステップＳ３に戻り、書込み動作を繰返す。

【０１６３】図４は、図２中のＮＡＮＤ型メモリセル１
０の書込み動作および書込みベリファイ読出し動作のタ
イミングチャートを示している。

【０１６４】以下、図３および図４を参照しながら、Ｎ
ＡＮＤ型メモリセルの書込み動作および書込みベリファ
イ読出し動作およびその制御方法を説明する。

【０１６５】最初に、チップ外部から書込みを指示する
コマンドが入力されると、書込みを開始（センスノード
Ｎsense をリセット）するために、ビット線接地用の制
御信号DCB がＶccとなり、センスノードＮsense が接地
される。その後、書込みデータのセンスアンプ回路への
ロードの前に、プリチャージ制御信号LOADがＶssに、デ
ータラッチ制御信号φlatch1がＶccになり、センスアン
プ回路のデータがプリセットされる。即ち、１ページ分
の全てのセンスアンプ回路では、ラッチ回路ＬＴのノー
ドＱがＶccに、ノード／ＱがＶssにセットされる。

【０１６６】次に、入出力回路Ｉ／Ｏから書込みデータ
がロードされ、各センスアンプ回路のラッチ回路ＬＴに
書込みデータがラッチされ、ノードＱ、／Ｑはロードデ
ータに応じてＶcc、Ｖssの一方に設定される。この際、
メモリセルに書込みを行なうセンスアンプ回路ではノー
ドＱがＶssとなり、書込みを行なわないセンスアンプ回
路ではノードＱがＶccとなる。（ステップＳ１）次に、書込みを指示するセンスアンプ回路を識別するた
めに、書込みデータラッチ信号φloadがＶccもしくはＶ
cc＋αとなり、書込みを指示するセンスアンプ回路のみ
書込みデータ記憶ノードＮprogがＶccもしくはＶcc−Ｖ
thに充電される。これにより書込みを行なうセンスアン
プ回路を識別することができる。なお、ＶthはＮＭＯＳ
トランジスタＭ８の閾値電圧である。（ステップＳ２）次に、従来のセンスアンプ回路Ｓ／Ａの動作と同様に、
ラッチ回路ＬＴにラッチされたデータに基づき、ビット
線の充電が始まる。即ち、書込みを行なうビット線はＶ
ssの接地状態を保ち、書込みを行なわないビット線はＶ
ccに充電される。ワード線が選択され、例えばワード線
ＷＬ_２に関して書込みが行われる場合、このワード線Ｗ
Ｌ_２が書込み電圧Ｖpgm （２０Ｖ程度）に上がり、その
他のワード線は電圧Ｖpass（１０Ｖ程度）になる。この
動作によってメモリセルCell_２への書込みが行われる。
（ステップＳ３）書込み動作終了後、書込みベリファイ読出し動作が開始
されるが、まず、最初のロードデータで書込みを行なう
ように指示されたセンスアンプ回路のリセットを行な
う。即ち、書込みを行なうセンスアンプ回路に対応する
書込みデータ記憶ノードＮprogはＶccもしくはＶcc−Ｖ
thであるので、リセット信号RESET をＶccにすると、書
込みを行なうセンスアンプ回路のラッチ回路ＬＴのノー
ドＱはＶss、ノード／ＱはＶccになる。この結果、その
前の書込みサイクルで書込みが十分行われたと判定さ
れ、ノードＱがＶcc、ノード／ＱがＶssになっているセ
ンスアンプ回路のラッチ回路ＬＴは反転し、リセットさ
れる。（ステップＳ４）従って、最初のロードデータにより書込みを行なうよう
に指示されていたセンスアンプ回路では、毎回の書込み
ベリファイ読出し動作でベリファイ電位（参照電圧）と
閾値電圧との比較により、書込みが十分行われたか否か
の判定が行われる。（ステップＳ５）その他の書込みベリファイ読出し動作は従来のセンスア
ンプ回路Ｓ／Ａの動作と同様である。即ち、書込みを行
なったワード線ＷＬ_２はベリファイ電位Ｖref（０．５
Ｖ程度）になり、その他のワード線は読出し電圧Ｖread
（４．５Ｖ程度）になる。

【０１６７】この際、負荷トランジスタＭ２のゲートに
印加される制御信号LOADを１．８Ｖ程度に制御し、負荷
電流をメモリセル電流とバランスさせることにより読出
しを行なっている。例えば、消去されたメモリセルのセ
ル電流は最悪でも２μＡ程度であるので、この場合は、
負荷トランジスタの電流は１．５μＡ程度になるように
セル電流に合わせて設定される。

【０１６８】従って、書込みが行われたメモリセル、即
ち、その閾値電圧がベリファイ電位（参照電位）Ｖref
（０．５Ｖ程度）よりも高いメモリセルでは、セル電流
を流さないのでビット線の電位は上昇する。

【０１６９】この際、ビット線をＶccまで充電すると読
出し時間が長くなるので、高耐圧ＭＯＳトランジスタＭ
１のゲート信号BLSHF を例えば１．８Ｖにクランプさせ
ている。これにより、ビット線の電位が例えば、０．９
Ｖまで上昇すると、トランジスタＭ１がカットオフ状態
となり、センスノードＮsense がＶccとなる。

【０１７０】次に、センスノードＮsense がＶccになっ
たのを見計らって制御信号φlatch1がＶccになる。この
時、センスノードＮsense がＶccの場合、即ち、閾値電
圧がベリファイ電位Ｖref よりも高いと判断されたセル
のデータが読み出された場合、センスノードＮsense は
Ｖccであるので、ノード／ＱはＶss、ノードＱはＶccに
なる。

【０１７１】書込みを行なわないセンスアンプ回路で
は、ノードＱは予めＶccになっているので、１ページ分
の全てのセンスアンプ回路において、ノードＱの電位が
Ｖcc（“１”）になった場合には書込みが終了する。
（ステップＳ６）しかし、書込みを指示するセンスアンプ回路において、
メモリセルへの書込みが不十分な場合には、センスノー
ドＮsense がＶssのままであるので、ラッチ回路ＬＴの
反転は起らず、ノードＱはＶssを保つ。

【０１７２】従って、図２に示したようなコア回路を有
するＥＥＰＲＯＭによれば、書込み動作後の書込みベリ
ファイ読出し動作の前に、記憶回路２０の記憶内容に基
づいて書込みが指示されたセンスアンプ回路のデータを
ロードデータの通りにリセットさせることにより、その
後の書込みベリファイ読出し動作で書込み不十分と判定
されたメモリセルに対して追加書込みを行うことが可能
になる。

【０１７３】また、上述したような分割書込みを行うＥ
ＥＰＲＯＭでは、ページの分割書込みを行なう際には、
記憶回路の記憶内容に基づいて書込みが指示されたセン
スアンプ回路のデータをロードデータの通りリセットさ
せることにより、既に書込みが行われたメモリセルに関
しても、その後の書込みベリファイ読出し動作で書込み
不十分と判定されたメモリセルに対しては追加書込みを
行うことが可能になる。

【０１７４】なお、図５に示す動作波形のように、書込
みベリファイ読出し動作の前に、最初のロードデータで
書込みを行なうように指示されたセンスアンプ回路のリ
セットを行なう際、書込みデータ記憶ノードＮprogのデ
ータをリフレッシュしてもよい。

【０１７５】即ち、書込みを行なうセンスアンプ回路の
書込みデータ記憶ノードＮprogはＶccまたはＶcc−Ｖth
であるので、リセット信号RESET をＶccにすると、書込
みを行なうセンスアンプ回路のラッチ回路ＬＴのノード
ＱはＶss、ノード／ＱはＶccになる。次に、書込みデー
タラッチ信号φloadをＶccもしくはＶcc＋αにして、書
込みデータ記憶ノードＮprogのデータをリフレッシュす
る。

【０１７６】上記リフレッシュの目的は、書込み動作時
間が長くなる場合、書込みデータ記憶ノードＮprogの電
荷が接合のリーク電流やトランジスタのサブスレッショ
ルド電流等により放電し、書込みデータ記憶ノードＮpr
ogがＶccからＶssへ向かい変化したり、あるいは、充電
され、ＶssからＶccへ向かって変化することを防止する
ためである。

【０１７７】また、上記実施形態では、シーケンス制御
部をメモリと同一チップ上に形成しているが、本発明
は、メモリ外部から前記したように書込み制御を行う場
合にも適用可能である。

【０１７８】即ち、本発明に係る半導体記憶装置の書込
み制御方法は、前述した半導体記憶装置のメモリセルに
対する書込み動作のためにセンスアンプ回路Ｓ／Ａに書
込みデータをロードする際に、書込みを指示するセンス
アンプ回路Ｓ／Ａを識別し、識別結果を記憶回路に記憶
させるステップと、書込み動作後の書込みベリファイ読
出し動作の前に、記憶回路の記憶内容に基づいて書込み
が指示されているセンスアンプ回路Ｓ／Ａに対してロー
ドデータの通りセンスアンプ回路Ｓ／Ａのデータをリセ
ットするステップとを具備するものである。

【０１７９】次に、本実施形態で分割書込みを行う場合
の書込みベリファイ読出し動作を説明する。

【０１８０】図６、図７は、図２中のＮＡＮＤ型メモリ
セルの分割書込み動作および書込みベリファイ読出し動
作に関するシーケンス制御手段による制御の基本的な流
れを示すフローチャートである。

【０１８１】ステップＳ１１で、書込みを開始するため
に、１回目の分割書込みデータをセンスアンプ回路Ｓ／
Ａのラッチ回路ＬＴにロードする。

【０１８２】ステップＳ１２で、書込みを指示するセン
スアンプ回路Ｓ／Ａを識別し、識別したセンスアンプ回
路Ｓ／Ａに対応する記憶回路２０に識別結果を記憶させ
る。

【０１８３】ステップＳ１３で、１回目の分割書込み動
作を行う。

【０１８４】ステップＳ１４で、書込みが指示されてい
たセンスアンプ回路Ｓ／Ａに対して、記憶回路２０の記
憶内容に基づいてロードされた書込みデータの通りデー
タをリセットする。

【０１８５】ステップＳ１５で、書込み動作後の書込み
ベリファイ読出し動作を行う。

【０１８６】ステップＳ１６で、１ページ分の全てのセ
ンスアンプ回路Ｓ／Ａのデータが書込み完了状態になっ
たか否かを判定し、全て完了の場合には１回目の分割書
込み動作を終了し、未完了の場合にはステップＳ１３に
戻り、分割書込み動作を続ける。

【０１８７】ステップＳ１７で、逆読出し動作を行う。
通常の読出し動作はφlatch1がＶccになるのに対し、逆
読出し動作はφlatch2がＶccになる点が異なるだけで、
他は通常の読出し動作とほぼ同じである。なお、この時
のワード線の電圧は書込みベリファイ読出し動作時と同
じＶref でよく、また、メモリセルのデータが“１”で
あるか、“０”であるかを読み出すことが可能なＶref
未満の通常の読出し電圧（例えばＶss）であってもよ
い。

【０１８８】ステップＳ１８で、ｎ（ｎ≧２）回目の分
割書込み動作を開始するために、ｎ回目の分割書込みデ
ータをセンスアンプ回路Ｓ／Ａのラッチ回路ＬＴにロー
ドする。

【０１８９】ステップＳ１９で、書込みを指示するセン
スアンプ回路Ｓ／Ａを識別し、識別したセンスアンプ回
路Ｓ／Ａに対応する記憶回路２０に識別結果を記憶させ
る。

【０１９０】ステップＳ２０で、書込みを指示されたセ
ンスアンプ回路のデータをプリセットする。

【０１９１】ステップＳ２１で、ｎ（ｎ≧２）回目の分
割書込みデータをセンスアンプ回路Ｓ／Ａのラッチ回路
ＬＴに再度ロードする。

【０１９２】ステップＳ２２で、ｎ回目の分割書込み動
作を行う。

【０１９３】ステップＳ２３で、記憶回路２０の記憶内
容に基づいて書込みが指示されたセスアンプ回路Ｓ／Ａ
に対してｎ回目までのロードデータ（Σ（LOAD Data ）
_ｉ）（ｉ＝１〜Ｎ）の通りデータをリセットする。

【０１９４】ステップＳ２４で、書込み動作後の書込み
ベリファイ読出し動作を行う。

【０１９５】ステップＳ２５で、１ページ分の全てのセ
ンスアンプ回路Ｓ／Ａのデータが書込み完了状態になっ
たか否かを判定し、未完了の場合にはステップＳ２２に
戻り、完了の場合にはステップＳ２６で全部の分割書込
み動作が終了したか否か判定する。未完了の場合は、ス
テップＳ２７でｎをインクリメントしてステップＳ１７
に戻り、完了の場合は動作終了する。

【０１９６】図８は図６、図７に示したフローチャート
に対応するＮＡＮＤ型ＥＥＰＲＯＭの分割書込み時の逆
読出し動作、書込み動作および書込みベリファイ読出し
動作のタイミングチャートを示している。

【０１９７】最初に、分割書込み動作の前に逆読出し動
作を行なうのであるが、逆読出し動作は、第１回目の分
割書込み時に行なってもよいが、第２回目以降は必ず分
割書込み動作の前に行なう。

【０１９８】まず、ビット線接地用制御信号DCB がＶcc
となり、センスノードＮsense が接地される。その後、
逆読出し動作の前にセンスアンプ回路のデータが、LOAD
がＶssに、φlatch1がＶccになり、プリセットされる。
即ち、全ての１ページ分のセンスアンプ回路のラッチ回
路ＬＴでは、ノードＱがＶcc、ノード／ＱがＶssにセッ
トされる。

【０１９９】次に、逆読出し動作を行なうのであるが、
これは一部を除いては書込みベリファイ読出し動作と同
様である。即ち、分割書込みを行なっているワード線Ｗ
Ｌ_２は、ベリファイ電位Ｖref （０．５Ｖ程度）にな
り、その他のワード線は、読出し電圧Ｖread（４．５Ｖ
程度）になる。この際、負荷トランジスタＭ２の制御信
号LOADは１．８Ｖ程度に制御して負荷電流をメモリセル
電流とバランスさせることにより、読出し動作を行なっ
ている。例えば、消去されたメモリセルのセル電流は最
悪でも、２μＡ程度であるので、この場合は、負荷トラ
ンジスタの電流は１．５μＡ程度になるようにセル電流
に合わせて設定される。

【０２００】従って、書込み動作が行われたメモリセ
ル、即ち、その閾値電圧がベリファイ電位（参照電位）
Ｖref （０．５Ｖ程度）よりも高いメモリセルでは、セ
ル電流を流さないので、ビット線の電位は上昇する。こ
の際、ビット線ＢＬをＶccまで充電すると、読出し時間
が長くなるので、高耐圧ＭＯＳトランジスタＭ１の制御
信号BLSHF を例えば、１．８Ｖにクランプさせている。
これにより、ビット線ＢＬの電位が、例えば、０．９Ｖ
まで上昇すると、トランジスタＭ１がカットオフ状態と
なり、センスノードＮsense がＶccとなる。

【０２０１】次に、センスノードＮsense がＶccになっ
たのを見計らってφlatch2がＶccとなる。通常の読出し
動作とは異なり、φlatch1の代わりにφlatch2がＶccと
なる点が逆読出し動作の特徴である。

【０２０２】この時、センスノードＮsense がＶccの場
合、即ち、その閾値電圧がＶref よりも高いと判断され
たセルが読み出された場合、センスノードＮsense はＶ
ccであるので、ノードＱはＶssに、ノード／ＱはＶccに
なる。なお、逆読出し動作の際には、ワード線ＷＬ_２の
電位は、ベリファイ電圧Ｖref の代わりに通常の読出し
電圧Ｖss等にしても本発明は有効である。

【０２０３】その後、ビット線をリセットした後、入出
力回路Ｉ／Ｏから、分割書込みの次の回の書込みデータ
がロードされ、各センスアンプ回路のラッチ回路内にデ
ータがラッチされ、ノードＱ、／Ｑはデータに応じてＶ
cc、Ｖssの一方に設定される。この際、メモリセルに書
込みを行なうセンスアンプ回路では、ノードＱはＶssと
なり、書込みを行なわないセンスアンプ回路では、ノー
ドＱはＶccとなる。また、分割書込み時には、分割書込
みを行なうセンスアンプ回路のみへデータロードが行わ
れる。

【０２０４】次に、書込みを指示するセンスアンプ回路
を識別するために、書込みデータラッチ信号φloadがＶ
ccもしくはＶcc＋αとなり、ノードＮprogが書込みを指
示するセンスアンプ回路のみＶccもしくはＶcc−Ｖthに
充電される。これにより書込みを行なうセンスアンプ回
路を識別する。

【０２０５】この動作によって、分割書込みの前回まで
の書込み動作で、書込みを指示したセンスアンプ回路お
よび次回の書込み動作で書込みを指示するセンスアンプ
回路のノードＱはＶssとなる。

【０２０６】次に、このまま書込みを行なうと、分割書
込みの前回までの書込み動作で、書込みが行われたセン
スアンプ回路のノードＱはＶssとなっているので、書込
み動作が再度行われてしまい、過書込みの問題が生じ
る。この問題を回避するために、LOADがＶssに、φlatc
h1がＶccになり、センスアンプ回路のデータがプリセッ
トされる。

【０２０７】その後、次回の分割書込みのデータが入出
力回路Ｉ／Ｏからセンスアンプ回路内に再度ロードさ
れ、次に、従来のセンスアンプ回路Ｓ／Ａの動作と同様
にラッチ回路ＬＴにラッチされたデータに基づいてビッ
ト線の充電が始まる。

【０２０８】書込み動作終了後、書込みベリファイ読出
し動作が開始されるが、まず、前回までの分割書込み動
作で書込みを行なうよう指示されたセンスアンプ回路お
よび次回（今回）の分割書込みのロードデータで書込み
を行なうように指示されたセンスアンプ回路のリセット
を行なう。即ち、前回までまたは次回の分割書込みの
際、書込みを行なうように指示されたセンスアンプ回路
のノードＮprogはＶccもしくはＶcc−Ｖthであるから、
リセット信号RESET をＶccにすると、書込みを行なうセ
ンスアンプ回路のラッチ回路ＬＴのノードＱはＶss、ノ
ード／ＱはＶccになる。

【０２０９】この結果、その前の分割書込みあるいは書
込みサイクルで書込みが十分行われたと判定され、ノー
ドＱがＶcc、ノード／ＱがＶssになっているセンスアン
プ回路のラッチ回路ＬＴは反転し、リセットされる。

【０２１０】従って、前回までの分割書込み動作で書込
みを行なうように指示したセンスアンプ回路および次回
の分割書込みにおける最初のロードデータで書込みを行
なうように指示されたセンスアンプ回路では、毎回の書
込みベリファイで書込みベリファイ電位と閾値電圧との
比較により、書込み判定が行われる。この結果、書込み
動作後のメモリセルの閾値電圧の分布は、図９に示した
ように、ベリファイ電位（参照電位）Ｖref 以下の閾値
電圧分布は無くなり、書込み動作後のデータの信頼性は
高くなる。

【０２１１】図１０（ａ）、（ｂ）はそれぞれ従来の書
込みベリファイ、本発明の書込みベリファイ後の閾値分
布の実測値である。測定は６４ＭビットのＮＡＮＤ型Ｅ
ＥＰＲＯＭについて行い、Ｖref は１Ｖに設定される。
図１０（ａ）に示すように、従来の書込みベリファイ後
はＶref 以下の閾値電圧分布（distribution foot ）が
生じてしまうが、本発明では図１０（ｂ）に示すよう
に、閾値電圧分布は１．１Ｖから１．９Ｖの間に入る。

【０２１２】また、分割書込みの際に、最初に（分割）
書込みデータを入出力回路Ｉ／Ｏからロードし、次に、
逆読出し動作を行い、その後、前回までの分割書込み動
作で書込みを行なうように指示したセンスアンプ回路お
よび次回の分割書込みのロードデータで書込みを行なう
ように指示するセンスアンプ回路のノードＮprogにＶcc
をラッチさせた場合でも本発明は有効である。この場合
の分割書込み時のタイミングチャートを図１１に示す。

【０２１３】最初に、チップ外部から書込みを指示する
コマンドもしくは分割書込みを指示するコマンドが入力
されると、書込みが開始される。ビット線をリセットす
るために、ビット線接地用制御信号DCB がＶccとなり、
ビット線が接地される。その後、書込みデータのセンス
アンプ回路へのロードの前に、LOADがＶssに、φlatch1
がＶccになり、センスアンプ回路のデータがプリセット
される。即ち、全ての１ページ分のセンスアンプ回路の
ラッチ回路ＬＴでは、ノードＱがＶccに、ノード／Ｑが
Ｖssにセットされる。

【０２１４】次に、入出力回路Ｉ／Ｏから、書込みデー
タがロードされ、各センスアンプ回路のラッチ回路内に
データがラッチされ、ノードＱ、／Ｑはデータに応じて
Ｖcc、Ｖssの一方に設定される。この際、メモリセルに
書込みを行なうセンスアンプ回路ではノードＱはＶssと
なり、書込みを行なわないセンスアンプ回路ではノード
ＱはＶccとなる。

【０２１５】次に、前回までの分割書込み動作で書き込
まれたメモリセルのデータの逆読出し動作を行なう。ま
ず、ビット線接地用制御信号DCB がＶccとなり、センス
ノードが接地される。しかし、一部のセンスアンプ回路
には、次回の分割書込みのデータが入力されているの
で、プリセットはされない。

【０２１６】次に、逆読出し動作を行なう。即ち、分割
書込みを行なっているワード線ＷＬ_２はベリファイ電位
Ｖref （０．５Ｖ程度）になり、その他のワード線は読
出し電圧Ｖread（４．５Ｖ程度）になる。この際、負荷
トランジスタＭ２の制御信号LOADを１．８Ｖ程度に制御
して負荷電流をメモリセル電流とバランスさせることに
より、読出しを行なっている。

【０２１７】例えば、消去されたメモリセルのセル電流
は最悪でも２μＡ程度であるので、この場合は、負荷ト
ランジスタの電流は１．５μＡ程度になるようにセル電
流に合わせて設定される。従って、書込みが行われたメ
モリセル、即ち、その閾値電圧がベリファイ電位（参照
電位）Ｖref （０．５Ｖ程度）よりも高いメモリセルで
は、セル電流を流さないのでビット線の電位は上昇す
る。

【０２１８】この際、ビット線ＢＬをＶccまで充電する
と、読出し時間が長くなるので、高耐圧ＭＯＳトランジ
スタＭ１の制御信号BLSHF を例えば１．８Ｖにクランプ
させている。これにより、ビット線ＢＬの電位が例えば
０．９Ｖまで上昇すると、トランジスタＭ１がカットオ
フ状態となり、センスノードＮsense がＶccとなる。

【０２１９】次に、センスノードＮsense がＶccになっ
たのを見計らってφlatch2がＶccとなる。通常の読出し
動作とは異なり、φlatch1の代わりにφlatch2がＶccと
なる点が逆読出し動作の特徴である。

【０２２０】この時、センスノードＮsense がＶccの場
合、即ち、その閾値電圧がＶref よりも高いと判断され
たセルが読み出された場合、センスノードＮsense はＶ
ccであるから、ノードＱはＶssに、ノード／ＱはＶccに
なる。この際、一部のセンスアンプ回路には、次回の分
割書込みデータが入力されているが、この逆読出し動作
では、前回までの分割書込みで既に書込みが行われ、そ
の閾値電圧がＶref よりも高いと判断されたセルのセン
スアンプ回路のノードＱはＶssに、ノード／ＱはＶccに
なるだけなので、次回の分割書込みデータは破壊されず
に、一部のセンスアンプ回路内に保存される。なお、逆
読出し動作の際には、ワード線ＷＬ_２の電位をベリファ
イ電圧Ｖref の代わりに通常の読出し電圧Ｖss等にして
も本発明は有効である。

【０２２１】次に、書き込みを指示するセンスアンプ回
路を識別するために、書込みデータラッチ信号φloadが
ＶccもしくはＶcc＋αとなり、ノードＮprogが書込みを
行なうセンスアンプ回路のみＶccもしくはＶcc−Ｖthに
充電される。これにより書込みを指示するセンスアンプ
回路を識別することができる。

【０２２２】次に、このまま書込みを行なうと、分割書
込みの前回までの書込み動作で、書込みが行われたセン
スアンプ回路のノードＱはＶssとなっているので、再度
書込みが行われてしまい、過書込みの問題が生じる。こ
の問題を回避するために、前述したように、センスアン
プ回路をプリセット後、次回の分割書込みのデータをセ
ンスアンプ回路内に入出力回路Ｉ／Ｏから再度、ロード
してもよいが、その代わりに書込みベリファイ読出しを
行なって前回までの書込み動作で書込みを行なうように
指示されたセンスアンプ回路のラッチ回路を反転させて
もよい。

【０２２３】次に、従来のセンスアンプ回路Ｓ／Ａの動
作と同様にラッチ回路ＬＴにラッチされたデータに基づ
いてビット線ＢＬの充電が始まる。書込み動作終了後、
書込みベリファイ読出し動作が開始されるが、まず、前
回までの分割書込み動作で書込みを行なうように指示さ
れたセンスアンプ回路および次回の分割書込みのロード
データで書込みを行なうように指示されたセンスアンプ
回路のリセットを行なう。

【０２２４】即ち、前回まで、または次回の分割書込み
の際に、書込みが指示された、または指示するセンスア
ンプ回路のノードＮprogはＶccもしくはＶcc−Ｖthであ
るので、リセット信号RESET をＶccにすると、書込みを
指示した、または指示するセンスアンプ回路のラッチ回
路ＬＴのノードＱはＶssに、ノード／ＱはＶccになる。

【０２２５】この結果、その前までの分割書込みあるい
は書込みサイクルで書込みが十分行われたと判定され、
ノードＱがＶccに、ノード／ＱがＶssになっているセン
スアンプ回路のラッチ回路ＬＴは反転し、リセットされ
る。

【０２２６】従って、前回までの分割書込みで書込みを
行なうように指示したセンスアンプ回路および次回の分
割書込みの最初のロードデータで書込みを行なうように
指示されたセンスアンプ回路では、毎回の書込みベリフ
ァイ読出し動作でベリファイ電位と閾値電圧との比較に
より、書込み判定が行われる。

【０２２７】図６、図７の変形例を次に説明する。

【０２２８】図６のステップＳ１７で示されるように、
分割書込みデータをセンスアンプ回路にロードする前、
またはロードした後に、前述したような逆読出し動作を
行う代わりに、前回までの分割書込みで書込みを行うよ
うに指示したセンスアンプ回路のデータをリセット信号
RESET をＶccにすることでリセットさせても同様に有効
である。この場合は、逆読出し動作を行う場合に比べ、
誤読出しのおそれがないため、分割書込みの前回までの
書込みで、書込み指示したセンスアンプ回路のノードＱ
を確実、かつ高速にＶssに設定することができる。

【０２２９】即ち、図６のステップＳ１７の逆読出しの
代わりに、前回までの分割書込みにおいてロードされた
書込みデータの通りロードデータによるセンスアンプ回
路のラッチ回路のリセットを行ってもよい。これを図１
２に示す。すなわち、ステップＳ１６の判定で、１ペー
ジ分の全てのセンスアンプ回路Ｓ／Ａのデータが書込み
完了状態になったことが検出された場合、ステップＳ１
７Ａで前回までのロードデータにより書込みを指示され
たセンスアンプ回路をリセットする。この後の処理は図
７と同じである。

【０２３０】図１３は図７の変形例であり、図７のステ
ップＳ２０、Ｓ２１の代わりに、書込みベリファイ読出
し動作を行う（ステップＳ２８）ものである。この場
合、前半部分は図６でもよいし、図１２でもよい。

【０２３１】図１４は図１３の変形例であり、図１３の
ステップＳ２３（センスアンプのリセット）を省略した
ものである。この場合、前半部分はステップＳ１４を省
略した上で、その他は図１２と同様に制御するか、ステ
ップＳ１７でワード線の電圧をベリファイ電圧未満の通
常の読出し電圧として読出しを行えばよい。

【０２３２】即ち、上記したような分割書込みが可能な
本発明に係る半導体記憶装置の書込み制御方法は、前述
したように分割書込みが可能な半導体記憶装置における
ワード線に関して同時に選択されるメモリセルに対する
書込みを複数のバイト単位で分割して書込みを行なう分
割書込みに際して、センスアンプ回路Ｓ／Ａに書込みデ
ータをロードする際に、書込みを指示するセンスアンプ
回路Ｓ／Ａのみを識別し、識別結果を記憶回路に記憶さ
せるステップと、分割書込み時における書込みベリファ
イ読出し動作の前に、記憶回路の記憶内容に基づいて前
回までの分割書込み動作で書込みを行なうように指示し
たセンスアンプ回路Ｓ／Ａおよび次回の分割書込み動作
でロードデータにより書込みが指示されるセンスアンプ
回路Ｓ／Ａに対してはロードデータの通りセンスアンプ
回路Ｓ／Ａのデータをリセットするステップとを具備す
るものである。

【０２３３】次に、本発明を適用したＮＡＮＤ型ＥＥＰ
ＲＯＭにおけるステップアップ書込み動作について図１
５、図１６、図１７を参照しながら説明する。

【０２３４】ステップアップ書込みは、書込み電圧Ｖpg
m を書込み動作／書込みベリファイ読出し動作サイクル
毎に段階的に上げていく手法である。この手法は、書込
み電圧を固定する方法と異なり、カップリング比が大き
く書き込まれ易いメモリセルは低い電圧で書込みを行
い、カップリング比が小さく書き込まれにくいメモリセ
ルは高い電圧で書込みを行なうものである。この結果、
書込み時間が短縮化され、また、書込み時にメモリセル
に加わる電界も書込み電圧を固定する方法と比較して低
く抑えられる。

【０２３５】最初に、チップ外部から書込みを指示する
コマンドが入力されると、書込みが開始される。書込み
データのセンスアンプ回路へのロード（図１６のステッ
プＳ３１）後、書込みを指示するセンスアンプ回路を識
別するために、書込みデータラッチ信号φloadがＶccも
しくはＶcc＋αとなり、ノードＮprogが書込みを指示す
るセンスアンプ回路のみＶccもしくはＶcc−Ｖthに充電
される。これにより書込みを指示するセンスアンプ回路
を識別する（ステップＳ３２）。ここまでは、前述の図
４、図５で示した動作と同じである。

【０２３６】次に、従来のセンスアンプ回路Ｓ／Ａの動
作と同様にラッチ回路ＬＴにラッチされたデータに基づ
き、書込み動作／書込みベリファイ読出し動作のサイク
ルが繰り返されながら、書込み電圧が段階的に高くなる
（ステップＳ３３〜Ｓ３５）。

【０２３７】即ち、書込み電圧Ｖpgm は、最初は例えば
１５Ｖから始まり、サイクルを繰り返す毎に０．５Ｖず
つ高くしていく。そして、例えば、１７．５Ｖで書き込
んだ後のベリファイ読出し動作で、第１書込みベリファ
イ（第１回目の書込み）がパスとなる（ステップＳ３
６）。

【０２３８】次に、ロードデータで書込みを行なうよう
に指示されたセンスアンプ回路のリセットを行なう（ス
テップＳ３７）。即ち、書込みを指示するセンスアンプ
回路のノードＮprogはＶccもしくはＶcc−Ｖthであるの
で、リセット信号RESET をＶccにすると、書込みを指示
するセンスアンプ回路のラッチ回路ＬＴのノードＱはＶ
ss、ノード／ＱはＶccになる。

【０２３９】この結果、その前の書込みサイクルで書込
みが十分行われたと判定され、ノードＱがＶccに、ノー
ド／ＱがＶssになっているセンスアンプ回路のラッチ回
路ＬＴは反転し、リセットされる。従って、最初のロー
ドデータで書込みを行なうように指示されたセンスアン
プ回路では、この第１書込みベリファイパス後の書込み
ベリファイで再度ベリファイ電位と閾値電圧との比較に
より、書込み判定が行われる（ステップＳ３９、Ｓ４
０）。

【０２４０】書込み再判定の結果、書込みが不十分と判
定されたメモリセルは、さらに書込みが行われる（ステ
ップＳ３８）。この時、書込み電圧Ｖpgm は再び低い電
圧、例えば１５Ｖから始める。これは、過書込みを避け
るためである。

【０２４１】即ち、低い書込み電圧、例えば１５Ｖで一
旦書込みベリファイがパスしたメモリセルが、書込み再
判定の結果、書込みが不十分と判定され、さらに書込み
が行われる際に、書込み電圧を高く、例えば、１７．５
Ｖにすると、このカップリング比の大きなメモリセルに
対しては、書込み電圧が高すぎ、過書込みとなってしま
うおそれがあるからである。

【０２４２】そして、例えば書込み電圧１５．５Ｖで書
き込んだ後のベリファイ読出し動作において、第２書込
みベリファイ（第２回目の書込み）がパスとなった時点
（ステップＳ４１）で書込み動作が終了する。

【０２４３】また、図１８に示すように、書込み時間の
短縮化のために、第１書込みパス後の追加書込みの開始
電圧を、最初の書込み開始電圧よりも１ステップまたは
２ステップ高い電圧にしてもよい。

【０２４４】即ち、最初の書込み開始電圧が例えば１５
Ｖの時、追加書込みの開始電圧はそれよりも２ステップ
分高い１６Ｖにする。これは、最初の書込み動作でメモ
リセルの浮遊ゲートには電子が注入されているので、そ
れよりも１Ｖ程度高い電圧で追加書込みしても過書込み
とはならないためである。

【０２４５】なお、図１６、図１７のフローチャートは
ステップアップ書込みに限定されず、書込み電圧を一定
として書込み時間を等倍（書込みパルスの時間を２倍、
４倍、８倍、…）にしていく書込み時間等倍方式でも有
効である。

【０２４６】本発明のコア回路は図２に限定されず、図
１９に示すように、書込みデータ記憶ノードＮprogに記
憶データ保持用のキャパシタＣ１を付加した記憶回路２
０ａ、図２０に示すように、書込みデータ記憶ノードＮ
progに記憶データラッチ用のフリップフロップ回路Ｆ／
Ｆを付加した記憶回路２０ｂも適用可能である。

【０２４７】また、図２に示した記憶回路２０、リセッ
ト回路２１のＮＭＯＳトランジスタＭ８、Ｍ９、Ｍ１０
に代えて、図２１に示す記憶回路２０ｃ、リセット回路
２１ｃのように、ＮＭＯＳトランジスタＭ１１とＰＭＯ
ＳトランジスタＭ１２、Ｍ１３を用いて構成し、リセッ
ト信号RESET の反転信号／RESET をＰＭＯＳトランジス
タＭ１３のゲートに印加するように変更した場合にも本
発明は適用可能である。

【０２４８】このような構成の記憶回路２０ｃ、リセッ
ト回路２１ｃを用いる場合には、最初のロードデータで
書込みを行なうように指示されたセンスアンプ回路で
は、毎回の書込みベリファイ読出しの前にはノード／Ｑ
の電位をＶccにリセットするように動作する。

【０２４９】上述したように本発明の第１実施形態によ
れば、ロードデータにより書込みを行なうことが指示さ
れたセンスアンプ回路では、書込みベリファイ読出しの
前にセンスアンプ回路のデータがリセットされるので、
一旦書込みパスしたメモリセルでも、その後の書込みベ
リファイ読出し動作で書込み不十分と判定されたメモリ
セルは追加書込みが行われるので、書込みデータの信頼
性の向上を図ることができる。

【０２５０】また、ページの分割書込みを行なう際に
は、既に書込みが行われたメモリセルに関しても、その
後の書込みベリファイ読出し動作で書込み不十分と判定
されたメモリセルに対しては追加書込みすることによ
り、信頼性の向上を図ることができる。

【０２５１】次に本発明の他の実施形態を説明する。以
下の実施形態で第１実施形態と対応する部分は同一参照
数字を付して詳細な説明は省略する。

【０２５２】（第２実施形態）図２２は、この発明の第
２実施形態による、ページ書込み／読出し機能、分割書
込み機能を有する一括消去可能なＮＡＮＤ型ＥＥＰＲＯ
Ｍの全体構成を示す。図２２は図１に示す第１実施形態
のＮＡＮＤ型ＥＥＰＲＯＭと比べてビット線制御回路１
０２が異なるだけで、他は同一である。すなわち、第２
実施形態のＥＥＰＲＯＭは、ＮＡＮＤ型セルユニットを
構成する複数のメモリセルがマトリクス状に配設され、
縦方向にデータ線として複数本のビット線ＢＬ、横方向
に複数本のワード線ＷＬが配列されたメモリセルアレイ
１１と、外部から入力されたアドレスに基いてメモリセ
ルアレイ１１のワード線を選択駆動するロウデコーダ１
２と、メモリセルアレイ１１のビット線ＢＬに接続され
るビット線制御回路１０２と、このビット線制御回路１
０２に接続されているカラムゲート１５と、外部から入
力されたアドレスに基づきカラムゲート１５を制御し、
対応するビット線およびセンスアンプ回路を選択するカ
ラムデコーダ１４と、カラムゲート１５に接続されるデ
ータ入出力（Ｉ／Ｏ）バッファ１８と、書込み動作や消
去動作に必要な高電圧を供給するための昇圧回路１６
と、メモリセルアレイ１１へのデータ書込み、消去及び
読出しの制御信号を生成してチップ内部を制御するとと
もに外部とのインターフェースをとるための制御回路１
７とを有する。

【０２５３】ロウデコーダ１２は、データの書込み時、
消去時およびデータの読出し時にそれぞれアドレス信号
に基づいて複数のワード線ＷＬを選択駆動するものであ
り、そのワード線ドライバには、所要の電圧が供給され
る。ビット線制御回路１０２は、読出し時にビット線デ
ータをセンスする機能、書込み時に外部からロードされ
るデータを保持するデータラッチ機能、書込み及び消去
の際にビット線ＢＬに対して所要の電圧をそれぞれ選択
的に供給する機能を有する。

【０２５４】制御回路１７には、ＮＡＮＤ型セルユニッ
トに対する消去／消去ベリファイ、書込み／書込みベリ
ファイ、及び読出し動作を制御するためのシーケンス制
御手段（例えばプログラマブルロジックアレイ）が含ま
れている。

【０２５５】図２３は、メモリセルアレイ１１の構成を
示す。図では、４個のメモリセルＭが直列接続されて一
つのＮＡＮＤ型セルユニットを構成した例を示している
が、一般に８個，１６個或いは３２個のメモリセルによ
りＮＡＮＤ型セルユニットが構成される。メモリセルＭ
は、浮遊ゲートと制御ゲートが積層された周知のＦＥＴ
ＭＯＳ構造のものである。ワード線方向に配列された複
数のＮＡＮＤ型セルユニットはまとめて１ブロックを構
成し、各ブロック内の一本のワード線に沿うメモリセル
列が１ページを構成している。消去動作では１ブロック
が消去単位となり、書込み及び読出し動作では、１ペー
ジが単位となる。なお、図１に示した第１実施形態のメ
モリセルアレイも図２３と同じ構成であってもよい。

【０２５６】図２４は、図２２におけるビット線制御回
路１０２のうち、１本のビット線ＢＬｉに接続されるセ
ンスアンプ回路１０６の構成を示している。センスアン
プ回路１０６は、入出力が交差接続された二つのＣＭＯ
ＳインバータＩＶ１，ＩＶ２により構成されるラッチ回
路ＬＴを主体とする。ラッチ回路ＬＴの第２の記憶ノー
ドＱは、カラム選択ＮＭＯＳトランジスタＭ３１を介し
てＩ／Ｏ線に接続されると同時に、センスアンプ回路リ
セット用及びトランスファーゲート用ＮＭＯＳトランジ
スタＭ２４及びビット線電位クランプ用ＮＭＯＳトラン
ジスタＭ２１を介してビット線ＢＬｉに接続される。Ｎ
ＭＯＳトランジスタＭ２１，Ｍ２４の接続ノードがセン
スノードＮsense となる。センスノードＮsense には、
プリチャージ制御信号LOADに基づいて所定期間にこれを
充電するための定電流源用ＰＭＯＳトランジスタＭ２２
と、センスノードＮsense の電荷を放電するためのディ
スチャージ制御信号DCB により制御されるＮＭＯＳトラ
ンジスタＭ２３が接続されている。ラッチ回路ＬＴの第
１、第２の記憶ノード／Ｑ，Ｑにはそれぞれ、制御信号
φlatch1，φlatch2により制御されてそれぞれのノード
をセンス用ＭＯＳトランジスタＭ２７に接続するため
の、読出し（逆読出し）時にオン駆動されるタイミング
制御用ＮＭＯＳトランジスタＭ２５，Ｍ２６が設けられ
ている。

【０２５７】ラッチ回路ＬＴの書込みデータがロードさ
れる第２の記憶ノードＱには、そのロードされたデータ
を記憶するためのデータ記憶回路１２０が設けられてい
る。データ記憶回路１２０は、メモリＭＯＳトランジス
タとしてのＮＭＯＳトランジスタＭ３０と、このＮＭＯ
ＳトランジスタＭ３０のゲートとラッチ回路ＬＴの第２
の記憶ノードＱの間に介挿されて、制御信号φloadによ
り制御される書込み用ＮＭＯＳトランジスタＭ２８とか
ら構成されている。これは、メモリトランジスタＭ３０
のゲートを記憶ノードＮerase としたダイナミックメモ
リである。

【０２５８】ＮＭＯＳトランジスタＭ３０のドレイン
は、誤書込みチェック用信号φchにより制御されるチェ
ック用ＮＭＯＳトランジスタＭ２９を介してラッチ回路
ＬＴの第２の記憶ノードＱに接続されている。ＮＭＯＳ
トランジスタＭ３０のソースは、ラッチ回路ＬＴのタイ
ミング制御用ＮＭＯＳトランジスタＭ２５，Ｍ２６の共
通ソースを介し、更にセンスノードＮsense の電位によ
り制御されるセンス用ＮＭＯＳトランジスタＭ２７を介
して接地されている。センス用ＮＭＯＳトランジスタＭ
２７は、ＮＭＯＳトランジスタＭ２５，Ｍ２６と共にラ
ッチ回路ＬＴのプリセット用、保持データの強制反転
用、及び逆読出し動作ラッチ用としても用いられるが、
これらのＮＭＯＳトランジスタＭ２９，Ｍ２７の部分
は、データ記憶回路１２０の記憶ノードＮerase の電位
と、センスノードＮsense の電位のＡＮＤ論理により、
誤書込みがあった場合にのみラッチ回路ＬＴの第２の記
憶ノードＱを強制接地して、データ反転させる働きをす
る。即ちこれらのＮＭＯＳトランジスタＭ２９，Ｍ２７
の部分は、誤書込みを知らせる誤書込み検知回路１２３
を構成している。

【０２５９】図２５は、この実施形態によるＮＡＮＤ型
ＥＥＰＲＯＭの書込み動作及び書込みベリファイ読出し
動作の概略的なシーケンス制御を示すフローチャートで
ある。このシーケンス制御は、図２２の制御回路１７に
より行われる。このフローチャートに従って簡単に書込
み及び書込みベリファイ読出し動作を説明すると、次の
ようになる。

【０２６０】ステップＳ７３で、書込み動作を開始し、
１ページ分の書込みデータをビット線制御回路１０２に
ロードする。

【０２６１】ステップＳ７４で、消去状態を保つことを
指示するセンスアンプ回路１０６を識別し、識別結果を
データ記憶回路１２０に記憶させる。具体的には、ラッ
チ回路ＬＴに保持されている書込みデータをデータ記憶
回路１２０に保持すればよい。

【０２６２】ステップＳ７５で、ラッチ回路ＬＴにロー
ドされた書込みデータに従ってデータの書込み動作を行
う。

【０２６３】ステップＳ７６で、書込み動作後の書込み
ベリファイ読出し動作を行う。

【０２６４】ステップＳ７７で、１ページ分の全てのデ
ータが書込み完了したか否かを判定し、書込み完了の場
合には書込み動作を終了し、未完了の場合にはステップ
７３に戻る。

【０２６５】書込み動作終了後、ステップＳ７８で、誤
書込みがあったか否かを判定する。具体的には、書込み
動作終了後の通常読み出し、またはベリファイ読出しに
よるセンスノードのデータと、データ記憶回路１２０に
保持されたデータとのＡＮＤ論理により、誤書込みがあ
ったか否かを判定する。

【０２６６】センスアンプ回路１０６のデータの強制反
転により誤書込みがあったことが検出されると、ステッ
プＳ７９で、誤書込み検出フラグを立てる。

【０２６７】次に、図２４に示すセンスアンプ回路１０
６の動作を中心に、図２６のタイミングチャートを参照
しながら、書込み動作および書込みベリファイ読出し動
作を詳細に説明する。チップ外部から書込みを指示する
コマンドが入力されると、書込みが開始される。まず、
センスノードＮsense をリセットするために、制御信号
DCB がＶccとなり、ＭＯＳトランジスタＭ２３がオンし
てセンスノードＮsense が接地される（ｔ１）。このと
き同時に制御信号BLSHF がＶccになり、ＭＯＳトランジ
スタＭ２１がオンしてビット線ＢＬｉも接地される。

【０２６８】その後、書込みデータのセンスアンプ回路
１０６へのロードの前に、データラッチ制御信号φlatc
h1がＶcc、プリチャージ制御信号LOADがＶssになり、Ｍ
ＯＳトランジスタＭ２５，Ｍ２７がオンして、ラッチ回
路ＬＴの第１の記憶ノード／Ｑが強制接地されてデータ
がプリセットされる（ｔ２）。即ち、１ページ分の全て
のセンスアンプ回路で、ラッチ回路ＬＴの第２の記憶ノ
ードＱがＶcc、第１の記憶ノード／ＱがＶssになる。

【０２６９】次に、Ｉ／Ｏ線から書込みデータがロード
され、各センスアンプ回路１０６のラッチ回路ＬＴにデ
ータがラッチされ、ノードＱ、／Ｑはロードデータに応
じて“Ｈ”、“Ｌ”に設定される（ｔ３）。具体的に
は、メモリセルに書込みを行うセンスアンプ回路１０６
では第２の記憶ノードＱに“Ｌ”（＝Ｖss）が与えら
れ、書込み禁止のメモリセルに対応するセンスアンプ回
路１０６では第２の記憶ノードＱに“Ｈ”（＝Ｖcc）が
与えられる。

【０２７０】このデータロードに先だって、データ記憶
回路１２０の書込み制御信号φloadがＶcc（又はＶcc＋
Ｖth、Ｖthは書込み用ＭＯＳトランジスタＭ２８のしき
い値電圧）となって、第２の記憶ノードＱにＶcc又はＶ
ssがラッチされると、その電位が書込み用ＭＯＳトラン
ジスタＭ２８を介して記憶ノードＮerase に転送され
て、“Ｈ”（＝Ｖcc−Ｖth（又はＶcc）又は“Ｌ”（＝
Ｖss）の電位がダイナミックに保持される。これが消去
状態を保つべきセンスアンプ回路１０６の識別データと
なる。

【０２７１】次に、従来の書込み動作と同様に、制御信
号BLSHF ，SBL が“Ｈ”になってラッチ回路ＬＴにラッ
チされたデータに基づき、ビット線ＢＬｉの充電が始ま
る（ｔ４）。即ち、書込みを行うビット線はＶss状態を
保ち、書込み禁止のビット線はＶccに充電される。ワー
ド線が選択され、選択ワード線は書込み電圧Ｖpgm （２
０Ｖ程度）に上がり、その他の非選択ワード線は、中間
電圧Ｖｍ（＝Ｖpass：１０Ｖ程度）になる。この動作に
よって選択ワード線に沿った１ページ分のメモリセルへ
の書込み動作が行われる。

【０２７２】書込み動作終了後、書込みベリファイ読出
し動作が開始される。

【０２７３】書込みベリファイ読出し動作は従来のセン
スアンプ回路と同様である。まず、制御信号DCB をＶcc
にすることで、ＭＯＳトランジスタＭ２３がオンしてセ
ンスノードＮsense が強制的に接地される（ｔ５）。続
いて、選択ワード線にはベリファイ電圧（参照電圧）Ｖ
ref （０．５Ｖ程度）、非選択ワード線及び制御ゲート
線ＳＳＬ，ＧＳＬには読出し電圧Ｖread（４．５Ｖ程
度）を与えて、ベリファイ読出し動作が行われる（ｔ
６）。このとき、昇圧電位Ｖcc＋αに設定されていた制
御信号BLSHF をＶcc−αにクランプし、またプリチャー
ジ制御信号LOADを１．８Ｖ程度にクランプし、ＭＯＳト
ランジスタＭ２１を流れるメモリセル電流と、センスノ
ードＮsense を充電するＭＯＳトランジスタＭ２２の電
流をバランスさせることにより読出しを行っている。例
えば、消去状態のメモリセルのセル電流は最悪でも２μ
Ａ程度として、ＭＯＳトランジスタＭ２２の電流は１．
５μＡ程度になるように、セル電流に合わせて設定され
る。ここで、書き込むべきメモリセルにしきい値電圧Ｖ
ref 以上の十分な書込みが行われて、書込みを行うビッ
ト線の電位が例えば、０．９Ｖまで上昇すると、ＭＯＳ
トランジスタＭ２１がカットオフ状態となり、センスノ
ードＮsense がＶccとなる。

【０２７４】次に、こうしてセンスノードＮsense が
“Ｈ”（＝Ｖcc）になったのを見計らって、ラッチ制御
信号φlatch1がＶccになり、ＭＯＳトランジスタＭ２５
がオンする（ｔ７）。この時、センスノードＮsense が
Ｖccの場合（即ち、しきい値電圧がベリファイ電位Ｖre
f よりも高いメモリセルにつながるセンスアンプ回路１
０６の場合）、ＭＯＳトランジスタＭ２７がオンして、
第１の記憶ノード／ＱはＶss、第２の記憶ノードＱはＶ
ccになる。従って、第２の記憶ノードＱにＶssがロード
されてメモリセルに対し書込みを行うべきセンスアンプ
回路１０６で正常に書込みがなされると、ラッチデータ
が反転される。一方、メモリセルへの書込みが不十分な
場合には、ベリファイ読出しでセンスノードＮsense が
“Ｌ”（＝Ｖss）のままであるので、ラッチ回路ＬＴの
データ反転は起こらず、第２の記憶ノードＱはＶssを保
つ。また、書込み禁止のメモリセルにつながるセンスア
ンプ回路１０６では、第２の記憶ノードＱはＶccで、も
ともと第１の記憶ノード／ＱがＶssであるのでデータ反
転はない。

【０２７５】書込み不十分なメモリセルがある間、言い
換えればラッチ回路ＬＴのデータ反転が生じないセンス
アンプ回路１０６がある間、同様の書込み動作とベリフ
ァイ読出しが繰り返され、１ページ分の全てのセンスア
ンプ回路１０６において第２の記憶ノードＱの電位がＶ
ccになったことを判定して、書込み動作が終了となる。

【０２７６】書込み動作が終了した後、チェック用信号
φchをＶccにすることにより、誤書込みの検知が行われ
る（ｔ８）。データ記憶回路１２０の記憶ノードＮeras
e は前述のように、書込みを行うセンスアンプ回路１０
６ではＶss（従ってメモリトランジスタＭ３０がオ
フ）、書込み禁止のセンスアンプ回路１０６ではＶcc
（又はＶcc−Ｖth）（従ってメモリトランジスタＭ３０
がオン）とされている。誤書込みがなされたセンスアン
プ回路１０６では、センスノードＮsense はベリファイ
読出し動作でＶccとなり、これによりＮＭＯＳトランジ
スタＭ２７がオンであるから、チェック用信号φchによ
りＮＭＯＳトランジスタＭ２９がオンになると、ラッチ
回路ＬＴの第２の記憶ノードＱは、ＭＯＳトランジスタ
Ｍ２９，Ｍ３０及びＭ２７を介して強制接地され、デー
タ反転する。

【０２７７】これに対して、正しく書込みがなされたセ
ンスアンプ回路１０６では、メモリトランジスタＭ３０
がオフであるため、ラッチ回路ＬＴのデータ反転はな
い。また、書込み禁止が指示され、指示通り書込みがな
されなかったセンスアンプ回路１０６では、センスノー
ドＮsense がＶssであって、ＮＭＯＳトランジスタＭ２
７がオフであるから、やはりラッチ回路ＬＴのデータ反
転はない。なお、ここで、ベリファイ読出しによりセン
スノードＮsense へデータを読み出す代わりに、ワード
線にＶref 未満の電圧（例えばＶss）を与える通常の読
出し動作により、センスノードＮsense へデータを読み
出してもよい。

【０２７８】以上のように、書込み動作終了後にチェッ
ク用信号φchをＶccにすると、書込み動作終了により全
てのセンスアンプ回路１０６で“Ｈ”（＝Ｖcc）となっ
ている第２の記憶ノードＱの電位が、誤書込みがあった
センスアンプ回路１０６についてのみ、同時にオンにな
るＭＯＳトランジスタＭ２９，Ｍ３０，Ｍ２７を介して
放電され、データが反転する。これが１ページ分の書込
みにおける誤書込み検知信号となる。

【０２７９】誤書込みの判定は、ＥＥＰＲＯＭチップ内
部に、１ページ分のセンスアンプ回路１０６のデータを
カラムゲート１５によりカラムスキャンして読出して、
パス又はフェイルのフラグを立てる判定回路を設けるこ
とにより行うことができる。より簡単には例えば、図２
７に示すように、１ページ分のセンスアンプ回路の第１
のノードＱ0 〜Ｑ2047を入力とするＮＡＮＤゲートＧを
チップ内に設けて、第1 のノードＱ0 〜Ｑ2047の一致検
出を行えば、誤書込みがあった場合にのみ“Ｈ”となる
誤書込み判定信号を出すことができる。この誤書込み判
定の結果をチップ外部に出力することにより、ユーザー
は誤書込みがあったことを知ることができる。また、こ
のように１ページ分のセンスアンプ回路における各記憶
ノードのレベルの論理を取る論理ゲートは、ＥＥＰＲＯ
Ｍの書込み動作において、１ページ分の全てのデータが
書込み完了したか否かを判定する際、例えば図２５に示
されるステップＳ７７の判定回路としても好適に用いら
れる。

【０２８０】この実施形態によるＥＥＰＲＯＭのデータ
読出し動作及び消去動作は、従来のものと変わらない。
即ち、データ読出し動作は、選択ワード線に０Ｖを与え
る他、図２６で説明した書込み動作後のベリファイ読出
しと基本的に同じである。読出しもページ単位で行われ
る。データ消去は、ブロック単位で全ワード線を０Ｖと
し、バルク（基板及びウェル）に消去電圧を与えて、ブ
ロック内の全メモリセルの浮遊ゲートの電子を放出させ
ることにより行われる。消去ベリファイ読出しの動作
は、選択ワード線に対する参照電圧が異なる他、書込み
ベリファイ読出しの動作と同様である。

【０２８１】図２８は、図２４に示した第２実施形態の
第１の変形例によるＮＡＮＤ型ＥＥＰＲＯＭのセンスア
ンプ回路構成である。第２実施形態では、メモリトラン
ジスタとしてＮＭＯＳトランジスタＭ３０を用いたのに
対して、この変形例ではＰＭＯＳトランジスタＭ４０を
メモリトランジスタとして用いている。これに伴って記
憶ノードＮerase には、図２４とは逆に、ラッチ回路Ｌ
Ｔの第１の記憶ノード／Ｑのデータを記憶するように、
書込み用ＮＭＯＳトランジスタＭ２８のドレインを第１
の記憶ノード／Ｑに接続している。それ以外は図２４の
実施形態と同様である。

【０２８２】即ち、図２４の実施形態では、ラッチ回路
ＬＴの第２の記憶ノードＱにＶccがロードされたとき、
データ記憶回路１２０の記憶ノードＮerase にはＶccが
書き込まれてＮＭＯＳのメモリトランジスタＭ３０がオ
ン状態で書込みデータ保持を行うのに対して、この変形
例ではラッチ回路ＬＴの第２の記憶ノードＱにＶccがロ
ードされたとき、データ記憶回路１２０の記憶ノードＮ
erase には第１の記憶ノード／ＱのＶssが書き込まれ
て、同様にＰＭＯＳのメモリトランジスタＭ４０がオン
状態で書込みデータ保持が行われる。従って第２実施形
態と同様の論理で誤書込み検知を行うことができる。

【０２８３】図２９は、図２８の変形例をさらに変形し
た、第２実施形態の第２の変形例である。この変形例で
は、データ記憶回路１２０に、書込み動作と書込みベリ
ファイ読出し動作を繰り返す場合に、既に書込みが行わ
れたメモリセルに対して各書込み動作毎に初期データに
よる追加書込みの動作を行わせ得る機能を付加してい
る。前述のように、書込み動作でセンスアンプ回路にロ
ードされるデータは、書込みを行うセンスアンプ回路で
は第２の記憶ノードＱにＶssが与えられ、書込みベリフ
ァイ読出し動作で“０”書込みが確認されると、第２の
記憶ノードＱの電位はＶccに反転する。しかし、第１の
実施形態で詳述したように、実際のＥＥＰＲＯＭでは、
１ページ毎の書込み動作及びベリファイ読出し動作を繰
り返し行ったときに、書込み初期には、しきい値が十分
に高い“０”状態でなくても、書込み完了と判定される
ことがある。従って、データ記憶回路１２０に保持され
たロードデータにより、毎回の書込みベリファイ読出し
前に書き込むべきセンスアンプ回路のデータを初期化し
て、最初のロードデータで追加書込みを行うことが好ま
しい場合がある。

【０２８４】そこで、この変形例では、データ記憶回路
１２０に、ＰＭＯＳトランジスタＭ４０と記憶ノードＮ
erase を共有するもう一つのメモリトランジスタとして
のＮＭＯＳトランジスタＭ４２が設けられている。ＮＭ
ＯＳトランジスタＭ４２は、ゲートが記憶ノードＮeras
e に接続され、ドレインがラッチ回路ＬＴの第２の記憶
ノードＱに接続され、ソースは、リセット用のＮＭＯＳ
トランジスタＭ４４を介して接地されている。

【０２８５】データ記憶回路１２０のメモリトランジス
タであるＰＭＯＳトランジスタＭ４０を用いて、誤書込
み検知を行う動作は、先の実施形態と同様である。この
実施形態の場合、例えばデータ書込み動作と書込みベリ
ファイ読出し動作を行う度に、その間にリセット信号Ｒ
ＥＳＥＴを“Ｈ”にして、リセット用ＮＭＯＳトランジ
スタＭ４４をオンする。データロードによりラッチ回路
ＬＴの第２の記憶ノードＱにＶssが与えられたセンスア
ンプ回路では、記憶ノードＮerase はＶccで、ＮＭＯＳ
トランジスタＭ４２がオンの状態を記憶している。従っ
て、書込みベリファイ読出しにより、第２の記憶ノード
Ｑが一旦Ｖccに反転されていても、リセット信号ＲＥＳ
ＥＴを“Ｈ”にすると、同時にオンであるＮＭＯＳトラ
ンジスタＭ４２及びＭ４４を介して第２の記憶ノードＱ
は強制的にＶssになる。即ち、センスアンプ回路は最初
のデータロード状態に初期化される。これにより、次の
書込みベリファイ読出し動作において、書込みが不十分
であることが判定されると、ラッチ回路ＬＴのデータ反
転が起こらず、引き続く書込み動作において追加の書込
みが行われる。その他、第１実施形態における変形例の
場合と同様の制御によっても、一旦書込みパスしたメモ
リセルに追加の書込みを行わせることが可能である。

【０２８６】図３０は、図２８の変形例をさらに変形し
た、第２実施形態の第３の変形例である。この変形例
は、ＰＭＯＳトランジスタＭ４０をＮＭＯＳトランジス
タＭ２６とＭ２７との間に接続し、制御信号φlatch2が
誤書込みチェック用信号φchを兼ねる点が図２８と異な
る。すなわち、図２８中のＮＭＯＳトランジスタＭ２９
が不要となり、トランジスタが１個減ることがこの変形
例の利点である。なお、この変形例で逆読出しを行う場
合は、逆読出し動作の前にセンスアンプ回路１０６のラ
ッチ回路ＬＴにおいて、ノードＱがＶcc、ノード／Ｑが
Ｖssとなっていることを利用し、予め制御信号φloadを
Ｖcc（またはＶcc＋Ｖth）とすることで、データ記憶回
路２０の記憶ノードＮerase にラッチ回路ＬＴの第１の
記憶ノード／Ｑの電位Ｖssを保持させ、メモリトランジ
スタＭ４０をオン状態に制御すればよい。

【０２８７】図３１は、図３０において、Ｍ４０をＮＭ
ＯＳトランジスタで構成した場合の変形例を示す。

【０２８８】次に、図２５の変形例を説明する。即ち、
図２５に示される制御の流れでは、誤書込みがあったこ
とが検出されると、誤書込みフラグを立てる（ステップ
Ｓ７９）だけであるが、図３２に示すように、フラグを
出力した後、ステップＳ８０に示すようにページ消去し
て、ステップＳ７３に戻り、再度、データロードし、書
込み動作を再実行することも好ましい。

【０２８９】（第３実施形態）第２実施形態では、書込
み動作終了後のベリファイ読出しによるセンスノードの
レベルと、データ記憶回路１２０に保持されたレベルと
の論理により、誤書込みがあったか否かを判定している
が、別の回路構成を用い同様の原理により誤書込みがあ
ったことを検出する実施形態を次に説明する。本実施形
態は、図２等に示す記憶回路２０を有する第１実施形態
と同じ構成である。

【０２９０】図３３は本実施形態の書込み動作および書
込みベリファイ読出し動作に関するシーケンス制御手段
による制御の基本的な流れを示すフローチャートであ
る。図３４は図３３の一部分（ステップＳ８７〜Ｓ８
９）の信号波形を示すタイミングチャートである。

【０２９１】ステップＳ８１で、書込みを開始するため
に書込みデータをセンスアンプ回路Ｓ／Ａのラッチ回路
ＬＴにロードする。

【０２９２】ステップＳ８２で、書込みを指示するセン
スアンプ回路Ｓ／Ａを識別し、識別したセンスアンプ回
路Ｓ／Ａに対応する記憶回路２０に識別結果を記憶させ
る。

【０２９３】ステップＳ８３で、書込み動作を行う。

【０２９４】ステップＳ８４で、書込みが指示されてい
たセンスアンプ回路Ｓ／Ａを記憶回路２０の記憶内容に
基づいてラッチ回路ＬＴにロードされた書込みデータの
通り、リセットする。ただし、このリセットステップＳ
８４は省略可能である。

【０２９５】ステップＳ８５で、書込み動作後の書込み
ベリファイ読出し動作を行う。

【０２９６】ステップＳ８６で、１ページ分の全てのセ
ンスアンプ回路Ｓ／Ａのデータが書込み完了状態になっ
たか否かを判定し、未完了の場合にはステップＳ８３に
戻り、書込み動作を繰返し、全て完了の場合にはステッ
プＳ８７で、制御信号SBL 、DBL を“Ｈ”レベルとし
て、センスアンプ回路のノードＱを“Ｌ”、ノード／Ｑ
を“Ｈ”レベルにリセットする。ステップＳ８８で、選
択ゲート線SSL 、GSL を“Ｈ”レベル、非選択ワード線
を“Ｈ”レベル、制御信号LOADを“Ｌ”レベルとして読
出し動作を行う。これにより、センスノードＮsense
は、書込みセル、及び誤書込みセルでは“Ｈ”レベルに
上昇し、非書込みセルでは“Ｌ”レベルを保つ。センス
ノードが“Ｈ”レベルになったのを見計らって制御信号
φlatch1が“Ｈ”レベルとされ、書込みセル及び誤書込
みセルではセンスアンプ回路のラッチ回路が反転し、そ
の結果、センスアンプ回路の記憶ノードＱは書込みセ
ル、及び誤書込みセルでは“Ｈ”レベル、非書込みセル
では“Ｌ”レベルになる。

【０２９７】ステップＳ８９で書込みが指示されたセン
スアンプをロードデータの通りリセットする。すなわ
ち、制御信号RESET を“Ｈ”レベルにすると、書込みが
指示されたセンスアンプ回路では第２の記憶ノードＱが
“Ｌ”レベルに反転する。一方、誤書込みのセルに対応
するセンスアンプ回路の第２の記憶ノードＱは“Ｈ”レ
ベルのままであり、これに対し、正しく書き込みが行わ
れたセル、及び書込みが禁止されて消去状態を保持した
セルに対応するセンスアンプ回路の第２の記憶ノードＱ
は“Ｌ”レベルとなる。これを利用して、ステップＳ９
０で誤書込みの有無を判断する。誤書込み検出の原理は
次のようである。

【０２９８】ある３つのメモリセルへの書込みデータが
“０”、“１”、“１”の場合（後の２つが書込み禁止
が指示されたセル）、実際に書き込まれたデータが
“０”、“１”、“０”であったとすると、この３番目
のメモリセル（誤書込みセル）を検出するのが、本実施
形態の目的である。これらのメモリのデータをステップ
Ｓ８８で読み出すと、読出しデータは書込みデータと反
転するので、図２のラッチ回路ＬＴの第２の記憶ノード
Ｑのレベルはそれぞれ“１”、“０”、“１”となる。
ここで、書込みが指示されているセンスアンプ回路では
書込みデータ記憶ノードＮprogが“Ｈ”レベルであるの
で、ステップＳ８９でRESET 信号を“Ｈ”レベル（Ｖc
c）としてリセット用のＮＭＯＳトランジスタＭ１０を
導通させると、誤書込みのセルから読み出されたラッチ
回路ＬＴのデータはそのままであるが、“０”が正しく
書込まれたセルからラッチ回路ＬＴに読み出されたデー
タ“１”は反転して“０”となる。この結果、これら３
つのセルと対応するラッチ回路ＬＴのデータは書込みデ
ータを読み出したときのセンスノードのレベルと書込み
データ記憶ノードＮprogのレベルとの論理を反映してそ
れぞれ“０”、“０”、“１”となり、ここでラッチ回
路ＬＴに保持された“１”データを検出することによ
り、誤書込みを検出できる。すなわち、ステップＳ９０
では、１ページ分のセンスアンプ回路における第２の記
憶ノードＱのデータが全て“０”（Ｖss）であるか否か
により誤書込みの有無を検出できる。

【０２９９】誤書込みがあったことが検出されると、ス
テップＳ９１で、誤書込み検出フラグを立てる。あるい
は、図３２と同様に、フラグを出力した後、ページ消去
して、再度、データロードして、書込み動作を再実行し
てもよい。

【０３００】本発明は上述した実施形態に限定されず、
種々変形して実施可能である。例えば、各実施形態は単
独で説明したが、複数の実施形態を適宜組み合わせても
よい。

【０３０１】さらに、前記各実施形態では、ＮＡＮＤ型
ＥＥＰＲＯＭを例にとり説明してきたが、本発明はこれ
に限られるものではなく、メモリセルユニットとして、
電気的書き換え可能な不揮発性メモリセルを複数個直列
接続してなるＮＡＮＤ型メモリセルユニット、または不
揮発性メモリセルを複数個並列接続してなるＡＮＤ型セ
ルもしくはＤＩＮＯＲ型セルユニットで構成することが
できる。

【０３０２】また、ビット毎ベリファイ機能を有するＮ
ＯＲ型セルユニットの場合にも、本発明は有効である。
すなわち、センスアンプ回路に書込みデータがロードさ
れる際に、書込みを指示するセンスアンプ回路のみを識
別するための記憶回路が具備され、例えば書込み動作後
の書込みベリファイ読出し動作の前に、ロードデータに
より書込みが指示されているセンスアンプ回路では記憶
回路の記憶内容に基づいてロードデータをリセットすれ
ばよい。

【０３０３】また、前記各実施形態では、セルデータを
読み出す際にビット線に負荷電流を流しながらセルデー
タに対応したビット線電位を検知する方式（電流検知方
式、電流垂れ流し方式）のスタティック型のセンスアン
プ回路Ｓ／Ａに記憶回路を付加した例を説明したが、本
発明はこれに限らず、セルデータを読み出す際にセルデ
ータに対応したビット線電荷の放電によるビット線電位
の低下を検知する方式のダイナミック型のセンスアンプ
回路Ｓ／Ａに記憶回路を付加する場合にも適用可能であ
る。

【０３０４】

【発明の効果】以上説明したように本発明によれば、ロ
ードデータにより書き込みを行なうことが指示されたセ
ンスアンプ回路では、書き込みベリファイ読み出しの前
にセンスアンプ回路のデータがリセットされるので、一
旦書き込みパスしたメモリセルでも、その後の書き込み
ベリファイ読出し動作で書き込み不十分と判定されたメ
モリセルは追加書き込みが行われるので、書き込みデー
タの信頼性の向上を図ることができる。

【０３０５】また、ページの分割書き込みを行なう際に
は、既に書き込みが行われたメモリセルに関しても、そ
の後の書き込みベリファイ読出し動作で書き込み不十分
と判定されたメモリセルに対しては追加書き込みするこ
とにより、信頼性の向上を図ることができる。

【０３０６】また、センスアンプ回路にロードされる書
込みデータを記憶するデータ記憶回路及び、このデータ
記憶回路に書込み動作の間保持されたデータとメモリセ
ルアレイへの書込み動作終了後の読出し動作、またはベ
リファイ読出し動作によりセンスノードに得られるデー
タとの論理によって、誤書込みを検知してセンスアンプ
回路の保持データを強制反転させて誤書込みがあったこ
とを知らせる誤書込み検知回路を備えることにより、簡
単に誤書込みを判定することができるようにしたＥＥＰ
ＲＯＭを提供することができる。

【図面の簡単な説明】

【図１】本発明による半導体記憶装置の第１の実施形態
に係るＮＡＮＤ型ＥＥＰＲＯＭを示すブロック図。

【図２】図１のＥＥＰＲＯＭのセンスアンプ回路周辺の
コア回路を示す回路図。

【図３】図２中のＮＡＮＤ型メモリセルの書込み動作お
よび書込みベリファイ読出し動作に関するシーケンス制
御手段による制御の基本的な流れを示すフローチャー
ト。

【図４】図２中のＮＡＮＤ型メモリセルの書込み動作お
よび書込みベリファイ読出し動作の一例を示すタイミン
グチャート。

【図５】図２中のＮＡＮＤ型メモリセルの書込み動作、
書込みベリファイ読出し動作の他の例を示すタイミング
チャート。

【図６】図２中のＮＡＮＤ型メモリセルの分割書込み動
作および書込みベリファイ読出し動作に関するシーケン
ス制御手段による制御の基本的な流れを示すフローチャ
ート（前半）。

【図７】図２中のＮＡＮＤ型メモリセルの分割書込み動
作および書込みベリファイ読出し動作に関するシーケン
ス制御手段による制御の基本的な流れを示すフローチャ
ート（後半）。

【図８】図２中のＮＡＮＤ型メモリセルの分割書込み時
の逆読出し動作、分割書込み動作、書込みベリファイ読
出し動作の一例を示すタイミングチャート。

【図９】図２のＥＥＰＲＯＭにおける本発明の効果を説
明するためにセルトランジスタの閾値分布を示す図。

【図１０】従来例と本発明による閾値分布の実測結果を
示す図。

【図１１】図２のＥＥＰＲＯＭにおける分割書込み時の
逆読出し動作、分割書込み動作、書込みベリファイ読出
し動作の他の例を示すタイミングチャート。

【図１２】図２中のＮＡＮＤ型メモリセルの分割書込み
動作および書込みベリファイ読出し動作に関するシーケ
ンス制御手段による制御の他の流れを示すフローチャー
ト（前半）。

【図１３】図２中のＮＡＮＤ型メモリセルの分割書込み
動作および書込みベリファイ読出し動作に関するシーケ
ンス制御手段による制御の別の流れを示すフローチャー
ト（後半）。

【図１４】図２中のＮＡＮＤ型メモリセルの分割書込み
動作および書込みベリファイ読出し動作に関するシーケ
ンス制御手段による制御のさらに他の流れを示すフロー
チャート（後半）。

【図１５】本発明をステップアップ書込み方式のＮＡＮ
Ｄ型ＥＥＰＲＯＭに適用した場合の動作の一例を示すタ
イミングチャート。

【図１６】本発明をステップアップ書込み方式のＮＡＮ
Ｄ型ＥＥＰＲＯＭに適用した場合の基本的な流れを示す
フローチャート（前半）。

【図１７】本発明をステップアップ書込み方式のＮＡＮ
Ｄ型ＥＥＰＲＯＭに適用した場合の基本的な流れを示す
フローチャート（後半）。

【図１８】本発明をステップアップ書込み方式のＮＡＮ
Ｄ型ＥＥＰＲＯＭに適用した場合の動作の他の例を示す
タイミングチャート。

【図１９】図２中のセンスアンプ回路周辺のコア回路の
変形例を示す回路図。

【図２０】図２中のセンスアンプ回路周辺のコア回路の
他の変形例を示す回路図。

【図２１】図２中のセンスアンプ回路周辺のコア回路の
さらに他の変形例を示す回路図。

【図２２】本発明の第２実施形態によるＮＡＮＤ型ＥＥ
ＰＲＯＭの全体構成を示すブロック図。

【図２３】第２実施形態のＥＥＰＲＯＭのメモリセルア
レイの構成を示す回路図。

【図２４】第２実施形態の一つのビット線につながるセ
ンスアンプ回路の構成を示す回路図。

【図２５】第２実施形態のＥＥＰＲＯＭの書込み動作の
制御の流れを示すフローチャート。

【図２６】第２実施形態のセンスアンプ回路を中心とす
る書込み動作及び書込みベリファイ読出し動作と誤書込
み検出動作時の信号波形を示すタイミングチャート。

【図２７】第２実施形態の誤書込み判定信号を出力する
回路を示す回路図。

【図２８】第２実施形態の第１の変形例に係るＮＡＮＤ
型ＥＥＰＲＯＭのセンスアンプ回路の構成を示す回路
図。

【図２９】第２実施形態の第２の変形例に係るＮＡＮＤ
型ＥＥＰＲＯＭのセンスアンプ回路の構成を示す回路
図。

【図３０】第２実施形態の第３の変形例に係るＮＡＮＤ
型ＥＥＰＲＯＭのセンスアンプ回路の構成を示す図。

【図３１】第２実施形態の第４の変形例に係るＮＡＮＤ
型ＥＥＰＲＯＭのセンスアンプ回路構成を示す図。

【図３２】第２実施形態の第５変形例に係るＮＡＮＤ型
ＥＥＰＲＯＭの書込み動作の制御の流れを示すフローチ
ャート。

【図３３】本発明の第３実施形態のＥＥＰＲＯＭの書込
み動作の制御の流れを示すフローチャート。

【図３４】本発明の第３実施形態のＥＥＰＲＯＭの書込
み動作（一部分）の信号波形を示すタイミングチャー
ト。

【図３５】従来のＮＡＮＤ型セル型ＥＥＰＲＯＭにおけ
るメモリセルアレイの全体的な構成を概略的に示すブロ
ック図。

【図３６】図３５のＥＥＰＲＯＭのメモリセルアレイの
構成と、消去動作、読出し動作、書込み動作時のバイア
ス状態を示す図。

【図３７】図３５のＥＥＰＲＯＭにおける読出し動作時
の主要信号を示す波形図。

【図３８】図３５のＥＥＰＲＯＭにおける選択セルのチ
ャネルに供給する書込み禁止電圧のバイアス条件を説明
するために示す図。

【図３９】図３５のＥＥＰＲＯＭにおけるセンスアンプ
回路周辺のコア回路図。

【図４０】図３５の回路における書込み動作、書込みベ
リファイ読出し動作の一例を示すタイミングチャート。

【図４１】従来のＥＥＰＲＯＭにおけるメモリセルアレ
イの一部を示す回路図。

【図４２】図３５の回路における書込みおよび書込みベ
リファイによる問題点を説明するためにセルトランジス
タの閾値分布を示す図。

【図４３】従来のＥＥＰＲＯＭにおける分割書込み動作
を説明するためにメモリセルアレイの一部を取り出して
示す回路図。

【図４４】従来のＮＡＮＤ型セル型ＥＥＰＲＯＭにおけ
るセンスアンプ回路の他の例を示す回路図。

【符号の説明】

１０…ＮＡＮＤ型セルユニット１１…メモリセルアレイ１２…ロウデコーダ１３…ビット線制御回路１４…カラムデコーダ１５…カラムゲート１６…昇圧回路１７…制御回路１８…データ入出力バッファ

フロントページの続き (72)発明者高野圭神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】複数本ずつの互いに交差するデータ線と
ワード線、及びこれらのデータ線とワード線の交差部に
配置された電気的書き換え可能な不揮発性メモリセルを
有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの
読出しデータをセンスノードを介して読出してラッチす
る機能及びメモリセルアレイへの書込みデータをロード
してラッチする機能を有する複数のセンスアンプ回路
と、前記センスアンプ回路にロードされる書込みデータを記
憶する記憶回路と、書込み動作後の書込みベリファイ読出し動作の前に、ロ
ードデータにより書込みを指示されたセンスアンプ回路
を、記憶回路の記憶内容に基づいてロードデータの通り
リセットするリセット回路と、を具備する半導体記憶装
置。
【請求項２】前記センスアンプ回路は、センスノードに読み出されたメモリセルデータをラッチ
するためのラッチ回路と、ラッチ回路の相補的な一対の記憶ノードのうちの第１の
記憶ノードと接地ノードとの間に接続され、ゲートがセ
ンスノードに接続されたセンス用のＮＭＯＳトランジス
タと、ラッチ回路の第１の記憶ノードと接地ノードとの間でセ
ンス用のＮＭＯＳトランジスタに直列に接続され、ゲー
トに所定期間印加される第１のデータラッチ信号により
オン状態に制御される第１のデータラッチ用のＮＭＯＳ
トランジスタと、センスノードとラッチ回路の相補的な一対の記憶ノード
のうちの第２の記憶ノードとの間に挿入され、メモリセ
ルの読出し時にはオフ状態に制御され、メモリセルの書
込み時にはオン状態に制御されるトランスファーゲート
用のＮＭＯＳトランジスタと、を具備することを特徴と
する請求項１に記載の半導体記憶装置。
【請求項３】前記センスアンプ回路は前記ラッチ回路
の第２の記憶ノードと接地ノードとの間でセンス用のＮ
ＭＯＳトランジスタに直列に接続され、ゲートに印加さ
れる逆読出し動作用の第２のデータラッチ信号によりオ
ン状態に制御される第２のデータラッチ用のＮＭＯＳト
ランジスタを具備することを特徴とする請求項２に記載
の半導体記憶装置。
【請求項４】前記ラッチ回路は、書込みが指示されて
いるセンスアンプ回路では、書込みベリファイ読出し動
作の前に第２の記憶ノードの電位が接地電位にリセット
されることを特徴とする請求項２に記載の半導体記憶装
置。
【請求項５】前記記憶回路は、前記ラッチ回路の第１の記憶ノードにドレインが接続さ
れ、そのゲートには書込みデータラッチ信号が入力し、
そのソースは書込みデータ記憶ノードに接続された第１
のＮＭＯＳトランジスタと、前記ラッチ回路の第２の記憶ノードにドレインが接続さ
れ、そのゲートは書込みデータ記憶ノードに接続された
第２のＮＭＯＳトランジスタとを具備し、前記リセット回路は第２のＮＭＯＳトランジスタのソー
スにドレインが接続され、そのゲートはリセット信号が
入力され、そのソースは接地電位に接続された第３のＮ
ＭＯＳトランジスタを具備することを特徴とする請求項
２に記載の半導体記憶装置。
【請求項６】前記記憶回路は、対応するセンスアンプ
回路に対してロードデータにより書込みが指示されてい
ることを記憶した状態では、書込みデータ記憶ノードの
電位が充電されていることを特徴とする請求項５に記載
の半導体記憶装置。
【請求項７】前記書込みデータ記憶ノードに接続され
る記憶データ保持用のキャパシタ、及び記憶データラッ
チ用のフリップフロップ回路の一方をさらに具備するこ
とを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】前記記憶回路は、ラッチ回路の第２の記憶ノードにドレインが接続され、
そのゲートには書込みデータラッチ信号が入力し、その
ソースは書込みデータ記憶ノードに接続された第１のＮ
ＭＯＳトランジスタと、ラッチ回路の第１の記憶ノードにドレインが接続され、
そのゲートは書込みデータ記憶ノードに接続された第１
のＰＭＯＳトランジスタとを具備し、前記リセット回路は第１のＰＭＯＳトランジスタのソー
スにドレインが接続され、そのゲートはリセット信号が
入力され、そのソースは電源電位に接続された第２のＰ
ＭＯＳトランジスタを具備することを特徴とする請求項
２に記載の半導体記憶装置。
【請求項９】前記記憶回路は、対応するセンスアンプ
回路に対してロードデータにより書込みが指示されてい
ることを記憶した状態では、書込みデータ記憶ノードの
電位が放電されていることを特徴とする請求項８に記載
の半導体記憶装置。
【請求項１０】ワード線により選択されるページに対
する書込みを行う際に、（ａ）書込みデータをセンスアンプ回路のラッチ回路に
ロードし、（ｂ）書込みを指示するセンスアンプ回路を識別し、記
憶回路に記憶させ、（ｃ）書込み動作を行い、（ｄ）ロードされた書込みデータにより書込みが指示さ
れているセンスアンプ回路に対して、記憶回路の記憶内
容に基づいてデータをリセットし、（ｅ）書込み動作後の書込みベリファイ読出し動作を行
い、（ｆ）１ページ分のセンスアンプ回路のデータが全て書
込み完了状態になったか否かを判定し、完了の場合には
書込み動作を終了し、未完了の場合には（ｃ）のステッ
プに移行することを特徴とする請求項１に記載の半導体
記憶装置。
【請求項１１】前記メモリセルは、複数のデータ線に
対応して設けられている複数のメモリセルが同時に選択
制御され、選択時には対応するデータ線の電荷を選択さ
れたメモリセルの閾値に応じて放電するあるいは放電し
ないように制御され、複数のメモリセルの放電電荷の経
路が共通に接続されていることを特徴とする請求項１に
記載の半導体記憶装置。
【請求項１２】複数本ずつの互いに交差するデータ線
とワード線、及びこれらのデータ線とワード線の交差部
に配置された電気的書き換え可能な不揮発性メモリセル
を有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの
読出しデータをセンスノードを介して読出してラッチす
る機能及びメモリセルアレイへの書込みデータをロード
してラッチする機能を有する複数のセンスアンプ回路
と、前記センスアンプ回路にロードされる書込みデータを記
憶する記憶回路と、ワード線により選択されるページに対する書込みを複数
回に分割して分割書込みを行なう場合に、ｎ（ｎは２以
上の整数）回目の分割書込みに当たって、（ｎ−１）回
目までの分割書込みでロードデータにより書込みを行な
うように指示されたセンスアンプ回路を記憶回路の記憶
内容に基づいて前記ロードデータの通りリセットする回
路と、を具備する半導体記憶装置。
【請求項１３】ｎ回目の分割書込みに当たって、ｎ回
目の分割書込みのデータをセンスアンプ回路にロードす
る前、またはロードした後に、センスアンプ回路の論理
が通常の読出し動作とは反転する逆読出し動作を行うこ
とを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】ｎ回目の分割書込みのデータをセンス
アンプ回路にロードする前、または後に、前記センスア
ンプ回路を記憶回路の記憶内容に基づいてリセットし、
その後、書込み動作を行なう前に書込みベリファイ読出
し動作を行なうことを特徴とする請求項１２に記載の半
導体記憶装置。
【請求項１５】複数本ずつの互いに交差するデータ線
とワード線、及びこれらのデータ線とワード線の交差部
に配置された電気的書き換え可能な不揮発性メモリセル
を有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの
読出しデータをセンスノードを介して読出してラッチす
る機能及びメモリセルアレイへの書込みデータをロード
してラッチする機能を有する複数のセンスアンプ回路
と、前記センスアンプ回路にロードされる書込みデータを記
憶する記憶回路とを具備し、第１の書込みパスの判定が得られるまで、書込み動作お
よび書込みベリファイ読出し動作のサイクルを行い、第
１の書込みパスの判定後に、ロードデータにより書込み
が指示されているセンスアンプ回路では、記憶回路の記
憶内容に基づいてロードデータの通りセンスアンプ回路
のデータがリセットされ、再度書込みベリファイ読出し
動作を行うことを特徴とする半導体記憶装置。
【請求項１６】前記第１の書込みパスの判定が得られ
るまで行われる書込み動作および書込みベリファイ読出
し動作のサイクルでは、サイクル毎に書込み電圧が段階
的に高くなるステップアップ書込み方式で書込みが行わ
れることを特徴とする請求項１５に記載の半導体記憶装
置。
【請求項１７】再度書込みベリファイ読出し動作を行
った結果、書込み不十分と判定されたメモリセルに対し
ては追加書込み動作を行い、その際の書込み電圧は、ス
テップアップ書込み方式のスタート電圧に戻すように制
御されることを特徴とする請求項１６に記載の半導体記
憶装置。
【請求項１８】再度書込みベリファイ読出し動作を行
った結果、書込み不十分と判定されたメモリセルに対し
ては追加書込み動作を行い、その際の書込み電圧は、ス
テップアップ書込み方式のスタート電圧から１ステッ
プ、または２ステップ分高い電圧に戻すように制御され
ることを特徴とする請求項１６に記載の半導体記憶装
置。
【請求項１９】複数本ずつの互いに交差するデータ線
とワード線、及びこれらのデータ線とワード線の交差部
に配置された電気的書き換え可能な不揮発性メモリセル
を有するメモリセルアレイと、前記データ線に接続され、前記メモリセルアレイからの
読出しデータをセンスノードを介して読出してラッチす
る機能及びメモリセルアレイへの書込みデータをロード
してラッチする機能を有する複数のセンスアンプ回路
と、前記センスアンプ回路にロードされる書込みデータを記
憶する記憶回路と、この記憶回路に書込み動作の間保持されたデータと、前
記メモリセルアレイに対する通常の読出し動作、または
書込みベリファイ読出し動作により前記センスノードに
得られるデータとの論理によって、誤書込みが行なわれ
たことを知らせるデータを前記センスアンプ回路に読み
出させる誤書込み検知回路と、を具備する半導体記憶装
置。
【請求項２０】前記センスアンプ回路は、相補的な第
1 及び第２の記憶ノードを有し、第２の記憶ノードが選
択的にセンスノードを介してデータ線に接続されるラッ
チ回路を主体として構成され、前記記憶回路は、ゲートを書込みデータ記憶ノードとし
て前記ラッチ回路にロードされた書込みデータに対応す
る電位をダイナミックに記憶するメモリＭＯＳトランジ
スタと、このメモリＭＯＳトランジスタの書込みデータ
記憶ノードと前記ラッチ回路の第１及び第２の記憶ノー
ドのいずれか一方との間に設けられた書込み用ＭＯＳト
ランジスタとを備えて構成され、前記誤書込み検知回路は、前記ラッチ回路の書込みデー
タがロードされる第２の記憶ノードと接地端子との間で
前記メモリＭＯＳトランジスタと直列接続され、書込み
動作終了後にオン駆動される誤書込みチェック用ＭＯＳ
トランジスタと、前記センスノードの電位によりゲート
が制御されるセンス用ＭＯＳトランジスタとから構成さ
れていることを特徴とする請求項１９に記載の半導体記
憶装置。
【請求項２１】前記記憶回路のメモリＭＯＳトランジ
スタは、ＮＭＯＳトランジスタであり、前記書込み用Ｍ
ＯＳトランジスタは前記ラッチ回路の第２の記憶ノード
とメモリＭＯＳトランジスタの書込みデータ記憶ノード
との間に設けられていることを特徴とする請求項２０に
記載の半導体記憶装置。
【請求項２２】前記記憶回路のメモリＭＯＳトランジ
スタは、ＰＭＯＳトランジスタであり、前記書込み用Ｍ
ＯＳトランジスタは前記ラッチ回路の第１の記憶ノード
とメモリＭＯＳトランジスタの書込みデータ記憶ノード
との間に設けられていることを特徴とする請求項２０に
記載の半導体記憶装置。
【請求項２３】前記記憶回路は、ゲートが前記メモリ
ＭＯＳトランジスタとしてのＰＭＯＳトランジスタのゲ
ートと共通の書込みデータ記憶ノードとなり、前記ラッ
チ回路にロードされた初期の書込みデータを記憶する第
２のメモリＭＯＳトランジスタとしてのＮＭＯＳトラン
ジスタをさらに有し、前記ラッチ回路の第２の記憶ノードと接地端子との間で
前記ＮＭＯＳトランジスタと直列接続され、書込みベリ
ファイ読出し動作前にリセット信号によりオン駆動され
て前記書込みデータ記憶ノードの電位に応じて前記ラッ
チ回路に初期の書込みデータを再現するためのリセット
用ＭＯＳトランジスタをさらに具備することを特徴とす
る請求項２２に記載の半導体記憶装置。
【請求項２４】ワード線により選択されるページに対
する書込みを行う際に、 (a) 前記センスアンプ回路のラッチ回路に書込みデータ
をロードし、 (b) 消去状態を保つことを指示するセンスアンプ回路を
識別して、記憶回路に記憶させ、 (c) 書込み動作を行い、 (d) 書込み動作後の書込みベリファイ読出し動作を行
い、 (e)1ページ分の全てのセンスアンプ回路のデータが書込
み完了状態になったか否かを判定して、完了の場合は書
込み動作を終了し未完了の場合は再度書込み動作及び書
込みベリファイ読出し動作を繰り返し、 (f) 書込み動作終了後、前記記憶回路の記憶内容と前記
センスアンプ回路によるベリファイ読出しデータとの論
理により誤書込みがあったか否かを判定することを特徴
とする請求項１９に記載の半導体記憶装置。
【請求項２５】前記センスアンプ回路に誤書込みが行
われたことを知らせるデータが読み出されたことを検出
すると、フラグを立てる回路をさらに具備することを特
徴とする請求項１９に記載の半導体記憶装置。
【請求項２６】前記センスアンプ回路は、相補的な第
１及び第２の記憶ノードを有し、第２の記憶ノードが選
択的にセンスノードを介してデータ線に接続されるラッ
チ回路を主体として構成され、前記記憶回路は、前記ラッチ回路の第１の記憶ノードに
ドレインが接続され、そのゲートには書込みデータラッ
チ信号が入力し、そのソースは書込みデータ記憶ノード
に接続された第１のＮＭＯＳトランジスタと、前記ラッチ回路の第２の記憶ノードにドレインが接続さ
れ、そのゲートは書込みデータ記憶ノードに接続された
第２のＮＭＯＳトランジスタとを具備し、前記誤書込み検知回路は第２のＮＭＯＳトランジスタの
ソースにドレインが接続され、そのゲートはリセット信
号が入力され、そのソースは接地電位に接続された第３
のＮＭＯＳトランジスタからなることを特徴とする請求
項１９に記載の半導体記憶装置。
【請求項２７】前記誤書込み検知回路は、通常の読出
し動作により、書込み動作の終了したメモリセルアレイ
から読出したデータが前記センスノードを通じてセンス
アンプ回路にラッチされた後、メモリセルに書込みが行
われていることを示すデータがラッチされたセンスアン
プ回路のうち、ロードデータにより書込みが指示されて
いたセンスアンプ回路のデータを記憶回路の記憶結果に
基づいてリセットすることで、前記メモリセルアレイに
誤書込みが行われていることを知らせるデータを前記セ
ンスアンプ回路に読み出すことを特徴とする請求項２６
に記載の半導体記憶装置。