JP2009163793A - 半導体記憶装置 - Google Patents

Abstract

【課題】信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】電荷蓄積層８４と制御ゲート８６とを含み、閾値電圧に応じて２値以上のデータを保持可能なメモリセルＭＴと、前記メモリセルＭＴのソースに電気的に接続されたソース線ＳＬと、前記データの読み出し動作時及びベリファイ動作時において、前記ソース線ＳＬに流れる電流Ｉcell_totalを検出し、検出した電流量に応じて前記ソース線ＳＬの電位を制御するソース線制御回路６０とを具備する。
【選択図】図１

Description

この発明は、半導体記憶装置に関する。例えば、ＮＡＮＤ型フラッシュメモリの読み出し動作に関する。

従来、不揮発性の半導体メモリとしてＮＡＮＤ型フラッシュメモリが知られている。またＮＡＮＤ型フラッシュメモリでは、データの読み出し方法として、電流をセンスする方法を知られている（例えば特許文献１参照）。

本手法であると、ビット線の電位を一定に保つことで、ビット線間のノイズの影響を低減している。しかしながら、ビット線の電位を一定とするために、ビット線からソース線にセル電流を流し続ける必要がある。すると、１ページのサイズが例えば数Ｋバイト程度の場合、セル電流の総計は１００ｍＡ程度の非常に大きな値となる。そのため、セル電流の総計が、１チップに許される電流スペックを超えてしまい、製品としての信頼性を悪化させる恐れがあった。
特開２００６−１０７７０９号公報

この発明は、信頼性を向上出来る半導体記憶装置を提供する。

この発明の一態様に係る半導体記憶装置は、電荷蓄積層と制御ゲートとを含み、閾値電圧に応じて２値以上のデータを保持可能なメモリセルと、前記メモリセルのソースに電気的に接続されたソース線と、前記データの読み出し動作時及びベリファイ動作時において、前記ソース線に流れる電流を検出し、検出した電流量に応じて前記ソース線の電位を制御するソース線制御回路とを具備する。

本発明によれば、信頼性を向上出来る半導体記憶装置を提供出来る。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
この発明の第１の実施形態に係る半導体記憶装置について、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

＜ＮＡＮＤ型フラッシュメモリの構成＞
図１は、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ビット線ドライバ４０、ＭＯＳトランジスタ５０、及びソース線制御回路６０を備えている。

まずメモリセルアレイ１０について説明する。メモリセルアレイ１０は、複数のメモリセルユニット１１を備えている。メモリセルユニット１１の各々は、例えば３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下、メモリセルトランジスタＭＴ０〜ＭＴ３１を区別しない場合には、一括してメモリセルトランジスタＭＴと呼ぶことにする。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ〜ＢＬｍ（ｍは自然数）に共通接続される。ビット線ＢＬ０〜ＢＬｍについても、単にビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、メモリセルユニット１１を選択出来るのであればいずれか一方のみが設けられていても良い。

図１では、１行のメモリセルユニット１１のみを図示している。しかし、メモリセルアレイ１０内には複数行のメモリセルユニット１１が設けられても良い。この場合、同一列にあるメモリセルユニット１１は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニット１１は一括してデータが消去され、この単位をメモリブロックと呼ぶ。

次に、上記メモリセルアレイ１０の備えるＮＡＮＤセル１１の構成について、図２を用いて説明する。図２は、ＮＡＮＤセル１１のビット線方向に沿った断面図である。

図示するように、ｐ型半導体基板８０の表面領域内にｎ型ウェル領域８１が形成され、ｎ型ウェル領域８１の表面領域内にｐ型ウェル領域８２が形成されている。ｐ型ウェル領域８２上にはゲート絶縁膜８３が形成され、ゲート絶縁膜８３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜８３上に形成された多結晶シリコン層８４、多結晶シリコン層８４上に形成されたゲート間絶縁膜８５、及びゲート間絶縁膜８５上に形成された多結晶シリコン層８６を有している。ゲート間絶縁膜８５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜８３はトンネル絶縁膜として機能するものである。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層８４は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層８６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層８４、８６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層８４、８６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層８４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層８６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板８０表面内には、ｎ^＋型不純物拡散層８７が形成されている。不純物拡散層８７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層８７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。

半導体基板８０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜８８が形成されている。層間絶縁膜８８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）８７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜８８上には、コンタクトプラグＣＰ１に接続される金属配線層８９が形成されている。金属配線層８９はソース線ＳＬの一部として機能する。また層間絶縁膜８８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）８７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜８８上に、コンタクトプラグＣＰ２に接続される金属配線層９０が形成されている。

層間絶縁膜８８上には、金属配線層８９、９０を被覆するようにして、層間絶縁膜９１が形成されている。そして層間絶縁膜９１中に、金属配線層９０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜９１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層９２が形成されている。金属配線層９２はビット線ＢＬとして機能する。

次に、上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは８値（8-levels）のデータ（３ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“７”の８種のデータを保持出来る。メモリセルトランジスタＭＴにおける“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。そして、“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７である。

そして、例えば上記電圧Ｖ１２が０Ｖである。すなわち、“０”データ及び“１”データの閾値電圧Ｖth０、Ｖth１は負の値であり、“２”〜“７”データの閾値電圧Ｖth２〜Ｖth７は正の値である。以下では、“ｉ”データ（ｉは１〜７のいずれか）についての電圧Ｖ（ｉ−１）ｉを、それぞれ“ｉ”データについての「読み出しレベル」と呼ぶことにする。つまり、電圧Ｖ０１は“１”データについての読み出しレベルであり、電圧Ｖ１２は“２”データについての読み出しレベルである。そして“１”〜“７”データのうち、“１”データの読み出しレベルが負の値であり、“２”データについての読み出しレベルはゼロであり、“２”データ以上のについての読み出しレベルは正の値である。

なお、０Ｖとなる読み出しレベルはＶ１２に限られるものでは無く、電圧Ｖ２３やまたはＶ３４であっても良く、少なくとも１つの読み出しレベルが負の値であれば良い。また、メモリセルトランジスタＭＴが保持可能なデータは上記８値に限らない。例えば２値（１ビットデータ）、４値（２ビットデータ）、または１６値（４ビットデータ）などであっても良く、いずれかのデータについての読み出しレベルが負の値であれば良い。

図１に戻って説明を続ける。ロウデコーダ３０は、データの書き込み動作時、読み出し動作時、及び消去時において、セレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに電圧を印加する。データの書き込み時には、セレクトゲート線ＳＧＤに電圧を印加する。そして、電子を注入すべきメモリセルトランジスタＭＴを含むＮＡＮＤセル１１内の選択トランジスタＳＴ１をオンさせ、その他の選択トランジスタＳＴ１をカットオフさせる。また、セレクトゲート線ＳＧＳに０Ｖを印加し、選択トランジスタＳＴ２をオフさせる。更に、いずれかのワード線ＷＬを選択し、選択ワード線に対してプログラム電圧ＶＰＧＭを印加し、非選択ワード線に対して電圧ＶＰＡＳＳを印加する。プログラム電圧ＶＰＧＭは、電荷蓄積層に電子を注入するための高電圧（例えば２０Ｖ）であり、電圧ＶＰＡＳＳは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。データの消去時には、全ワード線ＷＬに０Ｖを印加し、メモリセルトランジスタＭＴが形成されるｐ型ウェル領域８２に正電圧（例えば２０Ｖ）を印加する。これにより、電荷蓄積層内の電子がウェル領域８２に引き抜かれ、データが消去される。データの読み出し時については、後に詳細に説明する。

ＭＯＳトランジスタ５０の各々は、ビット線ＢＬとセンスアンプ２０とを接続する。すなわち、各々のＭＯＳトランジスタ７０は、電流経路の一端が対応するビット線に接続され、電流経路の他端が対応するセンスアンプ２０に接続される。また、ゲートには電圧ＢＬＣＬＡＭＰが与えられる。そして、ＭＯＳトランジスタ５０がオン状態とされることにより、ビット線ＢＬとセンスアンプ２０とが電気的に接続される。

ビット線ドライバ４０は、ＭＯＳトランジスタ５０のゲートに電圧ＢＬＣＬＡＭＰを与える。ビット線ドライバ４０が電圧ＢＬＣＬＡＭＰを与えることにより、ＭＯＳトランジスタ５０はオン状態となる。図１に示すようにビット線ドライバ４０は、電流源回路４１、ｎチャネルＭＯＳトランジスタ４２、及び可変抵抗素子４３を備えている。電流源回路４２の出力ノードは、ＭＯＳトランジスタ４２の電流経路の一端に接続される。ＭＯＳトランジスタ４２は、電流経路の他端とゲートとが共通に接続されている。すなわちＭＯＳトランジスタ４２は、ダイオード素子として機能する。抵抗素子４３の一端は、ＭＯＳトランジスタ４２の電流経路の他端とゲートとの接続ノードに接続され、他端は接地されている。そして、電流源回路４１とＭＯＳトランジスタ４２との接続ノードの電位が、信号ＢＬＣＬＡＭＰとしてＭＯＳトランジスタ５０のゲートに与えられる。

次にセンスアンプ２０について説明する。センスアンプ２０の各々は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。センスアンプ２０の構成について、図４を用いて説明する。図４はセンスアンプ２０の回路図である。

図示するようにセンスアンプ２０は、スイッチ素子１４０〜１４３、ｎチャネルＭＯＳトランジスタ１４４、１４６、ｐチャネルＭＯＳトランジスタ１４７、キャパシタ素子１４８、及びラッチ回路１４９を備えている。ＭＯＳトランジスタ１４４の電流経路の一端には、スイッチ素子１４０を介して電圧ＶＤＤが与えられ、他端はノードＮ１に接続され、ゲートには信号Ｓ１が入力される。ノードＮ１は、ＭＯＳトランジスタ５０の電流経路を介してビット線ＢＬに接続される。ＭＯＳトランジスタ１４６の電流経路の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲートには信号Ｓ２が与えられる。ノードＮ２には、スイッチ素子１４１を介して電圧ＶＤＤが与えられる。キャパシタ素子１４８の一方電極はノードＮ２に接続され、他方電極には電圧ＶＳＳが与えられる。ＭＯＳトランジスタ１４７の電流経路の一端には、スイッチ素子１４２を介して電圧ＶＤＤが与えられ、他端はラッチ回路１４９に接続され、ゲートはノードＮ２に接続される。スイッチ素子１４３は、ラッチ回路１４９の保持するデータに応じて、ビット線ＢＬを電圧ＶＳＳノードに接続する。

次に、ソース線制御回路６０について説明する。ソース線制御回路６０は、ソース線ＳＬの電位及びソース線ＳＬに流れる電流を制御する。図１に示すようにソース線制御回路６０は、大まかには電圧比較部６１、電流制御部６２、及び電流比較部６３を備えている。

電圧比較部６１は、ソース線ＳＬの電位を基準電位と比較すると共に、ソース線ＳＬに電位を与える。図示するように電圧比較部６１は、ｐチャネルＭＯＳトランジスタ１００及び比較器１０１を備えている。

ＭＯＳトランジスタ１００は、ゲートにプリチャージ信号ＰＲＥＣＨが入力され、電流経路の一端に外部から電圧ＶＥＸＴが与えられ、電流経路の他端がソース線ＳＬに接続されている。信号ＰＲＥＣＨは、データの読み出し動作時におけるビット線のプリチャージ時に“Ｌ”レベルとされることで、ＭＯＳトランジスタ１００をオン状態とする。その結果、ソース線ＳＬの電位が上昇する。

比較器１０１は、正転入力端子（＋）がソース線ＳＬに接続され、反転入力端子（−）に電圧ＶＲＥＦ＿ＳＲＣが入力される。すなわち比較器１０１は、ソース線ＳＬの電位と電圧ＶＲＥＦ＿ＳＲＣとを比較し、ソース線ＳＬの電位が電圧ＶＲＥＦ＿ＳＲＣを超えた際に“Ｈ”レベルを出力する。電圧ＶＲＥＦ＿ＳＲＣは、最も閾値電圧の低い“０”データについての読み出しレベルＶ０１の絶対値と同じか、それよりも大きい値とされる。

次に電流制御部６２につき説明する。電流制御部６２は、ソース線ＳＬに流れる電流を制御する。図示するように電流制御部６２は、ｎチャネルＭＯＳトランジスタ１０２、ｐチャネルＭＯＳトランジスタ１０３、及びスイッチ素子１０８を備えている。

ＭＯＳトランジスタ１０２は、ドレインがソース線ＳＬに接続され、ソースが接地される。以下、ＭＯＳトランジスタ１０２のゲートのノードをノードＧ＿Ｓｏｕｒｃｅと呼ぶ。また、ＭＯＳトランジスタ１０２のゲート幅を、以下ゲート幅Ｗ１と呼ぶ。

スイッチ素子１０８は、選択信号ＳＥＬＥＣＴに応じて、ノードＧ＿Ｓｏｕｒｃｅを、電圧Ｖ１ノードと比較器１０１の出力ノードとのいずれかに接続する。より具体的には、読み出しレベルが負である場合には、ノードＧ＿Ｓｏｕｒｃｅを比較器１０１の出力ノードに接続する。他方、読み出しレベルがゼロまたは正である場合には、ノードＧ＿Ｓｏｕｒｃｅを電圧Ｖ１ノードに接続する。電圧Ｖ１は例えば８Ｖ程度であり、ＭＯＳトランジスタ１０２をオン状態とする電圧である。選択信号ＳＥＬＥＣＴは、例えばＮＡＮＤ型フラッシュメモリ１の動作を制御する図示せぬ制御回路によって与えられる。

ＭＯＳトランジスタ１０３は、ゲートに信号ＰＬＯＡＤが入力され、ソースが電源電位ＶＤＤに接続され、ソースがソース線ＳＬに接続されている。信号ＰＬＯＡＤは、データの読み出し動作時において、ソース線ＳＬの電位がＭＯＳトランジスタ１００によって上昇された後、“Ｌ”レベルとされることで、ＭＯＳトランジスタ１０３をオン状態とする。ＭＯＳトランジスタ１０３によりソース線ＳＬに電圧を供給することで、ソース線ＳＬの電位の急激な変動を抑制する。

次に電流比較部６３につき説明する。電流比較部６３は、ソース線ＳＬに流れる電流を基準電流と比較する。そして、比較結果に基づいて電流制御部６２におけるＭＯＳトランジスタ１０２を制御する。図示するように電流比較部６３は、ｎチャネルＭＯＳトランジスタ１０４、１０７、ｐチャネルＭＯＳトランジスタ１０５、及びインバータ１０６を備えている。

ＭＯＳトランジスタ１０４は、ゲートがノードＧ_Ｓｏｕｒｃｅに接続され、ソースが接地されている。すなわちＭＯＳトランジスタ１０４は、ＭＯＳトランジスタ１０２と共にカレントミラー回路を形成する。以下、ＭＯＳトランジスタ１０４のゲート幅を、ゲート幅Ｗ２と呼ぶ。ゲート幅Ｗ２はゲート幅Ｗ１よりも小さくされ、その比率は例えばＷ１：Ｗ２＝１０：１である。つまり、ＭＯＳトランジスタ１０４に流れる電流はＭＯＳトランジスタ１０２に流れる電流（ソース線ＳＬに流れる電流）よりも小さく、その値は（Ｗ２／Ｗ１）倍であり、例えば１／１０の値である。

ＭＯＳトランジスタ１０５は、ゲートに信号Ｐ＿ＧＡＴＥが入力され、ソースが電源電位ＶＤＤに接続され、ドレインがＭＯＳトランジスタ１０４のドレインに接続されている。信号Ｐ＿ＧＡＴＥがゲートに与えられることで、ＭＯＳトランジスタ１０５は基準電流を供給する。

インバータ１０６は、ＭＯＳトランジスタ１０４のドレインとＭＯＳトランジスタ１０５のドレインとの接続ノードにおける電圧レベルを反転させる。

ＭＯＳトランジスタ１０７は、ゲートにインバータ１０６の出力が入力され、ソースが接地され、ドレインが比較器１０１の出力ノードに接続される。すなわち、読み出しレベルが負であるデータの読み出し時には、ＭＯＳトランジスタ１０７のドレインはノードＧ＿Ｓｏｕｒｃｅに接続される。

＜データの読み出し動作＞
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリにおける、データの読み出し動作について、以下説明する。なお、下記説明は、データの書き込み動作時において行うベリファイ時も同様である。すなわち書き込み動作は、データのプログラム動作とベリファイ動作との繰り返しによって行われる。プログラム動作は、メモリセルトランジスタＭＴの制御ゲート８６とチャネルとの間に電位差を発生させることで、電荷蓄積層８４に電子を注入する動作である。またベリファイ動作は、プログラムが行われたメモリセルトランジスタＭＴからデータを読み出すことによって、メモリセルトランジスタＭＴの閾値電圧が所望の値となっているか否かを確認する動作である。

＜＜各信号線の電圧関係について＞＞
まず図５を用いて、読み出し動作時における各信号線の電圧関係について説明する。図５は、データの読み出し時におけるＮＡＮＤセル１１の回路図である。以下では、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴに対して読み出しが行われる場合を例に説明する。

まず、図示せぬセンスアンプ２０が、ＭＯＳトランジスタ５０の電流経路を介してビット線ＢＬをプリチャージする。

またロウデコーダ３０はワード線ＷＬ１を選択し、選択ワード線ＷＬ１に読み出し電圧ＶＣＧＲを印加する。更にロウデコーダ３０は、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ３１に電圧ＶＲＥＡＤを印加する。更にロウデコーダ３０は、セレクトゲート線ＳＧＤ、ＳＧＳに電圧ＶＤＤを印加する。

電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタＭＴをオン状態とする電圧である。また電圧ＶＣＧＲは、読み出し対象となるメモリセルトランジスタに印加される電圧であり、読み出そうとするデータに応じて変化される。セレクトゲート線ＳＧＤ、ＳＧＳに印加される電圧ＶＤＤは、選択トランジスタＳＴ１、ＳＴ２をオン状態とすることの出来る電圧である。

以上の結果、非選択ワード線ＷＬ０、ＷＬ２〜ＷＬ３１に接続されたメモリセルトランジスタＭＴはオン状態となり、チャネルが形成される。また選択トランジスタＳＴ１、ＳＴ２もオン状態とされる。

そして、選択ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬとソース線ＳＬとが電気的に導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへ電流が流れる。他方、オフ状態であれば、ビット線とソース線とは電気的に非導通状態となる。すなわち、ビット線ＢＬからソース線ＳＬへは電流は流れない。

＜＜メモリセルトランジスタの電圧関係について＞＞
次に、メモリセルトランジスタＭＴの電圧関係について、読み出しレベルがゼロ以上であるデータ（“２”〜“７”データ）を読み出す場合と、負であるデータ（“１”データ）を読み出す場合とに分けて、以下説明する。以下では、図５と同様、ワード線ＷＬ１に接続されたメモリセルトランジスタＭＴからデータを読み出す場合を例に説明する。

（ＣＡＳＥ Ｉ）
まず、読み出しレベルがゼロ以上であるデータを読み出す場合を、ＣＡＳＥ Ｉとして、図６を用いて説明する。図６は、ＮＡＮＤセルの一部領域の断面図である。

図示するように、セレクトゲート線ＳＧＳには電圧ＶＤＤが印加され、ワード線ＷＬ０には電圧ＶＲＥＡＤが印加される。従って、選択トランジスタＳＴ２及びメモリセルトランジスタＭＴ０にはチャネル９３が形成される。選択トランジスタＳＴ１及びメモリセルトランジスタＭＴ２〜ＭＴ３１も同様である。

そして、選択ワード線ＷＬ１には電圧ＶＣＧＲが印加される。電圧ＶＣＧＲは、読み出しレベルに等しい電圧である。すなわち、“２”データを読み出す際には電圧Ｖ１２が印加され、“３”データを読み出す際には電圧Ｖ２３が印加され、“７”データを読み出す際には電圧Ｖ６７が印加される。例えば、選択ワード線ＷＬに電圧Ｖ６７が印加された際にメモリセルトランジスタＭＴがオフ状態であれば、このメモリセルトランジスタＭＴの保持するデータは“７”データであることが分かる。また、ソース線制御回路６０においてＭＯＳトランジスタ１０２がオン状態とされることで、ソース線ＳＬには０Ｖが与えられる。

図６では一例として、“５”データを読み出す際について示している。上記した印加電圧により、メモリセルトランジスタＭＴ１においては、ゲート・ソース間電圧ＶＧＳとして、電圧Ｖ４５が印加される。

（ＣＡＳＥ II）
次に、読み出しレベルが負であるデータを読み出す場合を、ＣＡＳＥ IIとして、図７を用いて説明する。図７は、ＮＡＮＤセルの一部領域の断面図である。

図示するように、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴ０、ＭＴ２〜ＭＴ３１については、ＣＡＳＥ Ｉと同様である。

選択ワード線ＷＬ１には電圧ＶＣＧＲが印加される。読み出しレベルが負である場合、電圧ＶＣＧＲの値は、電圧ＶＲＥＦ＿ＳＲＣから読み出しレベルの絶対値を減算した値である。つまり“０”データを読み出す場合、電圧ＶＣＧＲ＝Ｖ０１’＝（ＶＲＥＦ＿ＳＲＣ−｜Ｖ０１｜）であり、好ましくはゼロ以上の値である。例えば電圧ＶＲＥＦ＿ＳＲＣ＝｜Ｖ０１｜であれば、電圧ＶＣＧＲ＝Ｖ０１’＝０Ｖとなる。また、ソース線制御回路６０においてノードＧ＿Ｓｏｕｒｃｅが比較器１０１の出力ノードに接続されることで、ソース線ＳＬの電位はＶＲＥＦ＿ＳＲＣとなる。

図７では “１”データを読み出す際の様子について示している。上記のように、ソース線ＳＬにＶＲＥＦ＿ＳＲＣが印加され、選択ワード線ＷＬに電圧Ｖ０１’が印加されることで、メモリセルトランジスタＭＴ１においては、ゲート・ソース間電圧ＶＧＳとして、電圧Ｖ０１が印加される。メモリセルトランジスタＭＴ１が“１”データを保持していれば、メモリセルトランジスタＭＴ１はオフ状態となり、セル電流は流れない。逆に、メモリセルトランジスタＭＴ１がオン状態となれば、当該トランジスタＭＴ１の保持するデータは“０”データであることが分かる。従って、上記読み出し方法であると、“１”データの読み出しは、同時に“０”データの読み出しでもある、と言うことが出来る。

＜＜センスアンプの動作について＞＞
次に、読み出し動作時におけるセンスアンプ２０の動作について、図８乃至図１１を用いて説明する。図８乃至図１１は、センスアンプ２０の回路図であり、ＭＯＳトランジスタ５０も併せて示している。以下では、データの読み出し時にメモリセルトランジスタＭＴがオン状態となることを“１”読み出しと呼び、オフ状態であることを“０”読み出しと呼ぶことにする。なお、読み出しレベルがゼロ以上であるデータの読み出し動作の間、信号Ｓ１、Ｓ２はそれぞれ（Ｖｔ＋０．９Ｖ）、（Ｖｔ＋１．２Ｖ）とされる。ＶｔはそれぞれＭＯＳトランジスタ１４４、１４６の閾値電圧である。また、信号ＢＬＣＬＡＭＰは（ＶＴＮ＋０．７Ｖ）とされる。ＶＴＮはＭＯＳトランジスタ５０の閾値電圧である。読み出しレベルが負であるデータを読み出す際には、上記電圧は電圧ＶＲＥＦ＿ＳＲＣの値だけ更に高くされる。以下では、読み出しレベルがゼロ以上である場合を例に説明するが、負である場合も同様である。

（ＣＡＳＥ Ｉ）
まず、“１”読み出しを行う場合につき、ＣＡＳＥ Ｉとして、以下説明する。
初めに図８に示すように、ビット線ＢＬのプリチャージが行われる。図示するように、スイッチ素子１４０がオン状態とされる。すると、ＮＡＮＤセルは導通状態にあるから、スイッチ素子１４０、ＭＯＳトランジスタ１４４の電流経路、ノードＮ１、及びＭＯＳトランジスタ７０の電流経路を介して、ビット線に電流が流れる。その結果、ビット線ＢＬの電位は０．７Ｖ程度となる。すなわち、ビット線ＢＬからソース線ＳＬに電流を流しながら、ビット線ＢＬの電位は０．７Ｖに固定される。また、スイッチ素子１４１がオン状態とされ、容量素子が充電され、ノードＮ２の電位は２．５Ｖ程度となる。スイッチ素子１４２、１４３はオフ状態である。

次に図９に示すように、ノードＮ２のディスチャージが行われる。すなわち、スイッチ素子１４１がオフ状態とされる。すると、ノードＮ２からビット線ＢＬに流れる電流によって、ノードＮ２が放電され、その電位は約０．９Ｖ程度に低下する。

引き続き図１０に示すように、ノードＮ２のディスチャージが行われる。図示するように、ノードＮ１の電位が０．９Ｖ以下に低下しようとすると、ＭＯＳトランジスタ１４４が電流を供給しはじめる。その結果、ノードＮ１の電位は０．９Ｖに維持される。

次に図１１に示すように、データのセンスが行われる。図示するように、ノードＮ２の電位が０．９Ｖであるので、ＭＯＳトランジスタ１４７がオン状態となる。よって、ラッチ回路１４９は電圧ＶＤＤを保持する。ラッチ回路１４９がＶＤＤを保持することで、スイッチ素子１４０がオフ状態、スイッチ素子１４３がオン状態となる。その結果、ノードＮ２の電位は０Ｖとなる。その結果、ラッチ回路１４９は電圧ＶＤＤを保持し続ける。また、ビット線ＢＬからスイッチ素子１４３を介してＶＳＳノードに電流が流れ、ビット線ＢＬの電位はＶＳＳ（０Ｖ）となる。

本実施形態では、消去状態より一つ上の閾値電圧の最も低いデータ（“１”データ）を読み出す際において、図８乃至図１１に示したプリチャージからセンスまでの処理が複数回、例えば２回、行われる。すなわち、まず１回目の読み出しにおいて、セル電流の流れやすいメモリセルトランジスタＭＴについて読み出しを行い、次に流れにくいメモリセルトランジスタＭＴについて読み出しを行う。これは、ソース線ＳＬのノイズ（変動）の影響を抑えるためであり、２回目の読み出しでは、１回目の読み出しでオン状態となったメモリセルトランジスタＭＴをオフ状態とさせつつ、読み出しが行われる。

（ＣＡＳＥ II）
次に“０”読み出しを行う場合につき、ＣＡＳＥ IIとして、以下説明する。
この場合、ビット線ＢＬに電流は流れず、０．７Ｖ一定となる。そしてノードＮ２の電位は約２．５Ｖを維持する。従って、ＭＯＳトランジスタ１４７はオフ状態となり、ラッチ回路１４９は電圧ＶＳＳ（０Ｖ）を保持する。これにより、スイッチ素子１４０がオン状態、スイッチ素子１４３がオフ状態となり、ノードＮ２の電位は２．５Ｖを維持し、ラッチ回路１４９は電圧ＶＳＳを保持し続ける。

＜＜ソース線制御回路の動作について＞＞
次に、読み出し動作時におけるソース線制御回路６０の動作について、図１２及び図１３を用いて説明する。図１２は読み出し動作時におけるソース線制御回路６０の動作を示すフローチャートであり、図１３は読み出し動作時におけるメモリセルアレイ１０及びソース線制御回路６０の回路図である。なお図１３では、ソース線制御回路６０につきその主要部のみを図示している。
まず、読み出しレベルが負である場合（ステップＳ１０、ＹＥＳ）、スイッチ素子１０８は選択信号ＳＥＬＥＣＴに従って、ノードＧ＿Ｓｏｕｒｃｅを、比較器１０１の出力ノードとＭＯＳトランジスタ１０７のドレインとの接続ノードに接続する（ステップＳ１１）。これにより、ソース線ＳＬの電位は電圧比較部６１によって制御され、その値はＶＲＥＦ＿ＳＲＣとなる。

またソース線ＳＬには、ビット線ＢＬから各ＮＡＮＤセル１１を介してセル電流Ｉcellが流れ込む（図１３参照）。セル電流Ｉcellの総計を、以下電流Ｉcell_totalと呼ぶことにする。この電流Ｉcell_totalは、ＭＯＳトランジスタ１０２の電流経路を介して接地電位に流れ込む。そして比較器１０１は、ソース線ＳＬの電位がＶＲＥＦ＿ＳＲＣを維持するよう、ノードＧ＿Ｓｏｕｒｃｅの電位を制御する。

また電流比較部６３においては、ＭＯＳトランジスタ１０４が電流Ｉcell_totalから電流Ｉcmpを生成する（ステップＳ１３）。前述の通り、ＭＯＳトランジスタ１０４はＭＯＳトランジスタ１０２と共にカレントミラー回路を形成する。従って、電流Ｉcmp＝（Ｗ２／Ｗ１）・Ｉcell_totalとなる。この電流Ｉcmpが、ＭＯＳトランジスタ１０４のドレイン電流として流れる（図１３参照）。

更にＭＯＳトランジスタ１０５は、ゲートに信号Ｐ＿ＧＡＴＥが与えられることで、基準電流Ｉref２を生成する（ステップＳ１４、図１３参照）。すなわち、基準電流Ｉref２が、ＭＯＳトランジスタ１０５のドレイン電流として流れる。基準電流Ｉref２は、ソース線ＳＬに流れる電流Ｉcell_totalの上限値の（Ｗ２／Ｗ１）倍の値とされる。つまり、電流Ｉcmpが基準電流Ｉref２に等しい場合には、電流Ｉcell_totalはソース線ＳＬに許容される上限値に等しく、電流Ｉcmpが基準電流Ｉref２を超える場合は、電流Ｉcell_totalが上限値を超えることになる。

電流Ｉcmpが基準電流Ｉref２を超える場合（ステップＳ１５、ＹＥＳ）、インバータ１０６の入力ノードは“Ｌ”レベルとなり、出力ノードは“Ｈ”レベルとなる。従って、ＭＯＳトランジスタ１０７がオン状態となる（ステップＳ１６）。よって、ノードＧ＿Ｓｏｕｒｃｅの電位が低下する。その結果、ＭＯＳトランジスタ１０２の駆動力が低下する。そのため、電流Ｉcell_totalが低下し、ソース線ＳＬに許容される上限値となる。またソース線ＳＬの電位はＶＲＥＦ＿ＳＲＣより上昇し、最終的に電流Ｉcell_totalの上限値とつりあう値となる（ステップＳ１７）。

他方、電流Ｉcmpが基準電流Ｉref２を超えない場合（ステップＳ１５、ＮＯ）、または等しい場合、インバータの入力ノードは“Ｈ”レベルとなり、出力ノードは“Ｌ”レベルとなる。従って、ＭＯＳトランジスタ１０７がオフ状態となる（ステップＳ１８）。よって、ノードＧ＿Ｓｏｕｒｃｅの電位は比較器１０１の出力によって制御される。その結果、ソース線ＳＬの電位はＶＲＥＦ＿ＳＲＣを維持する（ステップＳ１９）。

ステップＳ１０において読み出しレベルがゼロまたは正の値である場合（ステップＳ１０、ＮＯ）、スイッチ素子１０８はノードＧ＿Ｓｏｕｒｃｅを電圧Ｖ１ノードに接続する（ステップＳ２０）。従って、ＭＯＳトランジスタ１０２がオン状態とされ、ソース線ＳＬの電位は０Ｖとされる（ステップＳ２１）。この場合、電流比較部６３における比較結果にかかわらず、ノードＧ＿Ｓｏｕｒｃｅの電位はＶ１で一定である。

＜＜読み出し動作時における各ノードの電圧変化について＞＞
上記説明した読み出し動作時におけるビット線ＢＬ、信号ＢＬＣＬＡＭＰ、ソース線ＳＬ、及びワード線ＷＬの電圧について、図１４を用いて説明する。図１４は、読み出しレベルが負のデータ（“１”データ）を読み出す際における、各種信号の電圧変化を示すタイミングチャートである。

図示するように、時刻ｔ０において読み出し動作が開始される。時刻ｔ０において、ロウデコーダ３０は選択ワード線ＷＬに電圧ＶＣＧＲ（＝Ｖ０１’）を印加し、非選択ワード線ＷＬに電圧ＶＲＥＡＤを印加する。

ビット線ドライバ４０は、信号ＢＬＣＬＡＭＰとして電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＴＮ）を発生する。電圧ＶＴＮは、ＭＯＳトランジスタ５０の閾値電圧である。その結果、ＭＯＳトランジスタ５０がオン状態となる。従って、ビット線ＢＬとセンスアンプ２０とが電気的に接続される。
またセンスアンプ２０は、ビット線ＢＬの電位をＶＲＥＦ＿ＳＲＣとする。

更にソース線制御回路６０は、ソース線ＳＬの電位を制御する。前述の通り、ビット線ＢＬからソース線ＳＬに流れる電流が上限値を超えていなければ、ソース線ＳＬの電位はＶＲＥＦ＿ＳＲＣに固定され、上限値を超えていれば、ＶＲＥＦ＿ＳＲＣよりも高い値となる。上限値を超えている場合のソース線ＳＬの電位を、図１４では斜線の領域として示している。なお、信号ＢＬＣＬＡＭＰ及びビット線ＢＬの電位がＶＲＥＦ＿ＳＲＣだけ高くされているのは、ソース線ＳＬの電位が少なくともＶＲＥＦ＿ＳＲＣだけ０Ｖよりも高くされているからである。

次に時刻ｔ１において、センスアンプ２０によりプリチャージが行われる。そのために、信号ＢＬＣＬＡＭＰの電位は（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ＋ＶＴＮ）とされる。電圧ＶＰＲＥは、センスアンプ２０によるプリチャージ電位である。またビット線ＢＬの電位は、電圧（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ）とされる。この際のセンスアンプ２０の動作は図８に示した通りであり、図８の例であるとＶＰＲＥ＝０．７Ｖである。その後、図９及び図１０で説明したディスチャージが行われ、時刻ｔ２において、図１１で説明したデータのセンスが行われる。

引き続き、同一のデータ（“１”データ）についての読み出しが行われる。すなわち、再度ビット線のプリチャージ及びディスチャージが行われ、時刻ｔ３において２回目のセンスが行われる。前述の通り、２回目の読み出し時には、１回目の読み出しにおいてオン状態とされたメモリセルトランジスタＭＴが接続されたビット線については、ディスチャージは行われない。なお図１４では、２回目の読み出しにおけるソース線ＳＬの電位がＶＲＥＦ＿ＳＲＣに固定される場合について示している。本方法は、２回目の読み出し時にはノードＧ＿ＳｏｕｒｃｅをＭＯＳトランジスタ１０７のドレインと非接続とすることにより、電流比較部６３における比較結果がノードＧ＿Ｓｏｕｒｃｅに反映されないようにすれば良い。勿論、２回目の読み出し時においても、ノードＧ＿Ｓｏｕｒｃｅを電流比較部６３により制御しても良い。

読み出しレベルがゼロ以上であるデータの読み出しの際は、ソース線ＳＬの電位が０Ｖとされ、またビット線ＢＬ及び信号ＢＬＣＬＡＭＰの電位がそれぞれＶＰＲＥ及び（ＶＰＲＥ＋ＶＴＮ）とされる以外は、図１４と同様である。

＜効果＞
上記のように、この発明の第１の実施形態に係る半導体記憶装置であると、下記（１）の効果が得られる。

（１）半導体記憶装置の信頼性を向上出来る。
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、ソース線制御回路６０が、ソース線ＳＬに流れる電流Ｉcell_totalを監視している。そしてソース線制御回路６０は、Ｉcell_totalが上限値を超えないように制御している。従って、ＮＡＮＤ型フラッシュメモリの信頼性を向上出来る。本効果につき、以下説明する。

図１５は、メモリセルトランジスタＭＴのドレイン・ソース間電圧Ｖdsと、セル電流（ドレイン電流）Ｉcellとの関係を示すグラフである。図示するように、ゲート・ソース間電圧ＶgsとメモリセルトランジスタＭＴの閾値電圧Ｖtとの差が大きいほど、セル電流Ｉcellが大きくなる。

通常、読み出しレベルがゼロ以上であるデータの読み出し時には、ソース（ソース線ＳＬ）の電位は０Ｖとされ、ゲート（ワード線ＷＬ）には読み出しレベルが与えられる。また本実施形態では、読み出しレベルが負であるデータの読み出し時には、ソースに電圧ＶＲＥＦ＿ＳＲＣを印加している。これにより、読み出しレベルが負であっても、ゲート電圧をゼロ以上の値とすることが出来る。

上記いずれの読み出し手法を用いるにせよ、ソース線ＳＬに流れる電流Ｉcell_totalは、予め定められた上限値（１チップに許される電流スペック）を超えることは許されない。そして上限値を超えることは、ＮＡＮＤ型フラッシュメモリの信頼性を悪化させる原因となる。特に読み出しレベルが負であるデータを読み出す際の上記手法であると、セル電流Ｉcellの増加に対する方策をとらないと、電圧Ｖds、Ｖgsが大きくなりすぎる場合がある。なぜなら、ソース線には電圧ＶＲＥＦ＿ＳＲＣが供給され、その電位はＶＲＥＦ＿ＳＲＣに固定されるからである。そして、読み出し対象となるページ内のデータパターンによっては、ソース線ＳＬに流れる電流Ｉcell_totalの値が、ＮＡＮＤ型フラッシュメモリで規定されるスペック（上限値）を超えてしまう恐れがある。

しかしながら本実施形態であると、上記いずれの読み出し手法であっても、ソース線ＳＬの電流Ｉcell_totalの過度の増加を抑制し、ＮＡＮＤ型フラッシュメモリの信頼性を向上出来る。この点につき、図１６及び図１７を用いて説明する。図１６及び図１７はそれぞれ、読み出しレベルがゼロ以上及び負の場合における、メモリセルトランジスタＭＴの電圧関係を示す回路図である。

まず図１６を参照しつつ、読み出しレベルがゼロ以上である場合について説明する。図示するように、ビット線ＢＬの電位はプリチャージ電位ＶＰＲＥとされ、ソース線ＳＬは０Ｖである。電流Ｉcell_totalが小さい場合には、ゲート・ソース間電圧Ｖgsは、ほぼ読み出しレベルに等しい。他方、電流Ｉcell_totalが上昇した際には、ソース線ＳＬの電位も上昇する。すなわち、ソース線ＳＬの電位は０Ｖから、電流Ｉcell_totalに応じたαＶまで上昇する。従って、電流Ｉcell_totalが小さい場合に比べてＶgs及びＶdsが十分に取れなくなる。その結果、電流Ｉcell_totalの増加も抑制され、電流Ｉcell_totalが上限値を超えることを防止出来る。

次に図１７を参照しつつ、読み出しレベルが負である場合について説明する。図示するように、ビット線ＢＬの電位は（ＶＲＥＦ＿ＳＲＣ＋ＶＰＲＥ）とされ、ソース線ＳＬの電位はＶＲＥＦ＿ＳＲＣである。電流Ｉcell_totalが小さい場合には、ゲート・ソース間電圧Ｖgsは、ほぼ読み出しレベルに等しい。他方、電流Ｉcell_totalが上昇した際には、電流比較部６３によるフィードバック制御により、ノードＧ＿Ｓｏｕｒｃｅの電位が低下する。その結果、ソース線ＳＬの電位が上昇する。すなわち、ソース線ＳＬの電位は（ＶＲＥＦ＿ＳＲＣ）から、電流Ｉcell_totalに応じたαＶだけ上昇する。従って、図１６の場合と同様に、電流Ｉcell_totalが小さい場合に比べてＶgs及びＶdsが十分に取れなくなる。その結果、電流Ｉcell_totalの増加も抑制され、電流Ｉcell_totalが上限値を超えることを防止出来る。

読み出しレベルが負であるデータの読み出し時におけるソース線ＳＬの電位及び電流Ｉcell_totalの変化について、図１８及び図１９を用いて説明する。図１８及び図１９は、ソース線ＳＬの電位及び電流Ｉcell_totalの変化を示すグラフである。図１８はノードＧ＿Ｓｏｕｒｃｅの電位が比較器１０１のみによって制御される場合において、電流Ｉcell_totalが増加していく場合のソース線ＳＬの電位を示すグラフであり、図１９は、図１８と同様の条件下において、ノードＧ＿Ｓｏｕｒｃｅの電位が比較器１０１及び上記電流比較部６３によって制御される場合（本実施形態）を示している。

図１８に示すように、電流比較部６３による制御が行われない場合、電流Ｉcell_totalにかかわらず、ソース線ＳＬの電位は電圧比較部６１によってＶＲＥＦ＿ＳＲＣに固定される。つまり、電流Ｉcell_totalは一切制御されないため、読み出しデータによっては、電流Ｉcell_totalは上限値を超える場合があり得る。

しかし本実施形態の場合、図１９に示すように、電流Ｉcell_totalが上限値に達すると、ノードＧ＿Ｓｏｕｒｃｅの電位が低下されるため、それ以上の電流Ｉcell_totalの増加が抑制される。それに伴い、電流Ｉcell_totalが抑制された時点から、ソース線ＳＬの電位が上昇する。

以上のように、上記実施形態に係る構成であると、ソース線制御回路６０の電流比較部６３は、ソース線ＳＬに流れる電流をモニタしている。そして、ソース線ＳＬに流れる電流が上限値に達すると、電流がそれ以上増加しないよう電流制御部６２を制御する。従って、ソース線ＳＬに流れる電流が上限値を超えることを防止出来る。

［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、電流Ｉcell_totalの大きさにかかわらず、消去状態より一つ上の閾値電圧の最も低いデータについての１回目の読み出し時において、ソース線ＳＬの電位を高くするものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。

図２０は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。本実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成は、第１の実施形態で説明した図１の構成において、ソース線制御回路６０の構成を変形したものである。その他の構成は第１の実施形態と同様であるので説明は省略する。

＜ソース線制御回路６０の構成＞
本実施形態に係るソース線制御回路６０は、第１の実施形態で説明した図１の構成において、下記の変形を行ったものである。
すなわちソース線制御回路６０において、まず電流比較部６３が廃されている。

更に電圧比較部６１において、スイッチ素子１０９が設けられている。スイッチ素子１０９は、例えば前述した制御回路により与えられる選択信号ＳＥＬＥＣＴ２によって制御される。そしてスイッチ素子１０９は、読み出しレベルが負であり、また最も低いデータの読み出し時で、且つ１回目の読み出し時において、比較器１０１の反転入力端子を電圧ＶＲＥＦ＿ＳＲＣ２に接続する。そして上記データの２回目の読み出し以降は、比較器１０１の反転入力端子を電圧ＶＲＥＦ＿ＳＲＣ１に接続する。電圧ＶＲＥＦ＿ＳＲＣ１は、上記第１の実施形態で説明した電圧ＶＲＥＦ＿ＳＲＣと同様の電圧である。またＶＲＥＦ＿ＳＲＣ２はＶＲＥＦ＿ＳＲＣ１よりも大きい電圧であり、例えば図１７で説明した（ＶＲＥＦ＿ＳＲＣ＋α）に相当する値である。

また電流制御部６２におけるスイッチ素子１０８は、選択信号ＳＥＬＥＣＴ１によって制御される。選択信号ＳＥＬＥＣＴ１は、第１の実施形態で説明した選択信号ＳＥＬＥＣＴと同一であり、読み出しレベルが負である場合にノードＧ＿Ｓｏｕｒｃｅを比較器１０１の出力ノードに接続し、ゼロ以上である場合に電圧Ｖ１ノードに接続する。
その他の構成は第１の実施形態と同様である。

＜ソース線制御回路６０の動作＞
次に図２１を用いて、本実施形態に係るソース線制御回路６０の動作について、読み出しレベルが負である場合について説明する。図２１は、ソース線制御回路６０の動作を示すフローチャートであり、第１の実施形態で説明した図１２におけるステップＳ１１以降の処理に相当する。

図示するように、読み出しレベルが最も低く（すなわち消去状態より一つ上の閾値電圧の最も低いデータ、更に換言すれば“１”データ、ステップＳ３０、ＹＥＳ）、且つ１回目の読み出しである場合（ステップＳ３１、ＹＥＳ）、スイッチ素子１０９は電圧ＶＲＥＦ＿ＳＲＣ２を選択する（ステップＳ３２）。従って、ソース線ＳＬの電位はＶＲＥＦ＿ＳＲＣ２で一定とされる（ステップＳ３３）。

そして、それ以降の読み出しで且つ読み出しレベルが負である場合（図３の例であると、“１”データについての２回目の読み出し時、ステップＳ３０、ＮＯまたはステップＳ３１、ＮＯ）には、スイッチ素子１０９は電圧ＶＲＥＦ＿ＳＲＣ１を選択する（ステップＳ３４）。その結果、ソース線ＳＬの電位はＶＲＥＦ＿ＳＲＣ１で一定とされる（ステップＳ３５）。

なお、読み出しレベルがゼロ以上である場合（図３の例であると“１”〜“７”データ）には、ソース線ＳＬの電位は０Ｖとされる。

図２２は、読み出しレベルが負のデータ（“０”データ）を読み出す際における、各種信号の電圧変化を示すタイミングチャートであり、ビット線ＢＬ、信号ＢＬＣＬＡＭＰ、ソース線ＳＬ、及びワード線ＷＬの電圧を示している。

図示するように、ビット線ＢＬ、信号ＢＬＣＬＡＭＰ、及びワード線ＷＬの電位変化は、第１の実施形態で説明した図１４と同様である。第１の実施形態と異なる点は、“１”データについての１回目の読み出しの際、ソース線ＳＬの電位がＶＲＥＦ＿ＳＲＣ２に固定される点である。すなわち、ソース線ＳＬに流れる電流Ｉcell_totalの大きさにかかわらず、ソース線ＳＬの電位は、それ以降の読み出し時における電位（ＶＲＥＦ＿ＳＲＣ１）よりも高い値（ＶＲＥＦ＿ＳＲＣ２）で固定される。

＜効果＞
上記のように、この発明の第２の実施形態に係る半導体記憶装置であると、下記（２）の効果が得られる。

（２）簡便な回路構成にて、上記（１）の効果が得られる。
通常、セル電流の総計Ｉcell_totalが最も大きくなる読み出し動作は、消去状態より一上の閾値電圧の最も低いデータ、すなわち“１”データについての１回目の読み出しである。この場合において、消去状態のセルの電流が流れる為Ｉcell_totalが上限値を超える可能性が最も高い。これに対して、このレベルに対応するデータについての２回目の読み出し、及びこのレベルの読み出し以降に続いて行われる、このレベルよりも高い閾値電圧を有するデータの読み出し時には、Ｉcell_totalの値は比較的小さい。

そこで本実施形態では、セル電流の総計Ｉcell_totalの値にかかわらず、“１”データについての最初の読み出し時におけるソース線ＳＬの電位（ＶＲＥＦ＿ＳＲＣ２）を、それ以降の読み出し時におけるソース線ＳＬの電位（ＶＲＥＦ＿ＳＲＣ１）よりも高くしている。従って、“１”データについての最初の読み出し時においては、メモリセルトランジスタのゲート・ソース間電圧Ｖdsが抑制されるので、Ｉcell_totalが上限値を超えることを防止出来る。それ以降の読み出し時には、Ｉcell_totalの値は比較的小さいため、ソース線ＳＬの電位をＶＲＥＦ＿ＳＲＣ１としても、Ｉcell_totalが上限値を超えることは実用上、殆ど無いと言うことが出来る。従って、上記第１の実施形態で説明した（１）と同様の効果が得られる。

また、本実施形態では電流Ｉcell_totalを監視する必要がなく、Ｉcell_totalに応じたノードＧ＿Ｓｏｕｒｃｅの電位制御が不要である。従って、ソース線制御回路６０の構成を簡略化しつつ、上記効果が得られる。

なお、上記は読み出しシーケンスにおける最初の読み出し対象データが“１”データで始まる場合である場合を仮定している。従って、例えば最初の読み出し対象データが“４”データであれば、“４”データについての１回目の読み出し時において、セル電流の総計が最大となる。つまり、データの読み出し動作時における最初の読み出し対象データについての１回目の読み出し時において、セル電流が最大となる。このことは、本明細書における以降の記載においても同様である。従って、そのような場合ににおいて、ソース線ＳＬの電位をＶＲＥＦ＿ＳＲＣ２とすれば良い。

［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、読み出しレベルがゼロ以上のデータの読み出し時においても、ソース線ＳＬに電圧ＶＲＥＦ＿ＳＲＣを印加するものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。

図２３は、本実施形態に係るソース線制御回路６０のブロック図である。図示するように本実施形態に係るソース線制御回路６０は、第１の実施形態で説明した図１の構成において、スイッチ素子１０８を廃した構成を有している。そしてノードＧ＿Ｓｏｕｒｃｅは、常時比較器１０１の出力ノードとＭＯＳトランジスタ１０７のドレインとの接続ノードに接続されている。

またロウデコーダ３０は、読み出しレベルがゼロ以上のデータの読み出し時において、選択ワード線ＷＬに対して読み出しレベルよりもＶＲＥＦ＿ＳＲＣだけ高い電圧を印加する。例えば“２”データの読み出し時には、選択ワード線ＷＬに（ＶＲＥＦ＿ＳＲＣ＋Ｖ１２）を印加し、“３”データの読み出し時には（ＶＲＥＦ＿ＳＲＣ＋Ｖ２３）を印加する。以下同様である。

図２４は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおいて、データの読み出し時におけるソース線ＳＬ及び選択ワード線ＷＬの電圧変化を示すタイミングチャートである。

図示するように、“１”データについての１回目の読み出しの際には、ソース線ＳＬの電位が電流比較部６３によって制御される。そしてそれ以降は、読み出しデータに関わらずＶＲＥＦ＿ＳＲＣで固定される。そして、ワード線ＷＬに印加される電圧ＶＣＧＲは、“１”データから順に、読み出しデータに応じて上昇される。

＜効果＞
上記のように、この発明の第３の実施形態に係る半導体記憶装置であると、第１の実施形態で説明した（１）の効果に加えて、下記（３）の効果が得られる。

（３）読み出し動作を高速化出来る。
本実施形態に係る構成であると、“１”データについての２回目の読み出し以降、ソース線ＳＬの電位はＶＲＥＦ＿ＳＲＣで一定とされる。すなわち、読み出しレベルに応じてソース線の電位を切り替える必要が無い。従って、読み出し動作を高速化出来ると共に、図１で説明したスイッチ素子１０８が不要となることから、回路構成も簡略化出来る。

なお、上記実施形態においてソース線の電位が電流比較部６３によって制御されるタイミングは、読み出し動作時における最初の読み出し対象データについての１回目の読み出し時であれば良い。従って、最初の読み出し対象データが“４”データであれば、当該データについての１回目の読み出し時において、ソース線の電位が電流比較部６３によって制御される。

［第４の実施形態］
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第３の実施形態を上記第２の実施形態に適用したものである。すなわち、上記第２の実施形態において、読み出しレベルがゼロ以上のデータの読み出し時においても、ソース線ＳＬに電圧ＶＲＥＦ＿ＳＲＣを印加するものである。以下では、上記第２の実施形態と異なる点についてのみ説明する。

図２５は、本実施形態に係るソース線制御回路６０のブロック図である。図示するように本実施形態に係るソース線制御回路６０は、第２の実施形態で説明した図２０の構成において、スイッチ素子１０８を廃した構成を有している。そしてノードＧ＿Ｓｏｕｒｃｅは、常時比較器１０１の出力ノードに接続されている。

またロウデコーダ３０は、読み出しレベルがゼロ以上のデータの読み出し時において、選択ワード線ＷＬに対して読み出しレベルよりもＶＲＥＦ＿ＳＲＣ１だけ高い電圧を印加する。例えば“２”データの読み出し時には、選択ワード線ＷＬに（ＶＲＥＦ＿ＳＲＣ１＋Ｖ１２）を印加し、“３”データの読み出し時には（ＶＲＥＦ＿ＳＲＣ１＋Ｖ２３）を印加する。以下同様である。

図２６は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおいて、データの読み出し時におけるソース線ＳＬ及び選択ワード線ＷＬの電圧変化を示すタイミングチャートである。

図示するように、“１”データについての１回目の読み出しの際には、ソース線ＳＬの電位が電圧比較部６１によってＶＲＥＦ＿ＳＲＣ２に固定される。そしてそれ以降は、読み出しデータに関わらずＶＲＥＦ＿ＳＲＣ１（＜ＶＲＥＦ＿ＳＲＣ２）で固定される。そして、ワード線ＷＬに印加される電圧ＶＣＧＲは、“０”データから順に、読み出しデータに応じて上昇される。

上記のように、この発明の第４の実施形態に係る半導体記憶装置であると、第２の実施形態で説明した（２）の効果に加えて、上記第３の実施形態で説明した（３）の効果をあわせて得られる。勿論、本実施形態でも、ソース線の電位がＶＲＥＦ＿ＳＲＣ２とされるタイミングは、読み出し動作時における最初の読み出し対象データについての１回目の読み出し時であれば良い。

以上のように、この発明の第１乃至第４の実施形態に係る半導体記憶装置であると、読み出しレベルが負であるデータを読み出す際に、ソース線ＳＬに正電位ＶＲＥＦ＿ＳＲＣを印加している。そして、電流量が予め定められた上限閾値を超えるような場合には、電流を接地電位に流すＭＯＳトランジスタの電流駆動力を低下させる。これにより、ソース線ＳＬの電位を上昇させてメモリセルトランジスタＭＴのＶgsを低下させ、ソース線ＳＬに流れる電流量が上限閾値を超えることを防止している。

そのために第１、第３の実施形態では、ソース線ＳＬに流れる電流量をモニタしている。そしてモニタした電流量が上限閾値に達する場合に、上記ＭＯＳトランジスタの電流駆動力を低下させている。また第２、第４の実施形態では、セル電流総計が最も大きくなるのはデータの１回目の読み出し時であることに鑑みて、この場合のソース線の電位を、それ以降の読み出し時における電位よりも高くしている。

以上により、ソース線ＳＬに流れる電流の総計が、１チップに許容される電流スペックを超えることを防止し、半導体記憶装置の信頼性を向上出来る。

なお、上記第１、第３実施形態においては、１回目のデータ読み出し時にのみ、電流比較部６３によってソース線の電流を制御しても良い。つまり、読み出しレベルが負であるデータが複数存在するような場合、読み出しレベルが最初の読み出しレベルよりも高いデータについては、ソース線ＳＬの電位をＶＲＥＦ＿ＳＲＣに固定しても良い。なぜなら、前述の通り消去状態のセル電流が流れるため、一連の読み出し動作の中で１回目の読み出しが、電流Ｉcell_totalの最も大きい読み出し動作だからである。このことは第２、第３の実施形態でも同様である。

また、上記第１乃至第４の実施形態においては、“１”〜“７”データについての全てにつき、２回の読み出しを行っても良い。しかし通常２回の読み出しは、一回目のデータ読み出しについてのみ行えば十分である。なぜなら、消去状態のセルのセル電流が流れるデータの読み出し時が、最もソース線ノイズが大きくなるからである。

更に、上記第１、第３の実施形態では、ＭＯＳトランジスタ１０４のゲート幅Ｗ２がＭＯＳトランジスタ１０２のゲート幅Ｗ１よりも小さい場合を例に挙げて説明した。これにより、ＭＯＳトランジスタ１０４、１０５に流す電流を小さく出来、電流比較部６３における消費電流を削減出来る。しかし、消費電流が問題とならないような場合には、Ｗ１＝Ｗ２であっても良い。

更に、上記実施形態では消去状態（“０”データ）以外の読み出しレベルが負であるデータが１個だけ（“１”データ）である場合を例に説明したが、勿論、２個以上あって良い。更に、上記実施形態ではＮＡＮＤ型フラッシュメモリを例に説明したが、例えばＮＯＲ型フラッシュメモリにも適用出来、セル電流の増加によりソース線電位の上昇が問題となる半導体記憶装置全般に適用可能である。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係るフラッシュメモリのブロック図。 この発明の第１の実施形態に係るメモリセルアレイの断面図。 この発明の第１の実施形態に係るメモリセルの閾値分布を示すグラフ。 この発明の第１の実施形態に係るセンスアンプの回路図。 この発明の第１の実施形態に係るＮＡＮＤセルの回路図。 この発明の第１の実施形態に係るＮＡＮＤセルの一部領域の断面図。 この発明の第１の実施形態に係るＮＡＮＤセルの一部領域の断面図。 この発明の第１の実施形態に係るセンスアンプの回路図。 この発明の第１の実施形態に係るセンスアンプの回路図。 この発明の第１の実施形態に係るセンスアンプの回路図。 この発明の第１の実施形態に係るセンスアンプの回路図。 この発明の第１の実施形態に係るソース線制御回路の動作を示すフローチャート。 この発明の第１の実施形態に係るメモリセルアレイ及びソース線制御回路の回路図。 この発明の第１の実施形態に係るフラッシュメモリにおける、読み出し動作時の各種電圧のタイミングチャート。 ＶdsとＩcellとの関係を示すグラフ。 この発明の第１の実施形態に係るメモリセルの回路図であり、読み出し時における電圧関係を示す図。 この発明の第１の実施形態に係るメモリセルの回路図であり、読み出し時における電圧関係を示す図。 ソース線の電位とセル電流の総計との関係を示すグラフ。 この発明の第１の実施形態に係るフラッシュメモリにおける、ソース線の電位とセル電流の総計との関係を示すグラフ。 この発明の第２の実施形態に係るフラッシュメモリのブロック図。 この発明の第２の実施形態に係るソース線制御回路の動作を示すフローチャート。 この発明の第２の実施形態に係るフラッシュメモリにおける、読み出し動作時の各種電圧のタイミングチャート。 この発明の第３の実施形態に係るソース線制御回路の回路図。 この発明の第３の実施形態に係るフラッシュメモリにおける、読み出し動作時の各種電圧のタイミングチャート。 この発明の第４の実施形態に係るソース線制御回路の回路図。 この発明の第４の実施形態に係るフラッシュメモリにおける、読み出し動作時の各種電圧のタイミングチャート。

符号の説明

１…フラッシュメモリ、１０…メモリセルアレイ、１１…ＮＡＮＤセル、２０…センスアンプ、３０…ロウデコーダ、４０…ビット線ドライバ、４１…電流源、４２、５０、１００、１０２〜１０５、１４４〜、１４６、１４７…ＭＯＳトランジスタ、４３…可変抵抗素子、６０…ソース線制御回路、６１…電圧比較部、６２…電流制御部、６３…電流比較部、８０…半導体基板、８１、８２…ウェル領域、８３…ゲート絶縁膜、８４、８６…多結晶シリコン層、８５…ゲート間絶縁膜、８７…不純物拡散層、８８、９１…層間絶縁膜、８９、９０、９２…金属配線層、９３…チャネル、１０１…比較器、１０６…インバータ、１０８、１０９、１４０〜１４３…スイッチ素子、１４８…キャパシタ素子、１４９…ラッチ回路

Claims (5)

1. 電荷蓄積層と制御ゲートとを含み、閾値電圧に応じて２値以上のデータを保持可能なメモリセルと、
   前記メモリセルのソースに電気的に接続されたソース線と、
   前記データの読み出し動作時及びベリファイ動作時において、前記ソース線に流れる電流を検出し、検出した電流量に応じて前記ソース線の電位を制御するソース線制御回路と
   を具備することを特徴とする半導体記憶装置。
2. 前記ソース線制御回路は、前記電流量が予め定められた一定値を超えた際、前記ソース線に流れる電流を制限する
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記ソース線制御回路は、前記ソース線に電流を流す第１トランジスタと、
   前記第１トランジスタと共にカレントミラー回路を形成し、前記第１トランジスタよりもゲート幅の小さい第２トランジスタと
   を備え、前記第２トランジスタに流れる電流と、予め定められた電流閾値との比較結果に応じて、前記第１トランジスタのゲート電位が制御される
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記読み出し動作及びベリファイ動作時において、前記メモリセルから読み出された前記データをセンス・増幅するセンスアンプを更に備え、
   前記センスアンプは、前記読み出し動作及びベリファイ動作において、同一の前記データにつき複数回にわたって読み出しを行い、
   前記ソース線制御回路は、前記複数回の読み出しのうち、最初の読み出しの際において、前記ソース線の電位を制御する
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 電荷蓄積層と制御ゲートとを含み、閾値電圧に応じて２値以上のデータを保持可能なメモリセルと、
   前記メモリセルのソースに電気的に接続されたソース線と、
   前記データの読み出し動作時及びベリファイ動作時において、前記メモリセルから読み出された前記データをセンス・増幅するセンスアンプと、
   前記読み出し動作時及びベリファイ動作時において、前記ソース線の電位を制御するソース線制御回路と
   を具備し、前記センスアンプは、前記読み出し動作及びベリファイ動作において、同一の前記データにつき複数回にわたって読み出しを行い、
   前記ソース線制御回路は、前記複数回の読み出しのうち最初の読み出しにおける前記ソース線の電位を、それ以降の読み出しにおける電位よりも高くする
   ことを特徴とする半導体記憶装置。

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