JP2009295221A - 半導体記憶装置 - Google Patents

Abstract

【課題】誤読み出しの可能性を低減した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、選択ゲートトランジスタを介してビット線に接続されるメモリセルと、前記ビット線に電流を供給するための電流源を備えて、前記メモリセルのセル電流によってそのセルデータを検知するセンスアンプと、読み出し時、前記メモリセルのドレイン・ソース間電圧を前記ビット線の抵抗によらず実質的に一定に保つように、前記選択ゲートトランジスタのゲートを駆動する選択ゲート線ドライバと、を有する。
【選択図】図９

Description

この発明は、半導体記憶装置に係り、特に大容量化した記憶装置でのビット線抵抗の影響を考慮したセンス方式に関する。

電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリの読み出しや書き込みベリファイに用いられるセンスアンプとして、選択メモリセルに例えば０．５Ｖのドレイン・ソース間電圧を印加して選択メモリセルが流すセル電流を判定する、電流検出型センスアンプが知られている（例えば特許文献１参照）。このセンス方式では、センス時の選択メモリセルのドレイン・ソース間電圧は、ビット線端にあるセンスアンプ内のクランプトランジスタのゲート電圧によって制御する。

微細化・高集積化・大容量化が進んでいるＮＡＮＤ型フラッシュメモリにおいては、ビット線抵抗が高抵抗化し、ビット線抵抗による電圧降下によってメモリセルのドレイン・ソース間電圧の制御がしにくくなってきている。実際に従来のセンス方式では、メモリセルのドレイン・ソース間に印加される電圧は、ビット線抵抗による電圧降下の分だけクランプ電圧よりも低くなってしまう。

これにより、メモリセルのドレイン・ソース間電圧が実質的に減ると、セル電流が減少し、例えば十分にしきい値電圧の低い消去セルであっても消去セルとして読まれない、といった誤読み出しが起こる可能性がある。
特開２００６−５００７２７号公報

この発明は、誤読み出しの可能性を低減した半導体記憶装置を提供することを目的とする。

この発明の一態様による半導体記憶装置は、
選択ゲートトランジスタを介してビット線に接続されるメモリセルと、
前記ビット線に電流を供給するための電流源を備えて、前記メモリセルのセル電流によってそのセルデータを検知するセンスアンプと、
読み出し時、前記メモリセルのドレイン・ソース間電圧を前記ビット線の抵抗によらず実質的に一定に保つように、前記選択ゲートトランジスタのゲートを駆動する選択ゲート線ドライバと、
を有することを特徴とする。

この発明によると、誤読み出しの可能性を低減した半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。

図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリの機能ブロックを示し、図２はそのメモリコア部の構成を示している。メモリセルアレイ１は、図２に示すように、複数のメモリセルＭ０−Ｍ３１が直列接続されたＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵを配列して構成されている。

メモリセルは、浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、その浮遊ゲートに電子を注入してしきい値を高くした状態と、電子を放出させてしきい値を低くした状態とを、データとして利用する。或いは浮遊ゲート構造に代わって、ゲート絶縁膜内に電荷トラップを備えて、同様のデータ記憶を行うセル構造を用いることも出来る。

ＮＡＮＤストリングＮＵの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。メモリセルＭ０−Ｍ３１の制御ゲートはそれぞれワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続されている。

ワード線及び選択ゲート線を選択駆動するためにロウデコーダ２が設けられている。ビット線ＢＬは、センスアンプ回路３に接続されている。図２では、センスアンプ回路３として、ビット線毎に設けられた１ページ分のセンスアンプＳＡを有する例を示している。例えば隣接ビット線が一つのセンスアンプを共有し、一方のビット線が選択されてセンスアンプに接続される方式とすることもできる。

１ワード線により同時に選択されるメモリセルの集合は、１ページを構成し、これが同時読み出し及び書き込みの単位となる。ワード線を共有するＮＡＮＤストリングの集合は、消去単位となるブロックを構成する。メモリセルアレイ１は通常、図２に示すようにビット線方向に複数のブロックＢＬＫ０−ＢＬＫｎを配置して構成される。

センスアンプ回路３の１ページの読み出しデータは、カラムデコーダ５により制御されてカラム単位でデータ線を転送され、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏパッドに出力される。書き込み時は、１ページの書き込みデータがカラム単位でＩ／Ｏバッファ９を介してセンスアンプ回路３にロードされる。

Ｉ／Ｏバッファ９を介して入力されるコマンドは、コントローラ８でデコードされ、動作制御に供される。Ｉ／Ｏバッファ９を介して入力されるアドレスは、アドレスレジスタ６を介してロウデコーダ２及びカラムデコーダ５に送られる。

コントローラ８は、コントロールパッドから供給される各種制御信号（チップイネーブル、コマンドラッチイネーブル、アドレスラッチイネーブル、書き込みイネーブル、読み出しイネーブル等）及びコマンドに基づいて、読み出し制御及び書き込みや消去のシーケンス制御を行う。

各動作モードに必要な各種の高電圧を発生するために、高電圧発生回路７が設けられている。この高電圧発生回路７もコントローラ８により制御される。

コアコントロールドライバ４は、コントローラ８により制御されて、ロウデコーダ２で選択されたブロック内の各ワード線及び選択ゲート線を動作モードに応じて駆動する電圧を発生するドライブ回路である。

図４は、コアコントロールドライバ４内の一部、選択ゲート線（ＳＧＤ）ドライバ４０の構成を示している。動作モードに応じて選択ゲート線ＳＧＤを駆動するために、読み出し時のＳＧＤ電圧発生回路４１、高速書き込み時のＳＧＤ電圧発生回路４１ｂ、低速書き込み時のＳＧＤ電圧発生回路４１ｃ、消去時のＳＧＤ電圧発生回路４１ｄ、消去ベリファイ時のＳＧＤ電圧発生回路４１ｅ等が用意される。

これらの電圧発生回路４１ａ−４１ｅの出力電圧は、それぞれレベルシフト回路ＬＳにより駆動される転送トランジスタＭ１１ａ−Ｍ１１ｅにより、電圧降下なしの選択ゲート線ＳＧＤに転送されるようになっている。

図３は、センスアンプＳＡの主要部構成を示している。これは、特許文献１に開示されているものと基本的に同じである。センスアンプＳＡは、クランプ用ＮＭＯＳトランジスタＭＮ１及びビット線切り離し用ＮＭＯＳトランジスタＭＮ２を介してビット線ＢＬに接続されるセンスノードＳＥＮを有する。センスノードＳＥＮにはキャパシタＣが接続され、またプリチャージ用ＰＭＯＳトランジスタＭＰ１が接続されている。ＰＭＯＳトランジスタＭＰ１は例えば、５００ｎＡ程度の電流源であり、オン時ゲートには０Ｖが与えられる。

センスノードＳＥＮは、センス用ＰＭＯＳトランジスタＭＰ３のゲートに接続されている。ＰＭＯＳトランジスタＭＰ３のソースは、センス時にストローブ信号ＳＴによりオン駆動されるＰＭＯＳトランジスタＭＰ２を介して電源Ｖｄｄに接続される。ＰＭＯＳトランジスタＭＰ３のドレインに得られるセンス出力は、ラッチＬＡＴに取り込まれる。

ＰＭＯＳトランジスタＭＰ３のドレインには、リセット用ＮＭＯＳトランジスタＭＮ３が接続されている。先のビット線切り離し用ＮＭＯＳトランジスタＭＮ２は、ラッチＬＡＴのデータに応じてオンオフされる。

読み出し時、ＰＭＯＳトランジスタＭＰ１をオンにして、センスノードＳＥＮをＶｄｄに充電する。一方選択ＮＡＮＤストリングでは、選択ゲートトランジスタをオンにし、選択ワード線に読み出し電圧を、非選択ワード線には、非選択セルをデータによらずオンさせる読み出しパス電圧を印加する。読み出し時のビット線電圧は、ほぼクランプ用ＮＭＯＳトランジスタＭＮ１のゲート制御電圧ＢＬＣにより決まる。

その後、プリチャージ用ＰＭＯＳトランジスタＭＰ１をオフにして、センスノードＳＥＮを選択メモリセルのデータ状態に応じて放電させる。選択メモリセルがオフである“０”データ（即ち“０”セル）の場合は、センスノードＳＥＮの放電はほとんどなく、“１”データの場合はセンスノードＳＥＮが放電されて電位低下する。

そこで一定時間後、負のストローブパルスＳＴによりＰＭＯＳトランジスタＭＰ２をオンにすると、セル電流に応じて決まるセンスノードＳＥＮのレベルに応じて、ＰＭＯＳトランジスタＭＰ３のオンオフが決まり、そのドレインの読み出し結果がラッチＬＡＴに取り込まれる。

以上がセンスアンプＳＡの基本的な構成とセンス動作である。但しこの実施の形態においては、クランプ用トランジスタＭＮ１のゲート制御電圧ＢＬＣの設定法が従来とは異なり、これをデータセンス時に、従来のようなビット線電圧クランプ用としては用いない。この点を、従来のセンス方式との比較において、以下に具体的に説明する。

まず図７は、従来のセンス方式でのセンスアンプＳＡのクランプトランジスタＭＮ１からセルアレイ１内の選択されたＮＡＮＤストリングＮＵまでの各部電圧関係を示している。選択メモリセルＭｃｅｌｌのドレイン・ソース間に印加される電圧は、前述のようにセンスアンプＳＡによりビット線電圧を制御することによって間接的に制御される。具体的にクランプ用トランジスタＭＮ１のゲート電圧を例えば、０．５Ｖ＋Ｖｔｎ（Ｖｔｎはクランプ用トランジスタＭＮ１のしきい値電圧）として、ビット線電圧を０．５Ｖにクランプする。

選択ＮＡＮＤストリングＮＵのビット線側選択ゲートトランジスタＳ１及びソース線側選択ゲートトランジスタＳ２のゲート（選択ゲート線ＳＧＤ及びＳＧＳ）には共に十分にオンする程度の電圧（〜４Ｖ）が印加され、選択ワード線には読み出し用電圧Ｖｃｇｒが印加される。読み出し用電圧Ｃｃｇｒは、通常読み出し時と書き込みベリファイ読み出し時とでは異なるが、いずれも選択セルのオンオフを判定するレベルに設定される。ＮＡＮＤストリング内の非選択セルは、読み出しパス電圧Ｖｒｅａｄが与えられて、十分にオン抵抗の低い状態に設定される。

図８は、このようなバイアス関係での選択メモリセルＭｃｅｌｌが“１”セルの場合の電圧−電流特性と動作点を、選択ＮＡＮＤストリングがセンスアンプ端から遠い場合（即ちビット線抵抗ＲＢＬが大きい場合）と近い場合（即ちビット線抵抗ＲＢＬが小さい場合）について実線で示している。負荷直線は、このバイアス関係ではビット線抵抗ＲＢＬが選択メモリセルの負荷として見える状態にあることを示している。

ビット線抵抗ＲＢＬが小さい場合、ドレイン・ソース間電圧がＶｄｓ１でセル電流はＩｃｅｌｌ１となり、これはほぼメモリセル特性の飽和電流領域の電流である。これに対してビット線抵抗ＲＢＬが大きい場合には、選択メモリセルＭｃｅｌｌのドレイン・ソース間電圧がＶｄｓ２でセル電流はＩｃｅｌｌ２となる。即ちビット線抵抗ＲＢＬによって大きくセル電流が制限され、これが誤読み出しの原因となる。

より具体的に言えば、選択メモリセルＭｃｅｌｌが十分に消去された、負しきい値状態の“１”セルであっても、ビット線抵抗ＲＢＬによってメモリセルのドレイン・ソース間電圧が実質的に小さくかつ、セル電流が小さくなる。このため、破線で示した“０”セル（正しきい値の書き込みセル）と誤判定される可能性が生じる。

これに対して、図９は、この実施の形態でのセンス方式の場合のセンスアンプＳＡのクランプ用トランジスタＭＮ１からセルアレイ１内の選択されたＮＡＮＤストリングＮＵまでの各部電圧関係を示している。この実施の形態では、センスアンプＳＡ内のクランプ用トランジスタＭＮ１のゲート電圧はトランジスタＭＮ１が十分にオンする電圧、例えば〜４Ｖとし、代わって選択ＮＡＮＤストリング内のビット線側選択ゲートトランジスタＳ１のゲートには、０．５Ｖ＋Ｖｔｎ（Ｖｔｎは、選択ゲートトランジスタのしきい値電圧）を与える。

このようなバイアス関係にすれば、ビット線抵抗ＲＢＬの大小により、選択ＮＡＮＤストリングの選択ゲートトランジスタＳ１のドレイン端電圧が異なるとしても、それが０．５Ｖ以上の範囲であれば、選択セルＭｃｅｌｌの動作点に影響を与えない。即ちビット線抵抗ＲＢＬは選択メモリセルＭｃｅｌｌの負荷抵抗としては見えず、選択ゲートトランジスタＳ１のソース電圧０．５Ｖがそのまま選択メモリセルＭｃｅｌｌのドレインに印加される。

従って、選択メモリセルが“１”セルの場合のセル特性と動作点は、図１０の実線のようになり、そのドレイン・ソース間電圧は、ビット線抵抗によらず、実質的に一定（Ｖｄｓ＝０．５Ｖ）であり、セル電流Ｉｃｅｌｌも飽和電流領域の十分に大きいほぼ一定電流となる。これにより、ビット線抵抗ＲＢＬに起因する誤読み出しを防止することができる。書き込みベリファイ時の誤判定も同様の理由で防止される。

以上のようなセンス動作を可能とするためには、図４に示したＳＧＤドライバ４０内の読み出し時用のＳＧＤ電圧発生回路４１ａの変更が必要となる。この点を、図５及び図６を参照して具体的に説明する。

図５は、従来のセンス方式での読み出し用ＳＧＤ電圧発生回路４１ａの構成である。Ｖｄｄ（〜５Ｖ）の電源端子と接地端子Ｖｓｓの間に、基準電流源ＣＳ１（基準電流Ｉｒｅｆ）、ダイオード接続されたＮＭＯＳトランジスタＭ２１及び基準抵抗素子Ｒ１（基準抵抗Ｒｒｅｆ）が直列接続されて、基準電圧発生回路５１が構成されている。この基準電圧発生回路５１により基準電圧Ｉｒｅｆ×Ｒｒｅｆが得られる。

その基準電圧を出力するための電圧出力回路５２として、ＶｄｄとＶｓｓの間に、ＮＭＯＳトランジスタＭ２１とカレントミラーを構成するＮＭＯＳトランジスタＭ２２と抵抗素子Ｒ２が直列接続されて、ソースフォロアが構成されている。

抵抗素子Ｒ１とＲ２の抵抗値比は、トランジスタＭ２１とＭ２２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗに等しく設定される。例えば、トランジスタＭ２１，Ｍ２２が同サイズであれば、抵抗Ｒ１，Ｒ２は同じ抵抗値とする。これにより、出力電圧Ｉｒｅｆ×Ｒｒｅｆを得ることができ、これが選択ゲートトランジスタのゲート電圧として供給される。

これに対し、図６は、この実施の形態のセンス方式での読み出し用ＳＧＤ電圧発生回路４１ａの構成である。図５の構成と異なる点は、基準電圧発生回路５１に、電流源ＣＳ１と抵抗Ｒ１との間にダイオード接続した二つのＮＭＯＳトランジスタＭ２１，Ｍ２３を介在させている点、これに対応して、電圧出力回路５２にも二つのＮＭＯＳトランジスタＭ２２，Ｍ２４を介在させて、これらのＮＭＯＳトランジスタＭ２２，Ｍ２４の接続ノードを電圧出力ノードとしている点である。

ＮＭＯＳトランジスタＭ２２のゲートは、ＮＭＯＳトランジスタＭ２１のゲートと共通化され、ＮＭＯＳトランジスタＭ２４のゲートはＮＭＯＳトランジスタＭ２３のゲートと共通化されている。

このような構成とすることにより、出力電圧は、Ｉｒｅｆ×Ｒｒｅｆ＋Ｖｔｎ（ＶｔｎはＮＭＯＳトランジスタのしきい値電圧）となり、従来方式より高い電圧を選択ゲート線ＳＧＤに与えることができる。例えば、Ｉｒｅｆ＝１０μＡ、Ｒｒｅｆ＝５０ｋΩとして、得られる出力電圧は、０．５Ｖ＋Ｖｔｎになる。この出力電圧をより厳密に表現すれば、トランジスタＭ２４のβ値を用いて、Ｉｒｅｆ×Ｒｒｅｆ＋Ｖｔｎ＋（２Ｉｒｅｆ／β）^１／２となる。

実際にメモリセルのドレイン・ソース間電圧は、基準電流Ｉｒｅｆ又は基準抵抗Ｒｒｅｆにより可変制御することが可能で、セル特性に応じて最適値に設定することができる。また、しきい値電圧Ｖｔｎは温度で変化するため、トランジスタＭ２３，Ｍ２４はメモリコア内部の選択ゲートトランジスタＳ１の特性と限りなく似ているものが好ましく、例えば同じサイズのトランジスタを用いる。

これらのトランジスタＭ２３，Ｍ２４により大きなゲート幅Ｗが必要であれば、図１１に示すように、これらをゲート幅の小さいＮＭＯＳトランジスタの並列接続により構成すればよい。このゲート幅の小さい単位ＮＭＯＳトランジスタを、セルアレイ内の選択ゲートトランジスタＳ１と同じサイズのものとすることにより、トランジスタＭ２３，Ｍ２４の特性を選択ゲートトランジスタＳ１と揃えることができる。

実施の形態によるＮＡＮＤ型フラッシュメモリのブロック構成を示す図である。 同フラッシュメモリのメモリセルアレイ構成を示す図である。 同フラッシュメモリのセンスアンプ構成を示す図である。 同フラッシュメモリの選択ゲート線駆動回路部の構成を示す図である。 従来の読み出し用ＳＧＤ電圧発生回路を示す図である。 実施の形態による読み出し用ＳＧＤ電圧発生回路を示す図である。 従来のセンス方式でのセンスアンプから選択ＮＡＮＤストリングまでの電圧関係を示す図である。 従来のセンス方式での選択メモリセルの動作点のビット線抵抗依存性を示す図である。 実施の形態のセンス方式でのセンスアンプから選択ＮＡＮＤストリングまでの電圧関係を示す図である。 実施の形態のセンス方式での選択メモリセルの動作点を示す図である。 読み出し用ＳＧＤ電圧発生回路の変形例を示す図である。

符号の説明

１…メモリセルアレイ、２…ロウデコーダ、３…センスアンプ回路、４…コアコントロールドライバ、５…カラムデコーダ、６…アドレスレジスタ、７…高電圧発生回路、８…コントロール回路、９…Ｉ／Ｏバッファ、４０…選択ゲート線（ＳＧＤ）ドライバ、４１ａ−４１ｅ…ＳＧＤ電圧発生回路、５１…基準電圧発生回路、５２…電圧出力回路、ＭＵ…ＮＡＮＤストリング、Ｍ０−Ｍ３１…メモリセル、Ｓ１，Ｓ２…選択ゲートトランジスタ、ＣＳ１…電流源、Ｒ１，Ｒ２…抵抗素子、Ｍ２１，Ｍ２２，Ｍ３２，Ｍ２４…ＮＭＯＳトランジスタ。

Claims (5)

1. 選択ゲートトランジスタを介してビット線に接続されるメモリセルと、
   前記ビット線に電流を供給するための電流源を備えて、前記メモリセルのセル電流によってそのセルデータを検知するセンスアンプと、
   読み出し時、前記メモリセルのドレイン・ソース間電圧を前記ビット線の抵抗によらず実質的に一定に保つように、前記選択ゲートトランジスタのゲートを駆動する選択ゲート線ドライバと、
   を有することを特徴とする半導体記憶装置。
2. 複数のメモリセルが直列接続されてＮＡＮＤストリングを構成し、その一端が前記選択ゲートトランジスタを介して前記ビット線に接続される
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記選択ゲート線ドライバは、
   電源端子と接地端子の間に基準電流源、ダイオード接続された第１及び第２のＮＭＯＳトランジスタ、及び第１の抵抗素子が直列接続された基準電圧発生回路と、
   電源端子と接地端子の間に前記第１及び第２のＮＭＯＳトランジスタとそれぞれゲートが共通接続された第３及び第４のＮＭＯＳトランジスタと第２の抵抗素子とが直列接続されて、前記第３及び第４のＮＭＯＳトランジスタの接続ノードが前記選択ゲートトランジスタのゲートに供給される電圧出力ノードとなる電圧出力回路とを有する
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記第１のＮＭＯＳトランジスタと第３のＮＭＯＳトランジスタのチャネル長／チャネル幅の比が、前記第１の抵抗素子と第２の抵抗素子の抵抗値比と等しく設定されている
   ことを特徴とする請求項３記載の半導体記憶装置。
5. 前記第３及び第４のＮＭＯＳトランジスタはそれぞれ、前記選択ゲートトランジスタと同一サイズの複数トランジスタの並列接続により構成されている
   ことを特徴とする請求項３記載の半導体記憶装置。

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