JP2007193854A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ワード線カップリング電流の影響を低減したデータセンスを可能とした半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、前記セルアレイのワード線を駆動するロウデコーダと、前記セルアレイのビット線に接続され、ビット線に伝わるセル電流を参照電流と比較して選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、データ読み出し時、前記センスアンプの活性化に先立って一定時間ビット線プリチャージが行われ、そのビット線プリチャージ開始に先立ってワード線が立ち上げられる。
【選択図】図7
【解決手段】半導体記憶装置は、互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、前記セルアレイのワード線を駆動するロウデコーダと、前記セルアレイのビット線に接続され、ビット線に伝わるセル電流を参照電流と比較して選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、データ読み出し時、前記センスアンプの活性化に先立って一定時間ビット線プリチャージが行われ、そのビット線プリチャージ開始に先立ってワード線が立ち上げられる。
【選択図】図7
Description
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置に関する。
NAND型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が増している。特に1つのメモリセルにおいて2ビットの情報を記憶することのできる多値技術の採用により、小さなチップ面積で、より多くの情報を記憶することを可能としている。
NAND型はメモリセルを直列接続したNANDストリング構造をとるためセル電流が小さく、高速なランダムアクセスには向かない。そのため通常は、データをページバッファに読み出しこれをシリアルに出力することでデータ転送レートを上げ、DRAMなどのバッファメモリを介して高速なシステムに対応するなどしている。
通常、NAND型フラッシュメモリのセンスアンプは、選択セルのオン/オフによってセンスアンプ内ラッチの電荷が放電される否かを利用してセルデータを読み出している。このためメモリセルにアクセスして読み出すにはマイクロ秒単位の時間が必要であった。
これに対して、例えば、二つのメモリセルをペアとして同時に選択して、それらのセル電流差を検出する電流検出型センスアンプを用いて高速センスを可能とするフラッシュメモリが既に提案されている(特許文献1参照)。
一方、微小なセル電流差を高速にセンスするセンスアンプ方式を採用した場合、ワード線立ち上げ時の容量カップリングによるビット線に過渡的に流れる電流(以下、これをワード線カップリング電流、或いは単にカップリング電流という)が無視できなくなる。即ち、ワード線を立ち上げると、ワード線からセル容量を介しセルチャネルを介してビット線に過渡電流が流れる。このワード線カップリング電流は、検出すべきセル電流が小さくなると、センスアンプによるセル電流検出の妨げとなる。
また、ビット線上の選択セル位置によって、ワード線のカップリング電流の影響が異なる。即ちセルアレイが大きくなると、ビット線の抵抗及び容量が大きくなり、選択されるワード線位置によってセンスアンプに伝達されるカップリングノイズが異なるからである。
特開2004−319007号公報
この発明は、ワード線カップリング電流の影響を低減したデータセンスを可能とした半導体記憶装置を提供することを目的とする。
この発明の第1の態様による半導体記憶装置は、
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのワード線を駆動するロウデコーダと、
前記セルアレイのビット線に接続され、ビット線に伝わるセル電流を参照電流と比較して選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
データ読み出し時、前記センスアンプの活性化に先立って一定時間ビット線プリチャージが行われ、そのビット線プリチャージ開始に先立ってワード線が立ち上げられることを特徴とする。
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのワード線を駆動するロウデコーダと、
前記セルアレイのビット線に接続され、ビット線に伝わるセル電流を参照電流と比較して選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
データ読み出し時、前記センスアンプの活性化に先立って一定時間ビット線プリチャージが行われ、そのビット線プリチャージ開始に先立ってワード線が立ち上げられることを特徴とする。
この発明の第2の態様による半導体記憶装置は、
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記セルアレイの前記センスアンプ側のビット線端部に配置されてセンスアンプ活性化に先立って一定時間ビット線をプリチャージするための第1のビット線プリチャージ回路と、
前記セルアレイの前記センスアンプと反対側のビット線端部に配置されて、第1のビット線プリチャージ回路と同時に活性化される第2のビット線プリチャージ回路とを有することを特徴とする。
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記セルアレイの前記センスアンプ側のビット線端部に配置されてセンスアンプ活性化に先立って一定時間ビット線をプリチャージするための第1のビット線プリチャージ回路と、
前記セルアレイの前記センスアンプと反対側のビット線端部に配置されて、第1のビット線プリチャージ回路と同時に活性化される第2のビット線プリチャージ回路とを有することを特徴とする。
この発明の第3の態様による半導体記憶装置は、
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記センスアンプに付属して、センスアンプ活性化前に一定時間ビット線をプリチャージするためのビット線プリチャージ回路とを有し、
データ読み出し時、前記センスアンプ活性化前に前記セルアレイのビット線方向の異なる選択領域に応じて異なるビット線プリチャージ電流が与えられることを特徴とする。
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記センスアンプに付属して、センスアンプ活性化前に一定時間ビット線をプリチャージするためのビット線プリチャージ回路とを有し、
データ読み出し時、前記センスアンプ活性化前に前記セルアレイのビット線方向の異なる選択領域に応じて異なるビット線プリチャージ電流が与えられることを特徴とする。
この発明の第4の態様による半導体記憶装置は、
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、複数ずつのメモリセルが直列接続されてNANDストリングを構成するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
前記セルアレイのデータ書き込みを、NANDストリング内のビット線側のメモリセルから順に行うことにより、書き込みベリファイ読み出し時と通常読み出し時とで前記センスアンプに流入するワード線カップリング電流を揃えるようにした
ことを特徴とする。
互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、複数ずつのメモリセルが直列接続されてNANDストリングを構成するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
前記セルアレイのデータ書き込みを、NANDストリング内のビット線側のメモリセルから順に行うことにより、書き込みベリファイ読み出し時と通常読み出し時とで前記センスアンプに流入するワード線カップリング電流を揃えるようにした
ことを特徴とする。
この発明によると、ワード線カップリング電流の影響を低減したデータセンスを可能とした半導体記憶装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、一実施の形態によるNAND型フラッシュメモリのメモリコア構成を示している。メモリコアは、セルアレイ1t,1cとこれらが共有するセンスアンプ回路2及び、セルアレイ1t,1cのワード線(TWL,CWL,RWL)を選択駆動するロウデコーダ3t,3cを有する。
この実施の形態においては、セル電流を参照電流との比較で検出してデータ読み出しを行うため、センスアンプ回路3には電流検出型の差動アンプが用いられる。そのため、一方のセルアレイ1tには、複数の情報セル(T−cell)ブロックT−BLKに対して、参照電流を生成するための一つの参照セル(R−cell)ブロックR−BLKが配置されている。もう一方のセルアレイ1cには同様に、複数の情報セル(C−cell)ブロックC−BLKに対して、一つの参照セルブロックR−BLKが配置されている。
情報セルブロックT−BLK,C−BLKと参照セルブロックR−BLKの間に構成上の相違はない。即ち、セルアレイ1t,1cの中で多数のセルブロックの中の少なくとも一つずつが参照セルブロックとして選択されて使用される。そして、後に説明するように、情報セルブロックT−BLK,C−BLKの各セルには、例えば4値記憶であれば4つのデータレベルが書き込まれ、参照セルブロックR−BLK内の各セルには一つの参照レベルが書かれる。
セルブロックT−BLK(或いはC−BLK,R−BLK)は、図2に示すように、複数のNANDセルストリングT−NAND(或いはC−NAND,R−NAND)を配列して構成されている。各NANDセルストリングは、直列接続された複数の不揮発性メモリセルMC0−MC31と、その両端に配置された選択ゲートトランジスタS1及びS2を有する。
メモリセルMC0−MC31の制御ゲートは異なるワード線TWL0−TWL31(或いはCWL0−CWL31,RWL0−RWL31)に接続され、選択ゲートトランジスタS1,S2のゲートは選択ゲート線SGD,SGSに接続されている。
セルアレイ1t,1cのビット線BL,BBLは対をなして、センスアンプ回路2に接続される。一方のセルアレイ1t(1c)から一つの情報セルブロックT−BLK(C−BLK)が選択されるとき、他方のセルアレイ1c(1t)から参照セルブロックR−BLKが選択されて、それらの中の選択情報セルT−cell(C−cell)と選択参照セルR−cellのセル電流がビット線BL,BBLを介してセンスアンプ回路2に入る。
図3は、この実施の形態で4値データ記憶を行う場合について、情報セルT−cell,C−cellと参照セルR−cellに書かれるデータレベルの関係を示している。情報セルT−cell,C−cellには、セルしきい値で定義される4つのデータレベルL0−L3の一つが書かれる。参照セルR−cellには同じくセルしきい値で定義される参照レベルLrが書かれる。
最下位データレベルL0は、例えばベリファイ電圧P0で消去確認がなされるしきい値が負の消去状態である。データレベルL1−L3はそれぞれベリファイ電圧P1−P3で書き込み確認がなされる正のしきい値電圧状態である。参照レベルLrは、例えばベリファイ電圧Pr(=0V)で書き込み確認がなされる、略しきい値電圧0Vの状態である。
データ消去は、ブロック単位で、ブロック内の全ワード線を0Vとし、セルアレイが形成されたp型ウェルに消去電圧Veraを印加して、メモリセルの浮遊ゲートの電子を放出させる動作として行われる。データ消去は、情報セルブロックT−BLK,C−BLKも参照セルブロックR−BLKも同じである。
データ書き込みは、選択ブロック内の選択ワード線に書き込み電圧Vpgmを印加し、書き込みデータに応じてメモリセルの浮遊ゲートに電子を注入する動作として行われる。データ書き込みは、情報セルブロックT−BLK,C−BLKも参照セルブロックR−BLKも同じであり、書き込みベリファイ時に用いられるベリファイ電圧P1−P3及び参照ベリファイ電圧Prにより、図3に示すデータレベルL1−L3及び参照レベルLrが得られる。
セルアレイ1t側の情報セルT−cellとセルアレイ1c側の情報セルC−cellとは、同様のデータレベルが書かれるが、センスアンプ回路2では、参照セルR−cellとのセル電流差を検出することにより、逆データとしてセンスされる。従って、4つのデータレベルL0−L3のビット割付は、情報セルT−cellとC−cellの間で異なる。
具体的に説明すれば、4値データを上位ビットHBと下位ビットLBで(HB,LB)で表すものとして、例えばセルアレイ1t側の情報セルT−cellでは、L0=(1,0),L1=(1,1),L2=(0,1),L3=(0,0)とされる。これに対してセルアレイ1c側の情報セルC−cellでは、L0=(0,0),L1=(0,1),L2=(1,1),L3=(1,0)とされる。
データ読み出し時、データレベルL0−L3を参照レベルLrとの関係で判別するために、3つ読み出しのステップでワード線に与えられる読み出し電圧が、R1,R2及びR3である。参照セルR−cellについては、ほぼその参照データレベルLr位置の読み出し電圧Rrが用いられる。書き込みベリファイ読み出し時には、情報セルについてベリファイ電圧P1,P2及びP3が、参照セルについてベリファイ電圧Pr(=Rr)が用いられる。
図4は、通常読み出し時及び書き込みベリファイ読み出し時の選択セルのバイアス関係を示している。ビット線BL側である情報セルNANDストリングT−NANDの中の一つの情報セルT−cellが選択され、同時にビット線BBL側で対応する参照セルNANDストリングR−NANDの中の一つの参照セルR−cellが選択される。選択された情報セル及び参照セルにつながるワード線には、読み出し電圧R1(又はR2,R3)とRrが与えられる。その以外の非選択ワード線及び選択ゲート線には、データによらずセルをオンさせる読み出しパス電圧Vreadが与えられる。
書き込みベリファイ時には、情報セルT−cellには読み出し電圧R1−R3に代わって、ベリファイ電圧P1−P3のいずれかが与えられ、参照セルR−cellにはベリファイ電圧Prが与えられる。
この様なバイアス条件で、情報セルNANDストリングに流れるセル電流Icと参照セルNANDストリングに流れる参照電流Irの差をセンスユニット21で検出することにより、データを判定する。
図5は、センスユニット21内のセンスアンプSAの構成を示している。センスユニット21は、センスアンプSAと、読み出し及び書き込みデータ保持を行うためのデータラッチLATを備えるが、以下ではセンスアンプSAのみに着目して説明する。
図5は、1μA程度のセル電流を高速でセンスすることを目的とするラッチタイプのセンスアンプSAである。このセンスアンプSAは、共通ドレインが第1の出力ノードOUTに接続され、共通ゲートGAが第2の出力ノードOUTBに接続されたPMOSトランジスタMP4とNMOSトランジスタMN1の対、及び共通ドレインが第2の出力ノードOUTBに接続され、共通ゲートGBが第1の出力ノードOUTに接続されたPMOSトランジスタMP5とNMOSトランジスタMN2の対を備えたラッチを主体として構成されている。
NMOSトランジスタMN1,MN2のソースは共通に接地端子Vssに接続されている。ゲートGA,GBと接地端子Vssの間には、定常状態でオンであり、センス信号SEn=“L”によりオフになるNMOSトランジスタMN3,MN4を介在させている。このNMOSトランジスタMN3,MN4がSEn=“H”であるセンス初期のセル電流増幅を行う。
PMOSトランジスタMP4,MP5のソースはそれぞれ、入力ノードINB,INとなる。これらの入力ノードINB,INと電源端子Vdd側の電流源スイッチ素子である活性化PMOSトランジスタMP1との間には、PMOSトランジスタMP2,MP3を介在させている。これらのPMOSトランジスタMP2,MP3のゲートはそれぞれ、共通ゲートGA,GBに接続されている。
ビット線BL,BBLがそれぞれ接続される入力ノードIN,INBには、活性化信号ACCnにより制御されるリセット用NMOSトランジスタMN5,MN6が接続されている。入力ノードIN,INBにはまた、ビット線BL,BBLをプリチャージするためのNMOSトランジスタMN12,MN13が接続され、ビット線プリチャージ時にセンスアンプSAをビット線から切り離すために、NMOSトランジスタMN10,MN11が挿入されている。
更に入力ノードIN,INBとビット線BL,BBLとの間には、データ消去時に高電圧がセンスアンプに印加されることを防止するための高耐圧トランジスタMN14,MN15を介在させている。
図6は、このセンスアンプSAの動作波形を示している。センスアンプSAは、ACCn=SEn=“High”の非活性の間、PMOSトランジスタMP1がオフ、NMOSトランジスタMN3,MN4,MN5,MN6がオンである。従って、入力ノードIN,INB及び出力ノードOUT,OUTBは全て、低レベル=Vssに設定されている。
ACC=“H”,ACCn=“L”としてセンスアンプを活性にする前に、信号ACCprを一定時間“H”として、NMOSトランジスタMN12,MN13により、ビット線BL,BBLをプリチャージする。その後、ACCpr及びACCnを“L”にして、電流源を切り換える。即ち、プリチャージ用NMOSトランジスタMN12,MN13をオフにし、代わって電流源PMOSトランジスタMP1をオンにすると共に、転送用NMOSトランジスタMN10,MN11をオンにする。
これにより、センスアンプSAが活性になり、同時にビット線BL,BBLを介して情報セルの電流(セル電流)Ic,参照セルの電流(参照電流)Irがセンスアンプに流入する。センスアンプでは、セル電流差Ic−Irに応じて、PMOSトランジスタMP5−NMOSトランジスタMN3の電流パス及びPMOSトランジスタMP4−NMOSトランジスタMN4の電流パスに微小な電流差が生じ、出力ノードOUT,OUTBに微小な電圧差が生じる。これがセンス初期の増幅動作である。
その後、センス信号SEnをSEn=“Low”として、NMOSトランジスタMN3,MN4をオフにすると、出力ノードOUT,OUTBの電圧差は、ラッチの正帰還により増幅され、最終的に一方がHigh(=Vdd)に、他方がLow(=Vss)に確定する。例えば、セル電流がIc>Irであれば、図6に示したように、OUT=“H”,OUTB=“L”となる。
このセンスアンプSAは電流センス型であって、基本的に入力ノードIN,INBに接続されるビット線BL,BBLの容量がセンス速度に影響しない。従って、数pFのビット線容量を持ち、数百nA程度のセル電流しかない流れないNAND型フラッシュメモリにおいても十分に高速なセンスが可能である。
以上のようなNAND型ラッシュメモリにおいて、セル電流が数百nAと小さい場合、ワード線立ち上げ時に容量結合によりビット線に乗る電流即ち、ワード線カップリング電流の影響が無視できなくなる。このカップリング電流の影響を低減するいくつかの手法を以下に説明する。ここで想定しているワード線の抵抗は120kΩ、容量は0.34pFであり、ビット線の抵抗は60kΩ、容量は1pFである。
[ワード線駆動方式]
図7は、ワード線カップリング電流のセンスアンプへの流入を低減することを可能としたワード線駆動方式を示している。ワード線TWL(CWL,RWL)を立ち上げたときのカップリング電流は、定常的に流れ続けるのではなく、ピークをもってその後、ビット線の遅延により減衰する。図7では、二つのカップリング電流波形A,Bを示している。波形Aは、選択NANDストリングがセンスアンプに近い場合であり、波形Bは遠い場合である。
図7は、ワード線カップリング電流のセンスアンプへの流入を低減することを可能としたワード線駆動方式を示している。ワード線TWL(CWL,RWL)を立ち上げたときのカップリング電流は、定常的に流れ続けるのではなく、ピークをもってその後、ビット線の遅延により減衰する。図7では、二つのカップリング電流波形A,Bを示している。波形Aは、選択NANDストリングがセンスアンプに近い場合であり、波形Bは遠い場合である。
選択NANDストリングがセンスアンプに近いと、波形Aに示すように、カップリング電流のピークは大きく、ビット線の抵抗、キャパシタによる遅延は小さい。一方、選択NANDストリングがセンスアンプから遠いと、カップリング電流ピークは比較的小さいが、センスアンプとの間でビット線の抵抗、キャパシタが大きいので遅延は大きくなる。波形Aのカップリング電流量ピークは数十nAに達し、セル電流Icを例えば数百nAとした場合に、電流センス上問題となる。
図7の方式では、ワード線立ち上げタイミングt0を、信号ACCprを立ち上げるビット線プリチャージ開始タイミングt1より先にする。これにより、ビット線プリチャージ用トランジスタをオフにし、活性化信号ACCを立ち上げてセンス開始するタイミングt3では、センスアンプに流入するカップリング電流を大きく減らすことができる。
ここで、“ワード線立ち上げ”とは、図4で説明したように、選択ワード線に読み出し電圧を、非選択ワード線に読み出しパス電圧Vreadを与えると同時に、選択ゲート線SGS,SGDにも読み出しパス電圧Vread(或いは他の適当なオン電圧)を与えることをいう。これにより、図7に示したように、プリチャージ信号ACCprの立ち上げタイミングt1でビット線にプリチャージ電流が流れはじめ、選択された情報セルと参照セルに応じて、セル電流Icと参照電流Irとが決まる。そしてタイミングt3のセンスアンプ活性化によりこのセル電流Icと参照電流Irとがセンスアンプに入る。
ワード線カップリング電流は、セル電流Ic,Irに対して逆極性電流となるが、このようにビット線プリチャージ開始前にワード線を立ち上げることによって、センスアンプに流入するカップリング電流を数nA程度に止めることが可能である。即ちこのワード線駆動方式によって、カップリング電流のセル電流に対する絶対値を低減することができ、微小セル電流による高速センスが可能になる。
一方、読み出すセルの位置に依存してカップリング電流がばらつくという問題は、セル電流自体が微小であるため、ばらつきが小さなものであってもセンスマージンを落とすことになる。カップリング電流は、読み出すセルトランジスタのゲートとストリングが接続されているビット線との間の電圧に比例して大きくなるという特性を持っている。
このためにワード線立ち上げ電圧を低くすることで相対的にゲート−ビット線間電圧を小さくすることが有効であるが、パスワード線レベルVreadはセルのデータ状態によらずセルがオンするまで上げる必要があるため、下げる電圧にも限界がある。
[ビット線プリチャージ方式−両端からのプリチャージ]
そこで好ましくは、ビット線プリチャージの方法を工夫してビット線の電圧を上げて、相対的にこのゲート−ビット線間電圧を小さくする方法を用いる。即ち図8に示すように、ビット線BL(BBL)のセンスアンプSAの入力ノード端に設けられたビット線プリチャージ回路31(トランジスタMN12,MN13)とは別に、ビット線末端にもう一つのビット線プリチャージ回路31b(トランジスタMN12b,MN13b)を設ける。
そこで好ましくは、ビット線プリチャージの方法を工夫してビット線の電圧を上げて、相対的にこのゲート−ビット線間電圧を小さくする方法を用いる。即ち図8に示すように、ビット線BL(BBL)のセンスアンプSAの入力ノード端に設けられたビット線プリチャージ回路31(トランジスタMN12,MN13)とは別に、ビット線末端にもう一つのビット線プリチャージ回路31b(トランジスタMN12b,MN13b)を設ける。
これらのビット線プリチャージ回路31,31bは、プリチャージ信号ACCprにより同時に駆動され、セルアレイ1t(1c)の両側から、即ちビット線BL(BBL)をその両端からプリチャージする。
図9は、このようなビット線プリチャージ方式を適用した場合のビット線電圧変化(実線)を、従来方式(破線)と比較して示している。これによりビット線を従来と同じ時間でより高い電位までチャージすることができるから、ゲート−ビット線間電圧を低減し、ワード線カップリング電流の絶対値を抑えることができる。
さらに、従来はビット線の遅延によってプリチャージ完了時点でビット線電位が不均一になりセル位置による電流のばらつきを生んでいた。これに対し、ビット線両端からプリチャージによりビット線電位の不均一が緩和され、セル位置に依存したカップリング電流のばらつきを低減することができる。
このビット線プリチャージ方式は、データセンスの高速化のためには、前述したワード線駆動方式と併用することが好ましいが、単独でも意味がある。即ちこのビット線プリチャージ方式は、短時間でビット線電位を上げて、ワード線カップリング電流の絶対値を抑えることを可能とするので、ワード線立ち上げタイミングが例えばビット線プリチャージと同時或いはそれより遅れる場合でも、高速センスにとって有効になる。
[ビット線プリチャージ方式−プリチャージ電流制御]
ビット線の時定数が大きいと、ビット線プリチャージ終了時点でビット線上の位置に応じてビット線電圧が異なる事態が生じる。例えば図10に示したように、セルアレイ1t(1c)をビット線方向に2分したとき、センスアンプSAに近いセルアレイ領域Iと、センスアンプSAから遠い方のセルアレイ領域IIとではビット線電圧が異なる。そしてビット線プリチャージ電圧はカップリング電流の大きさを決定するから、セルアレイ領域IとIIが選択された場合のカップリング電流が異なることになる。
ビット線の時定数が大きいと、ビット線プリチャージ終了時点でビット線上の位置に応じてビット線電圧が異なる事態が生じる。例えば図10に示したように、セルアレイ1t(1c)をビット線方向に2分したとき、センスアンプSAに近いセルアレイ領域Iと、センスアンプSAから遠い方のセルアレイ領域IIとではビット線電圧が異なる。そしてビット線プリチャージ電圧はカップリング電流の大きさを決定するから、セルアレイ領域IとIIが選択された場合のカップリング電流が異なることになる。
これに対しては、ビット線プリチャージ時、選択セル位置に応じて、センスアンプSAの入力ノード近くにある高耐圧トランジスタMN14(MN15)のゲート電圧を制御し、プリチャージ電流を制御する。具体的に、センスアンプに近い領域Iが選択されたときには、ゲート電圧CNC=Vaとしてビット線プリチャージを行い、センスアンプから遠い領域IIを読み出すときは、ゲート電圧CNCをより高く、CNC=Vb(>Va)とする。
即ち、セルアレイ領域IIが選択されたときには、セルアレイ領域Iが選択されたときに比べてより大きなビット線プリチャージ電流を流す。これにより、プリチャージ終了時のセルアレイ領域I,IIのビット線電圧を揃えることができ、その結果セルアレイ領域I,IIが選択されたときのカップリング電流のばらつきを低減することが可能になる。
なお、領域I,IIを読み出す際の高耐圧トランジスタMN14(MN15)に加えるゲート電圧差は、ワード線の立ち上げタイミングを決めればほぼ一定である。
図11は、セルアレイ1t(1c)をビット線の方向に領域I,II及びIIIに3等分して、選択セル位置に応じて高耐圧トランジスタMN14(MN15)のゲート電圧制御を行う例である。この場合、プリチャージによるビット線電位分布を考慮すると、セルアレイ領域IIが選択されたときとセルアレイ領域IIIが選択されたときのカップリング電流の相違は、セルアレイ領域Iが選択されたときとセルアレイ領域II(またはIII)が選択されたときのカップリング電流の相違に比べて、小さい。
そこで、センスアンプに近いセルアレイ領域Iが選択されたときには、ゲート電圧CNC=Vaとしてビット線プリチャージを行い、センスアンプから遠い領域IIまたはIIIが選択されたときは、ゲート電圧CNCをより高く、CNC=Vb(>Va)とする。これにより、選択セル位置に応じたワード線カップリング電流のばらつきを十分に低減することが可能になる。
なおここまでは、高耐圧トランジスタのゲート電圧をセルアレイの選択領域に応じて2段階に切り替える場合を説明したが、セルアレイの規模に応じて、3段階或いはそれ以上に切り替えを行うようにしてもよい。
プリチャージ電流をセルアレイの選択領域に応じて切り替える、このビット線プリチャージ方式は、データセンスの高速化のためには、前述したワード線駆動方式と併用することが好ましいが、単独でも意味がある。
[書き込み順序]
次に、NANDストリング内の選択セル位置によるカップリング電流の影響を考える。NANDストリング内には多数のメモリセルが直列接続され、図4で説明したように、読み出し時選択セル以外の非選択セルは、読み出しパス電圧Vreadが与えられて、パストランジスタとして用いられる。
次に、NANDストリング内の選択セル位置によるカップリング電流の影響を考える。NANDストリング内には多数のメモリセルが直列接続され、図4で説明したように、読み出し時選択セル以外の非選択セルは、読み出しパス電圧Vreadが与えられて、パストランジスタとして用いられる。
パストランジスタは、電流を制限する抵抗として作用するから、その抵抗が大きいほど、そのパストランジスタよりソース線側のセルのワード線からビット線へのカップリングは小さい。一方、ベリファイ読み出しや通常読み出しにおいて、選択セルに与える読み出し電圧やベリファイ電圧に比べて、非選択セルに与えるパス電圧Vreadは高く、従って、非選択ワード線からのカップリングが選択ワード線のそれより大きい。
以上を前提として、書き込みベリファイ読み出しと通常読み出しとの間のカップリング電流の影響を考えると、NANDストリング内での書き込み順序によって、書き込みベリファイ読み出し時と通常読み出し時との間のワード線カップリング電流の影響が異なる。
具体的に説明する。図12は、ビット線BL側のセルから順に書き込みを行う場合について、書き込みベリファイ読み出し時と通常読み出し時との選択メモリセルよりビット線側の非選択メモリセルの状態が同じであることを示している。ここでは、ワード線WL2によりメモリセルMC2が選択された場合である。
書き込みベリファイ読み出しでは、選択セルMC2よりビット線BL側の非選択セルMC0,MC1は、既書き込みである。通常読み出しは、NANDストリング全体が書かれた後に行われるから、やはり選択セルMC2よりビット線側の非選択セルMC0,MC1は、既書き込みである。従って、書き込みベリファイ読み出しと通常読み出しとでワード線カップリングの影響が同じである。
これに対して、図13は、共通ソース線CELSRC側のセルから順に書き込みを行う場合について、書き込みベリファイ読み出し時と通常読み出し時との間で、選択メモリセルよりビット線側の非選択メモリセルの状態が大きく異なることを示している。ここでも、ワード線WL2によりメモリセルMC2が選択された場合を示している。
このとき、書き込みベリファイ読み出しでは、選択セルMC2よりビット線BL側の非選択セルMC0,MC1は、未書き込み(消去状態)であり、通常読み出しではこれらの非選択セルMC0,MC1は、既書き込みである。従って、書き込みベリファイ読み出し時のカップリングの影響が通常読み出し時のそれより大きく現れる。
以上から、ビット線側のセルから順に書き込みを行うと、書き込みベリファイ読み出し時と通常読み出し時のセンスマージンを揃えることができ、高速センスのために好ましいことがわかる。また、ビット線側から順に書き込む方式にすれば、ワード線カップリング電流の影響が最も大きいビット線に近いセルから、パストランジスタとしての抵抗が大きくなる。従って、書き込みの最初にビット線とNANDストリングの接続部に電流制限抵抗を挿入する格好になり、それ以降の書き込みベリファイ時のカップリングの影響を低減することになる。
このNANDストリング内の書き込み順序の規定は、データセンスの高速化のためには、前述したワード線駆動方式やビット線プリチャージ方式と併用することが好ましいが、単独でも意味がある。
1t,1c…セルアレイ、2…センスアンプ回路、21…センスユニット、SA…センスアンプ、3t,3c…ロウデコーダ、T−NAND,C−NAND…情報セルNANDストリング、R−NAND…参照セルNANDストリング、T−BLK,C−BLK…情報セルブロック、R−BLK…参照セルブロック、TWL,CWL,RWL…ワード線、BL,BBL…ビット線、MC0−MC31…メモリセル。
Claims (6)
- 互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのワード線を駆動するロウデコーダと、
前記セルアレイのビット線に接続され、ビット線に伝わるセル電流を参照電流と比較して選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
データ読み出し時、前記センスアンプの活性化に先立って一定時間ビット線プリチャージが行われ、そのビット線プリチャージ開始に先立ってワード線が立ち上げられる
ことを特徴とする半導体記憶装置。 - 互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記セルアレイの前記センスアンプ側のビット線端部に配置されてセンスアンプ活性化に先立って一定時間ビット線をプリチャージするための第1のビット線プリチャージ回路と、
前記セルアレイの前記センスアンプと反対側のビット線端部に配置されて、第1のビット線プリチャージ回路と同時に活性化される第2のビット線プリチャージ回路とを有する
ことを特徴とする半導体記憶装置。 - 互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプと、
前記センスアンプに付属して、センスアンプ活性化前に一定時間ビット線をプリチャージするためのビット線プリチャージ回路とを有し、
データ読み出し時、前記センスアンプ活性化前に前記セルアレイのビット線方向の異なる選択領域に応じて異なるビット線プリチャージ電流が与えられる
ことを特徴とする半導体記憶装置。 - 前記セルアレイの選択領域に応じたビット線プリチャージ電流の設定は、前記ビット線プリチャージ回路とビット線との間に介在させたトランジスタのゲート電圧制御により行われる
ことを特徴とする請求項3記載の半導体記憶装置。 - 前記セルアレイは、複数ずつのメモリセルが直列接続されてNANDストリングを構成する
ことを特徴とする請求項1乃至4のいずれかに記載の半導体記憶装置。 - 互いに交差するビット線とワード線及びこれらビット線とワード線の各交差部に配置された電気的書き換え可能な不揮発性メモリセルを有し、複数ずつのメモリセルが直列接続されてNANDストリングを構成するセルアレイと、
前記セルアレイのビット線に接続されて選択メモリセルのデータをセンスする電流検出型のセンスアンプとを備え、
前記セルアレイのデータ書き込みを、NANDストリング内のビット線側のメモリセルから順に行うことにより、書き込みベリファイ読み出し時と通常読み出し時とで前記センスアンプに流入するワード線カップリング電流を揃えるようにした
ことを特徴とする半導体記憶装置。
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