KR20100090541A - 비트라인 바이어싱 타임을 단축하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

Abstract

비트라인 바이어싱 타임을 단축하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템이 개시된다. 본 바라명의 비휘발성 메모리 장치는 각각이 다수의 메모리 셀들을 포함하는 다수의 메모리 블록들, 및 상기 다수의 비트라인들에 접속되어 상기 다수의 비트라인들을 프리차아지하는 적어도 하나의 비트라인 바이어스 블록을 포함하는 메모리 셀 어레이; 상기 다수의 비트라인들을 프리차아지하고 상기 다수의 비트라인들을 통하여 상기 적어도 하나의 메모리 블록에 저장된 데이터를 감지하는 페이지 버퍼; 및 비휘발성 메모리 장치의 동작을 제어하고, 상기 비트라인 바이어스 블록이 상기 페이지 버퍼와 함께 상기 다수의 비트라인들을 프리차아지하도록 제어하는 제어부를 구비하여, 비트라인 바이어싱 타임을 단축할 수 있다.

Description

비트라인 바이어싱 타임을 단축하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템{Non-volatile semiconductor device for reducing bitiline biasing time, and Memory system having the same}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 비휘발성 메모리 장치의 비트라인 바이어싱 타임 단축 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semi conductor memory device)와 비휘발성 반도체 메모리 장치(non-volatile semi conductor memory device)로 나뉘어진다.

휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버린다. 반면 비휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 상대적으로 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 따라서 전원의 공급 여부와 관계없이 보존되어야 할 데이터를 저장하기 위해 비휘발성 반도체 메모리 장치가 사용된다.

비휘발성 반도체 메모리 장치는 PRAM(Phase-change random access memory), MROM(mask read-only memory), PROM (programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory) 등이 있다.

이들 중 MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 보존된 내용을 수정하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM(이하, 플래시 메모리 장치)은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 즉 플래시 메모리 장치는 그 콤팩트한 치수와 반복적 재 프로그램 능력으로 인해 데이터 저장기능을 갖는 소형 전자기기(예컨대, 디지털 카메라, 디지털 캠코더 및 디지털 뮤직 플레이어 등)에 널리 사용되고 있다. 플래시 메모리는 일반적으로 낸드(NAND)형 플래시 메모리와 NOR형 플래시 메모리로 구분된다.

플래시 메모리의 동작은 크게, 프로그램 동작, 소거 동작 및 리드 동작이 있다. 리드 동작 전에 비트라인 프리차아지 동작이 수행된다. 비트라인 프리차아지 동작은 비트라인에 전원을 인가함으로써 비트라인의 전압이 소정의 프리차아지 전압이 되도록 바이어스하는 것이다.

비트라인을 프리차아지하는데 소요되는 시간은 비트라인의 저항 및 커패시턴스에 비례한다. 비트라인의 길이가 길수록 비트라인인 저항 및 커패시턴스는 증가하며, 이에 따라 비트라인 프리차아지 시간이 증가한다. 비트라인 프리차아지 시간의 증가는 리드 성능(read performance, MB/s)을 떨어뜨리게 된다. 이는 프로그 램 성능에도 유사한 영향을 미친다. 따라서, 비트라인 바이어싱 타임을 단축하는 것이 제품 성능에 유리하다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 비트라인 바이어싱 타임을 단축할 수 있는 비휘발성 메모리 장치, 및 이를 포함하는 메모리 시스템을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리셀 어레이; 페이지 버퍼; 및 제어부를 구비한다. 메모리셀 어레이는 각각이 다수의 메모리 셀들을 포함하는 다수의 메모리 블록들, 및 상기 다수의 비트라인들에 접속되어 상기 다수의 비트라인들을 프리차아지하는 적어도 하나의 비트라인 바이어스 블록을 포함한다.

상기 페이지 버퍼는 상기 다수의 비트라인들을 프리차아지하고 상기 다수의 비트라인들을 통하여 상기 적어도 하나의 메모리 블록에 저장된 데이터를 감지한다. 상기 제어부는 비휘발성 메모리 장치의 동작을 제어하고, 상기 비트라인 바이어스 블록이 상기 페이지 버퍼와 함께 상기 다수의 비트라인들을 프리차아지하도록 제어한다.

상기 다수의 메모리 블록들 각각은 각각이 다수의 비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하고, 상기 적어도 하나의 비트라인 바이어스 블록은 각각이 상기 다수의 비트라인들 중에서 대응되는 비트라인에 접속된 다수의 바이어스 스트링들을 포함할 수 있다.

상기 다수의 바이어스 스트링들은 상기 다수의 셀 스트링들과 그 구성이 동일하나, 상기 다수의 셀 스트링들과는 다르게 상기 다수의 비트라인들을 프리차아지하도록 제어될 수 있다.

상기 비트라인 바이어스 블록은, 일 단자는 파워 라인에 접속되고 다른 일 단자는 상기 다수의 비트라인들 중 대응하는 비트라인에 접속되며 비트라인 프리차아지 제어 신호에 의해 제어되는 적어도 하나의 바이어스 트랜지스터를 구비할 수 있다.

상술한 바와 같이 본 발명에 따르면, 비트라인을 소정의 바이어싱하기 위한 비트라인 바이어스 블록을 구비하여 페이지 버퍼와 함께 비트라인을 바이어싱함으로써 비트라인 바이어싱 타임을 단축할 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. "및/또는"은 언급된 아 이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성 요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다. 도 1은 NAND형 플래시 메모리 장치의 블록도이나 본 발명의 NAND형 플래시 메모리 장치에 한정되는 것은 아니고 다른 비휘발성 메모리 장치에도 적용된다. 도 2는 도 1에 도시된 메모리 셀 어레이의 일 예를 나타내는 구성 블록도이다. 도 3a는 도 2에 도시된 메모리 블록의 일 예를 나타내는 회로도이다.

도 1 내지 도 3a를 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100), 로우 디코더(120), 전압 발생기(130), 칩 컨트롤러(140), 페이지 버퍼(page buffer)회로(150) 및 입출력 회로(160)를 구비한다.

메모리 셀 어레이(100)는 하나 이상의 메모리 매트(MAT)를 포함할 수 있다. 메모리 매트(MAT)는 도 2에 도시된 바와 같이 다수의 메모리 블록들(Memory Block0~ Memory Block(N-1)) 및 하나 이상의 비트라인 바이어스 블록(Bais Block, 120)을 구비할 수 있다.

각 메모리 블록(Memory Block0~ Memory Block(N-1))은 도 3a에 도시된 바와 같이, 열 방향으로 신장하는 복수의 셀 스트링들(110_1, 110_2)을 구비한다. 도 3a에서는 설명의 편의를 위해 하나의 메모리 블록(110)과 두 개의 셀 스트링(110_1, 110_2)만을 도시하였다. 각각의 셀 스트링(110_1, 110_2)은 스트링 선택 트랜지스터(string selecting transistor: SST), 접지 선택 트랜지스터(ground selecting transistor; GST), 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결되는 복수의 메모리 셀 트랜지스터들(memory cell transistors: MCT<0> 내지 MCT<31>)을 구비한다. 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(string selection line: SSL)에 연결되고, 드레인은 대응하는 비트 라인(BL1, BL2)에 연결된다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(ground selection line: GSL)에 연결되고, 소스는 공통 소오스 라인(common source line; CSL)에 연결된다. 복수의 메모리 셀 트랜지스터들(MCT<0> 내지 MCT<31>)의 제어 게이트들은 대응하는 워드 라인들(WL<0> 내지 WL<N-1>)에 각각 연결된다.

여기서 로우 라인들(SSL, WL<0> 내지 WL<31>, GSL)의 전압 레벨은 소정의 타이밍 제어신호(미도시)에 응답하여 로우 디코더(120)에 의해 제어되며, 비트라인들(BL0~BLm) 각각의 전압 레벨은 페이지 버퍼 회로(150)에 구비되는 각각의 페이지 버퍼(미도시)에 의해 제어된다. 여기서, 라인들(SSL, WL0 내지 WL<31>, GSL)이 제 어되는 동작과 비트라인들(BL0~BLm)이 제어되는 동작은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 알 수 있으므로, 이에 대한 구체적인 설명은 생략한다.

또한 도 3a에 도시된 실시예에서는 각각의 셀 스트링(110_1, 110_2)에는 32개의 메모리 셀 트랜지스터들(MCT<0> 내지 MCT<31>)이 구비되나, 하나의 셀 스트링을 구성하는 셀 트랜지스터의 수는 달라질 수 있다.

페이지 버퍼 회로(150)는 다수의 비트라인들(BL0~BLm)에 선택적으로 연결되어, 지정된 메모리 셀들로 데이터를 기입(즉, 프로그램)하거나 지정된 메모리 셀들로부터 데이터를 감지 증폭함으로써 리드(read)한다.

로우 디코더(120)는 로우 어드레스들에 응답하여 다수의 워드라인들(WL0 내지 WL<31>) 중에서 하나의 워드라인을 선택하고, 선택된 워드 라인으로 제1동작 전압을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압을 공급할 수 있다. 예컨대, 프로그램 동작 모드에서, 로우 디코더(120)는 선택된 워드라인으로 제1동작 전압(예컨대, 프로그램 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 패스 전압)을 공급할 수 있다. 프로그램 전압은 15V 내지 20V일 수 있고, 패스 전압은 10V일 수 있다. 또한, 리드 동작 모드에서 로우 디코더(120)는 선택된 워드라인으로 제1동작 전압(예컨대, 접지 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 리드 전압)을 공급할 수 있다. 리드 전압은 4.5V일 수 있다. 프로그램 전압은 패스 전압보다 높고, 패스 전압은 리드 전압보다 높다.

전압 발생기(130)는 메모리 장치(10)의 동작에 필요한 전압(예컨대, 상술한 프로그램 전압, 패스 전압, 리드 전압 등)을 생성한다.

칩 컨트롤러(140)는 외부에서 제공된 커맨드에 응답하여 메모리 장치의 동작(예컨대, 프로그램 동작, 소거 동작, 리드 동작 등)을 제어하기 위한 내부 제어 신호들(미도시)을 출력한다.

입출력 회로(160)는 외부(예컨대, 메모리 컨트롤러(미도시)나 호스트(미도시))와의 인터페이스 기능을 수행한다. 구체적으로는 외부로부터 커맨드 및 프로그램할 데이터를 수신하고, 상태 신호 및 리드된 데이터를 외부로 전송할 수 있다.

도 3b은 도 3a에 도시된 메모리 블록의 일 예에 상응하는 레이아웃을 개략적으로 나타내는 회로도이다.

이를 참조하면, 공통 소스 라인(CSL)은 다수의 비트라인들(BL)에 수직 방향으로 배열되고, 스트링 선택 트랜지스터들(SST)은 해당 영역(301)에, 접지 선택 트랜지스터들(GST)은 해당 영역(302)에, 및 복수의 메모리 셀 트랜지스터들(MCT<0> 내지 MCT<31>)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이의 해당 영역들(310~331)에 형성된다.

또한 스트링 선택 트랜지스터들(SST)의 드레인을 각각 비트라인에 연결하기 위한 콘택들(351) 및 접지 선택 트랜지스터(GST)의 소스를 각각 공통 소오스 라인(CSL)에 연결하기 위한 콘택들(352)이 형성된다.

또한 도 3에 도시되지는 않았지만, 각 로우 라인들(SSL, WL<0> 내지 WL<31>, GSL) 및 이들을 해당 트랜지스터의 게이트(Gate_SST, Gate<0> 내지 Gate<31>, 및 Gate_GST)에 각각 연결하기 위한 콘택들이 더 형성될 수 있다. 각 로우 라인들(SSL, WL<0> 내지 WL<31>, GSL)은 비트라인들(BL)에 수직 방향으로 배열될 수 있다.

도 4a는 도 1에 도시된 페이지 버퍼 회로(150)의 일부를 나타내는 회로도이다. 도 4b는 데이터 리드 동작을 개략적으로 나타내는 타이밍도이다. 페이지 버퍼 회로(150)는 각각이 대응하는 비트라인에 접속되는 다수의 페이지 버퍼들을 구비할 수 있다. 도 4a에는 하나의 비트라인(BL)에 연결된 페이지 버퍼만이 대표적으로 도시되나, 도 4a의 페이지 버퍼가 각 비트라인마다 구비될 수 있다.

페이지 버퍼(150)는 제1 내지 제 6 NMOS 트랜지스터(NT1~NT6), PMOS 트랜지스터(PT1) 및 래치(151)를 포함할 수 있다. 제1 NMOS 트랜지스터(NT1)는 비트라인(BL)과 노드(S0) 사이에 연결되고 제1 비트라인 제어신호(BLSHF1)에 응답하여 동작하고, 제2 NMOS 트랜지스터(NT2)는 노드(S0)와 래치(151)의 일 노드(LO1) 사이에 연결되고 비트라인 선택 신호(BLSLT)에 응답하여 동작하며, 제1 PMOS 트랜지스터(PT1)는 제1 전원(VCC)과 노드(S0) 사이에 연결되고 프리차아지 신호(PRECH)에 응답하여 동작한다. 제3 및 제4 NMOS 트랜지스터(NT3, NT4)는 래치(151)의 다른 노드(LO2) 사이와 제2 전원(GND) 사이에 직렬로 연결되고 각각 노드(SO) 신호 및 래치 신호(Sense_Latch)에 응답하여 동작하며, 제5 및 제6 NMOS 트랜지스터(NT5, NT6)는 노드(LO1)와 데이터 라인(Data line) 사이에 직렬로 연결되고 각각 칼럼 선택 신호(YA, YB)에 응답하여 동작한다.

도 4b를 참조하면 데이터 리드 동작은 비트라인 프리차아지 단 계(precharge), 데이터 디벨럽 단계(develop) 및 데이터 감지 단계(sense)를 포함한다.

비트라인 프리차아지 단계(precharge)에서는, 제1 비트라인 제어신호(BLSHF1) 및 프리차아지 신호(PRECH)가 각각 하이레벨 및 로우레벨로 활성화되어 제1 NMOS 트랜지스터(NT1) 및 제1 PMOS 트랜지스터(PT1)가 턴온되어, 제1 전원(VCC)으로부터 비트라인(BL)으로 전류 경로가 형성되어 비트라인(BL)이 소정의 프리차아지 전압 레벨로 프리차아지된다.

데이터 디벨럽 단계(develop)에서는 제1 비트라인 제어신호(BLSHF1)가 비활성화되어 제1 NMOS 트랜지스터(NT1)가 턴오프된다. 따라서, 비트라인(BL)의 전압 레벨은 메모리셀의 데이터에 따라 달라진다. 즉, 메모리셀의 데이터에 따라 프리차아지 전압 레벨로 유지되거나(①) 떨어진다(②). 데이터 감지 단계에서는, 프리차아지 신호(PRECH)가 비활성화되어 제1 PMOS 트랜지스터(PT1)가 턴오프되고, 제1 비트라인 제어신호(BLSHF1) 및 비트라인 선택 신호(BLSLT)에 의해 제1 및 제2 NMOS 트랜지스터(NT1, NT2)는 턴온되어 비트라인의 전압 레벨이 노드(SO) 및 래치의 일 노드(LO1)에 반영된다. 이 때, 래치 신호(Sense_Latch)가 소정 시간 활성화되어 래치 동작이 이루어진다. 비트라인 전압이 프리차아지 전압 레벨이 가까운 경우(①), 제3 및 제4 NMOS 트랜지스터(NT3, NT4)에 의하여 래치의 다른 노드(LO2)는 로우레벨이 되고 이에 따라 래치의 일 노드(LO1)는 하이레벨이 된다.

비트라인 전압이 프리차아지 전압 레벨에 비하여 떨어진 경우(②), 래치의 일 노드(LO1)는 로우레벨이 된다.

래치(151)에 래치된 데이터, 즉 래치의 일 노드(LO1)의 데이터는 칼럼 선택 신호(YA 및 YB)가 활성화될 때 데이터 라인(Data line)으로 전달된다.

도 5a및 도 5b는 도 2에 도시된 비트라인 바이어스 블록(120)의 회로도 일부와 이에 상응하는 레이아웃을 나타내는 도면이다. 도 5a에는 하나의 비트라인(BL1)에 연결된 회로만이 대표적으로 도시되나, 도 5a의 회로가 각 비트라인마다 구비될 수 있다.

이를 참조하면, 비트라인 바이어스 블록(120)은 제1 내지 제4 바이어스 트랜지스터(BT1~BT4)를 포함한다. 본 발명의 일 실시예에서, 제1 제1 내지 제4 바이어스 트랜지스터(BT1~BT4)는 NMOS 트랜지스터로 구현되나, 이에 한정되지는 않으며, PMOS 트랜지스터나 디플리션(depletion) 트랜지스터 등으로 대체될 수 있다.

제1 제1 내지 제4 바이어스 트랜지스터(BT1~BT4)는 직렬로 연결되며, 각 바이어스 트랜지스터(BT1~BT4)의 드레인은 파워 라인(PL)에 연결되고, 각 바이어스 트랜지스터(BT1~BT4)의 소오스는 콘택(CT1, CT2)을 통하여 비트라인(BL)에 연결되며, 제1 내지 제4 바이어스 트랜지스터(BT1~BT4)의 게이트에는 제2 비트라인 제어 신호(BLSHF2)가 공통적으로 인가된다.

제2 비트라인 제어 신호(BLSHF2)는 상술한 제1 비트라인 제어 신호(BLSHF1)와 유사하게 비트라인 프리차아지 단계에서 소정의 로직 레벨(여기서는 하이레벨)로 활성화되고 비트라인 프리차아지가 끝나면 비활성화된다.

따라서, 제2 비트라인 제어 신호(BLSHF2)가 활성화되면 제1 제1 내지 제4 바이어스 트랜지스터(BT1~BT4)가 모두 턴온되고, 이에 따라 비트라인 파워(BLPWR)가 파워라인(PL) 및 턴온된 바이어스 트랜지스터(BT1~BT4)를 통해 비트라인(BL1)으로 전달되어 비트라인 프리차아지가 이루어진다.

상술한 바와 같이, 본 발명의 일 실시예에 따르면, 매트의 하단에 위치하는 페이지 버퍼 회로(150) 및 매트의 상단에 위치하는 비트라인 바이어스 블록(120)에 의하여 동시에 비트라인의 프리차아지가 이루어진다. 따라서, 비트라인 프리차아지 타임이 단축된다.

도 5b에 도시된 레이아웃도를 참조하면, 다수의 비트라인들(BL), 다수의 비트라인들(BL)과 수직 방향으로 배치되는 파워 라인(PL), 제1 내지 제4 게이트(Gate1~Gate4) 및 다수의 콘택들(CT1, CT2)이 형성된다. 파워 라인(PL)에는 비트라인 파워(BLPWR)가 인가된다. 제1 내지 제4 게이트(Gate1~Gate4)의 하단 및 그 주변 영역에는 제1 내지 제4 바이어스 트랜지스터들(BT1~BT4)이 형성된다.

도 3b와 도 5b를 참조하면, 비트라인 바이어스 블록(120)의 레이아웃은 메모리 블록(110)의 레이아웃과 유사하다. 예컨대, 제1 내지 제4 바이어스 트랜지스터(BT1~BT4)의 레이아웃은 메모리 블록(110)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 레이아웃과 동일하며, 제1 내지 제4 바이어스 트랜지스터(BT1~BT4)의 소오스를 비트라인(BL)에 연결하기 위한 콘택들(CT1, CT2) 역시 스트링 선택 트랜지스터(SST)의 드레인을 비트라인에 연결하기 위한 콘택(351) 및 접지 선택 트랜지스터(GST)의 소스를 각각 공통 소오스 라인(CSL)에 연결하기 위한 콘택(352)과 각각 동일하다. 마찬가지로 파워 라인(PL)의 레이아웃 역시 메모리 블록(110)의 공통 소오스 라인(CSL)의 레이아웃과 유사하다. 따라서, 비트라인 바이 어스 블록(120)에는 메모리 블록(110)에 적용되는 공정 및 구조(geometry)를 적용할 수 있다.

이에 따라, 비트라인 바이어스 블록(120)을 메모리 셀 어레이(100)의 영역 내에 메모리 블록(110)과 유사하게 구현할 수 있다. 비트라인 바이어스 블록(120)을 메모리셀 어레이(100)의 밖에 구현하는 경우 포토(photo) 조건의 상이함에 따른 사이즈 확대 및 면적 증가를 피할 수 없으나, 비트라인 바이어스 블록(120)을 메모리셀 어레이(100) 내에 구현하는 경우 이러한 단점을 방지할 수 있다.

본 발명의 일 실시예에서는 비트라인 바이어스 블록(120)을 매트(MAT)의 상단에 배치하나, 이에 한정되지 않는다. 즉, 본 발명의 일 실시예에서는 비트라인 바이어스 블록(120)은 매트(MAT)의 중간에 혹은 여러 곳에 배치하여 비트라인 프리차아지 타임을 더욱 감소시킬 수 있다.

도 6은 도 1에 도시된 메모리 셀 어레이의 다른 일 예를 나타내는 구성 블록도이다. 메모리 셀 어레이(100)는 하나 이상의 메모리 매트(MAT)를 포함할 수 있다. 메모리 매트(MAT)는 도 6에 도시된 바와 같이 다수의 메모리 블록들(Memory Block0~ Memory Block(N-1)) 및 하나 이상의 비트라인 바이어스 블록, 예컨대 제1 및 제2 비트라인 바이어스 블록(Bais Block0~ Bais Block1, 611, 612)을 구비할 수 있다.

도 6에 도시된 메모리 블록들(Memory Block0~ Memory Block(N-1)) 각각은 도 3a 및 도 3b에 도시된 메모리 블록들(Memory Block0~ Memory Block(N-1))과 그 구성 및 기능이 동일하므로, 이에 대한 설명은 생략한다.

도 7은 도 6에 도시된 비트라인 바이어스 블록들(611, 612)의 일 예를 나타내는 회로도이다. 이를 참조하면, 제1 및 제2 비트라인 바이어스 블록(611, 612) 각각은 각각이 다수의 비트라인들(BL0, BL1) 중에서 대응되는 비트라인에 접속된 다수의 바이어스 스트링들(BST1~BST4)을 포함하며, 바이어스 스트링들(BST1~BST4)을 통하여 비트라인들(BL0, BL1)을 프리차아지한다.

도 7에는 두 개의 비트라인(BL0, BL1)에 연결된 바이어스 스트링들(BST1~BST4)만이 대표적으로 도시되나, 바이어스 스트링들은 각 비트라인마다 구비될 수 있다.

바이어스 스트링(BST1~BST4) 각각은 도 3a에 도시된 셀 스트링(110_1, 110_2)과 그 구성이 동일하나, 셀 스트링(110_1, 110_2)과는 다르게 비트라인들(BL0, BL1)을 프리차아지하도록 제어된다.

특히, 제2 비트라인 바이어스 블록(612)은 도 3a에 도시된 메모리 블록(110)과 동일하나, 공통 소오스 라인(SCL) 대신에 비트라인 파워(BLPWR)를 제공하기 위한 파워 라인(PL)이 구비된다.

제1 바이어스 블록(611)의 구성은 파워 라인(PL)을 중심으로 제2 바이어스 블록(612)과 대칭을 이룬다. 따라서, 제1 및 제2 비트라인 바이어스 블록(611, 612)은 메모리 블록(110)과 그 구성 및 레이아웃은 동일하나, 그 동작은 차이가 있다.

비트라인 파워(BLPWR)를 제공하기 위한 파워 라인(PL)은 제1 및 제2 비트라인 바이어스 블록(611, 612)에 공통으로 사용된다. 도 6에서 참조부호 '622'는 파 워 라인(PL)과 각 바이어스 스트링들(BST1~BST4)의 콘택 포인트를 나타내며, 참조부호 '621'은 공통 소스 라인(CSL)과 각 셀 스트링들 간의 콘택 포인트를 나타낸다.

제1 및 제2 바이어스 블록들(611, 612)의 파워 라인(PL)은 메모리 블록(110)의 공통 소스 라인(CSL)과는 전기적으로 분리되고, 또한 별도로 제어된다. 마찬가지로, 제1 및 제2 바이어스 블록들(611, 612)의 로우 라인들(SSL, WL<0> 내지 WL<31>, GSL) 역시 메모리 블록(110)의 로우 라인들(SSL, WL<0> 내지 WL<31>, GSL)과는 다르게 제어된다.

제1 및 제2 비트라인 바이어스 블록(611, 612)은 상술한 비트라인 바이어스 블록(120)과 마찬가지로, 비트라인 프리차아지 단계에서 비트라인 파워(BLPWR)를 비트라인으로 제공하여 비트라인을 프리차아지한다. 이를 위하여, 제1 및 제2 바이어스 블록(611, 612)의 파워 라인(PL)에는 비트라인 파워(BLPWR)가 인가되고, 파워 라인(PL)을 제외한 다른 로우라인들(SSL, WL<0> 내지 WL<31>, GSL)에는 비트라인 파워(BLPWR)를 비트라인으로 잘 전달하기 위한 프리차아지 제어 전압(Vprecharge)이 인가될 수 있다.

프리차아지 제어 전압(Vprecharge)은 시뮬레이션 또는 시험을 통하여 미리 정해진 값일 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따르면, 메모리 블록들(Memory Block0~ Memory Block(N-1)) 중 하나 이상을 비트라인 바이어스 블록(Bais Block)으로 선정하고, 선정된 비트라인 바이어스 블록(Bais Block)의 바이어스 스트링을 통해 비트라인을 바이어싱할 수 있다. 즉, 다수의 메모리 블록들(Memory Block0~ Memory Block(N-1)) 중 적어도 하나를 비트라인을 바이어싱하기 위한 비트라인 바이어스 블록으로 대체할 수 있다. 따라서, 비트라인 프리차아지 동작시, 페이지 버퍼 회로(150) 및 메모리 블록 중에서 선정된 비트라인 바이어스 블록(611, 612)에 의하여 동시에 비트라인의 프리차아지가 이루어진다. 따라서, 비트라인 프리차아지 타임이 단축된다.

도 8은 도 1에 도시된 메모리 셀 어레이(100)의 또 다른 일 예를 나타내는 구성 블록도이다. 도 8에 도시된 실시예에서는 다수의 비트라인 바이어스 블록(Bias0~Bias Block 3, 711~714)이 매트(MAT)의 여러 곳에 배치된 경우이다. 즉, 매트(MAT)의 상단에 두 개의 비트라인 바이어스 블록(Bias2~Bias Block 3, 713~714)이 배열되고 매트(MAT)의 중간에 두 개의 비트라인 바이어스 블록(Bias0~Bias Block 1, 711~712)가 배열된다. 이와 같이, 비트라인 바이어스 블록을 메모리 셀 어레이(100)의 여러 곳에 배치함으로써 비트라인 프리차아지 타임을 더욱 단축할 수 있다. 도 8에서 참조부호 '722'는 파워 라인(PL)과 각 바이어스 스트링들(BST1~BST4) 간의 콘택 포인트를 나타내며, 참조부호 '721'는 공통 소스 라인(CSL)과 각 셀 스트링들 간의 콘택 포인트를 나타낸다.

도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(800)의 개략도이다. 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(800)은 적어도 하나의 본 발명의 일 실시예에 따른 비휘발성 메모리 장치들(520, 520', …, 520') 및 비휘발성 메모리 장치들(520, 520', …, 520")을 제어하기 위한 메모리 컨트롤 러(510)를 포함한다.

비휘발성 메모리 장치(520, 520', 520") 각각은 도 1에 도시된 비휘발성 메모리 장치(10)일 수 있다. 따라서, 비휘발성 메모리 장치(520, 520', 520") 각각의 구성 및 동작에 대한 상세한 설명은 생략한다.

본 발명의 실시예에 따른 비휘발성 메모리 장치(520, 520', 520") 그리고/또는 메모리 컨트롤러(510)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 비휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

메모리 장치들(520, 520', 520")과 메모리 컨트롤러(510)는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러(510)는 USB(Universal Serial Bus), MMC(multi-media card), PCI-E(peripheral component interconnect - express), SATA(serial ATA), PATA(parallel ATA), SCSI(small computer system interface), ESDI(enhanced small disk interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.

셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 본 발명의 메모리 장치(10, 520, 520', 520")는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 사용될 수 있다. 메모리 장치(10, 520, 520', 520")는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.

본 발명의 실시예들에 따른 비휘발성 메모리 장치 혹은 비휘발성 메모리 시스템은 전자 시스템(예컨대, 모바일 기기, 노트북, 데스크 톱 컴퓨터와 같은 시스템)에 장착될 수 있다. 이러한 전자 시스템의 일 예가 도 10 및 도 11에 예시되어 있다.

도 10을 참조하면 본 발명의 일 실시예에 따른 전자 시스템(900)은 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(500), 전원부(power supply)(910), 중앙 처리 장치(CPU)(920), 램(RAM)(930), 유저 인터페이스(User Interface)(940) 및 이들 구성요소들을 전기적으로 연결하는 시스템 버스(950)를 포함할 수 있다.

CPU(920)는 시스템(900)의 전체적인 동작을 제어하고, RAM(930)은 시스템(900)의 동작을 위해 필요한 정보들을 저장하고, User Interface(940)는 시스템(900)과 사용자와의 인터페이스를 제공한다. 전원부(910)는 내부의 구성 요소들(즉, CPU(920), 램(RAM)(930), 유저 인터페이스(940), 메모리 시스템(500) 등)으로 전원을 공급한다.

비휘발성 메모리 장치(520)에는 유저 인터페이스(940)를 통해서 제공되거나 또는 CPU(920)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(510)를 통해 저장된다.

본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(500)의 구성 및 동작은 도 9에 도시된 비휘발성 메모리 시스템(800)의 구성 및 동작과 유사하므로, 설명의 중복을 피하기 위하여 생략한다.

상술한 실시예에서는 메모리 컨트롤러(510)와, 비휘발성 메모리 장치(520, 520', 520")가 하나의 메모리 카드(500, 800)로 구성된 예를 주로 기술하였으나, 비휘발성 메모리 장치(520, 520', 520")와 메모리 컨트롤러(510)는 별도로 구성될 수 있다. 메모리 컨트롤러(510)와 비휘발성 메모리 장치(520, 520', 520")는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또한, 메모리 컨트롤러(510)가 호스트에 구현될 수도 있다.

도 11은 본 발명의 다른 실시예에 따른 전자 시스템(900')의 블록도이다. 도 11의 실시예에서, 시스템 버스(950)를 통하여 CPU(920')와 연결된 비휘발성 메모리 장치(520"')는 전자 시스템(900')의 메인 메모리로서 기능한다. CPU(920')는 시스템(900')의 전체적인 동작을 제어하는 기능과 함께, 메모리 컨트롤러로서의 기능도 수행한다.

예컨대, CPU(920')는 유저 인터페이스(940)를 통해서 입력된 데이터를 수신 하여 처리한 후, 시스템 버스(950)를 통해 비휘발성 메모리 장치(520"')에 데이터를 인가한다. 비휘발성 메모리 장치(520"')는 시스템 버스(950)를 통해 인가되는 데이터를 메모리 셀에 저장한다. 또한, 메모리 셀에 저장된 데이터는 CPU(920')에 의해 읽혀지고 유저 인터페이스(940)를 통해 외부로 출력될 수 있다.

비휘발성 메모리 장치(520"')는 도 4에 도시된 비휘발성 메모리 장치(10)와 그 구성 및 기능이 유사하나, 다만 메모리 컨트롤러(510)를 통해서 호스트와 인터페이스하는 것이 아니라, 직접 호스트와 인터페이스한다. 도 11에 도시된 전자 시스템(900')은 모바일 기기 등과 같은 휴대용 전자 시스템일 수 있다.

또한 비록 도면에는 도시되지 않았지만, 상기 전자 시스템(900, 900')에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 온라인 광고 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.

도 2는 도 1에 도시된 메모리 셀 어레이의 일 예를 나타내는 구성 블록도이다.

도 3a는 도 2에 도시된 메모리 블록의 일 예를 나타내는 회로도이다.

도 3b은 도 3a에 도시된 메모리 블록의 일 예에 상응하는 레이아웃을 개략적으로 나타내는 회로도이다.

도 4a는 도 1에 도시된 페이지 버퍼 회로의 일부를 나타내는 회로도이다.

도 4b는 데이터 리드 동작을 개략적으로 나타내는 타이밍도이다.

도 5a및 도 5b는 도 2에 도시된 비트라인 바이어스 블록의 회로도 일부와 이에 상응하는 레이아웃을 나타내는 도면이다.

도 6은 도 1에 도시된 메모리 셀 어레이의 다른 일 예를 나타내는 구성 블록도이다.

도 7은 도 6에 도시된 바이어스 블록들의 일 예를 나타내는 회로도이다.

도 8은 도 1에 도시된 메모리 셀 어레이의 또 다른 일 예를 나타내는 구성 블록도이다.

도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템의 개략도이다.

도 10은 본 발명의 일 실시예에 따른 전자 시스템의 블록도이다.

도 11은 본 발명의 다른 실시예에 따른 전자 시스템의 블록도이다.

Claims (10)

1. 각각이 다수의 메모리 셀들을 포함하는 다수의 메모리 블록들, 및 다수의 비트라인들에 접속되어 상기 다수의 비트라인들을 프리차아지하는 적어도 하나의 비트라인 바이어스 블록을 포함하는 메모리 셀 어레이;

   상기 다수의 비트라인들을 프리차아지하고 상기 다수의 비트라인들을 통하여 상기 적어도 하나의 메모리 블록에 저장된 데이터를 감지하는 페이지 버퍼; 및

   비휘발성 메모리 장치의 동작을 제어하고, 상기 비트라인 바이어스 블록이 상기 페이지 버퍼와 함께 상기 다수의 비트라인들을 프리차아지하도록 제어하는 제어부를 구비하는 비휘발성 메모리 장치.
2. 제1항에 있어서, 상기 다수의 메모리 블록들 각각은

   각각이 다수의 비트 라인들 중에서 대응되는 비트 라인에 접속된 다수의 셀 스트링들을 포함하고,

   상기 적어도 하나의 비트라인 바이어스 블록은

   각각이 상기 다수의 비트라인들 중에서 대응되는 비트라인에 접속된 다수의 바이어스 스트링들을 포함하는 비휘발성 메모리 장치.
3. 제2항에 있어서, 상기 다수의 바이어스 스트링들은 상기 다수의 셀 스트링들과 그 구성이 동일하나, 상기 다수의 셀 스트링들과는 다르게 상기 다수의 비트라 인들을 프리차아지하도록 제어되는 비휘발성 메모리 장치.
4. 제2항에 있어서, 상기 다수의 바이어스 스트링들 각각은

   그 게이트는 스트링 선택 라인에 연결되고, 그 드레인은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터;

   그 게이트는 접지 선택 라인에 연결되고, 그 소스는 파워 라인에 연결되는 접지 선택 트랜지스터; 및

   상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터 사이에 직렬로 연결되는 복수의 메모리 셀 트랜지스터들을 구비하며,

   상기 파워 라인에는 상기 다수의 비트라인들 중 대응하는 비트라인을 프리차아지하기 위한 비트라인 파워가 인가되고,

   상기 스트링 선택 라인, 접지 선택 라인 및 상기 복수의 메모리 셀 트랜지스터들의 각 게이트에는 상기 비트라인 파워를 상기 대응하는 비트라인에 전달하기 위한 프리차아지 제어 전압들이 인가되는 비휘발성 메모리 장치.
5. 제2항에 있어서, 상기 다수의 셀 스트링들 각각은

   그 게이트는 스트링 선택 라인에 연결되고, 그 드레인은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터;

   그 게이트는 접지 선택 라인에 연결되고, 그 소스는 공통 소스 라인에 연결되는 접지 선택 트랜지스터; 및

   상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터 사이에 직렬로 연결되는 복수의 메모리 셀 트랜지스터들을 구비하며,

   상기 제어부는

   상기 메모리 블록들 중 적어도 하나의 상기 공통 소스 라인에 상기 다수의 비트라인들 중 대응하는 비트라인을 프리차아지하기 위한 비트라인 파워을 인가하고, 상기 스트링 선택 라인, 접지 선택 라인 및 상기 복수의 메모리 셀 트랜지스터들의 각 게이트에는 상기 비트라인 파워를 상기 대응하는 비트라인에 전달하기 위한 프리차아지 제어 전압들이 인가되도록 함으로써 상기 적어도 하나의 메모리 블록을 상기 적어도 하나의 비트라인 바이어스 블록으로 대체하는 비휘발성 메모리 장치.
6. 제1항에 있어서,

   상기 페이지 버퍼는 상기 메모리셀 어레이의 하단에 배치되고,

   상기 적어도 하나의 비트라인 바이어스 블록은 상기 메모리셀 어레이의 상단 혹은 중간에 배치되는 비휘발성 메모리 장치.
7. 제1항에 있어서, 상기 비트라인 바이어스 블록은

   일 단자는 파워 라인에 접속되고 다른 일 단자는 상기 다수의 비트라인들 중 대응하는 비트라인에 접속되며 비트라인 프리차아지 제어 신호에 의해 제어되는 적어도 하나의 바이어스 트랜지스터를 구비하는 비휘발성 메모리 장치.
8. 제1항에 있어서, 상기 비트라인 바이어스 블록은

   각각이 상기 다수의 비트라인들에 수직 방향으로 배열되는 파워라인들;

   상기 파워 라인들 사이에 형성되는 바이어스 트랜지스터;

   상기 바이어스 트랜지스터의 일 단자를 상기 파워 라인들 중 하나에 접속하기 위한 제1 콘택; 및

   상기 바이어스 트랜지스터의 다른 일 단자를 상기 다수의 비트라인들 중 대응하는 비트라인에 접속하기 위한 제2 콘택을 포함하는 비휘발성 메모리 장치.
9. 제8항에 있어서, 상기 다수의 메모리 블록들 각각은

   각각 상기 다수의 비트라인들에 수직 방향으로 배열되는 스트링 선택 라인, 접지 선택 라인 및 공통 소스 라인;

   그 게이트는 상기 스트링 선택 라인에 연결되고, 그 드레인은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터;

   그 게이트는 상기 접지 선택 라인에 연결되고, 그 소스는 상기 공통 소스 라인에 연결되는 접지 선택 트랜지스터;

   상기 스트링 선택 트랜지스터와 상기 접지 선택 트랜지스터 사이에 직렬로 연결되는 복수의 메모리 셀 트랜지스터들;

   상기 스트링 선택 트랜지스터의 드레인을 대응하는 비트라인 연결하기 위한 제3 콘택; 및

   상기 접지 선택 트랜지스터의 소스를 상기 공통 소스 라인에 연결하기 위한 제4 콘택을 구비하며,

   상기 파워 라인들 및 상기 공통 소스 라인의 레이아웃은 동일하고,

   상기 바이어스 트랜지스터는 상기 스트링 선택 트랜지스터 또는 상기 접지 선택 트랜지스터의 레이아웃과 동일하며

   상기 제1 및 제2 콘택은 각각 상기 제3 및 제4 콘택의 레이아웃과 동일한 비휘발성 메모리 장치.
10. 제1항에 기재된 비휘발성 메모리 장치; 및

    상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 구비하는 메모리 시스템.

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