KR101541812B1 - 비휘발성 메모리 장치 - Google Patents

Abstract

본 발명의 실시예에 따른 비휘발성 메모리 장치는 메모리 셀에 대한 검증 동작 수행 시에 연속적인 리드 명령에 기초하여 메모리 셀에 대한 프로그램 여부 및 메모리 셀에 대한 프로그램 여부에 기초한 라이트 버퍼의 업데이트를 동시에 수행할 수 있다.

비휘발성 메모리 장치, 플래시 메모리 장치, ISPP(Incremental Step Pulse Program), 프로그램, 검증(verify).

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}

본 발명은 비휘발성 메모리 장치에 관한 것으로, 보다 상세하게는 ISPP(Incremental Step Pulse Program) 방식에 따라 프로그램 동작을 수행하는 비휘발성 메모리 장치에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다.

램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 비휘발성 메모리 장치(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다.

예컨대, 플래시 메모리 장치는 소비 전력이 작고, 정보의 입출력이 자유로워 디지털카메라, 휴대폰, PDA 등 이동기기에 적합하다. 플래시 메모리 장치는 메모리 셀 어레이의 구조에 따라 낸드(NAND)형과 노어(NOR)형으로 크게 나누어진다. 낸드 플래시 메모리 장치는 주로 USB 저장장치, MP3 플레이어 등에 쓰이는 데이터 저장형 메모리 장치이다. 반면에, 노어 플래시 메모리 장치는 코드 저장형 메모리 장치로서, 처리 속도가 빠르므로 고속 데이터 처리를 요하는 이동전화 단말기 등에 많이 쓰이고 있다.

최근 플래시 메모리 장치에 있어서, 메모리 셀의 워드 라인에 인가되는 전압을 단계적으로 증가시키면서 메모리 셀을 프로그램하는 ISPP(Incremental Step Pulse Program) 방식이 많이 이용되고 있다. 이때, FN 터널링(Fowler Nordheim tunneling)을 이용하여 메모리 셀을 프로그램하는 방식에 따르면 라이트 버퍼(write buffer) 사이즈는 크고 센스 엠프(sense amplifier)를 이용하여 리드할 수 있는 데이터 양은 적다.

그러므로 메모리 셀에 대한 검증(verify) 동작 수행 시 센스 엠프를 이용하여 리드된 데이터를 이용하여 라이트 버퍼를 업데이트하기 위해서는 많은 시간이 소요되는 문제점이 있다. 또한, 데이터 리드 타임과 라이터 버퍼 업데이트 타임이 분리되어 있기 때문에 ISPP 수행 시 리드 & 업데이트 시간 소요로 인하여 전체 프로그램 시간이 증가하는 문제점이 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 메모리 셀이 프로그램되었는지 여부를 검증하는데 소요되는 시간을 감소시킴으로써 프로그램 시간을 감소시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 비휘발성 메모리 장치는 센스 엠프 회로, 라이트 드라이버 회로, 및 검증 블락을 포함할 수 있다. 상기 센스 엠프 회로는 리드 명령에 응답하여 비트 라인을 통하여 메모리 셀로부터 제1 데이터를 센싱하고 상기 센싱된 제1 데이터를 출력할 수 있다. 상기 라이트 드라이버 회로는 프로그램 명령에 응답하여 상기 메모리 셀을 프로그램하고 상기 메모리 셀의 프로그램 여부를 나타내는 제2 데이터를 저장할 수 있다.

상기 검증 블락은 제1 리드 명령에 응답하여 제1 데이터 및 상기 제2 데이터 사이의 비교 결과를 출력하고, 상기 제1 리드 명령에 연속되는 제2 리드 명령에 응답하여 판단되는 상기 메모리 셀의 프로그램 여부에 기초하여 상기 제2 데이터를 업데이트할 수 있다.

상기 센스 엠프 회로는 상기 메모리 셀에 저장된 상기 제1 데이터를 센싱하기 위한 센스 엠프 및 상기 제1 데이터를 선택적으로 출력하기 위한 적어도 하나의 제1 스위칭 소자를 포함할 수 있다. 상기 라이트 드라이버 회로는 상기 제2 데이터를 저장하는 라이트 버퍼 및 상기 검증 블락으로부터 출력되는 데이터를 선택적으 로 상기 라이트 버퍼로 출력하기 위한 적어도 하나의 제2 스위칭 소자를 포함할 수 있다.

상기 검증 블락은 상기 제1 데이터와 상기 제2 데이터의 비교 결과를 출력하기 위한 비교 블락 및 상기 제1 데이터의 논리 값 및 제어 신호에 기초하여 상기 제1 데이터를 선택적으로 상기 라이트 버퍼로 출력하기 위한 제어 블락을 포함할 수 있다. 상기 비교 블락은 상기 제1 데이터 및 제2 데이터에 대한 논리 합을 수행하는 논리 게이트를 포함할 수 있다.

상기 제어 블락은 상기 제1 데이터의 논리 값이 제1 논리 값이고 상기 제어 신호가 활성화되면 상기 제1 데이터를 상기 라이트 버퍼로 출력하고 상기 제2 데이터의 논리 값이 제2 논리 값이면 상기 제1 데이터가 상기 라이트 버퍼로 출력되는 것을 차단할 수 있다. 상기 제어 블락은 상기 제1 데이터의 논리 값에 기초하여 상기 제1 데이터를 선택적으로 출력하는 제1 제어 블락 및 상기 제어 신호에 응답하여 상기 제1 제어 블락으로부터 출력되는 제1 데이터를 선택적으로 상기 라이트 버퍼로 출력하는 제2 제어 블락을 포함할 수 있다.

상기 비휘발성 메모리 장치가 검증 동작을 수행하는 경우에 상기 리드 명령의 활성화 구간, 상기 적어도 하나의 제1 스위칭 소자의 단락 구간, 상기 적어도 하나의 제2 스위치 소자의 단락 구간은 서로 동일하며, 상기 제어 신호의 활성화 구간은 상기 제2 리드 명령의 활성화 구간에 포함될 수 있다.

상기 제1 제어 블락 및 제2 제어 블락 각각은 상기 제1 데이터의 논리 값 및 상기 제어 신호에 응답하여 스위칭되는 상기 제3 스위칭 소자 및 제4 스위칭 소자 를 포함할 수 있다. 상기 제1 제어 블락 및 제2 제어 블락 각각은 상기 제1 데이터의 논리 값 및 상기 제어 신호에 응답하여 구동되는 제1 버퍼 및 제2 버퍼를 포함할 수도 있다.

상술한 바와 같이 본 발명의 실시예에 따른 비휘발성 메모리 장치는 메모리 셀에 대한 검증 동작에 소요되는 시간을 감소시킴으로써 전체 프로그램 시간을 감소시킬 수 있으며 검증 동작에 대한 별도의 저장 수단을 필요로 하지 않는 효과가 있다.

본 발명과 본 발명의 동작상의 이점 및 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

본 명세서에 있어서는 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 전송할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 전송할 수 있음을 의미한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일 실시예에 따른 전자 시스템(10)의 블락도를 나타낸다. 상기 전자 시스템(10)은 모바일 기기, 노트북, 데스크 톱 컴퓨터와 같은 시스템일 수 있다. 도 1을 참조하면 본 발명의 일 실시예에 따른 전자 시스템(10)은 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(500), 전원부(power supply)(100), 중앙 처리 장치(CPU)(200), 램(RAM)(300), 유저 인터페이스(User Interface)(400) 및 이들 구성요소들을 전기적으로 연결하는 시스템 버스(600)를 포함할 수 있다.

CPU(200)는 시스템(10)의 전체적인 동작을 제어하고, RAM(300)은 시스템(10)의 동작을 위해 필요한 정보들을 저장하고, User Interface(400)는 시스템(10)과 사용자와의 인터페이스를 제공한다. 전원부(100)는 내부의 구성 요소들(즉, CPU(200), 램(RAM)(300), 유저 인터페이스(400), 메모리 시스템(500) 등)으로 전력을 공급한다.

도 2는 도 1에 도시된 전자 시스템(10)에 포함될 수 있는 본 발명의 다른 실시예에 따른 비휘발성 메모리 시스템(500')의 블락도를 나타낸다. 도 1의 실시예에서는 메모리 컨트롤러(510)가 하나의 비휘발성 메모리(520)를 제어하도록 구성된 메모리 시스템(500)의 예를 도시하고 있지만, 도 2의 실시예에서 처럼 복수(둘 이상)의 비휘발성 메모리들(520, 520' …, 520")을 포함하는 메모리 시스템(500')을 구성할 수도 있다. 즉, 도 2를 참조하면 본 발명의 일 실시예에 따른 메모리 시스템(500)은 복수(둘 이상)의 비휘발성 메모리들(520, 520' …, 520")과 이들을 제어하는 메모리 컨트롤러(510')를 포함할 수 있다.

도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(500)의 블록도이다. 이를 참조하면, 비휘발성 메모리 시스템(500)은 비휘발성 메모리 장치(520) 및 메모리 장치(520)를 컨트롤하는 메모리 컨트롤러(510)를 포함한다.

메모리 컨트롤러(510)는 SRAM(Static Random Access Memory)(511), 중앙 처리 장치(CPU: Central Processing Unit)(512), 호스트 인터페이스(Host I/F)(513), 및 메모리 인터페이스(Memory I/F)(514)를 포함할 수 있다.

SRAM(Static Random Access Memory)(511)은 중앙 처리 장치(512)의 동작 메모리로써 사용되고, 호스트 인터페이스(513)는 비휘발성 메모리 시스템(500)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 메모리 인터페이스(514)는 본 발명의 일 실시예에 따른 메모리 장치(520)와 인터페이싱한다. 중앙 처리 장치(512)는 메모리 장치(520)로/로부터 데이터 기록/독출을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 비휘발성 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다

메모리 장치(520)는 메모리 셀 어레이(530), 디코더(540), 라이트 드라이버/센스앰프(write driver/SA)회로(550), 칩 컨트롤러(560), 전압 발생기(570) 및 입출력 회로(580)를 구비한다. 메모리 셀 어레이(530)는 각종 데이터를 저장하는데 사용될 수 있다.

디코더(540)는 로우 어드레스들에 응답하여 다수의 워드라인들 중에서 하나의 워드라인을 선택하고, 선택된 워드 라인으로 제1동작 전압을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압을 공급할 수 있다. 예컨대, 프로그램 동작 모드에서, 디코더(540)는 선택된 워드라인으로 제1동작 전압(예컨대, 프로그램 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 패스 전압)을 공급할 수 있다. 프로그램 전압은 15V 내지 20V일 수 있고, 패스 전압은 10V일 수 있다.

또한, 읽기 동작 모드에서 디코더(540)는 선택된 워드라인으로 제1동작 전압(예컨대, 접지 전압)을 공급하고 비선택된 워드라인들 각각으로 제2동작 전압(예컨대, 읽기 전압)을 공급할 수 있다. 읽기 전압은 4.5V일 수 있다. 프로그램 전압은 패스 전압보다 높고, 패스 전압은 읽기 전압보다 높다.

라이트 드라이버/센스앰프 회로(550)는 다수의 비트라인들에 선택적으로 연결되어, 지정된 메모리 셀들로 데이터를 라이트(즉, 프로그램)하거나 지정된 메모리 셀들로부터 데이터를 감지 증폭함으로써 독출한다. 라이트 드라이버/센스앰프회로(550)는 프로그램 동작시 프로그램될 데이터 셋을 저장하고, 읽기 동작시 메모리셀들로부터 독출된 데이터 셋를 저장하기 위한 다수의 데이터 저장 장치들(미도시)을 구비할 수 있다. 다수의 데이터 저장 장치들(미도시) 각각은 다수의 래치들로 구현될 수 있다. 다수의 데이터 저장 장치들(미도시)은 또한 프로그램 검증 동작시 독출된 데이터 셋을 저장할 수 있다.

라이트 드라이버/센스앰프 회로(550)와 메모리셀 어레이(530) 사이에는 라이트 드라이버 또는 센스앰프를 다수의 비트라인들에 선택적으로 연결하기 위한 스위칭 블록(미도시)이 더 구비될 수 있다. 전압 발생기(570)는 메모리 장치(520)의 동작에 필요한 전압(예컨대, 상술한 프로그램 전압, 패스 전압, 읽기 전압 등)을 생성한다.

칩 컨트롤러(560)는 외부에서 제공된 커맨드에 응답하여 메모리 장치의 동작(예컨대, 프로그램 동작, 소거 동작, 독출 동작 등)을 제어하기 위한 내부 제어 신호들(미도시)을 출력한다. 비휘발성 메모리 장치(520)에는 유저 인터페이스(400)를 통해서 제공되거나 또는 CPU(200)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(510)를 통해 저장된다.

상술한 실시예에서는 메모리 컨트롤러(510)와 비휘발성 메모리 장치(520)가 하나의 메모리 시스템(500)로 구성된 예를 주로 기술하였으나, 비휘발성 메모리 장치(520)와 메모리 컨트롤러(510)는 별도로 구성될 수 있다. 메모리 컨트롤러(510)와 비휘발성 메모리 장치(520)는, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또한, 메모리 컨트롤러(510)가 호스트에 구현될 수도 있다.

도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(520a)의 블록도이다. 도 4에 도시된 비휘발성 메모리 장치(520a)는 특히 NAND형 플래시 메모리 장치의 블록도이나 본 발명의 범위가 이에 한정되는 것은 아니다. NAND형 플래시 메모리 장치(520a)는 메모리 셀 어레이(530a), 로우 디코더(540a), 및 페이지 버퍼 회로(550a)를 구비한다.

메모리 셀 어레이(530a)는 복수의 메모리 블록들(미도시)로 나뉘어져 있으며, 각각의 메모리 블록은 열 방향으로 신장하는 복수의 스트링들(530_1 내지 530_M)을 구비한다. 도 4에서는 설명의 편의를 위해 하나의 메모리 블록만을 도시하였다. 각각의 스트링은 스트링 선택 트랜지스터(string selecting transistor: SST), 접지 선택 트랜지스터(ground selecting transistor; GST), 및 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬로 연결되는 복수의 메모리 셀 트랜지스터들(memory cell transistors: MCT<0> 내지 MCT<N-1>)을 구비한다. 스트링 선택 트랜지스터(SST)의 게이트는 스트링 선택 라인(string selection line: SSL)에 연결되고, 드레인은 대응하는 비트 라인(BL1, BL2)에 연결된다. 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(ground selection line: GSL)에 연결되고, 소스는 공통 소오스 라인(common source line; CSL)에 연결된다. 복수의 메모리 셀 트랜지스터들(MCT<0> 내지 MCT<N-1>)의 제어 게이트들은 대응하는 워드 라인들(WL<0> 내지 WL<N-1>)에 각각 연결된다.

여기서 라인들(SSL, WL<0> 내지 WL<N>, GSL)의 전압 레벨은 소정의 타이밍 제어신호(미도시)에 응답하여 로우 디코더(540a)에 의해 제어되며, 비트라인들(BL1, BL2) 각각의 전압 레벨은 페이지 버퍼 회로(550a)에 구비되는 각각의 페이지 버퍼(미도시)에 의해 제어된다. 여기서, 라인들(SSL, WL0 내지 WLn, GSL)이 제어되는 동작과 비트라인들(BL1, BL2)이 제어되는 동작은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 알 수 있으므로, 이에 대한 구체적인 설명은 생략한다.

도 5는 도 3에 도시된 라이트 드라이버/센스 엠프 회로(550)의 구성도를 나타낸다. 도 5에 도시된 라이트 드라이버/센스 엠프 회로(550) 특히 NOR형 플래시 메모리 장치에 포함되는 회로들이나 본 발명의 범위가 이에 한정되는 것은 아니다. 도 5를 참조하면, 상기 라이트 드라이버/센스 엠프 회로(550)는 센스 엠프 회 로(551), 라이트 드라이버 회로(554), 및 검증 블락(556)을 포함한다.

상기 센스 엠프 회로(551)는 리드 명령(READ)에 응답하여 비트 라인(BL)을 통하여 메모리 셀 어레이(530)에 포함된 다수의 메모리 셀들 중에서 상응하는 메모리 셀로부터 제1 데이터를 센싱하여 출력할 수 있다.

상기 센스 엠프 회로(551)는 센스 엠프(552) 및 적어도 하나의 스위칭 소자(Tr1, Tr2, 및 Tr3), 및 인버터(553)를 포함할 수 있다. 상기 센스 엠프(552)는 상기 상응하는 메모리 셀에 저장된 상기 제1 데이터를 센싱할 수 있다. 상기 적어도 하나의 스위칭 소자(Tr1, Tr2, 및 Tr3)는 상기 제1 데이터를 선택적으로 출력할 수 있다.

상기 제1 데이터를 선택적으로 출력하기 위해서는 하나의 스위칭 소자(Tr1)만으로 충분하다. 그러나 데이터 출력을 위한 인코딩 양을 줄이기 위하여 상기 센스 엠프 회로(551)는 다수의 스위칭 소자들(Tr2 및 Tr3)을 더 포함할 수 있다. 상기 다수의 스위칭 소자들 각각은 리드 명령(READ)에 응답하여 게이팅되는 제1 트랜지스터(Tr1), 제1 데이터 출력 신호(D_outA)에 응답하여 게이팅되는 제2 트랜지스터(Tr2), 제2 데이터 출력 신호(D_outB)에 응답하여 게이팅되는 제3 트랜지스터(Tr3)로 구현될 수 있다.

상기 리드 명령(READ), 상기 제1 데이터 출력 신호(D_outA), 및 상기 제2 데이터 출력 신호(D_outB)는 동일한 활성화 구간을 가질 수 있다. 상기 제1 데이터 출력 신호(D_outA) 및 상기 제2 데이터 출력 신호(D_outB)는 메모리 컨트롤러(510) 또는 칩 컨트롤러(560)로부터 수신되는 신호일 수 있다.

상기 메모리 셀이 프로그램된 경우에 상기 센스 엠프(552)로부터 출력되는 제1 데이터의 논리 값은 '0'이며, 그렇지 않은 경우에는 상기 제1 데이터의 논리 값은 '1'일 수 있다. 상기 인버터(553)는 상기 센스 엠프(552)로부터 출력되는 제1 데이터의 논리 값을 반전시켜 출력할 수 있다.

상기 라이트 드라이버 회로(554)는 프로그램 명령(PGM)에 응답하여 상기 메모리 셀 어레이(530)에 포함된 메모리 셀을 프로그램할 수 있으며, 상기 메모리 셀의 프로그램 여부를 나타내는 제2 데이터를 저장할 수 있다.

상기 라이트 드라이버 회로(554)는 라이트 버퍼(555), 프로그램 명령(PGM)에 응답하여 게이팅되는 스위칭 소자(Tr4), 및 상기 검증 블락(556)으로부터 출력되는 제1 데이터를 선택적으로 상기 라이트 버퍼(555)로 전달하기 위한 적어도 하나의 스위칭 소자(Tr5 및 Tr6)를 포함할 수 있다.

상기 라이트 버퍼(555)는 상기 메모리 셀의 프로그램 여부를 나타내는 제2 데이터(W_DATA)를 저장할 수 있다. 예컨대, 상기 메모리 셀에 대한 프로그램 동작이 수행된 경우에 상기 라이트 버퍼(555)에 저장되는 제2 데이터는 논리 값 '0'이며, 상기 메모리 셀에 대한 프로그램 여부 검증이 완료된 경우에 상기 라이트 버퍼(555)에 저장되는 제2 데이터는 논리 값 '1'일 수 있다.

상기 라이트 버퍼(555)는 역방향으로 병렬 접속된 한 쌍의 인버터들(555a 및 555b)를 포함할 수 있다. 상기 라이트 버퍼(555)는 리셋 신호(RST)에 응답하여 상기 라이트 버퍼(555)를 리셋시키기 위한 트랜지스터(Tr7)를 더 포함할 수 있다.

상기 검증 블락(556)으로부터 출력되는 제1 데이터를 선택적으로 출력하기 위해서는 하나의 스위칭 소자(Tr4 또는 Tr5)만으로 충분하나 인코딩 양을 줄이기 위하여 상기 라이트 드라이버 회로(554)는 다수의 스위칭 소자들(Tr4 및 Tr5)을 포함할 수 있다. 상기 제1 데이터 로드 신호(D_loadA) 및 상기 제2 데이터 로드 신호(D_loadB)는 메모리의 컨트롤러(510) 또는 칩 컨트롤러(560)으로부터 수신되는 신호일 수 있다. 상기 제1 데이터 로드 신호(D_loadA) 및 상기 제2 데이터 로드 신호(D_loadB)는 동일한 활성화 구간을 가질 수 있다.

상기 다수의 스위칭 소자들(Tr4 및 Tr5) 각각은 제1 데이터 로드 신호(D_loadA)에 응답하여 게이팅되는 제4 트랜지스터(Tr4), 제2 데이터 로드 신호(D_outB)에 응답하여 게이팅되는 제5 트랜지스터(Tr5)로 구현될 수 있다. 상기 스위칭 소자(Tr6)는 상기 프로그램 명령(PGM)에 응답하여 메모리 셀에 대한 프로그램 동작 수행 시에는 단락되며 메모리 셀에 대한 프로그램 동작이 완료되면 개방된다.

상기 검증 블락(556)은 제1 리드 명령에 응답하여 상기 센스 엠프(552)로부터 출력되는 제1 데이터 및 상기 라이트 버퍼(555)에 저장된 상기 제2 데이터 사이의 비교 결과를 출력할 수 있다. 또한, 상기 검증 블락(226)은 상기 제1 리드 명령에 연속되는 제2 리드 명령에 응답하여 판단되는 상기 메모리 셀의 프로그램 여부에 기초하여 상기 제2 데이터를 업데이트할 수 있다.

상기 검증 블락(556)은 비교 블락(559) 및 제어 블락(557 및 558)를 포함할 수 있다. 상기 비교 블락(559)은 상기 제1 데이터와 상기 제2 데이터의 비교 결과를 메모리 컨트롤러(510) 또는 칩 컨틀로러(560)로 출력할 수 있다.

상기 비교 블락(559)은 상기 제1 데이터 및 제2 데이터에 대한 논리 합을 수행하는 논리 게이트(예컨대, OR 게이트)로 구현될 수 있다. 그러면 메모리 컨트롤러(510) 또는 칩 컨트롤러(560)는 상기 제1 데이터와 제2 데이터의 비교 결과에 기초하여 메모리 셀에 대한 프로그램 여부를 판단할 수 있다.

예를 들면, 상기 메모리 셀이 프로그램된 경우 상기 센스 엠프(552)는 리드 명령에 논리 값 '0'을 갖는 제1 데이터를 출력하며 상기 인버터(553)는 논리 값 '1'을 갖는 제1 데이터를 출력한다. 라이트 버퍼(555)에는 논리 값 '0'을 갖는 제2 데이터를 저장되어 있다. 상기 비교 블락(559)은 상기 제1 데이터 및 제2 데이터에 대한 논리 합 결과인 논리 값 '1'을 출력할 수 있으며, 상기 메모리 셀은 프로그램된 것으로 판단될 수 있다.

그러나, 상기 메모리 셀이 프로그램되지 않은 경우 상기 센스 엠프(552)는 리드 명령에 논리 값 '1'을 갖는 제1 데이터를 출력하며 상기 인버터(553)는 논리 값 '0'을 갖는 제1 데이터를 출력한다. 라이트 버퍼(555)에는 논리 값 '0'을 갖는 제2 데이터를 저장하고 있다. 상기 비교 블락(559)은 상기 제1 데이터 및 제2 데이터에 대한 논리 곱 결과인 논리 값 '0'을 출력할 수 있으며, 상기 메모리 셀은 프로그램되지 않은 것으로 판단될 수 있다.

상기 제어 블락(557 및 558)은 상기 제1 데이터의 논리 값 및 제어 신호(UPDATE)에 기초하여 상기 제1 데이터를 선택적으로 상기 라이트 버퍼(555)로 출력할 수 있다. 상기 제어 블락(557 및 558)은 상기 제1 데이터의 논리 값이 제1 논리 값이고 상기 제어 신호가 활성화되면 상기 제1 데이터를 상기 라이트 버퍼(555)로 출력하고 상기 제2 데이터의 논리 값이 제2 논리 값이면 상기 제1 데이터가 상기 라이트 버퍼(555)로 출력되는 것을 차단할 수 있다.

상기 제어 블락(557 및 558)은 제1 제어 블락(557) 및 제2 제어 블락(558)를 포함할 수 있다. 상기 제1 제어 블락(557)은 상기 제1 데이터의 논리 값에 기초하여 상기 제1 데이터를 선택적으로 출력할 수 있다. 상기 제2 제어 블락(558)은 상기 제어 신호(UPDATE)에 응답하여 상기 제1 제어 블락(557)으로부터 출력되는 제1 데이터를 선택적으로 상기 라이트 버퍼(555)로 출력할 수 있다.

상기 제1 제어 블락(557) 및 제2 제어 블락(558) 각각은 상기 제1 데이터의 논리 값 및 상기 제어 신호(UPDATE)에 응답하여 구동되는 제1 버퍼 및 제2 버퍼를 이용하여 구현될 수 있다. 도 5에 도시된 바와 같이, 상기 제1 버퍼(557) 및 제2 버퍼(558) 각각은 3상태 버퍼(tristate buffer)로 구현될 수 있다.

또한 상기 제1 제어 블락(557) 및 제2 제어 블락(558) 각각은 상기 제1 데이터의 논리 값 및 상기 제어 신호(UPDATE)에 응답하여 스위칭되는 상기 제3 스위칭 소자 및 제4 스위칭 소자를 이용하여 구현될 수 있음은 본 발명이 속하는 기술분야서 통상의 지식을 가진 자에게 자명한 것이라 할 것이다.

예를 들면, 상기 메모리 셀이 프로그램된 경우 센스 엠프 회로(551)의 인버터(553)는 논리 값 '1'을 갖는 제1 데이터를 출력한다. 그러면 제1 제어 블락(557)은 상기 제1 데이터를 버퍼링하고 상기 제2 제어 블락(558)은 제어 신호(UPDATE)가 활성화되는 구간에서 상기 제1 데이터를 버퍼링한다.

그러나 상기 메모리 셀이 프로그램되지 않은 경우 센스 엠프 회로(551)의 인 버터(553)는 논리 값 '1'을 갖는 제1 데이터를 출력한다. 그러면 제1 제어 블락(557)은 상기 제1 데이터가 상기 제2 제어 블락(558)로 출력되는 것을 차단한다.

검증 동작이 수행되는 경우에 상기 리드 명령의 활성화 구간, 상기 적어도 하나의 제1 스위칭 소자(Tr1, Tr2, 및 Tr3)의 단락 구간, 및 상기 적어도 하나의 제2 스위칭 소자(Tr4 및 Tr5)의 단락 구간은 서로 동일할 수 있으며, 상기 제어 신호(UPDATE)의 활성화 구간은 제2 리드 명령의 활성화 구간 내에 포함될 수 있다. 상기 비휘발성 메모리 장치(500)에 대한 검증 동작은 도 6을 참조하여 좀더 구체적으로 살펴본다.

도 6은 도 5에 도시된 비휘발성 메모리 장치(520)에 대한 검증 동작을 설명하기 위한 타이임도이다. 도 6에 도시된 타이밍도는 메모리 셀에 대한 프로그램이 정상적으로 수행된 경우를 가정한 타이밍도이다. 이하 도1 내지 도 6를 참조하여 그 동작 과정을 살펴본다.

상기 비휘발성 메모리 장치(520)는 클락 신호(CLK)에 기초하여 동작된다. 상기 비휘발성 메모리 장치(520)는 검증 신호(Verify)에 응답하여 검증 동작을 개시한다. 리드 명령(READ) 및 데이터 출력 신호들(D_outA/B)가 활성화되면 센스 엠프 회로(551)은 메모리 셀로부터 센싱된 제1 데이터를 출력한다.

상기 리드 명령(READ)은 비교 구간(Compare)과 업데이트 구간(Update)으로 나누어질 수 있다. T1에서 T3까지의 비교 구간(Compare)에 상응하는 리드 명령의 구간을 제1 리드 명령이라 하고 T3에서 T5까지의 업데이트 구간(Update)에 상응하는 리드 명령의 구간을 제2 리드 명령이라 한다. 도 6을 참조하면, 상기 제1 리드 명령과 상기 제2 리드 명령은 서로 연속적으로 인가됨을 알 수 있다. 그러나 상기 제2 리드 명령은 상기 비휘발성 메모리 장치(520)의 특성 및 동작 환경에 따라 상기 제1 리드 명령과 미리 정해진 간격으로 인가될 수 있다.

T1 시점에서 제1 리드 명령(READ) 및 데이터 출력 신호(D_outA/B)가 활성화 되면 센스 엠프(552)로부터 출력되는 제1 데이터는 소정의 지연 시간(D1)이 경과한 다음 논리 값 '0'으로 천이되며, 인버터(553)에 의하여 반전된 제1 데이터는 T2 시점 이후에는 논리 값 '1'이 된다. 여기서, 상기 센스 엠프(552)는 인밸리드(invalid) 값으로 논리 값 '1'을 갖는 제1 데이터를 출력하는 것으로 가정한다. 또한, T1 시점에서는 데이터 로드 신호(D_loadA/B)가 활성화되어 라이트 버퍼(555)로부터는 논리 값 '0'을 갖는 제2 데이터(W_DATA)가 출력된다.

그러므로 비교 회로(559)는 T2에서 T3 구간에서 논리 값 '1'을 갖는 제1 데이터 및 논리 값 '0'을 갖는 제2 데이터(W_DATA)에 대한 논리 합 결과인 논리 값 '1'을 출력한다. 그러면 메모리 컨트롤러(510) 또는 칩 컨트롤러(560)는 상기 메모리 셀이 프로그램된 것으로 판단할 수 있다.

활성화된 제2 리드 명령이 인가되는 T3 시점 이후 T4 시점에서 제어 신호(UPDATE) 신호가 활성화되면 제어 블락(557 및 558)는 논리 값 '1'을 갖는 제1 데이터를 상기 라이트 버퍼(555)로 출력한다. 그러면 상기 라이트 버퍼(555)는 소정의 지연 시간(D2)이 경과한 T5 시점부터 논리 값 '1'로 천이되며, T6 시점에서 검증 동작은 완료된다. 즉, 정상적으로 프로그램된 메모리 셀의 경우 상기 라이트 버퍼(555)에 저장된 제2 데이터(W_DATA)가 논리 값 '0'에서 논리 값 '1'로 업데이트되어 상기 메모리 셀에 대한 프로그램 동작은 불필요하며 상기 메모리 셀에 대한 검증 동작이 완료됨을 알 수 있다.

그러나 상기 메모리 셀이 정상적으로 프로그램되지 않았다면, 상기 센스 엠프 회로(552)는 논리 값 '0'을 갖는 제1 데이터를 출력하며, 3상태 버퍼로 구현된 제1 제어 블락(557)은 디스에이블된다. 그러므로 상기 라이트 버퍼(555)에 저장된 제2 데이터(W_DATA)는 논리 값 '0'을 유지하며, 칩 컨트롤러(560)는 상기 메모리 셀이 정상적으로 프로그램되지 않았으므로 상기 메모리 셀에 대한 프로그램 동작이 다시 수행되도록 상기 비휘발성 메모리 장치(520)를 제어한다.

도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치(520)의 동작을 설명하기 위한 순서도이다. 이하, 도 5 및 도 7을 참조하여 그 과정을 좀더 상세히 살펴본다.

상기 비휘발성 메모리 장치(520)는 메모리 셀 어레이(530)에 포함된 다수의 메모리 셀들 중에서 상응하는 메모리 셀들의 워드 라인에 소정의 레벨을 갖는 스텝 전압을 인가한다(S30). 그러면 상기 비휘발성 메모리 장치(520)는 라이트 드라이버 회로(554)으로부터 수신되는 데이터에 기초하여 상기 상응하는 메모리 셀들을 프로그램한다(S32).

다음으로 상기 비휘발성 메모리 장치(520)는 상기 상응하는 메모리 셀들이 정상적으로 프로그램되었는지 여부를 검증하며(S32), 상기 상응하는 메모리 셀들에 대한 검증이 모두 완료되었는지를 판단한다(S33). 상기 상응하는 메모리 셀들에 대한 검증이 모두 완료되지 않은 경우 상기 비휘발성 메모리 장치(520)는 상기 상응 하는 메모리 셀들 중에서 검증이 완료되지 않은 메모리 셀의 워드 라인에 인가되는 스텝 전압을 미리 정해진 단계로 증가시킨다(S34).

상기 스텝 전압의 증가 정도는 동작 환경에 따랄, 즉, 상기 비휘발성 메모리 장치(520)의 특성, 공정 변동, 및 주변 환경 등을 고려하여 정해질 수 있다. 상기 상응하는 메모리 셀 모두에 대한 검증이 완료될 때까지 스텝 전압이 증가 단계(S34), 메모리 셀들에 대한 프로그램 단계(S31), 및 메모리 셀들에 대한 검증 단계(S32)는 반복적으로 수행될 수 있다.

도 8은 도 7에 도시된 메모리 셀의 프로그램 여부 검증 방법을 설명하기 위한 순서도이다. 도 5, 도 6, 및 도 8를 참조하여 메모리 셀에 대한 프로그램 여부 검증 단계를 좀더 구체적으로 살펴본다.

센스 엠프 회로(551)는 제1 리드 명령에 응답하여 메모리 셀로부터 제1 데이터를 센싱하여 출력하고 라이트 드라이버 회로(554)은 라이트 버퍼(555)에 저장된 제2 데이터를 출력한다(S40). 그러면 검증 블락(556)의 비교 블락(559)은 상기 제1 데이터와 제2 데이터에 대한 비교 결과를 출력하며(S41), 컨트롤러는 상기 비교 결과에 기초하여 상기 메모리 셀의 프로그램 여부를 판단할 수 있다.

도 5 및 도 6를 참조하여 설명한 바와 같이, 상기 비교 결과가 논리 값 '1'이면 상기 메모리 셀은 정상적으로 프로그램되었으며, 상기 비교 결과가 논리 값 '0'이면 상기 메모리 셀은 정상적으로 프로그램되지 않은 것으로 판단될 수 있다.

상기 비휘발성 메모리 장치(520)는 제1 리드 명령에 연속하여 인가되는 제2 리드 명령에 응답하여 라이트 드라이버 회로(554)의 라이트 버퍼(555)의 업데이트 여부를 판단한다(S42 및 S43). 도 5 및 도 6를 참조하여 설명한 바와 같이, 센스 엠프 회로(551)으로부터 출력되는 제1 데이터의 논리 값이 '1'이면 상기 메모리 셀은 정상적으로 프로그램되었으므로 상기 라이트 버퍼(555)에 저장된 논리 값 '0'을 갖는 제2 데이터는 논리 값 '1'로 업데이트된다(S44).

그러나 센스 엠프 회로(551)으로부터 출력되는 제1 데이터의 논리 값이 '0'이면 상기 메모리 셀은 정상적으로 프로그램되지 았았으므로 상기 라이트 버퍼(555)에 저장된 논리 값 '0'은 그대로 유지된다(S45). 그러므로 상기 비휘발성 메모리 장치(520)은 프로그램 여부 검증 단계에서 상기 메모리 셀에 대한 프로그램 동작을 다시 수행한다.

본 발명의 실시예에 따른 비휘발성 메모리 장치(520) 그리고/또는 메모리 컨트롤러(510)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명의 실시예에 따른 비휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 방법은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

예컨대, 컴퓨터가 읽을 수 있는 기록매체에는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 방법을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 일 실시예에 따른 전자 시스템의 블락도를 나타낸다.

도 2는 도 1에 도시된 전자 시스템에 포함될 수 있는 본 발명의 다른 실시예에 따른 비휘발성 메모리 시스템의 블락도를 나타낸다.

도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템의 블록도이다.

도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.

도 5는 도 3에 도시된 라이트 드라이버/센스 엠프 회로의 구성도이다.

도 6은 도 5에 도시된 비휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.

도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 순서도이다.

도 8은 도 7에 도시된 메모리 셀의 프로그램 여부 검증 단계를 설명하기 위한 순서도이다.

Claims (10)

1. 리드 명령에 응답하여 비트 라인을 통하여 메모리 셀로부터 제1 데이터를 센싱하고 상기 센싱된 제1 데이터를 출력하는 센스 엠프 회로;

   프로그램 명령에 응답하여 상기 메모리 셀을 프로그램하고 상기 메모리 셀의 프로그램 여부를 나타내는 제2 데이터를 저장하는 라이트 드라이버 회로; 및

   제1 리드 명령에 응답하여 제1 데이터 및 상기 제2 데이터 사이의 비교 결과를 출력하고, 상기 제1 리드 명령에 연속되는 제2 리드 명령에 응답하여 판단되는 상기 메모리 셀의 프로그램 여부에 기초하여 상기 제2 데이터를 업데이트하는 검증 블락을 구비하며,

   상기 센스 엠프 회로는 상기 메모리 셀에 저장된 상기 제1 데이터를 센싱하기 위한 센스 엠프; 및

   상기 제1 데이터를 선택적으로 출력하기 위한 적어도 하나의 제1 스위칭소자를 포함하는 비휘발성 메모리 장치.
2. 삭제
3. 제1항에 있어서, 상기 라이트 드라이버 회로는

   상기 제2 데이터를 저장하는 라이트 버퍼; 및

   상기 검증 블락으로부터 출력되는 제1 데이터를 선택적으로 상기 라이트 버퍼로 출력하기 위한 적어도 하나의 제2 스위칭 소자를 포함하는 비휘발성 메모리 장치.
4. 제3항에 있어서, 상기 검증 블락은

   상기 제1 데이터와 상기 제2 데이터를 수신하여 비교하고 그 비교 결과를 출력하기 위한 비교 블락; 및

   상기 제1 데이터의 논리 값 및 제어 신호에 기초하여 상기 제1 데이터를 선택적으로 상기 라이트 버퍼로 출력하기 위한 제어 블락을 포함하는 비휘발성 메모리 장치.
5. 제4항에 있어서, 상기 비교 블락은

   상기 제1 데이터 및 제2 데이터에 대한 논리 합을 수행하는 논리 게이트를 포함하는 비휘발성 메모리 장치.
6. 제4항에 있어서, 상기 제어 블락은

   상기 제1 데이터의 논리 값이 제1 논리 값이고 상기 제어 신호가 활성화되면 상기 제1 데이터를 상기 라이트 버퍼로 출력하고 상기 제2 데이터의 논리 값이 제2 논리 값이면 상기 제1 데이터가 상기 라이트 버퍼로 출력되는 것을 차단하는 비휘발성 메모리 장치.
7. 제6항에 있어서, 상기 제어 블락은

   상기 제1 데이터의 논리 값에 기초하여 상기 제1 데이터를 선택적으로 출력하는 제1 제어 블락; 및

   상기 제어 신호에 응답하여 상기 제1 제어 블락으로부터 출력되는 제1 데이터를 선택적으로 상기 라이트 버퍼로 출력하는 제2 제어 블락을 포함하는 비휘발성 메모리 장치.
8. 제7항에 있어서, 상기 제1 제어 블락 및 제2 제어 블락 각각은

   상기 제1 데이터의 논리 값 및 상기 제어 신호에 응답하여 스위칭되는 제3 스위칭 소자 및 제4 스위칭 소자를 포함하는 비휘발성 메모리 장치.
9. 제7항에 있어서, 상기 비휘발성 메모리 장치가 검증 동작을 수행하는 경우에

   상기 리드 명령의 활성화 구간, 상기 적어도 하나의 제1 스위칭 소자의 단락 구간, 및 상기 적어도 하나의 제2 스위칭 소자의 단락 구간은 서로 동일하며,

   상기 제어 신호의 활성화 구간은 제2 리드 명령의 활성화 구간 내에 포함되는 비휘발성 메모리 장치.
10. 제1항,및 제3항 내지 제9항 중 어느 한 항에 기재된 비휘발성 메모리 장치를 포함하는 반도체 메모리 시스템.

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