KR100672984B1 - 프로그램 시간을 줄일 수 있는 플래시 메모리 장치 - Google Patents

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Abstract

여기에 제시되는 노어 플래시 메모리 장치는 증가형 스텝 펄스 프로그래밍 방식에 따라 워드 라인 전압을 발생하도록 구성된 워드 라인 전압 발생 회로와; 그리고 선택된 메모리 셀들에 저장될 데이터 비트들 중 프로그램 데이터 비트 수에 따라 상기 워드 라인 전압의 증가분/단위 프로그램 시간이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하도록 구성된 워드 라인 전압 제어 회로를 포함한다.

Description

프로그램 시간을 줄일 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF REDUCING PROGRAM TIME}
도 1은 본 발명의 제 1 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도;
도 2a 내지 도 2c는 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 동자을 설명하기 위한 워드 라인 전압 변화를 보여주는 도면들;
도 3a 내지 도 3c는 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 워드 라인 전압의 단위 프로그램 시간 변화를 보여주는 도면들; 그리고
도 4는 본 발명의 제 2 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
100, 300 : 플래시 메모리 장치 110, 310 : 메모리 셀 어레이
120, 320 : 행 선택 회로 130, 330 : 워드 라인 전압 발생 회로
140, 340 : 열 선택 회로 150, 350 : 기입 드라이버 회로
160, 360 : 데이터 입력 회로 170, 370 : 감지 증폭 회로
180, 380 : 패스/페일 점검 회로 190, 390 : 비트 카운터 회로
200, 400 : 프로그램 제어 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 노어 플래시 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터과 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사 용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
불 휘발성 메모리 장치의 일예로서, 플래시 메모리 장치는 복수의 메모리 영역들이 한번의 프로그램 동작으로 소거 또는 프로그램되는 일종의 EEPROM이다. 일반적인 EEPROM은 단지 하나의 메모리 영역이 한 번에 소거 또는 프로그램 가능하게 하며, 이는 플래시 메모리 장치를 사용하는 시스템들이 동시에 다른 메모리 영역들에 대해 읽고 쓸 때 보다 빠르고 효과적인 속도로 플래시 메모리 장치가 동작할 수 있음을 의미한다. 플래시 메모리 및 EEPROM의 모든 형태는 데이터를 저장하는 데 사용되는 전하 저장 수단을 둘러싸고 있는 절연막의 마멸로 인해서 특정 수의 소거 동작들 후에 마멸된다.
플래시 메모리 장치는 실리콘 칩에 저장된 정보를 유지하는 데 전원을 필요로 하지 않는 방법으로 실리콘 칩 상에 정보를 저장한다. 이는 만약 칩에 공급되는 전원이 차단되면 전원의 소모없이 정보가 유지됨을 의미한다. 추가로, 플래시 메모리 장치는 물리적인 충격 저항성 및 빠른 읽기 접근 시간을 제공한다. 이러한 특징들때문에, 플래시 메모리 장치는 배터리에 의해서 전원을 공급받는 장치들의 저장 장치로서 일반적으로 사용되고 있다. 플래시 메모리 장치는 각 저장 소자에 사용되는 로직 게이트의 형태에 따라 2가지 종류 즉, NOR 플래시 메모리 장치와 NAND 플래시 메모리 장치로 이루어진다.
플래시 메모리 장치는 셀이라 불리는 트랜지스터들의 어레이에 정보를 저장하며, 각 셀은 1-비트 정보를 저장한다. 멀티-레벨 셀 장치라 불리는 보다 새로운 플래시 메모리 장치들은 셀의 플로팅 게이트 상에 놓인 전하량을 가변시킴으로써 셀 당 1 비트보다 많이 저장할 수 있다.
노어 플래시 메모리 장치에 있어서, 각 셀은 2개의 게이트들을 갖는다는 점을 제외하면 표준 MOSFET 트랜지스터와 유사하다. 첫 번째 게이트는 다른 MOS 트랜지스터들에 있는 것과 같은 제어 게이트 (control gate: CG)이지만, 두 번째 게이트는 절연막에 의해서 둘러싸여 절연된 플로팅 게이트 (floating gate: FG)이다. 플로팅 게이트는 제어 게이트와 기판 (또는 벌크) 사이에 있다. 플로팅 게이트가 절연막에 의해서 절연되어 있기 때문에, 플로팅 게이트에 놓인 전자들은 포획되며 따라서 정보를 저장한다. 전자들이 플로팅 게이트에 놓여있을 때, 제어 게이트로부터의 전계가 전자들에 의해서 변화되며 (부분적으로 상쇄되며), 이는 셀의 문턱 전 압 (Vt)이 변화되게 한다. 따라서, 제어 게이트에 특정 전압을 인가함으로써 셀이 읽혀질 때, 셀의 문턱 전압에 따라 전류가 흐르거나 흐르지 않을 것이다. 이는 플로팅 게이트의 전하량에 의해서 제어된다. 전류의 유무가 감지되어 1 또는 0으로 해석되며, 따라서 저장된 데이터가 재생된다. 셀 당 1-비트보다 많이 저장하는 멀티-레벨 셀 장치에 있어서, 플로팅 게이트에 저장된 전자량을 결정하기 위해서 전류의 유무보다는 오히려 흐르는 전류량이 감지될 것이다.
NOR 플래시 셀은 소오스가 접지된 상태에서 제어 게이트 상에 프로그램 전압을 그리고 드레인에 5-6V의 고전압을 인가함으로써 프로그램된다 (특정 데이터 값으로 설정된다). 이러한 바이어스 조건에 따르면, 드레인에서 소오스로 많은 양의 셀 전류가 흐른다. 이러한 프로그램 방식은 핫-일렉트론 주입 (hot-electron injection)이라 불린다. NOR 플래시 셀을 소거하기 위해서는 제어 게이트와 기판 (또는 벌크) 사이에 큰 전압차가 가해지며, 이는 F-N 터널링 (Fowler-Nordheim tunneling)을 통해 플로팅 게이트로부터 전자들이 빠져나가게 한다. NOR 플래시 메모리 장치의 구성 요소들은 일반적으로 블록들 또는 섹터들이라 불리는 소거 세그먼트들로 구분된다. 블록 내의 메모리 셀들이 모두 동시에 소거되는 반면에, NOR 프로그래밍은 워드 단위 (또는 바이트 단위)로 수행될 수 있다. 잘 알려진 바와 같이, 메모리 셀들은 프로그램되기 이전에 소거되며, 소거된 메모리 셀은 로직 '1' 상태로서 정의될 수 있다.
NOR 플래시 메모리 장치의 경우, 프로그램 동작은 복수의 프로그램 루프들을 통해 수행되며, 각 프로그램 루프는 프로그램 구간과 프로그램 검증 구간으로 이루 어진다. 각 프로그램 루프에 있어서, 프로그램 구간에서는 입력된 데이터 비트들에 따라 메모리 셀들이 프로그램되고, 프로그램 검증 구간에서는 메모리 셀들이 올바르게 프로그램되었는 지의 여부가 검증된다. 각 프로그램 구간에 필요한 시간 (이하, 프로그램 시간이라 칭함)은 매 프로그램 루프에서 일정하게 유지된다. 이러한 프로그램 시간은 워드 단위로 입력된 데이터 비트들이 모두 로직 '0'일 때 앞서 언급된 바이어스 조건하에서 메모리 셀들을 프로그램하는 데 걸리는 시간이다. 특히, 프로그램 시간을 결정할 때, 비트 라인 (또는, 메모리 셀의 드레인)에 걸리는 전압이 중요하게 작용한다. 왜냐하면, 비트 라인 (또는, 메모리 셀의 드레인)에 걸리는 전압이 프로그램 동작 동안 낮아지면 메모리 셀이 임의의 프로그램 루프에서 원하는 문턱 전압까지 프로그램되지 않기 때문이다. 그러한 이유때문에, 매 프로그램 루프의 프로그램 시간은 워드 단위로 입력된 데이터 비트들이 모두 로직 '0'일 때 메모리 셀들을 프로그램하는 데 걸리는 시간으로 정해진다. 이하, '0'의 데이터 비트를 프로그램 데이터 비트라 칭하고 '1'의 데이터 비트를 프로그램 금지 데이터 비트라 칭한다.
하지만, 그렇게 결정된 프로그램 시간은 입력된 데이터 비트들 중 일부만이 프로그램 데이터 비트들인 경우에도 동일하게 적용된다. 즉, 프로그램 데이터 비트들의 수에 관계없이 매 프로그램 루프의 프로그램 시간이 일정하게 유지된다. 이러한 프로그램 방식은 NOR 플래시 메모리 장치의 프로그램 성능이 저하되게 한다.
따라서, NOR 플래시 메모리 장치의 프로그램 성능을 향상시킬 수 있는 새로운 기술이 절실히 요구되고 있다.
본 발명의 목적은 프로그램 시간을 줄일 수 있는 NOR 플래시 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 프로그램 데이터 비트들의 수에 따라 워드 라인 전압을 제어할 수 있는 NOR 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 프로그램 데이터 비트들의 수에 따라 워드 라인 전압의 공급 시간을 제어할 수 있는 NOR 플래시 메모리 장치를 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치는 증가형 스텝 펄스 프로그래밍 방식에 따라 워드 라인 전압을 발생하도록 구성된 워드 라인 전압 발생 회로와; 그리고 선택된 메모리 셀들에 저장될 데이터 비트들 중 프로그램 데이터 비트 수에 따라 상기 워드 라인 전압의 증가분/단위 프로그램 시간이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하도록 구성된 워드 라인 전압 제어 회로를 포함한다.
예시적인 실시예에 있어서, 상기 워드 라인 전압의 증가분은 상기 프로그램 데이터 비트 수가 많을수록/적을수록 감소/증가하는 반면에, 상기 워드 라인 전압의 단위 프로그램 시간은 상기 프로그램 데이터 비트 수가 많을수록/적을수록 증가/감소된다.
예시적인 실시예에 있어서, 상기 워드 라인 전압은 상기 프로그램 데이터 비트 수에 따라 결정된 증가분만큼 매 프로그램 루프에서 단계적으로 증가한다.
예시적인 실시예에 있어서, 상기 워드 라인 전압의 단위 프로그램 시간은 상기 워드 라인 전압의 증가분이 유지되는 시간이다.
예시적인 실시예에 있어서, 상기 워드 라인 전압 제어 회로는 상기 선택된 메모리 셀들에 저장될 데이터 비트들로부터 상기 프로그램 데이터 비트 수를 산출하도록 구성된 비트 카운터 회로와; 그리고 상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 증가분/단위 프로그램 시간을 제어하도록 구성된 프로그램 제어 회로를 포함한다.
예시적인 실시예에 있어서, 매 프로그램 루프의 프로그램 검증 구간 동안 상기 선택된 메모리 셀들의 데이터 상태들을 감지하도록 구성된 감지 증폭 회로와; 그리고 상기 감지된 데이터 상태들에 응답하여 프로그램 패스/페일을 점검하도록 구성된 패스/페일 점검 회로가 더 제공된다. 상기 프로그램 제어 회로는 패스/페일 점검 회로의 점검 결과에 따라 다음의 프로그램 루프를 제어한다.
예시적인 실시예에 있어서, 상기 프로그램 제어 회로는, 상기 매 프로그램 루프시, 상기 감지된 데이터 상태들로부터 프로그램 데이터 비트 수를 산출하도록 상기 비트 카운터 회로를 제어한다.
예시적인 실시예에 있어서, 상기 프로그램 제어 회로는 상기 매 프로그램 루프시 상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 증가분/단위 프로그램 시간이 가변되도록 상기 워드 라인 전압 발생 회로를 제어한다.
본 발명의 다른 특징에 따르면, 행들과 열들로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치는 선택된 메모리 셀들에 저장된 데이터 비트들로부터 프로 그램 데이터 비트 수를 산출하도록 구성된 비트 카운터 회로와; 증가형 스텝 펄스 프로그래밍 방식에 따라 워드 라인 전압을 발생하도록 구성된 워드 라인 전압 발생 회로와; 그리고 상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 증가분이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하도록 구성된 프로그램 제어 회로를 포함한다.
예시적인 실시예에 있어서, 상기 워드 라인 전압은 상기 프로그램 데이터 비트 수에 따라 결정된 증가분만큼 매 프로그램 루프에서 단계적으로 증가한다.
예시적인 실시예에 있어서, 매 프로그램 루프의 프로그램 검증 구간 동안 상기 선택된 메모리 셀들의 데이터 상태들을 감지하도록 구성된 감지 증폭 회로와; 그리고 상기 감지된 데이터 상태들에 응답하여 프로그램 패스/페일을 점검하도록 구성된 패스/페일 점검 회로가 더 제공된다. 상기 프로그램 제어 회로는 패스/페일 점검 회로의 점검 결과에 따라 다음의 프로그램 루프를 제어한다.
예시적인 실시예에 있어서, 상기 프로그램 제어 회로는, 상기 매 프로그램 루프시, 상기 감지된 데이터 상태들로부터 프로그램 데이터 비트 수를 산출하도록 상기 비트 카운터 회로를 제어한다.
예시적인 실시예에 있어서, 상기 프로그램 제어 회로는 상기 매 프로그램 루프시 상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 증가분이 가변되도록 상기 워드 라인 전압 발생 회로를 제어한다.
본 발명의 또 다른 특징에 따르면, 행들과 열들로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치는 선택된 메모리 셀들에 저장된 데이터 비트들로부터 프로그램 데이터 비트 수를 산출하도록 구성된 비트 카운터 회로와; 증가형 스텝 펄스 프로그래밍 방식에 따라 워드 라인 전압을 발생하도록 구성된 워드 라인 전압 발생 회로와; 그리고 상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 단위 프로그램 시간이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하도록 구성된 프로그램 제어 회로를 포함한다.
예시적인 실시예에 있어서, 상기 워드 라인 전압은 소정의 증가분만큼 매 프로그램 루프에서 단계적으로 증가한다.
예시적인 실시예에 있어서, 상기 워드 라인 전압의 단위 프로그램 시간은 상기 워드 라인 전압의 증가분이 유지되는 시간이다.
예시적인 실시예에 있어서, 매 프로그램 루프의 프로그램 검증 구간 동안 상기 선택된 메모리 셀들의 데이터 상태들을 감지하도록 구성된 감지 증폭 회로와; 그리고 상기 감지된 데이터 상태들에 응답하여 프로그램 패스/페일을 점검하도록 구성된 패스/페일 점검 회로가 더 제공된다. 상기 프로그램 제어 회로는 패스/페일 점검 회로의 점검 결과에 따라 다음의 프로그램 루프를 제어한다.
예시적인 실시예에 있어서, 상기 프로그램 제어 회로는, 상기 매 프로그램 루프시, 상기 감지된 데이터 상태들로부터 프로그램 데이터 비트 수를 산출하도록 상기 비트 카운터 회로를 제어한다.
예시적인 실시예에 있어서, 상기 프로그램 제어 회로는 상기 매 프로그램 루프시 상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 단위 프로그램 시간이 가변되도록 상기 워드 라인 전압 발생 회로를 제어한다.
본 발명의 또 다른 특징에 따르면, 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치의 워드 라인 전압 제어 방법이 제공되며, 이 방법은 선택된 메모리 셀들에 저장된 데이터 비트들로부터 프로그램 데이터 비트 수를 산출하는 단계와; 상기 산출된 프로그램 데이터 비트 수에 따라 워드 라인 전압의 증가분/단위 프로그램 시간을 가변적으로 결정하는 단계와; 그리고 상기 결정된 증가분/단위 프로그램 시간에 의거하여, 매 프로그램 루프에서 증가형 스텝 펄스 프로그래밍 방식을 이용하여 워드 라인 전압을 생성하는 단계를 포함한다.
이하, 본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 1은 본 발명의 제 1 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 본 발명에 따른 불 휘발성 메모리 장치는 노어 플래시 메모리 장치이다. 하지만, 본 발명이 다른 메모리 장치들 (예를 들면, MROM, PROM, FRAM, NAND형 플래시 메모리 장치, 등)에 적용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 1을 참조하면, 본 발명에 따른 노어 플래시 메모리 장치 (100)는 워드 라인들과 비트 라인들의 매트릭스 형태로 배열된 불 휘발성 메모리 셀들로 구성된 메모리 셀 어레이 (110)를 포함한다. 일예로서, 불 휘발성 메모리 셀은 부유 게이트 트랜지스터 (floating gate transistor)를 포함한다. 행 선택 회로 (120)는 행 어드레스 (RA)에 응답하여 워드 라인들 중 적어도 하나를 선택하고, 선택된 워드 라인으로 워드 라인 전압 (VWL)을 공급한다. 워드 라인 전압 발생 회로 (130)는 프로 그램 제어 회로 (200)에 의해서 제어되며, 선택된 워드 라인으로 공급될 워드 라인 전압 (VWL)을 발생한다. 특히, 본 발명에 따른 워드 라인 전압 발생 회로 (130)는, 프로그램 동작시, 증가형 스텝 펄스 프로그래밍 (incremental step pulse programming: ISPP) 방식을 사용하여 워드 라인 전압 (VWL)을 발생하도록 구성된다. ISPP 방식에 따르면, 워드 라인 전압 (VWL)은 매 프로그램 루프의 프로그램 구간 내에서 최소 전압 (예를 들면, 2V)에서 최대 전압 (예를 들면, 9V)까지 단계적으로 증가된다. 워드 라인 전압 (VWL)의 증가분은 프로그램 데이터 비트 수에 따라 가변되도록 프로그램 제어 회로 (200)에 의해서 제어되며, 이는 이하 상세히 설명될 것이다. 뿐만 아니라, 매 프로그램 루프의 프로그램 구간 동안, 워드 라인 전압 (VWL)의 증가분이 유지되는 시간 (이하, 단위 프로그램 시간이라 칭함)은 프로그램 데이터 비트 수에 따라 가변되도록 프로그램 제어 회로 (200)에 의해서 제어되며, 이는 이하 상세히 설명될 것이다.
열 선택 회로 (140)는 열 어드레스 (CA)에 응답하여 메모리 셀 어레이 (110)의 비트 라인들을 소정 단위 (예를 들면, x8, x16, x32, 등)로 선택한다. 기입 드라이버 회로 (150)는, 프로그램 동작시, 데이터 입력 회로 (160)를 통해 전달되는 데이터 값들을 임시 저장하고, 저장된 데이터 값들에 따라 선택된 비트 라인들을 비트 라인 전압으로 구동한다. 감지 증폭 회로 (170)는, 읽기/검증 동작시, 열 선택 회로 (140)에 의해서 선택된 비트 라인들을 통해 메모리 셀들의 상태들 (즉, 프로그램 또는 소거 상태들)을 감지한다. 패스/페일 점검 회로 (180)는, 검증 동작시, 감지 증폭 회로 (170)에 의해서 감지된 메모리 셀들의 상태들에 응답하여 프로 그램 패스/페일을 판별하고, 판별 결과를 프로그램 제어 회로 (200)로 출력한다. 메모리 셀들의 감지된 상태들은 기입 드라이버 회로 (150)에 반영되며, 그 결과 프로그램된 메모리 셀들은 더 이상 프로그램되지 않는다. 예를 들면, 메모리 셀에 프로그램될 데이터 값이 '0'이라 가정하자. 만약 메모리 셀의 감지된 상태가 소거 상태를 나타내는 '1'이면, 기입 드라이버 회로 (150)에 임시 저장된 데이터 값은 계속해서 '0'로 유지된다. 이는 다음의 프로그램 루프에서 메모리 셀이 프로그램됨을 의미한다. 즉, 메모리 셀에 대응하는 비트 라인으로 비트 라인 전압이 공급된다. 만약 메모리 셀의 감지된 상태가 프로그램 상태를 나타내는 '0'이면, 기입 드라이버 회로 (150)에 임시 저장된 데이터 값은 '0'에서 '1'로 변화된다. 이는 다음의 프로그램 루프에서 메모리 셀이 프로그램 금지됨을 의미한다. 즉, 메모리 셀에 대응하는 비트 라인으로 비트 라인 전압의 공급이 차단된다.
프로그램 동작시, 데이터 입력 회로 (160)를 통해 입력된 데이터 비트들은 기입 드라이버 회로 (150) 뿐만 아니라 비트 카운터 회로 (190)로 전달된다. 비트 카운터 회로 (190)는 데이터 입력 회로 (160)를 통해 입력된 데이터 비트들로부터 프로그램 데이터 비트 수를 산출한다. 비트 카운터 회로 (190)에 의해서 산출된 프로그램 데이터 비트 수는 프로그램 제어 회로 (200)로 출력된다. 프로그램 제어 회로 (200)는 프로그램 루프들의 전반적인 동작을 제어하도록 구성된다. 프로그램 제어 회로 (200)는 비트 카운터 회로 (190)로부터 전달된 프로그램 데이터 비트 수에 따라 워드 라인 전압 (VWL)의 증가분이 기준값으로 유지되도록 또는 기준값보다 증가되도록 워드 라인 전압 발생 회로 (130)를 제어한다. 또는, 프로그램 제어 회로 (200)는 비트 카운터 회로 (190)로부터 전달된 프로그램 데이터 비트 수에 따라 워드 라인 전압 (VWL)의 단위 프로그램 시간이 기준값으로 유지되도록 또는 기준값보다 감소되도록 워드 라인 전압 발생 회로 (130)를 제어한다.
여기서, 증가분/단위 프로그램 시간에 대한 기준값은 데이터 입력 회로 (160)를 통해 입력된 데이터 비트들이 모두 프로그램 데이터 비트들일 때 필요한 증가분/단위 프로그램 시간이다.
도 2a 내지 도 2c는 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 동자을 설명하기 위한 워드 라인 전압 변화를 보여주는 도면들이다. 이하, 본 발명의 제 1 실시예에 따른 노어 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다. 프로그램 동작을 설명하기에 앞서, 예시적인 실시예에 따르면, 본 발명의 노어 플래시 메모리 장치 (100)는 프로그램 데이터 비트 수가 8보다 큰 지의 여부, 프로그램 데이터 비트 수가 8보다 작고 4보다 큰 지의 여부, 또는 프로그램 데이터 비트 수가 4와 같거나 작은 지의 여부에 따라 워드 라인 전압 (VWL)의 증가분을 상이하게 제어하도록 구성된다. 하지만, 프로그램 데이터 비트 수의 구분이 여기에 제시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
노어 플래시 메모리 장치가 프로그램 동작 모드에 진입하면, 프로그램하고자 하는 워드 데이터는 데이터 입력 회로 (160)를 통해 기입 드라이버 회로 (160)에 임시 저장된다. 이와 동시에, 비트 카운터 (190)는 프로그램하고자 하는 워드 데이터로부터 프로그램 데이터 비트 수를 산출한다. 만약 산출된 프로그램 데이터 비트 수가 8보다 크면, 도 2a에 도시된 바와 같이, 프로그램 제어 회로 (200)는 프로그램 구간 동안 워드 라인 전압 (VWL)이 0.5V의 증가분 (△V)만큼 단계적으로 증가되도록 워드 라인 전압 발생 회로 (130)를 제어한다. 산출된 프로그램 데이터 비트 수가 8보다 작고 4보다 큰 경우, 도 2b에 도시된 바와 같이, 프로그램 제어 회로 (200)는 프로그램 구간 동안 워드 라인 전압 (VWL)이 1V의 증가분 (△V)만큼 단계적으로 증가되도록 워드 라인 전압 발생 회로 (130)를 제어한다. 만약 산출된 프로그램 데이터 비트 수가 4와 같거나 작으면, 도 2c에 도시된 바와 같이, 프로그램 제어 회로 (200)는 프로그램 구간 동안 워드 라인 전압 (VWL)이 2V의 증가분 (△V)만큼 단계적으로 증가되도록 워드 라인 전압 발생 회로 (130)를 제어한다. 도 2a 내지 도 2c에 도시된 바와 같이, 워드 라인 전압 (VWL)의 증가분은 프로그램 데이터 비트 수에 따라 가변되는 반면에, 단위 프로그램 시간 (t)은 일정하게 유지된다.
앞서 설명된 과정에 따라서 워드 라인 전압 발생 회로 (130)에서 생성된 워드 라인 전압 (VWL)은 행 선택 회로 (120)를 통해 선택된 워드 라인으로 공급될 것이다. 이와 동시에, 기입 드라이버 회로 (150)는 열 선택 회로 (140)에 의해서 선택된 비트 라인들을 입력된 데이터 값들에 따라 비트 라인 전압으로 구동한다. 앞서 설명된 바와 같이, 입력된 데이터 비트가 프로그램 데이터 비트인 경우, 비트 라인으로 비트 라인 전압이 공급된다. 이에 반해서, 입력된 데이터 비트가 프로그램 금지 데이터 비트인 경우, 비트 라인으로 비트 라인 전압이 공급되지 않는다. 선택된 워드 라인으로 워드 라인 전압 (VWL)이 공급되고 선택된 비트 라인(들)으로 비트 라인 전압이 공급됨에 따라, 각 메모리 셀은 바이어스 조건에 따라 프로그램되기 시작한다. 이후, 프로그램 루프의 프로그램 구간이 종료되면, 프로그램 제어 회로 (200)는 프로그램 검증 구간 동안 프로그램된 메모리 셀들의 문턱 전압들이 원하는 문턱 전압까지 이동되었는 지의 여부를 검출한다. 이러한 동작은, 앞서 설명된 바와 같이, 감지 증폭 회로 (170) 및 패스/페일 점검 회로 (180)를 통해 이루어지며, 그것에 대한 설명은 그러므로 생략된다.
현재의 프로그램 루프가 프로그램 패스로서 판별되면, 프로그램 동작 모드는 종료된다. 이에 반해서, 현재의 프로그램 루프가 프로그램 페일로 판별되면, 프로그램 제어 회로 (200)는 앞서 설명된 것과 동일한 바이어스 조건 (도 2a 내지 도 2c 중 어느 하나) 하에서 프로그램 동작이 수행되게 한다. 즉, 본 발명의 제 1 실시예에 따른 노어 플래시 메모리 장치의 경우, 최초로 결정된 바이어스 조건은 프로그램 동작 모드가 종료될 때까지 유지된다.
이 실시예에 있어서, 비트 카운터 회로 (190)와 프로그램 제어 회로 (200)는 선택된 메모리 셀들에 저장될 데이터 비트들 중 프로그램 데이터 비트 수에 따라 워드 라인 전압의 증가분/단위 프로그램 시간이 가변되도록 워드 라인 전압 발생 회로를 제어하도록 구성된 워드 라인 전압 제어 회로를 구성한다.
앞서 언급된 바와 같이, 비트 라인 전압 및 워드 라인 전압이 입력된 데이터 비트들이 모두 프로그램 데이터 비트들일 때 원활한 프로그램 동작을 보장하도록 설정되기 때문에, 프로그램 데이터 비트 수가 적을수록 동일한 비트 라인 전압 조건에서 워드 라인 전압의 증가분을 크게 설정하는 것이 가능하다. 프로그램 데이터 비트 수가 8보다 클 때 결정된 도 2a의 바이어스 조건에 따라 프로그램 동작을 수행하는 경우, 매 프로그램 루프의 프로그램 시간은 16t이다. 이에 반해서, 프로그램 데이터 비트 수가 8보다 작을 때 결정된 도 2b의 바이어스 조건에 따라 프로그램 동작을 수행하는 경우, 매 프로그램 루프의 프로그램 시간은 8t이다. 또한, 프로그램 데이터 비트 수가 4 또는 그 보다 작을 때 결정된 도 2c의 바이어스 조건에 따라 프로그램 동작을 수행하는 경우, 매 프로그램 루프의 프로그램 시간은 4t이다. 따라서, 프로그램 데이터 비트 수에 따라 워드 라인 전압 (VWL)의 증가분을 가변적으로 제어함으로써 프로그램 데이터 비트 수에 따라 매 프로그램 루프의 프로그램 시간 (또는 전체 프로그램)을 줄이는 것이 가능하다.
도 3a 내지 도 3c는 본 발명에 따른 노어 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 워드 라인 전압의 단위 프로그램 시간 변화를 보여주는 도면들이다. 이하, 본 발명의 제 1 실시예에 따른 노어 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
프로그램 동작을 설명하기에 앞서, 예시적인 실시예에 따르면, 본 발명의 노어 플래시 메모리 장치 (100)는 프로그램 데이터 비트 수가 8보다 큰 지의 여부, 프로그램 데이터 비트 수가 8보다 작고 4보다 큰 지의 여부, 또는 프로그램 데이터 비트 수가 4와 같거나 작은 지의 여부에 따라 워드 라인 전압 (VWL)의 단위 프로그램 시간을 상이하게 제어하도록 구성된다. 하지만, 프로그램 데이터 비트 수의 구분이 여기에 제시된 것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
노어 플래시 메모리 장치가 프로그램 동작 모드에 진입하면, 프로그램하고자 하는 워드 데이터는 데이터 입력 회로 (160)를 통해 기입 드라이버 회로 (150)에 임시 저장된다. 이와 동시에, 비트 카운터 (190)는 프로그램하고자 하는 워드 데이터로부터 프로그램 데이터 비트 수를 산출한다. 만약 산출된 프로그램 데이터 비트 수가 8보다 크면, 도 3a에 도시된 바와 같이, 프로그램 제어 회로 (200)는 프로그램 구간 동안 워드 라인 전압 (VWL)의 단위 프로그램 시간이 t가 되도록 워드 라인 전압 발생 회로 (130)를 제어한다. 산출된 프로그램 데이터 비트 수가 8보다 작고 4보다 큰 경우, 도 3b에 도시된 바와 같이, 프로그램 제어 회로 (200)는 프로그램 구간 동안 워드 라인 전압 (VWL)의 단위 프로그램 시간이 t보다 짧아지도록 (또는 t' (여기서, t>t')가 되도록) 워드 라인 전압 발생 회로 (130)를 제어한다. 만약 산출된 프로그램 데이터 비트 수가 4와 같거나 작으면, 도 3c에 도시된 바와 같이, 프로그램 제어 회로 (200)는 프로그램 구간 동안 워드 라인 전압 (VWL)의 단위 프로그램 시간이 t'보다 짧아지도록 (또는 t" (여기서, t"<t'<t)가 되도록) 워드 라인 전압 발생 회로 (130)를 제어한다. 도 3a 내지 도 3c에 도시된 바와 같이, 워드 라인 전압 (VWL)의 단위 프로그램 시간은 프로그램 데이터 비트 수에 따라 가변되는 반면에, 워드 라인 전압 (VWL)의 증가분 (△V)은 일정하게 유지된다.
앞서 설명된 과정에 따라서 워드 라인 전압 발생 회로 (130)에서 생성된 워드 라인 전압 (VWL)은 행 선택 회로 (120)를 통해 선택된 워드 라인으로 공급될 것이다. 이와 동시에, 기입 드라이버 회로 (150)는 열 선택 회로 (140)에 의해서 선택된 비트 라인들을 입력된 데이터 값들에 따라 비트 라인 전압으로 구동한다. 앞서 설명된 바와 같이, 입력된 데이터 비트가 프로그램 데이터 비트인 경우, 비트 라인으로 비트 라인 전압이 공급된다. 이에 반해서, 입력된 데이터 비트가 프로그램 금지 데이터 비트인 경우, 비트 라인으로 비트 라인 전압이 공급되지 않는다. 선택된 워드 라인으로 워드 라인 전압 (VWL)이 공급되고 선택된 비트 라인(들)으로 비트 라인 전압이 공급됨에 따라, 각 메모리 셀은 바이어스 조건에 따라 프로그램되기 시작한다. 이후, 프로그램 루프의 프로그램 구간이 종료되면, 프로그램 제어 회로 (200)는 프로그램 검증 구간 동안 프로그램된 메모리 셀들의 문턱 전압들이 원하는 문턱 전압까지 이동되었는 지의 여부를 검출한다. 이러한 동작은, 앞서 설명된 바와 같이, 감지 증폭 회로 (170) 및 패스/페일 점검 회로 (180)를 통해 이루어지며, 그것에 대한 설명은 그러므로 생략된다.
현재의 프로그램 루프가 프로그램 패스로서 판별되면, 프로그램 동작 모드는 종료된다. 이에 반해서, 현재의 프로그램 루프가 프로그램 페일로 판별되면, 프로그램 제어 회로 (200)는 앞서 설명된 것과 동일한 바이어스 조건 (도 3a 내지 도 3c 중 어느 하나) 하에서 프로그램 동작이 수행되게 한다. 즉, 본 발명의 제 1 실시예에 따른 노어 플래시 메모리 장치의 경우, 최초로 결정된 바이어스 조건은 프로그램 동작 모드가 종료될 때까지 유지된다.
앞서 언급된 바와 같이, 비트 라인 전압 및 워드 라인 전압이 입력된 데이터 비트들이 모두 프로그램 데이터 비트들일 때 원활한 프로그램 동작을 보장하도록 설정되기 때문에, 프로그램 데이터 비트 수가 적을수록 동일한 비트 라인 전압 조건에서 워드 라인 전압의 단위 프로그램 시간을 짧게 설정하는 것이 가능하다. 프 로그램 데이터 비트 수가 8보다 클 때 결정된 도 3a의 바이어스 조건에 따라 프로그램 동작을 수행하는 경우, 매 프로그램 루프의 프로그램 시간은 16t이다. 이에 반해서, 프로그램 데이터 비트 수가 8보다 작을 때 결정된 도 3b의 바이어스 조건에 따라 프로그램 동작을 수행하는 경우, 매 프로그램 루프의 프로그램 시간은 16t' (t>t')이다. 또한, 프로그램 데이터 비트 수가 4 또는 그 보다 작을 때 결정된 도 3c의 바이어스 조건에 따라 프로그램 동작을 수행하는 경우, 매 프로그램 루프의 프로그램 시간은 16t" (t>t'>t")이다. 따라서, 프로그램 데이터 비트 수에 따라 워드 라인 전압 (VWL)의 단위 프로그램 시간을 가변적으로 제어함으로써 프로그램 데이터 비트 수에 따라 매 프로그램 루프의 프로그램 시간 (또는 전체 프로그램)을 줄이는 것이 가능하다.
도 4는 본 발명의 제 2 실시예에 따른 노어 플래시 메모리 장치를 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 노어 플래시 메모리 장치 (300)는 워드 라인들과 비트 라인들의 매트릭스 형태로 배열된 불 휘발성 메모리 셀들로 구성된 메모리 셀 어레이 (310)를 포함한다. 일예로서, 불 휘발성 메모리 셀은 부유 게이트 트랜지스터 (floating gate transistor)를 포함한다. 행 선택 회로 (320)는 행 어드레스 (RA)에 응답하여 워드 라인들 중 적어도 하나를 선택하고, 선택된 워드 라인으로 워드 라인 전압 (VWL)을 공급한다. 워드 라인 전압 발생 회로 (330)는 프로그램 제어 회로 (400)에 의해서 제어되며, 선택된 워드 라인으로 공급될 워드 라인 전압 (VWL)을 발생한다. 특히, 본 발명에 따른 워드 라인 전압 발생 회로 (330)는, 프로그램 동작시, 증가형 스텝 펄스 프로그래밍 (incremental step pulse programming: ISPP) 방식을 사용하여 워드 라인 전압 (VWL)을 발생하도록 구성된다. ISPP 방식에 따르면, 워드 라인 전압 (VWL)은 매 프로그램 루프의 프로그램 구간 내에서 최소 전압에서 최대 전압까지 단계적으로 증가된다. 워드 라인 전압 (VWL)의 증가분은 프로그램 데이터 비트 수에 따라 가변되도록 프로그램 제어 회로 (400)에 의해서 제어된다. 뿐만 아니라, 매 프로그램 루프의 프로그램 구간 동안, 워드 라인 전압 (VWL)의 증가분이 유지되는 단위 프로그램 시간은 프로그램 데이터 비트 수에 따라 가변되도록 프로그램 제어 회로 (400)에 의해서 제어된다.
계속해서, 열 선택 회로 (440)는 열 어드레스 (CA)에 응답하여 메모리 셀 어레이 (310)의 비트 라인들을 소정 단위 (예를 들면, x8, x16, x32, 등)로 선택한다. 기입 드라이버 회로 (350)는, 프로그램 동작시, 데이터 입력 회로 (360)를 통해 전달되는 데이터 값들을 임시 저장하고, 저장된 데이터 값들에 따라 선택된 비트 라인들을 비트 라인 전압으로 구동한다. 감지 증폭 회로 (370)는, 읽기/검증 동작시, 열 선택 회로 (340)에 의해서 선택된 비트 라인들을 통해 메모리 셀들의 상태들 (즉, 프로그램 또는 소거 상태들)을 감지한다. 패스/페일 점검 회로 (380)는, 검증 동작시, 감지 증폭 회로 (370)에 의해서 감지된 메모리 셀들의 상태들에 응답하여 프로그램 패스/페일을 판별하고, 판별 결과를 프로그램 제어 회로 (400)로 출력한다. 메모리 셀들의 감지된 상태들은 기입 드라이버 회로 (350)에 반영되며, 그 결과 프로그램된 메모리 셀들은 더 이상 프로그램되지 않는다. 예를 들면, 메모리 셀에 프로그램될 데이터 값이 '0'이라 가정하자. 만약 메모리 셀의 감지된 상태가 소거 상태를 나타내는 '1'이면, 기입 드라이버 회로 (350)에 임시 저장된 데이터 값은 계속해서 '0'로 유지된다. 이는 다음의 프로그램 루프에서 메모리 셀이 프로그램됨을 의미한다. 즉, 메모리 셀에 대응하는 비트 라인으로 비트 라인 전압이 공급된다. 만약 메모리 셀의 감지된 상태가 프로그램 상태를 나타내는 '0'이면, 기입 드라이버 회로 (350)에 임시 저장된 데이터 값은 '0'에서 '1'로 변화된다. 이는 다음의 프로그램 루프에서 메모리 셀이 프로그램 금지됨을 의미한다. 즉, 메모리 셀에 대응하는 비트 라인으로 비트 라인 전압의 공급이 차단된다.
프로그램 동작시, 데이터 입력 회로 (360)를 통해 입력된 데이터 비트들은 기입 드라이버 회로 (350) 뿐만 아니라 비트 카운터 회로 (390)로 전달된다. 비트 카운터 회로 (390)는 데이터 입력 회로 (360)를 통해 입력된 데이터 비트들로부터 프로그램 데이터 비트 수를 산출한다. 비트 카운터 회로 (390)에 의해서 산출된 프로그램 데이터 비트 수는 프로그램 제어 회로 (400)로 출력된다. 뿐만 아니라, 비트 카운터 회로 (390)는 프로그램 검증 동작시 프로그램 제어 회로 (400)의 제어에 응답하여 패스/페일 점검 회로 (380)로부터 감지된 데이터 값들을 입력받고, 입력된 데이터 값들로부터 프로그램 데이터 비트 수를 산출한다. 그렇게 산출된 프로그램 데이터 비트 수는 프로그램 제어 회로 (400)로 전달된다.
프로그램 제어 회로 (400)는 프로그램 루프들의 전반적인 동작을 제어하도록 구성된다. 프로그램 제어 회로 (400)는 비트 카운터 회로 (390)로부터 전달된 프로그램 데이터 비트 수에 따라 워드 라인 전압 (VWL)의 증가분이 기준값으로 유지되도록 또는 기준값보다 증가되도록 워드 라인 전압 발생 회로 (330)를 제어한다. 또는, 프로그램 제어 회로 (400)는 비트 카운터 회로 (390)로부터 전달된 프로그램 데이터 비트 수에 따라 워드 라인 전압 (VWL)의 단위 프로그램 시간이 기준값으로 유지되도록 또는 기준값보다 감소되도록 워드 라인 전압 발생 회로 (330)를 제어한다. 특히, 본 발명의 제 2 실시예에 따른 프로그램 제어 회로 (400)는 매 프로그램 루프마다 비트 카운터 회로 (390)에서 제공되는 프로그램 데이터 비트 수에 따라 워드 라인 전압 (VWL)의 증가분/단위 프로그램 시간이 가변되도록 워드 라인 전압 발생 회로 (330)를 제어한다. 다시 말해서, 초기에 결정된 워드 라인 전압 (VWL)의 증가분/단위 프로그램 시간이 계속해서 유지되는 것이 아니라, 프로그램 동작에 따라 감소되는 프로그램 데이터 비트 수를 고려하여 증가분/단위 프로그램 시간이 프로그램 루프의 진행에 따라 가변된다.
이상의 설명으로부터 알 수 있듯이, 본 발명의 제 2 실시예에 따른 노어 플래시 메모리 장치 (300)는 프로그램 데이터 비트 수에 따라 워드 라인 전압 (VWL)의 증가분/단위 프로그램 시간이 초기에 설정된 값으로 유지되는 것이 아니라 프로그램 루프의 진행에 따라 연속적으로 가변된다는 점을 제외하면 도 1에 도시된 것과 실질적으로 동일하다. 워드 라인 전압의 증가분/단위 프로그램 시간의 가변 여부는 매 프로그램 검증 동작시 패스/페일 점검 회로 (380)를 통해 비트 카운터 회로 (390)로 제공되는 읽혀진 데이터 값들에 따라 판별된다. 즉, 비트 카운터 회로 (390)는 매 프로그램 검증 구간마다 패스/페일 점검 회로 (380)로부터 읽혀진 데이터 값들을 입력받고, 입력된 데이터 값들로부터 프로그램 데이터 비트 수를 산출한다. 그렇게 산출된 프로그램 데이터 비트 수는 프로그램 제어 회로 (400)로 공급되 며, 프로그램 제어 회로 (400)는 입력된 프로그램 데이터 비트 수에 따라 워드 라인 전압의 증가분/단위 프로그램 시간을 재설정한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 프로그램 데이터 비트 수에 따라 워드 라인 전압의 증가분/단위 프로그램 시간을 가변적으로 제어함으로써 프로그램 시간을 단축시키는 것이 가능하다.

Claims (20)

  1. 매 프로그램 루프에서 증가형 스텝 펄스 프로그래밍 방식에 따라 워드 라인 전압을 발생하도록 구성된 워드 라인 전압 발생 회로와; 그리고
    선택된 메모리 셀들에 저장될 데이터 비트들 중 프로그램 데이터 비트 수에 따라 상기 워드 라인 전압의 증가분/단위 프로그램 시간이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하도록 구성된 워드 라인 전압 제어 회로를 포함하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 워드 라인 전압의 증가분은 상기 프로그램 데이터 비트 수가 많을수록/적을수록 감소/증가하는 반면에, 상기 워드 라인 전압의 단위 프로그램 시간은 상기 프로그램 데이터 비트 수가 많을수록/적을수록 증가/감소되는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 워드 라인 전압은 상기 프로그램 데이터 비트 수에 따라 결정된 증가분만큼 매 프로그램 루프에서 단계적으로 증가하는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 워드 라인 전압의 단위 프로그램 시간은 상기 워드 라인 전압의 증가분이 유지되는 시간인 플래시 메모리 장치.
  5. 제 1 항에 있어서,
    상기 워드 라인 전압 제어 회로는
    상기 선택된 메모리 셀들에 저장될 데이터 비트들로부터 상기 프로그램 데이터 비트 수를 산출하도록 구성된 비트 카운터 회로와; 그리고
    상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 증가분/단위 프로그램 시간을 제어하도록 구성된 프로그램 제어 회로를 포함하는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    매 프로그램 루프의 프로그램 검증 구간 동안 상기 선택된 메모리 셀들의 데이터 상태들을 감지하도록 구성된 감지 증폭 회로와; 그리고
    상기 감지된 데이터 상태들에 응답하여 프로그램 패스/페일을 점검하도록 구성된 패스/페일 점검 회로를 더 포함하며, 상기 프로그램 제어 회로는 패스/페일 점검 회로의 점검 결과에 따라 다음의 프로그램 루프를 제어하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 프로그램 제어 회로는, 상기 매 프로그램 루프시, 상기 감지된 데이터 상태들로부터 프로그램 데이터 비트 수를 산출하도록 상기 비트 카운터 회로를 제어하는 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 프로그램 제어 회로는 상기 매 프로그램 루프시 상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 증가분/단위 프로그램 시간이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하는 플래시 메모리 장치.
  9. 행들과 열들로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치에 있어서:
    선택된 메모리 셀들에 저장된 데이터 비트들로부터 프로그램 데이터 비트 수를 산출하도록 구성된 비트 카운터 회로와;
    매 프로그램 루프에서 증가형 스텝 펄스 프로그래밍 방식에 따라 워드 라인 전압을 발생하도록 구성된 워드 라인 전압 발생 회로와; 그리고
    상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 증가분이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하도록 구성된 프로그램 제어 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 워드 라인 전압은 상기 프로그램 데이터 비트 수에 따라 결정된 증가분만큼 매 프로그램 루프에서 단계적으로 증가하는 것을 특징으로 하는 플래시 메모리 장치.
  11. 제 9 항에 있어서,
    매 프로그램 루프의 프로그램 검증 구간 동안 상기 선택된 메모리 셀들의 데이터 상태들을 감지하도록 구성된 감지 증폭 회로와; 그리고
    상기 감지된 데이터 상태들에 응답하여 프로그램 패스/페일을 점검하도록 구성된 패스/페일 점검 회로를 더 포함하며,
    상기 프로그램 제어 회로는 패스/페일 점검 회로의 점검 결과에 따라 다음의 프로그램 루프를 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 프로그램 제어 회로는, 상기 매 프로그램 루프시, 상기 감지된 데이터 상태들로부터 프로그램 데이터 비트 수를 산출하도록 상기 비트 카운터 회로를 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  13. 제 12 항에 있어서,
    상기 프로그램 제어 회로는 상기 매 프로그램 루프시 상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 증가분이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  14. 행들과 열들로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치에 있어서:
    선택된 메모리 셀들에 저장된 데이터 비트들로부터 프로그램 데이터 비트 수를 산출하도록 구성된 비트 카운터 회로와;
    증가형 스텝 펄스 프로그래밍 방식에 따라 워드 라인 전압을 발생하도록 구성된 워드 라인 전압 발생 회로와; 그리고
    상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 단위 프로그램 시간이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하도록 구성된 프로그램 제어 회로를 포함하는 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 워드 라인 전압은 소정의 증가분만큼 매 프로그램 루프에서 단계적으로 증가하는 것을 특징으로 하는 플래시 메모리 장치.
  16. 제 15 항에 있어서,
    상기 워드 라인 전압의 단위 프로그램 시간은 상기 워드 라인 전압의 증가분이 유지되는 시간인 것을 특징으로 하는 플래시 메모리 장치.
  17. 제 14 항에 있어서,
    매 프로그램 루프의 프로그램 검증 구간 동안 상기 선택된 메모리 셀들의 데이터 상태들을 감지하도록 구성된 감지 증폭 회로와; 그리고
    상기 감지된 데이터 상태들에 응답하여 프로그램 패스/페일을 점검하도록 구성된 패스/페일 점검 회로를 더 포함하며,
    상기 프로그램 제어 회로는 패스/페일 점검 회로의 점검 결과에 따라 다음의 프로그램 루프를 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 프로그램 제어 회로는, 상기 매 프로그램 루프시, 상기 감지된 데이터 상태들로부터 프로그램 데이터 비트 수를 산출하도록 상기 비트 카운터 회로를 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 프로그램 제어 회로는 상기 매 프로그램 루프시 상기 비트 카운터 회로의 산출 결과에 따라 상기 워드 라인 전압의 단위 프로그램 시간이 가변되도록 상기 워드 라인 전압 발생 회로를 제어하는 것을 특징으로 하는 플래시 메모리 장치.
  20. 행들과 열들의 매트릭스 형태로 배열된 메모리 셀들을 포함하는 플래시 메모리 장치의 워드 라인 전압 제어 방법에 있어서:
    선택된 메모리 셀들에 저장된 데이터 비트들로부터 프로그램 데이터 비트 수를 산출하는 단계와;
    상기 산출된 프로그램 데이터 비트 수에 따라 워드 라인 전압의 증가분/단위 프로그램 시간을 가변적으로 결정하는 단계와; 그리고
    상기 결정된 증가분/단위 프로그램 시간에 의거하여, 매 프로그램 루프에서 증가형 스텝 펄스 프로그래밍 방식을 이용하여 워드 라인 전압을 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160112534A (ko) * 2015-03-19 2016-09-28 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 상기 비휘발성 메모리 장치의 동작 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101333503B1 (ko) * 2006-02-03 2013-11-28 삼성전자주식회사 프로그램 셀의 수에 따라 프로그램 전압을 조절하는 반도체메모리 장치 및 그것의 프로그램 방법
KR100758300B1 (ko) * 2006-07-26 2007-09-12 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100829791B1 (ko) 2006-10-12 2008-05-19 삼성전자주식회사 플래시 메모리 장치의 전압 공급 회로, 이를 포함하는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 전압 공급 방법
US20080141082A1 (en) * 2006-12-06 2008-06-12 Atmel Corporation Test mode multi-byte programming with internal verify and polling function
KR100866957B1 (ko) * 2007-02-08 2008-11-05 삼성전자주식회사 데이터 프로그램 시간을 단축시킨 불휘발성 메모리 장치 및그 구동방법
KR100927119B1 (ko) * 2007-05-10 2009-11-18 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7818638B2 (en) * 2007-06-15 2010-10-19 Micron Technology, Inc. Systems and devices including memory with built-in self test and methods of making and using the same
KR100888844B1 (ko) 2007-06-28 2009-03-17 삼성전자주식회사 프로그램 성능을 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법
KR101322378B1 (ko) 2007-07-09 2013-10-30 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
KR101347287B1 (ko) 2008-02-20 2014-01-03 삼성전자주식회사 프로그램 전압을 가변적으로 제어할 수 있는 플래쉬 메모리장치 및 그 프로그래밍 방법
KR101448851B1 (ko) * 2008-02-26 2014-10-13 삼성전자주식회사 비휘발성 메모리 장치에서의 프로그래밍 방법
JP5197241B2 (ja) * 2008-09-01 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
KR101468097B1 (ko) 2008-09-18 2014-12-04 삼성전자주식회사 메모리 장치 및 그것의 프로그램 방법
KR101541812B1 (ko) * 2008-11-19 2015-08-06 삼성전자주식회사 비휘발성 메모리 장치
KR101575851B1 (ko) 2009-03-13 2015-12-10 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
JP5238741B2 (ja) * 2010-03-19 2013-07-17 株式会社東芝 不揮発性半導体記憶装置
US9741436B2 (en) 2010-07-09 2017-08-22 Seagate Technology Llc Dynamically controlling an operation execution time for a storage device
KR101939235B1 (ko) * 2011-08-03 2019-01-17 삼성전자 주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR20130138019A (ko) * 2012-06-08 2013-12-18 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제어 방법
KR102221752B1 (ko) 2014-03-20 2021-03-02 삼성전자주식회사 메모리 장치의 프로그램 방법 및 이를 포함하는 데이터 독출 방법
KR20160117713A (ko) * 2015-03-30 2016-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그것의 동작 방법
KR20230055882A (ko) 2021-10-19 2023-04-26 오신희 파이프렁을 구성한 케이블트레이

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235871A (ja) * 1995-02-27 1996-09-13 Fujitsu Ltd 多値データ記憶再生方法及び多値データ記憶再生装置
KR20000027295A (ko) * 1998-10-27 2000-05-15 김영환 드레인 전압 펌핑 회로
KR20040079464A (ko) * 2003-03-07 2004-09-16 주식회사 하이닉스반도체 플래시 메모리용 드레인 펌프
KR20050075548A (ko) * 2004-01-15 2005-07-21 주식회사 테라반도체 프로그래밍 시작전압 제어회로를 가지는 불휘발성 반도체메모리 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1083686A (ja) 1996-09-09 1998-03-31 Sony Corp 半導体不揮発性記憶装置
KR100226769B1 (ko) 1996-11-19 1999-10-15 김영환 다중 비트 셀의 데이타 센싱장치 및 방법
JPH10188586A (ja) 1996-12-19 1998-07-21 Sony Corp 半導体不揮発性記憶装置
JP3159105B2 (ja) 1997-02-21 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置及びその書込方法
JPH10283686A (ja) 1997-04-04 1998-10-23 Sanyo Electric Co Ltd 情報再生装置および情報記録方法
JP2000222886A (ja) 1999-02-02 2000-08-11 Toshiba Corp 不揮発性半導体記憶装置及びその書き込み方法
KR100338549B1 (ko) 1999-06-22 2002-05-27 윤종용 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법
KR20010060555A (ko) 1999-12-27 2001-07-07 박종섭 플래쉬 메모리 소자의 프로그램 카운터 회로
JP3708912B2 (ja) 2001-09-12 2005-10-19 株式会社東芝 半導体集積回路装置
KR100474203B1 (ko) 2002-07-18 2005-03-10 주식회사 하이닉스반도체 비트 카운터 및 이를 이용한 반도체 소자의 프로그램 회로및 프로그램방법
US6882567B1 (en) * 2002-12-06 2005-04-19 Multi Level Memory Technology Parallel programming of multiple-bit-per-cell memory cells on a continuous word line
KR100784861B1 (ko) * 2005-10-10 2007-12-14 삼성전자주식회사 플래시 메모리 장치 및 그것을 위한 전압 발생회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08235871A (ja) * 1995-02-27 1996-09-13 Fujitsu Ltd 多値データ記憶再生方法及び多値データ記憶再生装置
KR20000027295A (ko) * 1998-10-27 2000-05-15 김영환 드레인 전압 펌핑 회로
KR20040079464A (ko) * 2003-03-07 2004-09-16 주식회사 하이닉스반도체 플래시 메모리용 드레인 펌프
KR20050075548A (ko) * 2004-01-15 2005-07-21 주식회사 테라반도체 프로그래밍 시작전압 제어회로를 가지는 불휘발성 반도체메모리 장치

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
1020000027295
1020040079464
1020040105622 - 637249
1020050075548

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160112534A (ko) * 2015-03-19 2016-09-28 삼성전자주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 상기 비휘발성 메모리 장치의 동작 방법
KR102284658B1 (ko) 2015-03-19 2021-08-02 삼성전자 주식회사 비휘발성 메모리 장치, 이를 포함하는 메모리 시스템 및 상기 비휘발성 메모리 장치의 동작 방법

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