JPH1083686A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH1083686A JPH1083686A JP23820696A JP23820696A JPH1083686A JP H1083686 A JPH1083686 A JP H1083686A JP 23820696 A JP23820696 A JP 23820696A JP 23820696 A JP23820696 A JP 23820696A JP H1083686 A JPH1083686 A JP H1083686A
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Abstract
(57)【要約】
【課題】 回路構成が簡単で、しかも高速にかつ精度の
高いデータプログラムを行うことのできる半導体不揮発
性記憶装置を実現する。 【解決手段】 プログラム動作がベリファイ読み出し動
作を介して複数回のプログラム動作を繰り返し行うこと
によりなされるＮＡＮＤ型フラッシュメモリにおいて、
プログラムワード線電圧がプログラム回数にかかわらず
一定の昇圧された高電圧値ＶＰＰに設定され、段階電圧
発生部５により出力される基準ビット線電圧Ｖ1 〜Ｖk
がプログラム回数ｋの増加にしたがって電源電圧範囲
（ＶＣＣ〜ＧＮＤ）で漸減する方向に変化する電圧値に
設定することにより、プログラム電圧差がプログラム回
数の増加にしたがって漸増するようにデータプログラム
が行われる。
高いデータプログラムを行うことのできる半導体不揮発
性記憶装置を実現する。 【解決手段】 プログラム動作がベリファイ読み出し動
作を介して複数回のプログラム動作を繰り返し行うこと
によりなされるＮＡＮＤ型フラッシュメモリにおいて、
プログラムワード線電圧がプログラム回数にかかわらず
一定の昇圧された高電圧値ＶＰＰに設定され、段階電圧
発生部５により出力される基準ビット線電圧Ｖ1 〜Ｖk
がプログラム回数ｋの増加にしたがって電源電圧範囲
（ＶＣＣ〜ＧＮＤ）で漸減する方向に変化する電圧値に
設定することにより、プログラム電圧差がプログラム回
数の増加にしたがって漸増するようにデータプログラム
が行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にプログラ
ム可能な半導体不揮発性記憶装置に係り、特にＮＡＮＤ
型フラッシュメモリ等のようにファウラーノルドハイム
（以下ＦＮ）トンネル現象によりフローティングゲート
に電子を注入等してデータプログラムを行う半導体不揮
発性記憶装置におけるデータプログラム系回路に関する
ものである。
ム可能な半導体不揮発性記憶装置に係り、特にＮＡＮＤ
型フラッシュメモリ等のようにファウラーノルドハイム
（以下ＦＮ）トンネル現象によりフローティングゲート
に電子を注入等してデータプログラムを行う半導体不揮
発性記憶装置におけるデータプログラム系回路に関する
ものである。
【０００２】
【従来の技術】従来、ＥＰＲＯＭ，フラッシュメモリ等
の半導体不揮発性記憶装置においては、チャンネルホッ
トエレクトロン（以下ＣＨＥ）注入によりフローティン
グゲートに電子を注入してデータのプログラムを行うＮ
ＯＲ型の半導体不揮発性記憶装置が主流であった。
の半導体不揮発性記憶装置においては、チャンネルホッ
トエレクトロン（以下ＣＨＥ）注入によりフローティン
グゲートに電子を注入してデータのプログラムを行うＮ
ＯＲ型の半導体不揮発性記憶装置が主流であった。
【０００３】しかし、上述したＮＯＲ型半導体不揮発性
記憶装置においては、ＣＨＥデータプログラム時に大電
流を必要とし、この電流をチップ内昇圧回路から供給す
ることは難しく、今後電源電圧が低電圧化していった場
合、単一電源で動作させることは困難になると予想され
ている。しかも、ＮＯＲ型半導体不揮発性記憶装置にお
いては、上記の電流制限からバイト単位で、つまり一度
に〜８個程度のメモリトランジスタにしか並列にデータ
プログラムが行えず、プログラム速度の点で非常な制約
があった。以上の観点から、ＦＮトンネル現象によりフ
ローティングゲートに電子を注入等してデータのプログ
ラムを行う半導体不揮発性記憶装置、たとえばＮＡＮＤ
型フラッシュメモリが提案されている。
記憶装置においては、ＣＨＥデータプログラム時に大電
流を必要とし、この電流をチップ内昇圧回路から供給す
ることは難しく、今後電源電圧が低電圧化していった場
合、単一電源で動作させることは困難になると予想され
ている。しかも、ＮＯＲ型半導体不揮発性記憶装置にお
いては、上記の電流制限からバイト単位で、つまり一度
に〜８個程度のメモリトランジスタにしか並列にデータ
プログラムが行えず、プログラム速度の点で非常な制約
があった。以上の観点から、ＦＮトンネル現象によりフ
ローティングゲートに電子を注入等してデータのプログ
ラムを行う半導体不揮発性記憶装置、たとえばＮＡＮＤ
型フラッシュメモリが提案されている。
【０００４】図４は、ＮＡＮＤ型フラッシュメモリにお
ける、メモリアレイ構造を示す図である。図４のＮＡＮ
Ｄ型フラッシュメモリは、便宜上、１本のビット線に接
続されたＮＡＮＤ列１本に４個のメモリトランジスタが
接続された場合の、メモリアレイを示す図である。
ける、メモリアレイ構造を示す図である。図４のＮＡＮ
Ｄ型フラッシュメモリは、便宜上、１本のビット線に接
続されたＮＡＮＤ列１本に４個のメモリトランジスタが
接続された場合の、メモリアレイを示す図である。
【０００５】図４において、ＢＬはビット線を示し、当
該ビット線ＢＬに２個の選択トランジスタＳＴ１，ＳＴ
２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が
直列接続されたＮＡＮＤ列が接続される。選択トランジ
スタＳＴ１，ＳＴ２はそれぞれ選択ゲート線ＳＬ１，Ｓ
Ｌ２により制御され、またメモリトランジスタＭＴ１〜
ＭＴ４はそれぞれワード線ＷＬ１〜ＷＬ４により制御さ
れる。
該ビット線ＢＬに２個の選択トランジスタＳＴ１，ＳＴ
２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が
直列接続されたＮＡＮＤ列が接続される。選択トランジ
スタＳＴ１，ＳＴ２はそれぞれ選択ゲート線ＳＬ１，Ｓ
Ｌ２により制御され、またメモリトランジスタＭＴ１〜
ＭＴ４はそれぞれワード線ＷＬ１〜ＷＬ４により制御さ
れる。
【０００６】かかるＮＡＮＤ型フラッシュメモリのプロ
グラム動作においては、データプログラム時の動作電流
が小さいため、この電流をチップ内昇圧回路から供給す
ることが比較的容易であり、単一電源で動作させ易いと
いう利点がある。さらに、ＮＡＮＤ型フラッシュメモリ
においては、上記の動作電流の優位性からページ単位
で、つまり選択するワード線に接続されたメモリトラン
ジスタ一括にデータプログラムを行うことが可能であ
り、当然の結果として、プログラム速度の点で優位であ
る。さらに、上述したＮＡＮＤ型フラッシュメモリにお
いては、プロセスバラツキ等に起因してメモリトランジ
スタ間でプログラム特性がバラツいても、プログラム動
作がベリファイ読み出し動作を介して複数回のプログラ
ム動作を繰り返し行うことによりなされるため、プログ
ラムしきい値電圧Ｖｔｈのバラツキが抑えられるという
利点がある。
グラム動作においては、データプログラム時の動作電流
が小さいため、この電流をチップ内昇圧回路から供給す
ることが比較的容易であり、単一電源で動作させ易いと
いう利点がある。さらに、ＮＡＮＤ型フラッシュメモリ
においては、上記の動作電流の優位性からページ単位
で、つまり選択するワード線に接続されたメモリトラン
ジスタ一括にデータプログラムを行うことが可能であ
り、当然の結果として、プログラム速度の点で優位であ
る。さらに、上述したＮＡＮＤ型フラッシュメモリにお
いては、プロセスバラツキ等に起因してメモリトランジ
スタ間でプログラム特性がバラツいても、プログラム動
作がベリファイ読み出し動作を介して複数回のプログラ
ム動作を繰り返し行うことによりなされるため、プログ
ラムしきい値電圧Ｖｔｈのバラツキが抑えられるという
利点がある。
【０００７】つまり、選択するワード線に接続されたメ
モリトランジスタ一括にページプログラムを行う場合、
ページプログラムデータをビット線毎にデータラッチ回
路に転送し、プログラム終了セルのラッチデータを順次
反転してプログラム禁止状態とすることにより、いわゆ
るビット毎ベリファイ動作が行われ、過剰プログラムを
防止してプログラムしきい値電圧Ｖｔｈのバラツキが抑
えられる。
モリトランジスタ一括にページプログラムを行う場合、
ページプログラムデータをビット線毎にデータラッチ回
路に転送し、プログラム終了セルのラッチデータを順次
反転してプログラム禁止状態とすることにより、いわゆ
るビット毎ベリファイ動作が行われ、過剰プログラムを
防止してプログラムしきい値電圧Ｖｔｈのバラツキが抑
えられる。
【０００８】
【発明が解決しようとする課題】ところで、上述したＮ
ＡＮＤ型フラッシュメモリは以上説明したような種々の
利点を有するが、以下の問題点を有する。すなわち、Ｎ
ＡＮＤ型フラッシュメモリのデータプログラム動作にお
いて、プロセスバラツキ等に起因するプログラム特性の
バラツキが大きい場合に、選択ワード線に接続されたメ
モリトランジスタ間でプログラム速度の差が大きくな
り、プログラム／ベリファイ回数が増大し、プログラム
速度が律速されるという問題がある。
ＡＮＤ型フラッシュメモリは以上説明したような種々の
利点を有するが、以下の問題点を有する。すなわち、Ｎ
ＡＮＤ型フラッシュメモリのデータプログラム動作にお
いて、プロセスバラツキ等に起因するプログラム特性の
バラツキが大きい場合に、選択ワード線に接続されたメ
モリトランジスタ間でプログラム速度の差が大きくな
り、プログラム／ベリファイ回数が増大し、プログラム
速度が律速されるという問題がある。
【０００９】これは、プロセスバラツキ等に起因するプ
ログラム速度のバラツキは、選択ワード線内のメモリト
ランジスタ間で、経験的におよそ〜２桁程度のプログラ
ム時間差にもなることから、従来の同一パルス電圧値、
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式では、プログラム／ベリファイ回数も〜１００回
程度行う必要があるためである。このような場合、実質
的なプログラム電圧印加時間よりも、むしろプログラム
動作／ベリファイ読み出しの電圧切り替えに要する時間
が支配的となり、実質的にプログラム速度が損なわれて
しまう。
ログラム速度のバラツキは、選択ワード線内のメモリト
ランジスタ間で、経験的におよそ〜２桁程度のプログラ
ム時間差にもなることから、従来の同一パルス電圧値、
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式では、プログラム／ベリファイ回数も〜１００回
程度行う必要があるためである。このような場合、実質
的なプログラム電圧印加時間よりも、むしろプログラム
動作／ベリファイ読み出しの電圧切り替えに要する時間
が支配的となり、実質的にプログラム速度が損なわれて
しまう。
【００１０】かかる問題を回避するためには、プログラ
ム／ベリファイ回数を最大限でも〜１０回程度に抑制し
てデータプログラムを行う必要がある。しかし、従来の
同一パルス電圧値、同一パルス時間幅の単純プログラム
パルスの繰り返し印加方式でこれを実行するには、パル
ス電圧値を強めたプログラムパルスを印加する必要があ
る。この場合、最もプログラム速度の早いメモリトラン
ジスタが過剰プログラムされてプログラムしきい値電圧
Ｖｔｈのバラツキが増大するという副作用をもたらす。
ム／ベリファイ回数を最大限でも〜１０回程度に抑制し
てデータプログラムを行う必要がある。しかし、従来の
同一パルス電圧値、同一パルス時間幅の単純プログラム
パルスの繰り返し印加方式でこれを実行するには、パル
ス電圧値を強めたプログラムパルスを印加する必要があ
る。この場合、最もプログラム速度の早いメモリトラン
ジスタが過剰プログラムされてプログラムしきい値電圧
Ｖｔｈのバラツキが増大するという副作用をもたらす。
【００１１】上述した問題点を解決して、プログラムし
きい値電圧Ｖｔｈのバラツキを増大することなくプログ
ラム／ベリファイ回数を抑制することのできるＮＡＮＤ
型フラッシュメモリの新しいプログラム方式が、以下の
文献に開示されている。 文献：『Ａ ３．３Ｖ ３２Ｍｂ ＮＡＮＤ Ｆｌａｓ
ｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｉｎｃｒｅｍｅｎｔａｌ
Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ Ｓ
ｃｈｅｍｅ』 ’９５ ＩＳＳＣＣ ｐ１２８〜。
きい値電圧Ｖｔｈのバラツキを増大することなくプログ
ラム／ベリファイ回数を抑制することのできるＮＡＮＤ
型フラッシュメモリの新しいプログラム方式が、以下の
文献に開示されている。 文献：『Ａ ３．３Ｖ ３２Ｍｂ ＮＡＮＤ Ｆｌａｓ
ｈ Ｍｅｍｏｒｙ ｗｉｔｈ Ｉｎｃｒｅｍｅｎｔａｌ
Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ Ｓ
ｃｈｅｍｅ』 ’９５ ＩＳＳＣＣ ｐ１２８〜。
【００１２】上述した文献に開示されたデータプログラ
ム動作は、選択ワード線に高電圧のプログラムワード線
電圧、ビット線に基準ビット線電圧を印加して、前記プ
ログラムワード線電圧と基準ビット線電圧とのプログラ
ム電圧差により、データプログラムを行うＮＡＮＤ型フ
ラッシュメモリにおいて、プログラム動作がベリファイ
読み出し動作を介して複数回のプログラム動作を繰り返
し行うことによりなされ、前記プログラムワード線電圧
がプログラム回数の増加にしたがって漸増する方向に可
変の電圧値に設定することにより、また前記基準ビット
線電圧がプログラム回数にかかわらず一定の電圧値に設
定することにより、前記プログラム電圧差がプログラム
回数の増加にしたがって漸増するように、データのプロ
グラムを行う。つまり、Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔ
ｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ法（以下Ｉ
ＳＰＰ法）と呼ばれる由縁である。
ム動作は、選択ワード線に高電圧のプログラムワード線
電圧、ビット線に基準ビット線電圧を印加して、前記プ
ログラムワード線電圧と基準ビット線電圧とのプログラ
ム電圧差により、データプログラムを行うＮＡＮＤ型フ
ラッシュメモリにおいて、プログラム動作がベリファイ
読み出し動作を介して複数回のプログラム動作を繰り返
し行うことによりなされ、前記プログラムワード線電圧
がプログラム回数の増加にしたがって漸増する方向に可
変の電圧値に設定することにより、また前記基準ビット
線電圧がプログラム回数にかかわらず一定の電圧値に設
定することにより、前記プログラム電圧差がプログラム
回数の増加にしたがって漸増するように、データのプロ
グラムを行う。つまり、Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔ
ｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ法（以下Ｉ
ＳＰＰ法）と呼ばれる由縁である。
【００１３】図５は、上述したＩＳＰＰ法によりＮＡＮ
Ｄ型フラッシュメモリのデータプログラムを行う場合
の、タイミングチャートを示す図である。以下、図５の
タイミングチャートについて、順を追って説明する。
Ｄ型フラッシュメモリのデータプログラムを行う場合
の、タイミングチャートを示す図である。以下、図５の
タイミングチャートについて、順を追って説明する。
【００１４】まず時刻ｔ１〜ｔ２の間は、ページデータ
転送クロック信号φＣＬと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。
転送クロック信号φＣＬと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。
【００１５】次に時刻ｔ２から時刻ｔ４の間は、第１回
目のプログラム／ベリファイ動作を行うステップであ
る。すなわちプログラム／ベリファイ制御信号φＰ／Ｒ
の制御により、第１番目のプログラムワード線電圧ＶＰ
Ｐ１（１５Ｖ）とベリファイ読み出しワード線電圧ＶＲ
（１．５Ｖ）が選択ワード線ＷＳＬに交互に印加され
る。またプログラムメモリトランジスタが接続された選
択ビット線には基準ビット線電圧ＧＮＤ（０Ｖ）、非プ
ログラムメモリトランジスタが接続された非選択ビット
線には中間禁止電圧１／２ＶＰＰ（８Ｖ）が印加され
る。その結果、時刻ｔ４までに第１回目のプログラムが
終了し、プログラム終了セルのラッチデータは反転して
次回からはプログラム禁止状態となる。
目のプログラム／ベリファイ動作を行うステップであ
る。すなわちプログラム／ベリファイ制御信号φＰ／Ｒ
の制御により、第１番目のプログラムワード線電圧ＶＰ
Ｐ１（１５Ｖ）とベリファイ読み出しワード線電圧ＶＲ
（１．５Ｖ）が選択ワード線ＷＳＬに交互に印加され
る。またプログラムメモリトランジスタが接続された選
択ビット線には基準ビット線電圧ＧＮＤ（０Ｖ）、非プ
ログラムメモリトランジスタが接続された非選択ビット
線には中間禁止電圧１／２ＶＰＰ（８Ｖ）が印加され
る。その結果、時刻ｔ４までに第１回目のプログラムが
終了し、プログラム終了セルのラッチデータは反転して
次回からはプログラム禁止状態となる。
【００１６】時刻ｔ４〜ｔ６の間は、第２回目のプログ
ラム／ベリファイ動作を行うステップであるが、基本的
には第１回目のプログラム／ベリファイ動作と同様であ
る。異なる点は、第２番目のプログラムワード線電圧Ｖ
ＰＰ２（１５．５Ｖ）が第１番目のプログラムワード線
電圧ＶＰＰ１（１５Ｖ）より０．５Ｖインクリメントさ
れることである。
ラム／ベリファイ動作を行うステップであるが、基本的
には第１回目のプログラム／ベリファイ動作と同様であ
る。異なる点は、第２番目のプログラムワード線電圧Ｖ
ＰＰ２（１５．５Ｖ）が第１番目のプログラムワード線
電圧ＶＰＰ１（１５Ｖ）より０．５Ｖインクリメントさ
れることである。
【００１７】時刻ｔ６〜ｔ８の間は、第３回目のプログ
ラム／ベリファイ動作を行うステップであり、同様に、
第３番目のプログラムワード線電圧ＶＰＰ３（１６Ｖ）
が０．５Ｖインクリメントされる。
ラム／ベリファイ動作を行うステップであり、同様に、
第３番目のプログラムワード線電圧ＶＰＰ３（１６Ｖ）
が０．５Ｖインクリメントされる。
【００１８】最後に時刻ｔ９〜ｔ１１の間は、最終のｋ
回目（たとえば１０回目）のプログラム／ベリファイ動
作を行うステップであり、第ｋ番目のプログラムワード
線電圧ＶＰＰｋ（１９．５Ｖ）が印加され、すべてのプ
ログラムが終了し、その後、すべてのデータラッチ回路
のデータがハイレベルになったことを検出して、プログ
ラム動作を終了する。
回目（たとえば１０回目）のプログラム／ベリファイ動
作を行うステップであり、第ｋ番目のプログラムワード
線電圧ＶＰＰｋ（１９．５Ｖ）が印加され、すべてのプ
ログラムが終了し、その後、すべてのデータラッチ回路
のデータがハイレベルになったことを検出して、プログ
ラム動作を終了する。
【００１９】なお、プログラム回数の進行は、常に最終
のｋ回目（たとえば１０回目）まで行われるとは限ら
ず、すべてのデータラッチ回路のデータがハイレベルに
なったことを検出すれば、自動的に終了する。
のｋ回目（たとえば１０回目）まで行われるとは限ら
ず、すべてのデータラッチ回路のデータがハイレベルに
なったことを検出すれば、自動的に終了する。
【００２０】かかるＩＳＰＰ法によるデータプログラム
動作においては、プログラム回数の増加にしたがってメ
モリトランジスタのプログラムが進行してしきい値電圧
Ｖｔｈが上昇しても、これによるフローティングゲート
電位の低下は漸増するプログラムワード電圧により補償
されて、メモリトランジスタのトンネル酸化膜に印加さ
れる電界は一定に保たれる。したがって、プログラム回
数の増加にかかわらずフローティングゲートに注入され
るＦＮトンネル電流値は常に一定値に保たれ、プログラ
ム回数の増加とプログラムしきい値電圧Ｖｔｈの上昇値
が線形関係となる。その結果、プログラム／ベリファイ
回数と抑えながら、精度のよいプログラムしきい値電圧
Ｖｔｈの制御が可能となる。
動作においては、プログラム回数の増加にしたがってメ
モリトランジスタのプログラムが進行してしきい値電圧
Ｖｔｈが上昇しても、これによるフローティングゲート
電位の低下は漸増するプログラムワード電圧により補償
されて、メモリトランジスタのトンネル酸化膜に印加さ
れる電界は一定に保たれる。したがって、プログラム回
数の増加にかかわらずフローティングゲートに注入され
るＦＮトンネル電流値は常に一定値に保たれ、プログラ
ム回数の増加とプログラムしきい値電圧Ｖｔｈの上昇値
が線形関係となる。その結果、プログラム／ベリファイ
回数と抑えながら、精度のよいプログラムしきい値電圧
Ｖｔｈの制御が可能となる。
【００２１】これに対して、従来の同一パルス電圧値、
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式によるデータプログラム動作においては、プログ
ラム回数の増加にしたがってメモリトランジスタのプロ
グラムが進行してしきい値電圧Ｖｔｈが上昇した場合、
これによりフローティングゲート電位が低下するため、
メモリトランジスタのトンネル酸化膜に印加される電界
は減少する。したがって、プログラム回数の増加にした
がってフローティングゲートに注入されるＦＮトンネル
電流値は次第に減少し、プログラム回数の増加とプログ
ラムしきい値電圧Ｖｔｈの飽和現象が顕著となり、理論
的にはプログラム回数の増加に対するプログラムしきい
値電圧Ｖｔｈの上昇値が対数関係となる。その結果、プ
ログラム／ベリファイ回数を抑えながらの精度のよいプ
ログラムしきい値電圧Ｖｔｈの制御が困難であり、プロ
グラム電圧値を高くすると過剰プログラム等の副作用を
もたらす。
同一パルス時間幅の単純プログラムパルスの繰り返し印
加方式によるデータプログラム動作においては、プログ
ラム回数の増加にしたがってメモリトランジスタのプロ
グラムが進行してしきい値電圧Ｖｔｈが上昇した場合、
これによりフローティングゲート電位が低下するため、
メモリトランジスタのトンネル酸化膜に印加される電界
は減少する。したがって、プログラム回数の増加にした
がってフローティングゲートに注入されるＦＮトンネル
電流値は次第に減少し、プログラム回数の増加とプログ
ラムしきい値電圧Ｖｔｈの飽和現象が顕著となり、理論
的にはプログラム回数の増加に対するプログラムしきい
値電圧Ｖｔｈの上昇値が対数関係となる。その結果、プ
ログラム／ベリファイ回数を抑えながらの精度のよいプ
ログラムしきい値電圧Ｖｔｈの制御が困難であり、プロ
グラム電圧値を高くすると過剰プログラム等の副作用を
もたらす。
【００２２】上述したＩＳＰＰ法によるデータプログラ
ム動作は、プログラム／ベリファイ回数の抑制と精度の
高いプログラム制御が両立できる点で、非常にすぐれた
プログラム方法である。しかしながら、上記ＩＳＰＰ法
によるデータプログラム動作においては、プログラム回
数の増加にしたがって漸増する方向に電圧値が段階的に
変化するプログラムワード線電圧を発生する必要があ
る。
ム動作は、プログラム／ベリファイ回数の抑制と精度の
高いプログラム制御が両立できる点で、非常にすぐれた
プログラム方法である。しかしながら、上記ＩＳＰＰ法
によるデータプログラム動作においては、プログラム回
数の増加にしたがって漸増する方向に電圧値が段階的に
変化するプログラムワード線電圧を発生する必要があ
る。
【００２３】かかるプログラムワード線電圧の発生回路
の具体例が、以下の文献に開示されている。 文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２におけ
るＦｉｇ．７の回路例。
の具体例が、以下の文献に開示されている。 文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−
ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．
１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２におけ
るＦｉｇ．７の回路例。
【００２４】しかし、上記文献に開示されたプログラム
ワード線電圧の発生回路は、プログマムワード線電圧自
体が〜２０Ｖ程度の高電圧を必要とするため、昇圧回路
により発生した高電圧源により作成する必要があり、昇
圧回路および電圧値が段階的に変化するプログラムワー
ド線電圧発生手段の構成が簡単ではない。
ワード線電圧の発生回路は、プログマムワード線電圧自
体が〜２０Ｖ程度の高電圧を必要とするため、昇圧回路
により発生した高電圧源により作成する必要があり、昇
圧回路および電圧値が段階的に変化するプログラムワー
ド線電圧発生手段の構成が簡単ではない。
【００２５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、回路構成が簡単で、しかもＩＳ
ＰＰ法と実質的に同様の効果により、高速にかつ精度の
高いデータプログラムを行うことのできる半導体不揮発
性記憶装置を実現することにある。
のであり、その目的は、回路構成が簡単で、しかもＩＳ
ＰＰ法と実質的に同様の効果により、高速にかつ精度の
高いデータプログラムを行うことのできる半導体不揮発
性記憶装置を実現することにある。
【００２６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電気的にプログラム可能なメモリ素子
が行列状に配置され、前記メモリ素子に高電圧の第１の
プログラム電圧および低電圧の第２のプログラム電圧を
印加して前記第１のプログラム電圧と第２のプログラム
電圧とのプログラム電圧差により、前記メモリ素子に電
気的にデータプログラムを行う半導体不揮発性記憶装置
であって、ベリファイ読み出し動作を介して複数回のプ
ログラム動作を繰り返し行い、前記第１のプログラム電
圧をプログラム回数にかかわらず一定の電圧値に設定
し、前記第２のプログラム電圧がプログラム回数の増加
にしたがって漸減する方向に可変の電圧値に設定して、
前記プログラム電圧差をプログラム回数の増加にしたが
って漸増させる手段を有する。
め、本発明は、接続されたワード線およびビット線への
印加電圧に応じて電気的にプログラム可能なメモリ素子
が行列状に配置され、前記メモリ素子に高電圧の第１の
プログラム電圧および低電圧の第２のプログラム電圧を
印加して前記第１のプログラム電圧と第２のプログラム
電圧とのプログラム電圧差により、前記メモリ素子に電
気的にデータプログラムを行う半導体不揮発性記憶装置
であって、ベリファイ読み出し動作を介して複数回のプ
ログラム動作を繰り返し行い、前記第１のプログラム電
圧をプログラム回数にかかわらず一定の電圧値に設定
し、前記第２のプログラム電圧がプログラム回数の増加
にしたがって漸減する方向に可変の電圧値に設定して、
前記プログラム電圧差をプログラム回数の増加にしたが
って漸増させる手段を有する。
【００２７】また、前記半導体不揮発性記憶装置におい
て、前記第１のプログラム電圧は昇圧回路により昇圧さ
れた昇圧電圧であり、前記第２のプログラム電圧は電源
電圧の範囲内において分圧された分圧電圧である。
て、前記第１のプログラム電圧は昇圧回路により昇圧さ
れた昇圧電圧であり、前記第２のプログラム電圧は電源
電圧の範囲内において分圧された分圧電圧である。
【００２８】より具体的には、本発明の半導体不揮発性
記憶装置は、行列状に配置された複数のメモリトランジ
スタを有し、ビット線にＮＡＮＤ構造をなす複数のＮＡ
ＮＤ列が接続され、同一行に配置されたメモリトランジ
スタが共通のワード線に接続され、前記メモリトランジ
スタが接続されたワード線に高電圧のプログラムワード
線電圧、ビット線に基準ビット線電圧を印加して前記プ
ログラムワード線電圧と基準ビット線電圧とのプログラ
ム電圧差により、前記メモリトランジスタに電気的にデ
ータプログラムを行うＮＡＮＤ型の半導体不揮発性記憶
装置であって、ベリファイ読み出し動作を介して複数回
のプログラム動作を繰り返し行い、前記プログラムワ−
ド線電圧をプログラム回数にかかわらず一定の電圧値に
設定し、前記基準ビット線電圧がプログラム回数の増加
にしたがって漸減する方向に可変の電圧値に設定して、
前記プログラム電圧差をプログラム回数の増加にしたが
って漸増させる手段を有する。
記憶装置は、行列状に配置された複数のメモリトランジ
スタを有し、ビット線にＮＡＮＤ構造をなす複数のＮＡ
ＮＤ列が接続され、同一行に配置されたメモリトランジ
スタが共通のワード線に接続され、前記メモリトランジ
スタが接続されたワード線に高電圧のプログラムワード
線電圧、ビット線に基準ビット線電圧を印加して前記プ
ログラムワード線電圧と基準ビット線電圧とのプログラ
ム電圧差により、前記メモリトランジスタに電気的にデ
ータプログラムを行うＮＡＮＤ型の半導体不揮発性記憶
装置であって、ベリファイ読み出し動作を介して複数回
のプログラム動作を繰り返し行い、前記プログラムワ−
ド線電圧をプログラム回数にかかわらず一定の電圧値に
設定し、前記基準ビット線電圧がプログラム回数の増加
にしたがって漸減する方向に可変の電圧値に設定して、
前記プログラム電圧差をプログラム回数の増加にしたが
って漸増させる手段を有する。
【００２９】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置は、さらに各ビット線毎に設けられたデータラッチ
回路と、選択ワード線に連なるメモリトランジスタ一括
に行うページプログラムデータを前記データラッチ回路
に転送する手段と、プログラム動作時に、前記データラ
ッチ回路に前記プログラムワード線電圧よりは低く前記
基準ビット線電圧よりは高い電圧値に設定されたプログ
ラム禁止ビット線電圧を供給する手段とを有する。
装置は、さらに各ビット線毎に設けられたデータラッチ
回路と、選択ワード線に連なるメモリトランジスタ一括
に行うページプログラムデータを前記データラッチ回路
に転送する手段と、プログラム動作時に、前記データラ
ッチ回路に前記プログラムワード線電圧よりは低く前記
基準ビット線電圧よりは高い電圧値に設定されたプログ
ラム禁止ビット線電圧を供給する手段とを有する。
【００３０】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置において、前記プログラムワード線電圧は昇圧回路
により昇圧された昇圧電圧であり、前記基準ビット線電
圧は電源電圧の範囲内において分圧された分圧電圧であ
る。
装置において、前記プログラムワード線電圧は昇圧回路
により昇圧された昇圧電圧であり、前記基準ビット線電
圧は電源電圧の範囲内において分圧された分圧電圧であ
る。
【００３１】また、前記ＮＡＮＤ型半導体不揮発性記憶
装置において、前記基準ビット線電圧の発生回路は、プ
ログラム回数の増加にしたがって電圧値が漸減する方向
に、電源電圧の陽極側と陰極側との間に直列に接続され
た複数の抵抗素子によって分圧された複数の分圧電圧の
一の分圧電圧を選択する手段を有する。
装置において、前記基準ビット線電圧の発生回路は、プ
ログラム回数の増加にしたがって電圧値が漸減する方向
に、電源電圧の陽極側と陰極側との間に直列に接続され
た複数の抵抗素子によって分圧された複数の分圧電圧の
一の分圧電圧を選択する手段を有する。
【００３２】本発明の半導体不揮発性記憶装置によれ
ば、プログラムワード線電圧と基準ビット線電圧とのプ
ログラム電圧差によりデータプログラムがなされ、前記
プログラムワード線電圧がプログラム回数にかかわらず
一定の電圧値に設定され前記基準ビット線電圧がプログ
ラム回数の増加にしたがって漸減することにより、前記
プログラム電圧差がプログラム回数の増加にしたがって
漸増する。したがっって、高電圧のプログラムワード線
電圧を変化させることなく、低電圧の基準ビット線電圧
を変化させることにより、ＩＳＰＰ法と実質的に同様の
効果により、高速にかつ精度の高いデータプログラムを
行うことが可能である。しかも、低電圧の基準ビット線
電圧を漸減するための回路は、高電圧のプログラムワー
ド線電圧を漸増するための回路より、はるかに簡単に構
成することができる。
ば、プログラムワード線電圧と基準ビット線電圧とのプ
ログラム電圧差によりデータプログラムがなされ、前記
プログラムワード線電圧がプログラム回数にかかわらず
一定の電圧値に設定され前記基準ビット線電圧がプログ
ラム回数の増加にしたがって漸減することにより、前記
プログラム電圧差がプログラム回数の増加にしたがって
漸増する。したがっって、高電圧のプログラムワード線
電圧を変化させることなく、低電圧の基準ビット線電圧
を変化させることにより、ＩＳＰＰ法と実質的に同様の
効果により、高速にかつ精度の高いデータプログラムを
行うことが可能である。しかも、低電圧の基準ビット線
電圧を漸減するための回路は、高電圧のプログラムワー
ド線電圧を漸増するための回路より、はるかに簡単に構
成することができる。
【００３３】また、本発明のＮＡＮＤ型半導体不揮発性
記憶装置においては、プログラム動作時に、中間レベル
に設定されたプログラム禁止ビット線電圧がデータラッ
チ回路に供給される。したがって、選択するワード線に
接続されたメモリトランジスタ一括に、上述した効果に
より、高速にかつ精度の高いページプログラムを行うこ
とが可能である。
記憶装置においては、プログラム動作時に、中間レベル
に設定されたプログラム禁止ビット線電圧がデータラッ
チ回路に供給される。したがって、選択するワード線に
接続されたメモリトランジスタ一括に、上述した効果に
より、高速にかつ精度の高いページプログラムを行うこ
とが可能である。
【００３４】また、本発明のＮＡＮＤ型半導体不揮発性
記憶装置においては、前記基準ビット線電圧を電源電圧
の範囲内において分圧された分圧電圧とすることによ
り、前記基準ビット線電圧の回路発生は簡単な回路で構
成することができ、好適である。
記憶装置においては、前記基準ビット線電圧を電源電圧
の範囲内において分圧された分圧電圧とすることによ
り、前記基準ビット線電圧の回路発生は簡単な回路で構
成することができ、好適である。
【００３５】
【発明の実施の形態】図１は、本発明に係る半導体不揮
発性記憶装置、より具体的には、ＮＡＮＤ型フラッシュ
メモリのデータプログラム系回路の具体的な構成例を示
す図である。
発性記憶装置、より具体的には、ＮＡＮＤ型フラッシュ
メモリのデータプログラム系回路の具体的な構成例を示
す図である。
【００３６】図１においては、１はメモリアレイを示
し、メモリアレイ１では、ｍ本のビット線Ｂ1 〜Ｂm が
配線される。また、おのおのビット線Ｂ1 〜Ｂm は、そ
れぞれがｎ本のＮＡＮＤ列に接続され、各ＮＡＮＤ列
は、それぞれ２個の選択トランジスタ（図中□）とｊ個
のメモリトランジスタ（図中○）から構成される。つま
り、メモリアレイ１はＮＡＮＤ列Ｓ11〜Ｓnmから構成さ
れる。ＳＬ11〜ＳＬn1、ＳＬ12〜ＳＬn2は選択トランジ
スタを制御する選択ゲート線を示し、ＷＬ11〜ＷＬnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。
し、メモリアレイ１では、ｍ本のビット線Ｂ1 〜Ｂm が
配線される。また、おのおのビット線Ｂ1 〜Ｂm は、そ
れぞれがｎ本のＮＡＮＤ列に接続され、各ＮＡＮＤ列
は、それぞれ２個の選択トランジスタ（図中□）とｊ個
のメモリトランジスタ（図中○）から構成される。つま
り、メモリアレイ１はＮＡＮＤ列Ｓ11〜Ｓnmから構成さ
れる。ＳＬ11〜ＳＬn1、ＳＬ12〜ＳＬn2は選択トランジ
スタを制御する選択ゲート線を示し、ＷＬ11〜ＷＬnjは
メモリトランジスタを制御するワード線をそれぞれ示し
ている。
【００３７】また、ＳＡ1 〜ＳＡm は、おのおのビット
線Ｂ1 〜Ｂm 毎に対応して設けられたデータラッチ回路
を示している。データラッチ回路ＳＡ1 〜ＳＡm の供給
電源は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接
続され、データプログラム時には、（ＶＢ）Ｌはプログ
ラム回数の増加（ｋ＝１〜１０）にしたがって漸減する
基準ビット線電圧Ｖ1 〜Ｖk （たとえば３Ｖ〜０．３
Ｖ）に、（ＶＢ）Ｈは中間禁止電圧１／２ＶＰＰ（たと
えば８Ｖ）に設定される。
線Ｂ1 〜Ｂm 毎に対応して設けられたデータラッチ回路
を示している。データラッチ回路ＳＡ1 〜ＳＡm の供給
電源は、陰極側が（ＶＢ）Ｌ、陽極側が（ＶＢ）Ｈに接
続され、データプログラム時には、（ＶＢ）Ｌはプログ
ラム回数の増加（ｋ＝１〜１０）にしたがって漸減する
基準ビット線電圧Ｖ1 〜Ｖk （たとえば３Ｖ〜０．３
Ｖ）に、（ＶＢ）Ｈは中間禁止電圧１／２ＶＰＰ（たと
えば８Ｖ）に設定される。
【００３８】２はメインローデコーダを示し、メインロ
ーデコーダ２は、Ｘ入力の上位Ｘ1〜Ｘa をデコードし
て、選択ゲート線ＳＬ11〜ＳＬn1、ＳＬ12〜ＳＬn2の出
力電圧、およびＮＡＮＤ列選択信号ｘ1 〜ｘn を発生す
る。
ーデコーダ２は、Ｘ入力の上位Ｘ1〜Ｘa をデコードし
て、選択ゲート線ＳＬ11〜ＳＬn1、ＳＬ12〜ＳＬn2の出
力電圧、およびＮＡＮＤ列選択信号ｘ1 〜ｘn を発生す
る。
【００３９】３はサブローデコーダを示し、サブローデ
コーダ３は、Ｘ入力の下位Ｘ1 〜Ｘb をデコードして、
選択ＮＡＮＤ列におけるワード線電圧Ｖ1 〜Ｖj を発生
する。データプログラム時のワード線電圧Ｖ1 〜Ｖj
は、選択ワード線電圧が高電圧に上昇されたプログラム
ワード線電圧ＶＰＰ（たとえば１６Ｖ）に、非選択ワー
ド線電圧が中間禁止電圧１／２ＶＰＰ（たとえば８Ｖ）
に設定される。
コーダ３は、Ｘ入力の下位Ｘ1 〜Ｘb をデコードして、
選択ＮＡＮＤ列におけるワード線電圧Ｖ1 〜Ｖj を発生
する。データプログラム時のワード線電圧Ｖ1 〜Ｖj
は、選択ワード線電圧が高電圧に上昇されたプログラム
ワード線電圧ＶＰＰ（たとえば１６Ｖ）に、非選択ワー
ド線電圧が中間禁止電圧１／２ＶＰＰ（たとえば８Ｖ）
に設定される。
【００４０】４はローカルロ−デコーダを示す、ローカ
ルローデコーダ４は、各ワード線ＷＬ11〜ＷＬnjに対応
した伝達回路Ｔ11〜Ｔnjから構成され、ＮＡＮＤ列選択
信号ｘ1 〜ｘn によりＮＡＮＤ列単位で選択される。そ
れぞれの伝達回路Ｔ11〜Ｔnjは、ＮＡＮＤ列選択信号に
より選択される場合に、ワード線電圧Ｖ1 〜Ｖj を対応
するワード線に出力し、また、ＮＡＮＤ列選択信号によ
り選択されない場合には、動作に応じた適当な電圧値
（たとえば接地電圧ＧＮＤ）を対応するワード線に出力
する。
ルローデコーダ４は、各ワード線ＷＬ11〜ＷＬnjに対応
した伝達回路Ｔ11〜Ｔnjから構成され、ＮＡＮＤ列選択
信号ｘ1 〜ｘn によりＮＡＮＤ列単位で選択される。そ
れぞれの伝達回路Ｔ11〜Ｔnjは、ＮＡＮＤ列選択信号に
より選択される場合に、ワード線電圧Ｖ1 〜Ｖj を対応
するワード線に出力し、また、ＮＡＮＤ列選択信号によ
り選択されない場合には、動作に応じた適当な電圧値
（たとえば接地電圧ＧＮＤ）を対応するワード線に出力
する。
【００４１】５はＶＰＢ段階電圧発生部を示し、このＶ
ＰＢ段階電圧発生部５は、プログラム回数の進行（ｋ＝
１〜１０）にしたがって、制御信号φ１〜φｋにより次
第に漸減する基準ビット線電圧Ｖ1 〜Ｖk （たとえば３
Ｖ〜０．３Ｖ）を発生して出力する。
ＰＢ段階電圧発生部５は、プログラム回数の進行（ｋ＝
１〜１０）にしたがって、制御信号φ１〜φｋにより次
第に漸減する基準ビット線電圧Ｖ1 〜Ｖk （たとえば３
Ｖ〜０．３Ｖ）を発生して出力する。
【００４２】６はＶＰＢ段階電圧制御部を示し、ＶＰＢ
段階電圧制御部６は、プログラム回数の進行（ｋ＝１〜
１０）にしたがって、制御信号φ1 〜φk を出力する。
段階電圧制御部６は、プログラム回数の進行（ｋ＝１〜
１０）にしたがって、制御信号φ1 〜φk を出力する。
【００４３】７はカラムデコーダを示し、カラムデコー
ダ７は、Ｙ入力Ｙ1 〜Ｙc をデコードして、カラム選択
部８でビット線Ｂ1 〜Ｂm の任意の１本を選択する。ペ
ージプログラムデータ転送時のカラムアドレスは、ペー
ジデータ転送信号φＣＬと同期して順次インクリメント
され、データバスＤＢからデータラッチ回路ＳＡ1 〜Ｓ
Ａm に順次ページプログラムデータがシリアル転送され
る。
ダ７は、Ｙ入力Ｙ1 〜Ｙc をデコードして、カラム選択
部８でビット線Ｂ1 〜Ｂm の任意の１本を選択する。ペ
ージプログラムデータ転送時のカラムアドレスは、ペー
ジデータ転送信号φＣＬと同期して順次インクリメント
され、データバスＤＢからデータラッチ回路ＳＡ1 〜Ｓ
Ａm に順次ページプログラムデータがシリアル転送され
る。
【００４４】図２は、図１のＮＡＮＤ型フラッシュメモ
リの具体的な構成例において、ＶＰＢ段階電圧発生部５
の具体的な回路構成の例を示す図である。図２におい
て、電源電圧間（ＶＣＣ〔３．３Ｖ〕〜ＧＮＤ〔０Ｖ〕
間）は、直列に接続された抵抗素子Ｒ0 〜Ｒk （ｋ＝１
０）により分圧されており、０．３Ｖステップで変化す
る基準ビット線電圧Ｖ1 〜Ｖk （たとえば３Ｖ〜０．３
Ｖ）を発生する。また各基準ビット線電圧Ｖ1 〜Ｖk
は、転送ゲートＴ1 〜Ｔk を介して、制御信号φ1 〜φ
k の制御によりプログラム回数の進行に応じた一の基準
ビット線電圧を選択して、たとえばボルテージフォロワ
構成をとるバッファＢＵＦを介して出力する。
リの具体的な構成例において、ＶＰＢ段階電圧発生部５
の具体的な回路構成の例を示す図である。図２におい
て、電源電圧間（ＶＣＣ〔３．３Ｖ〕〜ＧＮＤ〔０Ｖ〕
間）は、直列に接続された抵抗素子Ｒ0 〜Ｒk （ｋ＝１
０）により分圧されており、０．３Ｖステップで変化す
る基準ビット線電圧Ｖ1 〜Ｖk （たとえば３Ｖ〜０．３
Ｖ）を発生する。また各基準ビット線電圧Ｖ1 〜Ｖk
は、転送ゲートＴ1 〜Ｔk を介して、制御信号φ1 〜φ
k の制御によりプログラム回数の進行に応じた一の基準
ビット線電圧を選択して、たとえばボルテージフォロワ
構成をとるバッファＢＵＦを介して出力する。
【００４５】図３は、図１の本発明に係るＮＡＮＤ型フ
ラッシュメモリの構成例において、データプログラムす
る場合の、タイミングチャートを示す図である。以下、
図３のデータプログラムのタイミングチャートを、図１
の構成例等を参照しながら、順を追って説明する。
ラッシュメモリの構成例において、データプログラムす
る場合の、タイミングチャートを示す図である。以下、
図３のデータプログラムのタイミングチャートを、図１
の構成例等を参照しながら、順を追って説明する。
【００４６】まず時刻ｔ１〜ｔ２の間は、ページデータ
転送クロック信号φＣＬと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。
転送クロック信号φＣＬと同期してページプログラムデ
ータを各ビット線毎に設けられたデータラッチ回路１〜
ｍに転送するステップである。
【００４７】次に時刻ｔ２から時刻ｔ４の間は、第１回
目のプログラム／ベリファイ動作を行うステップであ
る。すなわちプログラム／ベリファイ制御信号φＰ／Ｒ
の制御により、プログラムワード線電圧ＶＰＰ（１６
Ｖ）とベリファイ読み出しワード線電圧ＶＲ（１．５
Ｖ）が選択ワード線ＷＳＬに交互に印加される。またプ
ログラムメモリトランジスタが接続された選択ビット線
には第１番目の基準ビット線電圧Ｖ１（３Ｖ）、非プロ
グラムメモリトランジスタが接続された非選択ビット線
には中間禁止電圧１／２ＶＰＰ（８Ｖ）が印加される。
その結果、時刻ｔ４までに第１回目のプログラムが終了
し、プログラム終了セルのラッチデータは反転して次回
からはプログラム禁止状態となる。
目のプログラム／ベリファイ動作を行うステップであ
る。すなわちプログラム／ベリファイ制御信号φＰ／Ｒ
の制御により、プログラムワード線電圧ＶＰＰ（１６
Ｖ）とベリファイ読み出しワード線電圧ＶＲ（１．５
Ｖ）が選択ワード線ＷＳＬに交互に印加される。またプ
ログラムメモリトランジスタが接続された選択ビット線
には第１番目の基準ビット線電圧Ｖ１（３Ｖ）、非プロ
グラムメモリトランジスタが接続された非選択ビット線
には中間禁止電圧１／２ＶＰＰ（８Ｖ）が印加される。
その結果、時刻ｔ４までに第１回目のプログラムが終了
し、プログラム終了セルのラッチデータは反転して次回
からはプログラム禁止状態となる。
【００４８】時刻ｔ４〜ｔ６の間は、第２回目のプログ
ラム／ベリファイ動作を行うステップであるが、基本的
には第１回目のプログラム／ベリファイ動作と同様であ
る。異なる点は、第２番目のプログラムワード線電圧Ｖ
２（２．７Ｖ）が第１番目の基準ビット線電圧Ｖ１（３
Ｖ）より０．３Ｖデクリメントされることである。
ラム／ベリファイ動作を行うステップであるが、基本的
には第１回目のプログラム／ベリファイ動作と同様であ
る。異なる点は、第２番目のプログラムワード線電圧Ｖ
２（２．７Ｖ）が第１番目の基準ビット線電圧Ｖ１（３
Ｖ）より０．３Ｖデクリメントされることである。
【００４９】時刻ｔ６〜ｔ８の間は、第３回目のプログ
ラム／ベリファイ動作を行うステップであり、同様に、
第３番目の基準ビット線電圧Ｖ３（２．４Ｖ）が０．３
Ｖデクリメントされる。
ラム／ベリファイ動作を行うステップであり、同様に、
第３番目の基準ビット線電圧Ｖ３（２．４Ｖ）が０．３
Ｖデクリメントされる。
【００５０】最後に時刻ｔ９〜ｔ１１の間は、最終のｋ
回目（たとえば１０回目）のプログラム／ベリファイ動
作を行うステップであり、第ｋ番目の基準ビット線電圧
Ｖｋ（０．３Ｖ）が印加され、すべてのプログラムが終
了し、その後、すべてのデータラッチ回路のデータがハ
イレベルになったことを検出して、プログラム動作を終
了する。
回目（たとえば１０回目）のプログラム／ベリファイ動
作を行うステップであり、第ｋ番目の基準ビット線電圧
Ｖｋ（０．３Ｖ）が印加され、すべてのプログラムが終
了し、その後、すべてのデータラッチ回路のデータがハ
イレベルになったことを検出して、プログラム動作を終
了する。
【００５１】なお、プログラム回数の進行は、常に最終
のｋ回目（例えば１０回目）まで行われるとは限らず、
すべてのデータラッチ回路のデータがハイレベルになっ
たことを検出すれば、自動的に終了する。
のｋ回目（例えば１０回目）まで行われるとは限らず、
すべてのデータラッチ回路のデータがハイレベルになっ
たことを検出すれば、自動的に終了する。
【００５２】以上説明したように、本発明のＮＡＮＤ型
フラッシュメモリによれば、プログラムワード線電圧と
基準ビット線電圧とのプログラム電圧差によりデータプ
ログラムがなされ、前記プログラムワード線電圧がプロ
グラム回数にかかわらず一定の電圧値に設定され前記基
準ビット線電圧がプログラム回数の増加にしたがって漸
減することにより、前記プログラム電圧差がプログラム
回数の増加にしたがって漸増する。したがって、高電圧
のプログラムワード線電圧を変化させることなく、低電
圧の基準ビット線電圧を変化させることにより、ＩＳＰ
Ｐ法と実質的に同様の効果を得られ、高速にかつ精度の
高いデータプログラムを行うことが可能である。しか
も、低電圧の基準ビット線電圧を漸減するための回路
は、高電圧のプログラムワード線電圧を漸増するための
回路より、はるかに簡単に構成することができる。
フラッシュメモリによれば、プログラムワード線電圧と
基準ビット線電圧とのプログラム電圧差によりデータプ
ログラムがなされ、前記プログラムワード線電圧がプロ
グラム回数にかかわらず一定の電圧値に設定され前記基
準ビット線電圧がプログラム回数の増加にしたがって漸
減することにより、前記プログラム電圧差がプログラム
回数の増加にしたがって漸増する。したがって、高電圧
のプログラムワード線電圧を変化させることなく、低電
圧の基準ビット線電圧を変化させることにより、ＩＳＰ
Ｐ法と実質的に同様の効果を得られ、高速にかつ精度の
高いデータプログラムを行うことが可能である。しか
も、低電圧の基準ビット線電圧を漸減するための回路
は、高電圧のプログラムワード線電圧を漸増するための
回路より、はるかに簡単に構成することができる。
【００５３】また、上述した説明においては、便宜上、
主としてＮＡＮＤ型フラッシュメモリについて説明した
が、本発明がＦＮトンネル現象によりフローティングゲ
ートに電子を注入等してデータプログラムを行う他の半
導体不揮発性記憶装置に適用できることは、言うまでも
ないことである。
主としてＮＡＮＤ型フラッシュメモリについて説明した
が、本発明がＦＮトンネル現象によりフローティングゲ
ートに電子を注入等してデータプログラムを行う他の半
導体不揮発性記憶装置に適用できることは、言うまでも
ないことである。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
回路構成が簡単で、しかもＩＳＰＰ法と実質的に同様の
効果を得られ、高速にかつ精度の高いデータプログラム
を行うことのできる半導体不揮発性記憶装置を実現する
ことができる。
回路構成が簡単で、しかもＩＳＰＰ法と実質的に同様の
効果を得られ、高速にかつ精度の高いデータプログラム
を行うことのできる半導体不揮発性記憶装置を実現する
ことができる。
【図１】本発明にかかるＮＡＮＤ型フラッシュメモリの
データプログラム動作時の具体的な構成例を示す図であ
る。
データプログラム動作時の具体的な構成例を示す図であ
る。
【図２】図１のＮＡＮＤ型フラッシュメモリにおいて、
基準ビット線電圧発生部の具体的な回路構成の例を示す
図である。
基準ビット線電圧発生部の具体的な回路構成の例を示す
図である。
【図３】図１のＮＡＮＤ型フラッシュメモリにおいて、
データプログラムする場合の、タイミングチャートを示
す図である。
データプログラムする場合の、タイミングチャートを示
す図である。
【図４】ＮＡＮＤ型フラッシュメモリにおける、メモリ
アレイ構造を示す図である。
アレイ構造を示す図である。
【図５】従来のＩＳＰＰ法によりＮＡＮＤ型フラッシュ
メモリのデータプログラムを行う場合の、タイミングチ
ャートを示す図である。
メモリのデータプログラムを行う場合の、タイミングチ
ャートを示す図である。
【符号の説明】 ＳＬ11〜ＳＬn2…選択ゲート線、Ｗ11〜Ｗnj…ワード
線、Ｂ1 〜Ｂm …ビット線、Ｘ1 〜Ｘa 、Ｘ1 〜Ｘb …
Ｘ入力、Ｙ1 〜Ｙc …Ｙ入力、Ｖ1 〜Ｖj …選択ＮＡＮ
Ｄ列ワード線電圧、ｘ1 〜ｘn …ＮＡＮＤ列選択信号、
Ｔ11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…ＮＡ
ＮＤ列、ＳＡ1 〜ＳＡm …データラッチ回路、（ＶＢ）
Ｈ…陽極電源（データラッチ回路）、（ＶＢ）Ｌ…陰極
電源（データラッチ回路）、ＶＰＰ…プログラムワード
線電圧、１／２ＶＰＢ…中間禁止電圧、Ｖ1 〜Ｖk …第
１〜第ｋ番目の基準ビット線電圧、φ1 〜φk …第１〜
第ｋ番目の制御信号、Ｔ1 〜Ｔk …第１〜第ｋ番目の転
送ゲート、Ｒ1 〜Ｒk …分圧抵抗素子、φＣＬ…ページ
データ転送クロック信号、φＰ／Ｒ…プログラム／ベリ
ファイ制御信号、ＳＴ１〜ＳＴ２…選択トランジスタ、
ＭＴ１〜ＭＴ４…メモリトランジスタ、１…メモリアレ
イ、２…メインローデコーダ、３…サブローデコーダ、
４…ローカルローデコーダ、５…ＶＰＢ段階電圧発生
部、６…ＶＰＢ段階電圧制御部、７…カラムデコーダ、
８…カラム選択部。
線、Ｂ1 〜Ｂm …ビット線、Ｘ1 〜Ｘa 、Ｘ1 〜Ｘb …
Ｘ入力、Ｙ1 〜Ｙc …Ｙ入力、Ｖ1 〜Ｖj …選択ＮＡＮ
Ｄ列ワード線電圧、ｘ1 〜ｘn …ＮＡＮＤ列選択信号、
Ｔ11〜Ｔnj…ワード線電圧伝達回路、Ｓ11〜Ｓnm…ＮＡ
ＮＤ列、ＳＡ1 〜ＳＡm …データラッチ回路、（ＶＢ）
Ｈ…陽極電源（データラッチ回路）、（ＶＢ）Ｌ…陰極
電源（データラッチ回路）、ＶＰＰ…プログラムワード
線電圧、１／２ＶＰＢ…中間禁止電圧、Ｖ1 〜Ｖk …第
１〜第ｋ番目の基準ビット線電圧、φ1 〜φk …第１〜
第ｋ番目の制御信号、Ｔ1 〜Ｔk …第１〜第ｋ番目の転
送ゲート、Ｒ1 〜Ｒk …分圧抵抗素子、φＣＬ…ページ
データ転送クロック信号、φＰ／Ｒ…プログラム／ベリ
ファイ制御信号、ＳＴ１〜ＳＴ２…選択トランジスタ、
ＭＴ１〜ＭＴ４…メモリトランジスタ、１…メモリアレ
イ、２…メインローデコーダ、３…サブローデコーダ、
４…ローカルローデコーダ、５…ＶＰＢ段階電圧発生
部、６…ＶＰＢ段階電圧制御部、７…カラムデコーダ、
８…カラム選択部。
Claims (6)
- 【請求項１】 接続されたワード線およびビット線への
印加電圧に応じて電気的にプログラム可能なメモリ素子
が行列状に配置され、前記メモリ素子に高電圧の第１の
プログラム電圧および低電圧の第２のプログラム電圧を
印加して前記第１のプログラム電圧と第２のプログラム
電圧とのプログラム電圧差により、前記メモリ素子に電
気的にデータプログラムを行う半導体不揮発性記憶装置
であって、 ベリファイ読み出し動作を介して複数回のプログラム動
作を繰り返し行い、前記第１のプログラム電圧をプログ
ラム回数にかかわらず一定の電圧値に設定し、前記第２
のプログラム電圧がプログラム回数の増加にしたがって
漸減する方向に可変の電圧値に設定して、前記プログラ
ム電圧差をプログラム回数の増加にしたがって漸増させ
る手段を有する半導体不揮発性記憶装置。 - 【請求項２】 前記第１のプログラム電圧は昇圧回路に
より昇圧された昇圧電圧であり、前記第２のプログラム
電圧は電源電圧の範囲内において分圧された分圧電圧で
ある請求項１記載の半導体不揮発性記憶装置。 - 【請求項３】 行列状に配置された複数のメモリトラン
ジスタを有し、ビット線にＮＡＮＤ構造をなす複数のＮ
ＡＮＤ列が接続され、同一行に配置されたメモリトラン
ジスタが共通のワード線に接続され、前記メモリトラン
ジスタが接続されたワード線に高電圧のプログラムワー
ド線電圧、ビット線に基準ビット線電圧を印加して前記
プログラムワード線電圧と基準ビット線電圧とのプログ
ラム電圧差により、前記メモリトランジスタに電気的に
データプログラムを行うＮＡＮＤ型の半導体不揮発性記
憶装置であって、 ベリファイ読み出し動作を介して複数回のプログラム動
作を繰り返し行い、前記プログラムワ−ド線電圧をプロ
グラム回数にかかわらず一定の電圧値に設定し、前記基
準ビット線電圧がプログラム回数の増加にしたがって漸
減する方向に可変の電圧値に設定して、前記プログラム
電圧差をプログラム回数の増加にしたがって漸増させる
手段を有する半導体不揮発性記憶装置。 - 【請求項４】 各ビット線毎に設けられたデータラッチ
回路と、 選択ワード線に連なるメモリトランジスタ一括に行うペ
ージプログラムデータを前記データラッチ回路に転送す
る手段と、 プログラム動作時に、前記データラッチ回路に前記プロ
グラムワード線電圧よりは低く前記基準ビット線電圧よ
りは高い電圧値に設定されたプログラム禁止ビット線電
圧を供給する手段とをさらに有する請求項３記載の半導
体不揮発性記憶装置。 - 【請求項５】 前記プログラムワード線電圧は昇圧回路
により昇圧された昇圧電圧であり、前記基準ビット線電
圧は電源電圧の範囲内において分圧された分圧電圧であ
る請求項３記載の半導体不揮発性記憶装置。 - 【請求項６】 前記基準ビット線電圧の発生回路は、プ
ログラム回数の増加にしたがって電圧値が漸減する方向
に、電源電圧の陽極側と陰極側との間に直列に接続され
た複数の抵抗素子によって分圧された複数の分圧電圧の
一の分圧電圧を選択する手段を有する請求項５記載の半
導体不揮発性記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23820696A JPH1083686A (ja) | 1996-09-09 | 1996-09-09 | 半導体不揮発性記憶装置 |
| TW086112732A TW338165B (en) | 1996-09-09 | 1997-09-04 | Semiconductor nand type flash memory with incremental step pulse programming |
| US08/925,662 US5812457A (en) | 1996-09-09 | 1997-09-09 | Semiconductor NAND type flash memory with incremental step pulse programming |
| KR1019970046302A KR100466186B1 (ko) | 1996-09-09 | 1997-09-09 | 아이에스피피의엔에이엔디형반도체플래시메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23820696A JPH1083686A (ja) | 1996-09-09 | 1996-09-09 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083686A true JPH1083686A (ja) | 1998-03-31 |
Family
ID=17026735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23820696A Pending JPH1083686A (ja) | 1996-09-09 | 1996-09-09 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083686A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804150B2 (en) | 2001-09-07 | 2004-10-12 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device with improved program inhibition characteristics and method of programming the same |
| US7417896B2 (en) | 2004-12-14 | 2008-08-26 | Samsung Electronics Co., Ltd. | Flash memory device capable of reduced programming time |
| US7639522B2 (en) | 2006-11-29 | 2009-12-29 | Samsung Electronics Co., Ltd. | Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device |
| US8116117B2 (en) | 2006-11-29 | 2012-02-14 | Samsung Electronics Co., Ltd. | Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device |
-
1996
- 1996-09-09 JP JP23820696A patent/JPH1083686A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6804150B2 (en) | 2001-09-07 | 2004-10-12 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory device with improved program inhibition characteristics and method of programming the same |
| KR100453854B1 (ko) * | 2001-09-07 | 2004-10-20 | 삼성전자주식회사 | 향상된 프로그램 방지 특성을 갖는 불휘발성 반도체메모리 장치 및 그것의 프로그램 방법 |
| US7417896B2 (en) | 2004-12-14 | 2008-08-26 | Samsung Electronics Co., Ltd. | Flash memory device capable of reduced programming time |
| US7639522B2 (en) | 2006-11-29 | 2009-12-29 | Samsung Electronics Co., Ltd. | Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device |
| US8116117B2 (en) | 2006-11-29 | 2012-02-14 | Samsung Electronics Co., Ltd. | Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device |
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