JP2007524178A - 不揮発性メモリのソース制御操作 - Google Patents

Abstract

フラッシュＥＥＰＲＯＭなどの不揮発性メモリが、自己限定プログラミング技術を用いて並列にプログラムされ得るメモリセルを有する。個々のセルは、自己限定的に熱い電子で荷電され得る電荷記憶装置を有する。電荷記憶装置が必要なレベルの電荷に達すると、熱い電子はそれ以上生成されないか、或いは少数しか生成されない。熱い電子の生成が停止する電荷レベルは、セルに印加される電圧によって決まる。このように、複数のセルが並列にプログラムされ、印加電圧に対応する電荷レベルで各々のセルが自己限定される。

Description

本発明は、フローティングゲートメモリセルをプログラムすることに関し、特に、デュアルフローティングゲートメモリセルの読み出しおよび書き込みの改良技術に関する。

フラッシュＥＥＰＲＯＭセルアレイを用いる特に小さなカード形状の現在用いられている商業的に成功している不揮発性メモリ製品が多数ある。個々のＥＥＰＲＯＭメモリセルの基本構造には、半導体基板として形成され、チャネル結合されたソースおよびドレイン拡散が含まれる。電荷記憶装置そのものは、誘電体層でチャネルから分離され、チャネル上に置かれる。この電荷記憶装置はフローティングゲートと呼ばれることが多い。電荷記憶装置をここに重ねることで、プログラミングおよび読み出し用に個々のセルをアドレス指定するために用いられるコントロールゲートとすることができる。

設計の一部において、例えば、Ｅ．ハラリに授与された米国特許第５，０９５，３４４号（特許文献１）で説明されているような分離チャネルアーキテクチャといったものがある。この特許は、その全体が本願明細書において参照により援用されている。分離チャネルセルにおいて、電荷記憶装置およびコントロールゲートは両方とも部分的にチャネルに重なる。この設計では単純であるという利点があるが、コントロールゲートが個々のセルをプログラムするか、或いは読み出すようにアドレス指定するという複数の機能とともに、セルの実際のプログラミングまたは読み出しに寄与するという機能を実行する。

他の設計では追加のゲート構造を導入する。この追加ゲートはチャネル領域と部分的に重なり、コントロールゲートとも部分的に重なる。チャネル領域と重なる部分は、選択機能を実行するトランジスタを形成する。したがって、これは一般に選択ゲートと呼ばれる。コントロールゲートはこの構成では「ステアリングゲート」と呼ばれることが多い。選択ゲートはアドレス指定機能を実行するとともに、プログラミングにも寄与する場合があるが、一次プログラミングおよび読み出し機能はステアリングゲートによって実行され、これは、例えば、Ｄ．グターマンらに授与された米国特許第５，３１３，４２１号（特許文献２）で説明されている。この特許は、その全体が本願明細書において参照により援用されている。この種のメモリセルは、図１（ａ）に概略が示されている。対応する装置構造は、図１（ｂ）に示されている。

高記憶密度は、例えば、Ｄ．グターマンらに授与された米国特許第５，７１２，１８０号（特許文献３）で説明されているようにデュアルセル設計によって達成することができる。この特許は、その全体が本願明細書において参照により援用されている。デュアルセルアーキテクチャでは、同一チャネル部分が重なるセル当たりに２つのフローティングゲートがある。対応するステアリングゲートはフローティングゲート上に位置する。選択ゲートはステアリングゲート上に形成され、同様にチャネルそのものに重なる。このタイプのメモリセルは図２（ａ）で概略が示されている。対応する装置構造は図２（ｂ）で示されている。

セルのアレイにおいて、行に沿ったメモリセルの選択ゲートは通常、その行に沿ったワードラインを形成するように結合される。異なる行における拡散は、列に沿って伸びるビットラインを形成するように整列され、結合される。さらに、異なる行におけるステアリングゲートは、列に沿って伸びるステアリングラインを形成するように整列され、結合される。メモリセルアレイの最近の設計については、Ｅ．ハラリに授与された米国特許第６，１５１，２４８号（特許文献４）で説明されている。この特許は、その全体が本願明細書において参照により援用されている。

他のアーキテクチャは、セルニアに授与された米国特許第６，０９１，６３３号（特許文献５）で説明されている。ステアリングゲートはワードラインを形成するように行に沿って接続され、選択ゲートはビット選択ラインを形成するように列に沿ってあわせて結合される。これは従来の配列とは逆である。異なる行における拡散は、従来の配列のように列に沿って伸びるビットラインを形成するように整列され、結合される。このアレイのアーキテクチャは従来の配列よりもいくつかの利点を有する。本発明の実施形態に適用されるこの配列の利点は、本願明細書においてさらに説明される。

典型的には、各フローティングゲートは１ビットの情報を保持する。つまり、フローティングゲートが１或いはゼロを示す、荷電されるか、或いはされないかのいずれかになる。代わりに、高電荷密度は、メモリ状態の範囲を示すための電荷レベルの範囲を用いることで達成され得る。このようなシステムは、２００１年２月２６日にゴングワーにより出願された米国特許出願第０９／７９３，３７０号（公開第２００２０１１８５７４号）（特許文献６）で説明されている。

フラッシュＥＥＰＲＯＭメモリは他のタイプのメモリシステムに対していくつかの主要な利点を有する。これらの利点の１つは、データ保存が不揮発性であるという点であり、このことによりこれらのシステムが、デジタルカメラ、音楽記録、移動式通信での利用を含む広範囲の適用に対する有力な候補になっている。フラッシュＥＥＰＲＯＭは、メモリ内にデータを保存したままこのような装置に挿入、或いはそこから取り出すことができるメモリカードで使われることが多い。

しかし、フラッシュメモリシステムの特徴として、セルのプログラミングに比較的長い時間がかかるということがある。プログラミングに、例えば現在のＤＲＡＭよりも長い１０〜１０００マイクロ秒かかる場合がある。

多数のセルがメモリシステム内で同時にプログラムされる。セルアレイはある方式でのプログラミング用に選択される。プログラミングの速度はこの方式に影響される。いくつかのアレイでは、例えば４つ毎または７つ毎のアレイに対してだけ同時プログラミングが行われる。したがって、このような方式では、アレイの全セルをそれぞれプログラムするために、４つまたは７つのプログラミングサイクルが必要である。プログラミング速度を上げるための１つの方法は、同時に隣接セルをプログラムすることである。これは、例えば、セルニアによる米国特許第６，４９３，２６９号（特許文献７）で説明されている。この特許は、その全体が本願明細書において参照により援用されている。しかし、サイクル数が小さくなれば、個々のプログラミングサイクルであっても時間がかかる。

このように、メモリアレイを従来の方式よりも迅速にプログラムするプログラム方式が望まれている。

メモリセルをプログラムするための従来技術では、必要なメモリ状態を達成するために、プログラムするステップの後に検証するステップを用いる。この方式で、あるセルをプログラムするために、このような複数のステップが必要とされる。これは時間がかかりうる。そのため、検証するステップの数を減らすか、或いは検証の必要性をなくすということが望まれている。
米国特許第５，０９５，３４４号 米国特許第５，３１３，４２１号 米国特許第５，７１２，１８０号 米国特許第６，１５１，２４８号 米国特許第６，０９１，６３３号 米国特許出願第０９／７９３，３７０号（公開第２００２０１１８５７４号） 米国特許第６，４９３，２６９号

電荷記憶装置を組み込むメモリセルをプログラムするための技術を開示する。この技術は、処理が自己限定的となるように第２のトランジスタの電荷記憶装置を荷電するために、セルの第１のトランジスタで熱い電子を生成することにかかわる。つまり、電荷記憶装置内の電荷がある所定のレベルに達すると、荷電が停止するか、或いは非常に低いレベルまで低減される。自己限定効果は、電荷記憶装置を荷電すると、第２のトランジスタにおける電圧が上昇することにより第１のトランジスタにおける電圧の低下を結果として生じさせるようにセルに対して定電流と電圧とを維持することで達成される。第１のトランジスタにおける電圧により熱い電子が生成される。したがって、第１のトランジスタにおける電圧が低下すると、生成される熱い電子が少なくなる。最終的に、熱い電子の生成が停止するか、或いは非常に低いレベルまで減少する。このように、この処理は、印加電圧に比例する電荷レベルで自己限定され得る。

電荷記憶装置において処理を自己限定することで生成される最終電荷は、荷電処理中のセルにおける電圧に依存する。セルの一面における電圧を固定電圧に維持することにより最終電荷を他面の電荷に依存するようにできる。つまり、定電圧がセルの一面で維持され、データ依存電圧が他面に供給される。データ依存電圧は２値論理状態またはアナログ論理状態を示す。電荷記憶装置で得られる電荷も、２値またはアナログ論理状態を示す。

異なる実施形態によれば、２つおよび３つのトランジスタセルが用いられる。この処理に関係しないようにプログラムされない電荷記憶装置を有するトランジスタをオンに転換することにより、自己限定技術は、前述したように２つのトランジスタ設計に対してまたは３つのトランジスタ設計で用いられる。

定電流は、熱い電子を生成するトランジスタを制御することでもたらされる。これは、基準電流を用いるカレントミラー回路により行われる。電荷記憶装置における電荷の上昇の結果として電荷記憶装置を有するトランジスタの抵抗が大きくなると、定電流を維持するために、このトランジスタの抵抗がカレントミラーにより低下される。

本発明を組み込んだメモリシステム３００の例が図３（ａ）に示されている。この例は、ビットラインデコーダ３２０およびワードラインデコーダ３３０を有するＥＥＰＲＯＭセルアレイ３１０を示す。ビット選択ラインデコーダおよび制御回路３４０は、アレイ３１０およびビットラインデコーダ３２０に接続される。メモリコントローラ３５０はビットラインデコーダ３２０、ワードラインデコーダ３３０、ビット選択ラインデコーダおよび制御回路３４０に接続される。メモリコントローラ３５０についても接続ライン３６０によりホストに接続されることが示されている。ホストは、パーソナルコンピュータ、ノート型コンピュータ、デジタルカメラ、オーディオプレーヤ、その他の種々の手持式電子装置などであってもよい。図３（ａ）のメモリシステム３００は一般に、ＰＣＭＣＩＡ、コンパクトフラッシュ（登録商標）協会、ＭＭＣ（登録商標）協会、その他といった複数の既存の物理的電気的標準の１つによるカードで実現される。カード様式の場合、ライン３６０は、ホスト装置の補助コネクタとの間でインターフェイスするカード上のコネクタで終端する。多くのカードの電気インターフェイスはＡＴＡ標準に従うが、この場合、メモリシステムがあたかも磁気ディスクドライブのようにホストには見える。他のメモリカードのインターフェイス標準も存在する。カード様式に代わり、図３（ａ）に示されているタイプのメモリシステム３００をホスト装置に恒久的に埋め込んでもよい。

図３（ｂ）は、メモリアレイ３１０のセル３７０の例を示す。この例は３つのトランジスタセルを示す。図３（ｂ）のセル３７０では、ビット選択ラインがビットラインと並行に走っている。このビットラインとビット選択ラインの配置は、本発明を用いるアレイにとって都合がよい。

図４（ａ）および４（ｂ）は本発明の１つの実施形態を例示するが、ここで第１のトランジスタ４１０からの熱い電子が第２のトランジスタ４２０の電荷記憶装置４２２に荷電される。示されている構造は、図３（ｂ）に示されている構造と同様の３つのトランジスタセルの一部である。示されている方法はこの特定の構造に限定されるのではなく、２つのトランジスタ構造およびその他の同様の構造で用いられてもよいということを理解すべきである。

図４（ａ）は、プログラミング処理の開始時点の状況を示す。データ依存電圧Ｖ_S は第１のトランジスタ４１０のソース４１３に印加される。第２のトランジスタ４２０のドレイン４２１は高電圧Ｖ_D に保たれる。これにより、電子が図４（ａ）における左側から右側へ２つのトランジスタ間を流れる。トランジスタ４１０，４２０間の全電流は、第１のトランジスタ４１０を制御する（図４（ａ）では示されていない）カレントミラー回路により一定に維持される。最初は、電荷記憶装置４２２内に電荷がない。したがって、第２のトランジスタ４２０のインピーダンスは低く、電圧は主に第１のトランジスタにかかるものになる。これは図４（ａ）の電圧プロファイルで示される。２つの装置Ｖ_D −Ｖ_S にかかる電圧は、この図では第１のトランジスタ４１０に全てかかるものとして示されている。第２のトランジスタ４２０にかかる電圧はない。というのは、電荷記憶装置４２２に電荷がなければ完全にオンに転換され、プログラミング中に電荷記憶装置４２２上のステアリングゲート４２３が定電圧に維持されるためである。ステアリングゲート４２３上の電圧はＶ_D に近くなるように選択される。

第１のトランジスタ４１０の電位の傾きが大きいことにより第１のゲート４１１下の第１のチャネル領域４１２に電子が生成される。電子は第１のチャネル領域４１２を通って移動すると加速される。電子の受ける加速度は電位の傾きに比例する。第１のチャネル領域４１２から電荷記憶装置４２２まで移動するのに十分なエネルギーを有する電子は「熱い電子」とみなされる。典型的には、これには約３．２電子ボルトのエネルギーが必要である。つまり、電荷記憶装置４２２に到達するのに十分なエネルギーを有するために、電子は、第１のゲート４１１下の第１のチャネル領域４１２において約３．２ボルトの電圧の中を通過しなければならないということである。第１のトランジスタ４１０にかかる電圧がこれよりも低ければ、熱い電子の生成が少なくなる。第１のトランジスタ４１０にかかる電圧が３．２ボルトよりも大きくなれば、熱い電子の数が増加する。電荷記憶装置４２２に電荷がなく、Ｖ_D −Ｖ_S の値が十分に大きいセルの初期状態において、第１のトランジスタ４１０で熱い電子が生成され、第２のトランジスタ４２０の電荷記憶装置４２２に供給される。

電子が電荷記憶装置４２２に供給されると、図４（ｂ）で示されているように負に荷電されるようになる。このように荷電されると、電荷記憶装置４２２下の第２のチャネル領域４２４のインピーダンスが増加する。このインピーダンスに起因して、第２のトランジスタ４２０のソース４２５とドレイン４２１との間で電圧差が生じる。さらに、これにより第１のトランジスタ４１０のソース４１３とドレイン４１４との間における電圧が低下する。というのは、２つのトランジスタ４１０，４２０間の全電圧差がＶ_D −Ｖ_S の一定に保たれ、１つのトランジスタにかかる電圧が上昇すると他のトランジスタにかかる電圧が低下するためである。これは図４（ｂ）の電圧プロファイルに示されているが、ここでＶ₁ は２つのトランジスタ４１０，４２０間の１つの点における電圧である。最初は、この点における電圧はＶ_D に等しい。というのは、第１のトランジスタ４１０が高いインピーダンスを有し、第２のトランジスタ４２０が低いインピーダンスを有するためである。第２のトランジスタ４２０のインピーダンスが上昇し、第１のトランジスタ４１０のインピーダンスが低下すると、Ｖ₁ はＶ_D とＶ_S との間のある電圧に変化する。図４（ｂ）の電圧プロファイルにおいて、Ｖ_D −Ｖ₁ は、電荷記憶装置４２２の荷電に起因する第２のトランジスタ４２０にかかる電圧である。Ｖ₁ −Ｖ_S は第１のトランジスタ４１０にかかる結果として生じる電圧である。

第１のトランジスタ４１０のソース４１３とドレイン４１４との間の電圧差が小さくなると、生成される熱い電子の数も小さくなる。というのは、電位の傾きを小さくすることにより電荷記憶装置４２２に到達するのに十分なエネルギーを有する電子が多く供給されないためである。電荷記憶装置４２２に到達するのに必要な最小エネルギーが約３．２電子ボルトであるので、熱い電子生成に対して３．２ボルトがカットオフ電圧になる。第１のトランジスタ４１０のソース４１３とドレイン４１４との間の電圧が約３．２ボルトになると、第１のトランジスタ４１０内ではもはや熱い電子が生成されなくなり、熱い電子による電荷記憶装置４２２の荷電が停止する。したがって、この処理は自己限定的である。そのため、最終電荷は、荷電電圧が印加される時間の長さに依存しない。最終電荷はこの時間とはほとんど関係しない。したがって、正確な時間は必要とされない。さらに、必要なレベルにおいて荷電が自己限定的であることから、電荷レベルの検証が不要であるか、或いは少なくとも従来技術ほど頻繁に必要とされない。熱い電子の生成に対するカットオフは急激なものではなく、フローティングゲートの荷電はこの点に到達した後にも低レベルのままであるということを理解すべきである。しかし、熱い電子の生成は、少なくともかなり減少する。

自己限定処理により電荷記憶装置４２２に記憶される電荷はＶ_D −Ｖ_S の関数である。ここでＶ_D が一定に保たれるため、第１のトランジスタ４１０のソース４１３における電圧であるＶ_S に電荷が依存する。そのため、ソース４１３に特定の電圧を印加することにより電荷記憶装置４２２に予測可能な電荷が生成される。電荷記憶装置４２２は、処理を停止するために十分に電荷が蓄積されるまで荷電を継続する。これを行うのに必要な電荷はソースＶ_S に印加される電圧の関数である。自己限定処理に対するカットオフ点は、第１のトランジスタ４１０にかかる電圧が約３．２ボルトに達した時点である。この点では、第２のトランジスタ４２０にかかる電圧はＶ_D −Ｖ_S −３．２である。したがって、電荷記憶装置４２２に対する最終的な電荷はＶ_D −Ｖ_S −３．２に比例する。そのため、この記憶された電荷は、使用されるプログラミング電圧であるＶ_S を変化させることでさまざまなレベルに対して設定することができる。これにより、この荷電処理は、使用されるＶ_S の値に対応する電荷レベルにおいて自己限定的である。多状態システムにおいて、データ依存電圧は可能性のあるさまざまな論理状態の１つを示す。アナログシステムにおいて、データ依存電圧は可能性のある電圧レベルの連続領域からの任意の電圧であればよい。電荷記憶装置における電荷レベルは、２値或いはアナログといった特定の論理状態に対応してもよい。

この技術の自己限定の観点によりさまざまな利点が得られる。まず、プログラムされた電荷レベルを検証する必要性が低くなる。従来技術では典型的には、電荷記憶装置４２２を荷電するために一連の電圧パルスが用いられる。電荷記憶装置が必要な荷電になった際に電圧パルスが停止しなければ、電荷記憶装置４２２の過荷電が発生する。過荷電が発生しないようにするため、プログラミングルーチン間に電荷記憶装置４２２における荷電が確認され、これは検証するステップとして知られている。これはプログラミング中複数回にわたって行われる。これはたいへん時間がかかりうる。自己限定技術により、検証の必要性をなくすか、或いはその必要性を減らして必要な検証ステップが少なくなるようにするかのいずれかが可能となる。

第２の利点は、自己限定法を用いるさまざまなレベルと並行して複数のセルがプログラムされることである。典型的な従来技術において、過荷電を防ぐために、プログラミングを臨界時間に停止しなければならない。異なるレベルに対して異なるセルがプログラムされる場合、それぞれのプログラミング信号はさまざまな時間において停止されなければならない。これにより並列プログラミングが難しくなる。この実施形態において、各セルは適当なレベルに達した際に荷電を停止する。このため、セルのグループが同時に荷電される。

メモリセルについてもこのタイプのセルと並列に読み出すことができる。定電圧がセルの一面に供給される。その際、電荷記憶装置４２２に対応して読み出されるステアリングゲート４２３は、定電圧に維持される。セルの他の２つのトランジスタはオンに転換される。すなわち、それぞれのゲート下の領域において低インピーダンスをもたらすのに十分な電圧が供給される。

図５（ａ）は、本発明の１つの実施形態を示す。この実施形態は２つのトランジスタメモリセルを有し、ここで１つのトランジスタは電荷記憶装置５２２を有する。カレントミラー回路５３０は第１のトランジスタＴ１のソース５１３に接続されて、２つのトランジスタＴ１およびＴ２を通して定電流をもたらす。カレントミラーは、Ｔ１のソース５１３とドレイン５１４との間に流れる電流を変化させるために、Ｔ１のゲート５１５に対する電圧を調節することで電流を制御する。プログラミング状態依存電圧Ｖ_S もＴ１のソース５１３に接続される。これは、電荷記憶装置５２２を必要な状態にプログラムするために用いられる。２つのトランジスタＴ１およびＴ２において定電圧Ｖ_D −Ｖ_S が維持される。また、トランジスタ間の電流は一定である。言い換えると、２つのトランジスタの全抵抗が一定に保たれる。Ｔ２の抵抗は、最初はゼロに近いが、電荷記憶装置５２２が電荷を受け入れると大きくなる。Ｔ２の抵抗が大きくなると、定電流を維持することからカレントミラー回路５３０によりＴ１の抵抗は小さくなる。前述したように、この処理は自己限定的である。というのは、トランジスタＴ１の抵抗があるレベルまで低下し、それに応じて、そのソース５１３とドレイン５１４との間の電圧が低下すると、熱い電子がもはや生成されない点に達し、電荷記憶装置５２２の荷電が停止するからである。

図５（ｂ）は、本発明の他の実施形態を示す。これには、２つの荷電記憶装置５２２を有する３つのトランジスタメモリセルがある。カレントミラー回路５３０によりこれら３つのトランジスタに対して定電流がもたらされる。この電流は、Ｔ１のゲート５１５に対する電圧を制御することで制御される。この実施形態において、１つのトランジスタだけがある時点でプログラムされる。つまり、トランジスタＴ２またはＴ３のうちの１つのトランジスタがプログラムされる場合、他方が完全にオンに転換されるので、それは完全に導電性になる。例えば、Ｔ２がプログラムされる場合、Ｔ３がオンにされ、完全に導電性になる。この条件において、この回路は、カレントミラー５３０とＶ_S がＴ１に接続された状態の図５（ａ）の回路と同様の挙動を行う。図５（ｂ）で略図示されている構造と同様の３つのトランジスタセルの構造の断面が図２（ｂ）に示されている。

図６は、定電流をもたらすために用いられるカレントミラー回路６３０を示す。カレントミラー回路６３０は、トランジスタＴ１に接続されるとカレントミラーを形成する。このカレントミラーは、２つのトランジスタＴ１およびＴ４に接続される基準電流Ｉ_ref を有する。トランジスタのうちの１つであるＴ１は熱い電子を生成するために用いられるトランジスタである。他のトランジスタＴ４は、Ｔ１に対して等価になるよう選定される。カレントミラー回路６３０により、Ｔ１のソース６１３とドレイン６１４との間に流れる電流が、Ｔ４のソース６４２とドレイン６４１との間を流れる電流と同じになることを確実にする。つまり、この電流は基準電流Ｉ_ref と等しくなる。

図７（ａ）および７（ｂ）は、セルの並列なプログラミングおよび読み出しを示す。これらのセルは図３（ｂ）に示されているように接続される。図７（ａ）は、プログラミングの開始時点のセルを示す。最上部において、Ｖ_D が各セルの１つの面に印加される。この電圧はそれぞれのビットラインにより印加される。例えば、Ｖ_D は６．５ボルトである。各セルの他面におけるビットラインにはプログラミング電圧が供給される。示されている例において、使用されるプログラミング電圧は０ボルト，１ボルト，２ボルトである。各セルにおいてプログラムされるトランジスタは、図７（ａ）の上側トランジスタ７２０である。トランジスタ７２０のステアリングゲートには定電圧ＶＰＧＭが供給される。トランジスタ７５０のステアリングゲートにはオーバードライブ電圧が供給される。これはトランジスタ７５０をオンに転換するのに十分な電圧であり、中間トランジスタ７１０に対してプログラミング電圧を供給する。中間トランジスタ７１０のゲートは、セルを通して、例えば１μＡといった定電流をもたらすためにカレントミラーで制御される。プログラム開始時点において、トランジスタ７２０は、その電荷記憶装置において電荷をもたない。したがって、これのインピーダンスは低く、そのソースにおける電圧は、そのドレインＶ_D における電圧とほぼ同じである。

図７（ｂ）は、プログラミングの終了時点のセルを示す。各セルの中間トランジスタ７１０は、そのソースとドレインとの間で３．２ボルトの電圧を有する。したがって、熱い電子がもはや生成されず、荷電が停止する。プログラムされたトランジスタ７２０の各々は、そのソースにおいて異なる電圧を有し、その電荷記憶装置において異なる電荷を有する。したがって、各トランジスタは異なるしきい値電圧を有する。

図７（ｃ）は、読み出し中のセルを示す。セルＶ_D の１つの面に定電圧が印加される。これはプログラミング用に用いられる電圧と異なる電圧であってもよい。例えば、読み出し中にＶ_D に対して３．２ボルトが用いられる。プログラムされたトランジスタのゲートに定電圧が供給される。この電圧はＶＰＧＭ−３．２ボルトである。プログラミング中に用いられるゲート電圧から３．２ボルトだけゲート電圧が低いので、ソース電圧も３．２ボルトだけ低下する。これにより、結果としてプログラムされた各トランジスタのソースにおける電圧が、セルをプログラムするのに用いられる電圧と同じになる。

自己限定技術をプログラミング用の他の技術と混成することを含め、本発明の他の実施形態も可能である。例えば、自己限定技術を用いて、セルを目標レベル近くまで即座にプログラムしてもよい。その後、最終的なプログラミングは従来技術を用いて完成させる。従来技術では電荷記憶装置をプログラムするために電圧パルスを用いる。必要なレベルの荷電を達成するために、電圧が目標に近づくのに応じて検証される。これにより、プログラミングは、プログラムするためにパルス電圧を印加することと、電圧が目標に近づいていることを検証するために電圧を読み出すこととを交互にすることになる。これは時間のかかる作業であるが、非常に正確に実施することができる。混成技術により自己限定技術の時間の節約の一部が可能になるが、さらに高いプログラミング精度といった従来技術の利点もあわせて有することができる。

メモリの速度を向上させるために、前述した実施形態を従来のプログラミング、消去、読み出し技術と組み合わせてもよい。これらの技術は前述した特定の実施形態に限定されるものではなく、他の同様の構造に対しても適用され得る。説明されている構造は、示されている特定の方法だけに用いられることに限定されない。これは、ここでは開示されていない他の適用にも用いることができる。

従来技術の２つのトランジスタメモリセルの概略図である。 従来技術の２つのトランジスタメモリセルの構造を示す。 従来技術の３つのトランジスタメモリセルの概略図である。 従来技術の３つのトランジスタメモリセルの構造を示す。 本発明を用いるメモリシステムの例を示す。 このようなセルアレイ内におけるメモリセルの構成の概略図である。 熱い電子が生成されて電荷記憶装置に移動する場合のプログラミング開始時における本発明の１つの実施形態によるメモリセルを示す。 熱い電子がもはや生成されず、電荷記憶装置が荷電される場合のプログラミング終了時における本発明の１つの実施形態によるメモリセルを示す。 カレントミラー回路が定電流とプログラミング電圧とを維持する本発明の１つの実施形態による２つのトランジスタメモリセルの概略図である。 カレントミラー回路が定電流とプログラミング電圧とを維持する本発明の１つの実施形態による３つのトランジスタメモリセルの概略図である。 本発明の１つの実施形態によるカレントミラー回路図を例示する。 プログラミング開始時における本発明の１つの実施形態によるメモリセルを示す。 プログラミング終了時における本発明の１つの実施形態によるメモリセルを示す。 読み出し中における本発明の１つの実施形態によるメモリセルを示す。

Claims (19)

1. 電荷記憶装置を有する第２のトランジスタに電気的に接続される第１のトランジスタを備えるメモリセルをプログラムする方法において、
   プログラミング電圧をセルに供給するステップと、
   前記第１のトランジスタと第２のトランジスタとの間に定電流をもたらすステップと、
   前記第２のトランジスタの電荷記憶装置を所定のレベルまで荷電するために、前記第１のトランジスタで熱い電子を生成するステップと、
   前記電荷記憶装置の電荷レベルが所定のレベルのマージン内に達した際に熱い電子の生成がなくなるか、或いは実質的になくなるように前記電荷記憶装置の電荷レベルの上昇に応じて、プログラミング電圧または定電流を変えることなく熱い電子の生成を低減させるステップと、
   を含む方法。
2. 前記第１のトランジスタと第２のトランジスタとの間を流れる電流が基準電流に対して実質的に等しくなるように制御されるように前記基準電流を有するカレントミラー回路により第１のトランジスタが制御される請求項１記載の方法。
3. 前記所定の電荷レベルは、２値論理状態を示す請求項１記載の方法。
4. 前記所定の電荷レベルは、複数のこのような論理状態から選択された多状態の論理状態を示す請求項１記載の方法。
5. 所定の電荷レベルを達成するために、プログラミング電圧をランプするか、或いはパルスするかの少なくとも１つのステップをさらに含む請求項１記載の方法。
6. 前記電荷記憶装置の電荷を検証する少なくとも１つのステップをさらに含む請求項１記載の方法。
7. プログラムするために電圧パルスを供給する少なくとも１つのステップを含む請求項１記載の方法。
8. 複数のプログラムおよび検証するステップをさらに含む請求項１記載の方法。
9. 第１のトランジスタと第２のトランジスタとを備えるメモリセルをプログラムする方法であって、前記第１のトランジスタがソース、ドレイン、チャネル領域およびゲートを有し、前記第２のトランジスタがソース、ドレイン、チャネル領域、電荷記憶装置およびステアリングゲートを有し、前記第１のトランジスタのドレインが前記第２のトランジスタのソースに電気的に接続される方法において、
   第１の固定電圧を前記第２のトランジスタのドレインに印加するステップと、
   第２の固定電圧を前記第２のトランジスタのステアリングゲートに印加するステップと、
   前記第１のトランジスタのドレインと第２のトランジスタのソースとの間に定電流を生成するために、前記第１のトランジスタのゲート上の電圧を制御するステップと、
   前記電荷記憶装置が荷電されるのに応じて熱い電子生成が低下して前記電荷記憶装置の荷電が低下するように前記電荷記憶装置をプログラムするために、前記第１のトランジスタ内に熱い電子を最初に生成するのに十分なデータ依存電圧を前記第１のトランジスタのソースに印加するステップと、
   を含む方法。
10. 前記データ依存電圧が、ソース、チャネル領域、電荷記憶装置およびステアリングゲートを有する第３のトランジスタを介して前記第１のトランジスタのソースに印加され、前記第３のトランジスタのドレインが前記第１のトランジスタのソースに接続され、前記第３のトランジスタのソースがデータ依存電圧に接続され、前記方法が前記第３のトランジスタのソースとドレインとの間に低いインピーダンスをもたらすように前記第３のトランジスタのゲートに電圧を印加するステップをさらに含む請求項９記載の方法。
11. 前記第１のトランジスタのゲートは、メモリアレイのワードラインに接続される請求項９記載の方法。
12. 前記第２のトランジスタのドレインは、メモリアレイのビットラインに接続される請求項９記載の方法。
13. 前記第３のトランジスタのソースは、メモリアレイのビットラインに接続されることを特徴とする請求項９記載の方法。
14. プログラミング電圧をランプするか、或いは前記第２のトランジスタのソースにデータ依存電圧パルスを印加するかのいずれかのうちの少なくとも１つのステップをさらに含む請求項９記載の方法。
15. 電荷記憶装置の電荷レベルを検証する少なくとも１つのステップをさらに含む請求項９記載の方法。
16. メモリセルをプログラムするためのプログラミング回路であって、前記メモリセルがチャネル領域が連続であるように電気的に接続される２つ以上のトランジスタを有するプログラミング回路において、
    メモリセルの第１のトランジスタを介して定電流を供給するために、メモリセルの前記第１のトランジスタでカレントミラーを形成するカレントミラー回路と、
    前記メモリセルに接続されるデータ依存電圧供給装置と、
    を備えるプログラミング回路。
17. 前記データ依存電圧は、前記第１のトランジスタに供給される請求項１６記載のプログラミング回路。
18. 前記カレントミラー回路は、
    前記第１のトランジスタと実質的に類似するトランジスタと、
    定電流源と、
    を備える請求項１６記載のプログラミング回路。
19. トランジスタの電荷記憶装置を目標レベルまで荷電する方法において、
    前記電荷記憶装置を荷電するために熱い電子を生成するステップと、
    電荷レベルが前記目標レベルに近づくと熱い電子の生成が止まるように前記電荷記憶装置の荷電に応じて熱い電子の生成を減少させるステップと、
    を含む方法。

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