JPH09293387A - 半導体メモリ - Google Patents

半導体メモリ

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JPH09293387A
JPH09293387A JP4247997A JP4247997A JPH09293387A JP H09293387 A JPH09293387 A JP H09293387A JP 4247997 A JP4247997 A JP 4247997A JP 4247997 A JP4247997 A JP 4247997A JP H09293387 A JPH09293387 A JP H09293387A
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JP
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memory cell
potential
cell
write
control circuit
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Application number
JP4247997A
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English (en)
Inventor
Yasuhiro Kobayashi
靖弘 小林
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】メモリセルの浮遊ゲート電位を精密に制御しつ
つ高速な書き込みを行う。 【解決手段】ソース電圧制御回路132と共通ソース線
SLとの間にセル電流検出回路2が接続されている。セ
ル電流検出回路2は、メモリセル101のセル電流値I
dを検出し、そのセル電流値Idに基づいて検出信号W
を生成する。そして、書き込み動作において、各電圧制
御回路132〜134の動作は、セル電流検出回路2の
検出信号Wに従って制御される。すなわち、各電圧制御
回路132〜134は、検出信号WがLレベルの場合は
各部(共通ソース線SL、ビット線BLm、ワード線W
Lm)の電位を従来の形態と同様に制御し、検出信号W
がHレベルの場合は各部の電位をグランドレベルにす
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体メモリに係
り、詳しくは不揮発性半導体メモリ、特に、フラッシュ
EEPROM(Electrical Erasable and Programmable
Read Only Memory)に関するものである。
【0002】
【従来の技術】近年、強誘電性メモリ(Ferro-electric
Random Access Memory )、EPROM(Erasable and
Programmable Read Only Memory)、EEPROMなど
の不揮発性半導体メモリが注目されている。EPROM
やEEPROMでは、浮遊ゲートに電荷を蓄積し、電荷
の有無による閾値電圧の変化を制御ゲートによって検出
することで、データの記憶を行わせるようになってい
る。また、EEPROMには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュEEPROMがある。
【0003】フラッシュEEPROMを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュEE
PROMは、WO92/18980(G11C 13/00)に開
示されている。
【0004】図11に、同公報(WO92/1898
0)に記載されているスプリットゲート型メモリセル1
01の断面構造を示す。P型単結晶シリコン基板102
上にN型のソースSおよびドレインDが形成されてい
る。ソースSとドレインDに挟まれたチャネルCH上
に、第1の絶縁膜103を介して浮遊ゲートFGが形成
されている。浮遊ゲートFG上に第2の絶縁膜104を
介して制御ゲートCGが形成されている。制御ゲートC
Gの一部は、第1の絶縁膜103を介してチャネルCH
上に配置され、選択ゲート105を構成している。
【0005】図12に、スプリットゲート型メモリセル
101を用いたフラッシュEEPROM121の全体構
成を示す。メモリセルアレイ122は、複数のメモリセ
ル101がマトリックス状に配置されて構成されてい
る。行(ロウ)方向に配列された各メモリセル101の
制御ゲートCGは、共通のワード線WLa〜WLzに接
続されている。列(カラム)方向に配列された各メモリ
セル101のドレインDは、共通のビット線BLa〜B
Lzに接続されている。全てのメモリセル101のソー
スSは共通ソース線SLに接続されている。
【0006】各ワード線WLa〜WLzはロウデコーダ
123に接続され、各ビット線BLa〜BLzはカラム
デコーダ124に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン1
25に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン125からアドレスバッファ12
6を介してアドレスラッチ127へ転送される。アドレ
スラッチ127でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ123へ転送され、カラムアド
レスはカラムデコーダ124へ転送される。
【0007】ロウデコーダ123は、アドレスラッチ1
27でラッチされたロウアドレスに対応した1本のワー
ド線WLa〜WLz(例えば、WLm)を選択し、その
選択したワード線WLmとゲート電圧制御回路134と
を接続する。
【0008】カラムデコーダ124は、アドレスラッチ
127でラッチされたカラムアドレスに対応したビット
線BLa〜BLz(例えば、BLm)を選択し、その選
択したビット線BLmとドレイン電圧制御回路133と
を接続する。
【0009】ゲート電圧制御回路134は、ロウデコー
ダ123を介して接続されたワード線WLmの電位を、
図13に示す各動作モードに対応して制御する。ドレイ
ン電圧制御回路133は、カラムデコーダ124を介し
て接続されたビット線BLmの電位を、図13に示す各
動作モードに対応して制御する。
【0010】共通ソース線SLはソース電圧制御回路1
32に接続されている。ソース電圧制御回路132は、
共通ソース線SLの電位を、図13に示す各動作モード
に対応して制御する。
【0011】外部から指定されたデータは、データピン
128に入力される。そのデータは、データピン128
から入力バッファ129を介してカラムデコーダ124
へ転送される。カラムデコーダ124は、前記のように
選択したビット線BLa〜BLzの電位を、そのデータ
に対応して後記するように制御する。
【0012】任意のメモリセル101から読み出された
データは、ビット線BLa〜BLzからカラムデコーダ
124を介してセンスアンプ群130へ転送される。セ
ンスアンプ群130は、数個のセンスアンプ(図示略)
から構成されている。カラムデコーダ124は、選択し
たビット線BLmと各センスアンプとを接続する。後記
するように、センスアンプ群130で判別されたデータ
は、出力バッファ131からデータピン128を介して
外部へ出力される。
【0013】尚、上記した各回路(123〜134)の
動作は制御コア回路140によって制御される。次に、
フラッシュEEPROM121の各動作モード(消去モ
ード、書き込みモード、読み出しモード)について、図
13を参照して説明する。
【0014】(a)消去モード 消去モードにおいて、共通ソース線SLおよび全てのビ
ット線BLa〜BLzの電位はグランドレベル(=0
V)に保持される。選択されたワード線WLmには14
〜15Vが供給され、それ以外のワード線(非選択のワ
ード線)WLa〜WLl,WLn〜WLzの電位はグラ
ンドレベルにされる。そのため、選択されたワード線W
Lmに接続されている各メモリセル101の制御ゲート
CGは14〜15Vに持ち上げられる。
【0015】ところで、ソースSおよび基板102と浮
遊ゲートFGとの間の静電容量と、制御ゲートCGと浮
遊ゲートFGの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートCGが14〜1
5V、ドレインが0Vの場合、制御ゲートCGと浮遊ゲ
ートFGの間には高電界が生じる。その結果、ファウラ
ー−ノルドハイム・トンネル電流(Fowler-Nordheim Tu
nnel Current、以下、FNトンネル電流という)が流
れ、浮遊ゲートFG中の電子が制御ゲートCG側へ引き
抜かれて、メモリセル101に記憶されたデータの消去
が行われる。
【0016】この消去動作は、選択されたワード線WL
mに接続されている全てのメモリセル101に対して行
われる。尚、複数のワード線WLa〜WLzを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル101に対して消去動作を行うこともで
きる。このように、メモリセルアレイ122を複数組の
ワード線WLa〜WLz毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。
【0017】(b)書き込みモード 書き込みモードにおいて、選択されたビット線BLmの
電位はグランドレベルに保持され、それ以外のビット線
(非選択のビット線)BLa〜BL1,BLn〜BLz
の電位は、選択されたワード線の電位(2V)以上に保
持される。選択されたメモリセル101の制御ゲートC
Gに接続されているワード線WLmには2Vが供給さ
れ、それ以外のワード線(非選択のワード線)WLa〜
WL1,WLn〜WLzの電位はグランドレベルにされ
る。共通ソース線SLには12Vが供給される。
【0018】ところで、メモリセル101において、制
御ゲートCGとソースSおよびドレインDによって構成
されるトランジスタの閾値電圧Vthは0.5Vであ
る。従って、選択されたメモリセル101では、ドレイ
ンD中の電子は反転状態のチャネルCH中へ移動する。
そのため、ソースSからドレインDへ電流(セル電流)
が流れる。一方、ソースSに12Vが印加されるため、
ソースSと浮遊ゲートFGとの間の容量を介したカップ
リングにより、浮遊ゲートFGの電位が持ち上げられ
る。そのため、制御ゲートCGと浮遊ゲートFGの間に
は高電界が生じる。従って、チャネルCH中の電子は加
速されてホットエレクトロンとなり、図11の矢印Aに
示すように、そのホットエレクトロンは浮遊ゲートFG
へ注入される。その結果、選択されたメモリセル101
の浮遊ゲートFGには電荷が蓄積され、1ビットのデー
タが書き込まれて記憶される。
【0019】この書き込み動作は、消去動作と異なり、
選択されたメモリセル101毎に行うことができる。 (c)読み出しモード 読み出しモードにおいて、選択されたメモリセル101
の制御ゲートCGに接続されているワード線WLmには
4Vが供給され、それ以外のワード線(非選択のワード
線)WLa〜WLl,WLn〜WLzの電位はグランド
レベルにされる。選択されたメモリセル101のドレイ
ンDに接続されているビット線BLmには2Vが供給さ
れ、それ以外のビット線(非選択のビット線)BLa〜
BLl,BLn〜BLzの電位はグランドレベルにされ
る。
【0020】前記したように、消去状態にあるメモリセ
ル101の浮遊ゲートFG中からは電子が引き抜かれて
いるため、浮遊ゲートFGはプラスに帯電している。ま
た、書き込み状態にあるメモリセル101の浮遊ゲート
FG中には電子が注入されているため、浮遊ゲートFG
はマイナスに帯電している。従って、消去状態にあるメ
モリセル101の浮遊ゲートFG直下のチャネルCHは
オンしており、書き込み状態にあるメモリセル101の
浮遊ゲートFG直下のチャネルCHはオフしている。そ
のため、制御ゲートCGに4Vが印加されたとき、ドレ
インDからソースSへ流れる電流(セル電流)は、消去
状態のメモリセル101の方が書き込み状態のメモリセ
ル101よりも大きくなる。
【0021】この各メモリセル101間のセル電流値I
dの大小をセンスアンプ群130内の各センスアンプで
判別することにより、メモリセル101に記憶されたデ
ータの値を読み出すことができる。例えば、消去状態の
メモリセル101のデータの値を「1」、書き込み状態
のメモリセル101のデータの値を「0」として読み出
しを行う。つまり、各メモリセル101に、消去状態の
データ値「1」と、書き込み状態のデータ値「0」の2
値を記憶させることができる。
【0022】この読み出し動作は、消去動作と異なり、
選択されたメモリセル101毎に行うことができる。と
ころで、スプリットゲート型メモリセル101におい
て、ソースSをドレインと呼び、ドレインDをソースと
呼ぶフラッシュEEPROMが、USP5029130
(G11C 11/40)に開示されている。
【0023】図14に、同公報(USP502913
0)に記載されているスプリットゲート型メモリセル2
01の断面構造を示す。図15に、スプリットゲート型
メモリセル201を用いたフラッシュEEPROM20
2の全体構成を示す。
【0024】図16に、フラッシュEEPROM202
の各動作モードにおける各部の電位を示す。スプリット
ゲート型メモリセル201において、スプリットゲート
型メモリセル101と異なるのは、ソースSおよびドレ
インDの呼び方が逆になっている点だけである。つま
り、メモリセル201のソースSはメモリセル101に
おいてはドレインDと呼ばれ、メモリセル201のドレ
インDはメモリセル101においてはソースSと呼ばれ
る。
【0025】フラッシュEEPROM202において、
フラッシュEEPROM121と異なるのは、共通ソー
ス線SLが接地されている点だけである。従って、いず
れの動作モードにおいても、共通ソース線SLの電位は
グランドレベルに保持される。
【0026】また、書き込みモードにおいて、選択され
たメモリセル201のドレインDに接続されているビッ
ト線BLmには12Vが供給され、それ以外のビット線
(非選択のビット線)BLa〜BLl,BLn〜BLz
の電位はグランドレベルにされる。
【0027】ところで、メモリセル201において、制
御ゲートCGとソースSおよびドレインDによって構成
されるトランジスタの閾値電圧Vthは0.5Vであ
る。従って、選択されたメモリセル201では、ソース
S中の電子は反転状態のチャネルCH中へ移動する。そ
のため、ドレインDからソースSへ電流(セル電流)が
流れる。一方、ドレインDに12Vが印加されるため、
ドレインDと浮遊ゲートFGとの間の容量を介したカッ
プリングにより、浮遊ゲートFGの電位が持ち上げられ
る。そのため、制御ゲートCGと浮遊ゲートFGの間に
は高電界が生じる。従って、チャネルCH中の電子は加
速されてホットエレクトロンとなり、図14の矢印Aに
示すように、そのホットエレクトロンは浮遊ゲートFG
へ注入される。その結果、選択されたメモリセル201
の浮遊ゲートFGには電荷が蓄積され、1ビットのデー
タが書き込まれて記憶される。
【0028】尚、フラッシュEEPROM121におい
て、ソース電圧制御回路132をソース電流制御回路に
置き代える構成も提案されている。この場合は、ソース
電流制御回路によってセル電流値Idを一定値に制御す
ることで、共通ソース線SLの電位を図13に示す各動
作モードに対応して制御する。
【0029】また、フラッシュEEPROM121また
はフラッシュEEPROM202において、ドレイン電
圧制御回路133をドレイン電流制御回路に置き代える
構成も提案されている。この場合は、ドレイン電流制御
回路によってセル電流値Idを一定値に制御すること
で、ビット線BLmの電位を図13または図16に示す
各動作モードに対応して制御する。
【0030】また、フラッシュEEPROM121にお
いて、全てのメモリセル101のソースSを共通ソース
線SLに接続するのではなく、行方向に配列された各メ
モリセル101のソースSだけを共通のソース線に接続
する構成も提案されている。この場合は、ソース線デコ
ーダを設け、カラムアドレスに対応した1本のソース線
を選択し、その選択したソース線とソース電圧制御回路
132とを接続するようにする。
【0031】ところで、近年、フラッシュEEPROM
の消費電力を低減するため、電源電圧を低下させること
(低電源電圧動作)が求められている。また、近年、フ
ラッシュEEPROMの集積度を向上させるため、メモ
リセルに消去状態と書き込み状態の2値(=1ビット)
を記憶させるだけでなく、3値以上を記憶させること
(多値記憶動作)が求められている。
【0032】図17に、スプリットゲート型メモリセル
101,201における浮遊ゲートFGの電位Vfgと
セル電流値Idの特性を示す。尚、浮遊ゲート電位Vf
gは、メモリセル101のドレインD(メモリセル20
1のソースS)に対する浮遊ゲートFGの電位である。
【0033】読み出しモードにおいて、制御ゲートCG
には定電圧(=4V)が印加されているため、制御ゲー
トCGの直下のチャネルCHは定抵抗として機能する。
よって、スプリットゲート型メモリセル101,201
は、浮遊ゲートFGとソースSおよびドレインDとから
構成されるトランジスタと、制御ゲートCGの直下のチ
ャネルCHからなる定抵抗とを直列接続したものとみな
すことができる。
【0034】従って、浮遊ゲート電位Vfgが一定値
(=3.5V)未満の領域では、トランジスタの特性が
支配的となる。そのため、メモリセル101,201に
おいて、浮遊ゲートFGとソースSおよびドレインDに
よって構成されるトランジスタの閾値電圧Vth(=
0.5V)より浮遊ゲート電位Vfgが小さい領域で
は、セル電流値Idは零となる。そして、浮遊ゲート電
位Vfgが閾値電圧Vthを越えると、セル電流値Id
は右肩上がりの特性を示す。また、浮遊ゲート電位Vf
gが3.5Vを越える領域では、制御ゲートCGの直下
のチャネルCHからなる定抵抗の特性が支配的となり、
セル電流値Idは飽和する。
【0035】ところで、浮遊ゲート電位Vfgは、書き
込み動作において浮遊ゲートFGに蓄積された電荷によ
って生じる電位Vfgwと、メモリセル101のソース
S(メモリセル201のドレインD)からのカップリン
グによって生じる電位Vfgcとの和である(Vfg=
Vfgw+Vfgc)。読み出し動作において、電位V
fgcは一定であるため、セル電流値Idは電位Vfg
wによって一義的に決定される。また、書き込み動作に
おいて、浮遊ゲートFGの電荷量は、その動作時間を調
整することによって制御することができる。従って、書
き込み動作において、その動作時間を調整して浮遊ゲー
トFGの電荷量を制御することで電位Vfgwを制御す
れば、浮遊ゲート電位Vfgを制御することができる。
その結果、読み出し動作におけるセル電流値Idを任意
に設定することができる。
【0036】そこで、図17に示すように、セル電流値
Idが40μA未満の領域をデータ値「00」、40μ
A以上80μA未満の領域をデータ値「01」、80μ
A以上120μA未満の領域をデータ値「10」、12
0μA以上の領域をデータ値「11」に、それぞれ対応
づける。そして、書き込み動作において、浮遊ゲート電
位Vfg(=Va,Vb,Vc)が前記各セル電流値I
d(=40,80,120μA)に対応した値になるよ
うに動作時間を調整する。
【0037】つまり、消去状態にあるメモリセル10
1,201の浮遊ゲートFG中からは電子が引き抜かれ
ているため、データ値「11」を記憶しているのと同じ
状態になっている。このとき、浮遊ゲート電位Vfgは
電位Vc(=2.5V)以上になっている。そして、書
き込み動作が行われ、浮遊ゲートFGに電荷が蓄積され
るにつれて、浮遊ゲート電位Vfgは低下していく。そ
のため、浮遊ゲート電位VfgがVb(=1.5V)以
上Vc(=2.5V)未満になった時点で書き込み動作
を停止すれば、メモリセル101,201にデータ値
「10」の入力データが書き込まれたことになる。ま
た、浮遊ゲート電位VfgがVa(=1.0V)以上V
b未満になった時点で書き込み動作を停止すれば、メモ
リセル101,201にデータ値「01」の入力データ
が書き込まれたことになる。また、浮遊ゲート電位Vf
gがVa未満になった時点で書き込み動作を停止すれ
ば、メモリセル101,201にデータ値「00」の入
力データが書き込まれたことになる。
【0038】このようにすれば、1個のメモリセル10
1,201に4値(=2ビット)のデータを記憶させる
ことができる。ところで、フラッシュEEPROMにお
いて、低電源電圧動作や多値記憶動作を行わせるには、
書き込み動作時にメモリセル101,201の浮遊ゲー
ト電位Vfgを精密に制御することによって書き込み状
態を正確に制御することが必要不可欠である。すなわ
ち、書き込み後のメモリセル101,201の浮遊ゲー
ト電位Vfgを、精度良く所望の値に設定することが重
要となる。
【0039】その方法として、現在一般に用いられてい
るのが、ベリファイ書き込み方式である。例えば、多値
記憶動作におけるベリファイ書き込み方式については、
特開平4−57294号公報(G11C 16/04,H01L 27/11
5,H01L 29/788,H01L 29/792)に開示されている。
【0040】ベリファイ書き込み方式では、メモリセル
101,201に対して、まず、一定時間(数百nsec〜
数μsec )だけ書き込み動作を行い、次に、検証のため
の読み出し動作(ベリファイ読み出し動作)を行う。続
いて、書き込み動作において書き込むべきデータ値と、
読み出し動作において読み出されたデータ値(すなわ
ち、書き込み動作において実際に書き込まれたデータ
値)とを比較する(比較動作)。ここで、書き込むべき
データ値と読み出されたデータ値とが一致していなけれ
ば、再び一定時間だけ書き込み動作を行う。このよう
に、書き込むべきデータ値と読み出されたデータ値とが
一致するまで、書き込み動作→ベリファイ読み出し動作
→比較動作のサイクルを繰り返し行う。
【0041】
【発明が解決しようとする課題】ベリファイ書き込み方
式には以下の問題点がある。 (1)メモリセル101,201に対するデータの書き
込みに直接寄与しない動作(ベリファイ読み出し動作お
よび比較動作)が必要である。従って、書き込み動作か
らベリファイ読み出し動作へ移行する際に、前記した書
き込みモードにおける各部の電位条件(書き込みバイア
ス条件)から前記した読み出しモードにおける各部の電
位条件(読み出しバイアス条件)へ切り替えるための期
間(数μsec )が必要となる。加えて、ベリファイ読み
出し動作を行うための期間や、比較動作を行うための期
間も必要となる。ちなみに、ベリファイ読み出し動作お
よび比較動作を行うための期間は合わせて約100 〜300n
sec である。
【0042】(2)浮遊ゲート電位Vfgをより精密に
制御するには、1回の書き込み動作における浮遊ゲート
電位Vfgの変化量を小さく抑える必要があるため、1
回の書き込み動作を行う時間を短くしなければならな
い。その結果、前記サイクル(書き込み動作→ベリファ
イ読み出し動作→比較動作)の繰り返し回数が増加し、
書き込み動作全体に要する時間(総書き込み時間)が増
大する。
【0043】(3)前記サイクルの各動作を切り替える
ためのタイミング制御は細かく複雑であるため、制御コ
ア回路140に大きな負担がかかる。 (4)上記(1)〜(3)により、ベリファイ書き込み
方式は、メモリセル101,201の浮遊ゲート電位V
fgを精密に制御しつつ、高速な書き込みを行うために
は不利な方式である。
【0044】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、メモリセルの書き込み
状態を正確に制御しつつ、高速な書き込みを行うことが
可能な半導体メモリを提供することにある。
【0045】
【課題を解決するための手段】請求項1に記載の発明
は、メモリセルに流れる電流に基づいて、メモリセルが
所望の書き込み状態に到達したことを判定し、書き込み
動作を制御することをその要旨とする。
【0046】請求項2に記載の発明は、メモリセルに印
加される電圧に基づいて、メモリセルが所望の書き込み
状態に到達したことを判定し、書き込み動作を制御する
ことをその要旨とする。
【0047】請求項3に記載の発明は、メモリセル(1
01)の各部(S,D,CG)の電位を制御すること
で、メモリセルに対するデータの書き込み動作を制御す
る書き込み制御手段(132〜134,140)と、メ
モリセルのセル電流値(Id)を検出し、そのセル電流
値に基づいてメモリセルが所望の書き込み状態に到達し
たことを判定し、その判定結果に従って書き込み制御手
段を制御するセル電流検出手段(2,22)とを備えた
ことをその要旨とする。
【0048】請求項4に記載の発明は、請求項3に記載
の半導体メモリにおいて、前記セル電流検出手段は、セ
ル電流値が一定値以下になった時点でメモリセルが所望
の書き込み状態に到達したと判定することをその要旨と
する。
【0049】請求項5に記載の発明は、請求項3に記載
の半導体メモリにおいて、前記セル電流検出手段は、セ
ル電流値が複数の設定値間のどの範囲内にあるかを検出
し、その設定値の各範囲を複数の書き込み状態に対応さ
せることにより、メモリセルに対して複数の書き込み状
態を設定して多値のデータを記憶させることをその要旨
とする。
【0050】請求項6に記載の発明は、メモリセル(1
01)の各部(S,D,CG)の電位を制御すること
で、メモリセルに対するデータの書き込み動作を制御す
る書き込み制御手段(132〜134,32,52,1
40)と、メモリセルのソース(S)またはドレイン
(D)の電位を検出し、その電位に基づいてメモリセル
が所望の書き込み状態に到達したことを判定し、その判
定結果に従って書き込み制御手段を制御する電圧検出手
段(33,53)とを備えたことをその要旨とする。
【0051】請求項7に記載の発明は、請求項6に記載
の半導体メモリにおいて、前記電圧検出手段は、前記検
出した電位が一定値以下になった時点でメモリセルが所
望の書き込み状態に到達したと判定することをその要旨
とする。
【0052】請求項8に記載の発明は、請求項6に記載
の半導体メモリにおいて、前記電圧検出手段は、前記検
出した電位が複数の設定値間のどの範囲内にあるかを検
出し、その設定値の各範囲を複数の書き込み状態に対応
させることにより、メモリセルに対して複数の書き込み
状態を設定して多値のデータを記憶させることをその要
旨とする。
【0053】請求項9に記載の発明は、請求項3〜5の
いずれか1項に記載の半導体メモリにおいて、前記書き
込み制御手段は、メモリセルのソース(S)の電位を制
御するソース電圧制御回路(132)と、メモリセルの
ドレイン(D)の電位を制御するドレイン電圧制御回路
(133)と、メモリセルのゲート(CG)の電位を制
御するゲート電圧制御回路(134)とを備えたことを
その要旨とする。
【0054】請求項10に記載の発明は、請求項6〜8
のいずれか1項に記載の半導体メモリにおいて、前記書
き込み制御手段は、メモリセルのソース(S)に流れる
電流を制御することでソースの電位を制御するソース電
流制御回路(32)と、メモリセルのドレイン(D)の
電位を制御するドレイン電圧制御回路(133)と、メ
モリセルのゲート(CG)の電位を制御するゲート電圧
制御回路(134)とを備え、前記電圧検出手段はメモ
リセルのソースの電位を検出することをその要旨とす
る。
【0055】請求項11に記載の発明は、請求項6〜8
のいずれか1項に記載の半導体メモリにおいて、前記書
き込み制御手段は、メモリセルのソース(S)の電位を
制御するソース電圧制御回路(132)と、メモリセル
のドレイン(D)に流れる電流を制御することでドレイ
ンの電位を制御するドレイン電流制御回路(52)と、
メモリセルのゲート(CG)の電位を制御するゲート電
圧制御回路(134)とを備え、前記電圧検出手段はメ
モリセルのドレインの電位を検出することをその要旨と
する。
【0056】請求項12に記載の発明は、請求項1〜1
1のいずれか1項に記載の半導体メモリにおいて、前記
メモリセルはスプリットゲート型またはスタックトゲー
ト型であり、前記メモリセルのゲートは制御ゲート(C
G)であることをその要旨とする。
【0057】
【発明の実施の形態】
(第1実施形態)以下、本発明をスプリットゲート型の
フラッシュEEPROMに具体化した第1実施形態を図
面に従って説明する。尚、本実施形態において、図11
〜図13に示した従来の形態と同じ構成部材については
符号を等しくしてその詳細な説明を省略する。
【0058】図1に、本実施形態のスプリットゲート型
メモリセル101を用いたフラッシュEEPROM1の
全体構成を示す。図1において、図12に示す従来のフ
ラッシュEEPROM121と異なるのは、ソース電圧
制御回路132と共通ソース線SLとの間にセル電流検
出回路2が接続されている点だけである。
【0059】セル電流検出回路2は、メモリセル101
のセル電流値Idを検出し、そのセル電流値Idに基づ
いて検出信号Wを生成する。そして、書き込み動作にお
いて、各電圧制御回路132〜134の動作は、セル電
流検出回路2の検出信号Wに従って制御される。すなわ
ち、各電圧制御回路132〜134は、検出信号WがL
レベルの場合は各部(共通ソース線SL、ビット線BL
m、ワード線WLm)の電位を従来の形態と同様に制御
し、検出信号WがHレベルの場合は各部の電位をグラン
ドレベルにする。
【0060】図2に、フラッシュEEPROM1の要部
構成を示す。セル電流検出回路2は、カレントミラー回
路11、インバータ12、NMOSトランジスタ13か
ら構成されている。
【0061】カレントミラー回路11を構成する各PM
OSトランジスタ14,15のゲートは、カレントミラ
ー回路11の入力側のノードN1において共通ソース線
SLに接続されている。カレントミラー回路11の出力
側のノードN2は、NMOSトランジスタ13を介して
接地されると共に、2個直列接続されたインバータ12
に接続されている。
【0062】NMOSトランジスタ13のゲートには定
電圧Vrが印加されており、NMOSトランジスタ13
のオン抵抗は一定値になっている。ここで、カレントミ
ラー回路11のPMOSトランジスタ14からNMOS
トランジスタ13を介して接地側へ流れる電流を電流値
Icとする。電流値Icは、各トランジスタ14,15
のサイズ比にセル電流値Idを乗じた値(=トランジス
タ14のサイズ÷トランジスタ15のサイズ×セル電流
値Id)となる。従って、各トランジスタ14,15が
同一サイズの場合、電流値Icとセル電流値Idとは等
しくなる。
【0063】インバータ12からはセル電流検出回路2
の検出信号Wが出力され、その検出信号Wは各電圧制御
回路132〜134へ送られる。図3に、書き込み動作
時における各ノードN1,N2の電位、セル電流値I
d、電流値Ic、検出信号Wの波形を示す。尚、フラッ
シュEEPROM1の内部電源Vppの電圧はVppで
ある。
【0064】次に、本実施形態の書き込み動作について
図3に従って説明する。書き込み動作を始める前におい
て、ノードN2の電位はグランドレベルになっているた
め、検出信号WはLレベルになっている。従って、各電
圧制御回路132〜134は各部(共通ソース線SL、
ビット線BLm、ワード線WLm)の電位を従来の形態
と同様に制御し、従来の形態と同様の書き込み動作が行
われる。書き込み動作が行われ、浮遊ゲートFGに電荷
が蓄積されるにつれて、浮遊ゲート電位Vfgおよびセ
ル電流値Idは減少する。すると、電流値Icも減少
し、ノードN2の電位は上昇する。ここで、ノードN1
の電位は、各電圧制御回路132,133によって一定
値に制御される。そして、ノードN2の電位がインバー
タ12の入力閾値電圧Vthi以上に上昇すると、検出
信号WはHレベルになる。従って、各電圧制御回路13
2〜134は各部(共通ソース線SL、ビット線BL
m、ワード線WLm)の電位をグランドレベルにする。
その結果、書き込み動作は停止される。
【0065】このように、本実施形態によれば以下の作
用および効果を得ることができる。 (1)セル電流値Idが所定値になった時点で検出信号
WがLレベルからHレベルに切り替わり、書き込み動作
が停止される。前記したように、セル電流値Idは浮遊
ゲート電位Vfgと対応している。そのため、セル電流
値Idを制御すれば浮遊ゲート電位Vfgを制御するこ
とができる。従って、セル電流値Idが所定値になった
時点で書き込み動作を停止すれば、浮遊ゲート電位Vf
gを精密に制御することができる。
【0066】(2)上記(1)より、浮遊ゲート電位V
fgを精密に制御可能であるということは、浮遊ゲート
FGに蓄積される電荷を精密に制御可能であるというこ
とに他ならない。従って、メモリセル101の書き込み
状態を正確に制御することができる。
【0067】(3)上記(1)におけるセル電流値Id
の所定値の変更は、定電圧Vrを調整することによって
NMOSトランジスタ13のオン抵抗を調節するだけ
で、簡単に行うことができる。
【0068】(4)上記(1)より、前記したベリファ
イ書き込み方式の問題点を全て回避した上で、メモリセ
ル101の浮遊ゲート電位Vfgを精密に制御しつつ、
高速な書き込みを行うことができる。
【0069】(5)上記(4)より、低電源電圧動作や
多値記憶動作を容易に実現することができる。 (6)上記(3)より、多値記憶動作においては、定電
圧Vrを切り替えてセル電流値Idを検出することによ
り、メモリセル101に対して多値の各データ値を正確
に書き込むことができる。つまり、図17に示すよう
に、消去状態にあるメモリセル101のセル電流値Id
は120μA以上になっている。そのため、セル電流値
Idが80μA以上120μA未満になった時点で書き
込み動作を停止すれば、メモリセル101にデータ値
「10」の入力データが書き込まれたことになる。ま
た、セル電流値Idが40μA以上80μA未満になっ
た時点で書き込み動作を停止すれば、メモリセル101
にデータ値「01」の入力データが書き込まれたことに
なる。また、セル電流値Idが40μA未満になった時
点で書き込み動作を停止すれば、メモリセル101にデ
ータ値「00」の入力データが書き込まれたことにな
る。従って、定電圧Vrを各セル電流値Id(=40,
80,120μA)に対応した値に設定すれば、浮遊ゲ
ート電位Vfgを前記電圧Va〜Vcに対応して正確に
制御することが可能になり、メモリセル101に対して
4値の各データ値を正確に書き込むことができる。つま
り、メモリセル101が所望の浮遊ゲート電位Vfgに
到達したことを判定するためのセル電流値Idに対応し
た定電圧Vrを切り替えることにより、多値化への対応
が容易になる。
【0070】(第2実施形態)以下、本発明をスプリッ
トゲート型のフラッシュEEPROMに具体化した第2
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第1実施形態と同じ構成部材については符号を等
しくしてその詳細な説明を省略する。
【0071】図4に、本実施形態のスプリットゲート型
メモリセル101を用いたフラッシュEEPROM21
の全体構成を示す。図4において、図1に示す第1実施
形態のフラッシュEEPROM1と異なるのは、ドレイ
ン電圧制御回路133とカラムデコーダ124との間に
セル電流検出回路22が接続されている点だけである。
セル電流検出回路22は、メモリセル101のセル電流
値Idを検出し、そのセル電流値Idに基づいて検出信
号Wを生成する。そして、書き込み動作において、各電
圧制御回路132〜134の動作は、セル電流検出回路
22の検出信号Wに従って制御される。
【0072】図5に、フラッシュEEPROM21の要
部構成を示す。セル電流検出回路22は、カレントミラ
ー回路23、インバータ12、PMOSトランジスタ2
4から構成されている。
【0073】カレントミラー回路23を構成する各NM
OSトランジスタ25,26のゲートは、カレントミラ
ー回路23の入力側のノードN1において、カラムデコ
ーダ124(図示略)を介してビット線BLmに接続さ
れている。カレントミラー回路23の出力側のノードN
2は、PMOSトランジスタ24を介してフラッシュE
EPROM21の内部電源Vppに接続されると共に、
2個直列接続されたインバータ12に接続されている。
【0074】PMOSトランジスタ24のゲートには定
電圧Vrが印加されており、PMOSトランジスタ24
のオン抵抗は一定値になっている。ここで、内部電源V
ppからPMOSトランジスタ24を介してカレントミ
ラー回路23のNMOSトランジスタ25へ流れる電流
を電流値Icとする。電流値Icは、各トランジスタ2
5,26のサイズ比にセル電流値Idを乗じた値(=ト
ランジスタ25のサイズ÷トランジスタ26のサイズ×
セル電流値Id)となる。
【0075】インバータ12からはセル電流検出回路2
2の検出信号Wが出力され、その検出信号Wは各電圧制
御回路132〜134へ送られる。尚、本実施形態の書
き込み動作は第1実施形態のそれと同様であるので説明
を省略する。このように、本実施形態では、セル電流検
出回路22を用いてメモリセル101のドレインD側の
セル電流値Idを検出している。それに対して、第1実
施形態では、セル電流検出回路2を用いてメモリセル1
01のソースS側のセル電流値Idを検出している。つ
まり、本実施形態と第1実施形態との違いはセル電流I
dの検出箇所だけである。従って、本実施形態によれ
ば、第1実施形態と同様の作用および効果を得ることが
できる。
【0076】(第3実施形態)以下、本発明をスプリッ
トゲート型のフラッシュEEPROMに具体化した第3
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第1実施形態と同じ構成部材については符号を等
しくしてその詳細な説明を省略する。
【0077】図6に、本実施形態のスプリットゲート型
メモリセル101を用いたフラッシュEEPROM31
の全体構成を示す。図6において、図1に示す第1実施
形態のフラッシュEEPROM1と異なるのは以下の点
だけである。
【0078】(1)ソース電圧制御回路132がソース
電流制御回路32に置き代えられている。ソース電流制
御回路32は、セル電流値Idを一定値に制御すること
で、共通ソース線SLの電位を、図13に示す各動作モ
ードに従って制御する。ソース電流制御回路32の動作
は制御コア回路140によって制御される。
【0079】(2)ソース電流制御回路32と共通ソー
ス線SLとの間にソース電圧検出回路33が接続されて
いる。ソース電圧検出回路33は、メモリセル101の
ソースSの電位(共通ソース線SLの電位)を検出し、
その電位に基づいて検出信号Wを生成する。そして、書
き込み動作において、各制御回路32,133,134
の動作は、ソース電圧検出回路33の検出信号Wに従っ
て制御される。すなわち、各制御回路32,133,1
34は、検出信号WがLレベルの場合は各部(共通ソー
ス線SL、ビット線BLm、ワード線WLm)の電位を
従来の形態と同様に制御し、検出信号WがHレベルの場
合は各部の電位をグランドレベルにする。
【0080】図7に、フラッシュEEPROM31の要
部構成を示す。ソース電圧検出回路33は、差動アンプ
34およびインバータ12から構成されている。
【0081】差動アンプ34は、PMOSトランジスタ
35,36、カレントミラー型負荷37、定電流源38
から構成されている。カレントミラー型負荷37は、N
MOSトランジスタ39,40から構成されている。P
MOSトランジスタ36のゲート(差動アンプ34の第
1の入力端子)はノードN11において共通ソース線S
Lに接続され、PMOSトランジスタ35のゲート(差
動アンプ34の第2の入力端子)には定電圧Vrが印加
されている。PMOSトランジスタ36のドレインはノ
ードN12において、各トランジスタ39,40のゲー
トおよびNMOSトランジスタ40のドレインに接続さ
れている。PMOSトランジスタ35のドレイン(差動
アンプ34の出力端子)はノードN13において、2個
直列接続されたインバータ12およびNMOSトランジ
スタ39のドレインに接続されている。各トランジスタ
35,36のソースは、定電流源38を介してフラッシ
ュEEPROM31の内部電源Vppに接続されてい
る。各トランジスタ39,40のソースは接地されてい
る。尚、トランジスタ35のサイズはトランジスタ36
のそれに比べて大きく形成され、トランジスタ39のサ
イズもトランジスタ40のそれに比べて大きく形成され
ている。
【0082】インバータ12からはソース電圧検出回路
33の検出信号Wが出力され、その検出信号Wは各制御
回路32,133,134へ送られる。図8に、書き込
み動作時における各ノードN11〜N13の電位、セル
電流値Id、検出信号Wの波形を示す。尚、フラッシュ
EEPROM31の内部電源Vppの電圧はVppであ
る。
【0083】次に、本実施形態の書き込み動作について
図8に従って説明する。書き込み動作を始める前におい
て、ノードN13の電位はグランドレベルになっている
ため、検出信号WはLレベルになっている。従って、各
制御回路32,133,134は各部(共通ソース線S
L、ビット線BLm、ワード線WLm)の電位を従来の
形態と同様に制御し、従来の形態と同様の書き込み動作
が行われる。書き込み動作が行われ、浮遊ゲートFGに
電荷が蓄積されるにつれて、浮遊ゲート電位Vfgおよ
びセル電流値Idは減少する。このとき、ソース電流制
御回路32はセル電流値Idを一定値に制御するため、
共通ソース線SL(ノードN11)の電位は上昇する。
ここで、差動アンプ34の出力端子であるノードN13
の電位は、第1の入力端子であるノードN11の電位を
増幅した値になる。尚、その増幅率は、各トランジスタ
35,36および各トランジスタ39,40のサイズ比
によって規定される。
【0084】そのため、ノードN11の電位の上昇に従
って、ノードN13の電位も上昇する。そして、ノード
N13の電位がインバータ12の入力閾値電圧Vthi
以上に上昇すると、検出信号WはHレベルになる。従っ
て、各電圧制御回路32,133,134は各部(共通
ソース線SL、ビット線BLm、ワード線WLm)の電
位をグランドレベルにする。その結果、書き込み動作は
停止される。
【0085】このように、本実施形態によれば以下の作
用および効果を得ることができる。 (1)ノードN11の電位(メモリセル101のソース
Sの電位)が所定値になった時点で検出信号WがLレベ
ルからHレベルに切り替わり、書き込み動作が停止され
る。ノードN11の電位は、書き込み動作によるセル電
流値Idの減少を打ち消すように上昇する。また、前記
したように、セル電流値Idは浮遊ゲート電位Vfgと
対応している。そのため、セル電流値Idを制御すれば
浮遊ゲート電位Vfgを制御することができる。従っ
て、ノードN11の電位が所定値になった時点で書き込
み動作を停止すれば、セル電流値Idを制御した場合と
同様の作用により、浮遊ゲート電位Vfgを精密に制御
することができる。
【0086】(2)上記(1)より、浮遊ゲート電位V
fgを精密に制御可能であるということは、浮遊ゲート
FGに蓄積される電荷を精密に制御可能であるというこ
とに他ならない。従って、メモリセル101の書き込み
状態を正確に制御することができる。
【0087】(3)上記(1)におけるノードN11の
電位の所定値の変更は、定電圧Vrを調整するだけで、
簡単に行うことができる。 (4)上記(1)より、前記したベリファイ書き込み方
式の問題点を全て回避した上で、メモリセル101の浮
遊ゲート電位Vfgを精密に制御しつつ、高速な書き込
みを行うことができる。
【0088】(5)上記(4)より、低電源電圧動作や
多値記憶動作を容易に実現することができる。 (6)上記(3)より、多値記憶動作においては、定電
圧Vrを切り替えてノードN11の電位を検出すること
により、メモリセル101に対して多値の各データ値を
正確に書き込むことができる。つまり、ノードN11の
電位を前記した各セル電流値Id(=40,80,12
0μA)に対応した値に設定し、定電圧Vrを当該ノー
ドN11の電位に対応した値に設定する。このようにす
れば、浮遊ゲート電位Vfgを前記電圧Va〜Vcに対
応して正確に制御することが可能になり、メモリセル1
01に対して4値の各データ値を正確に書き込むことが
できる。つまり、メモリセル101が所望の浮遊ゲート
電位Vfgに到達したことを判定するためのソースSの
電位に対応した定電圧Vrを切り替えることにより、多
値化への対応が容易になる。
【0089】(第4実施形態)以下、本発明をスプリッ
トゲート型のフラッシュEEPROMに具体化した第4
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第1実施形態および第3実施形態と同じ構成部材
については符号を等しくしてその詳細な説明を省略す
る。
【0090】図9に、本実施形態のスプリットゲート型
メモリセル101を用いたフラッシュEEPROM51
の全体構成を示す。図9において、図1に示す第1実施
形態のフラッシュEEPROM1と異なるのは以下の点
だけである。
【0091】(1)ドレイン電圧制御回路133がドレ
イン電流制御回路52に置き代えられている。ドレイン
電流制御回路52は、セル電流値Idを一定値に制御す
ることで、ビット線BLmの電位を、図13に示す各動
作モードに従って制御する。ドレイン電流制御回路52
の動作は制御コア回路140によって制御される。
【0092】(2)ドレイン電流制御回路52とカラム
デコーダ124との間にドレイン電圧検出回路53が接
続されている。ドレイン電圧検出回路53は、メモリセ
ル101のドレインDの電位(ビット線BLmの電位)
を検出し、その電位に基づいて検出信号Wを生成する。
そして、書き込み動作において、各制御回路132,5
2,134の動作は、ドレイン電圧検出回路53の検出
信号Wに従って制御される。すなわち、各制御回路13
2,52,134は、検出信号WがLレベルの場合は各
部(共通ソース線SL、ビット線BLm、ワード線WL
m)の電位を従来の形態と同様に制御し、検出信号Wが
Hレベルの場合は各部の電位をグランドレベルにする。
【0093】図10に、フラッシュEEPROM51の
要部構成を示す。ドレイン電圧検出回路53は、差動ア
ンプ54およびインバータ12から構成されている。
【0094】差動アンプ54は、NMOSトランジスタ
55,56、カレントミラー型負荷57、定電流源38
から構成されている。カレントミラー型負荷57は、P
MOSトランジスタ58,59から構成されている。N
MOSトランジスタ56のゲート(差動アンプ54の第
1の入力端子)はノードN11において、カラムデコー
ダ124(図示略)を介してビット線BLmに接続され
ている。NMOSトランジスタ55のゲート(差動アン
プ54の第2の入力端子)には定電圧Vrが印加されて
いる。NMOSトランジスタ56のドレインはノードN
12において、各トランジスタ58,59のゲートおよ
びPMOSトランジスタ59のドレインに接続されてい
る。NMOSトランジスタ55のドレイン(差動アンプ
54の出力端子)はノードN13において、2個直列接
続されたインバータ12およびPMOSトランジスタ5
8のドレインに接続されている。各トランジスタ55,
56のソースは、定電流源38を介して接地されてい
る。各トランジスタ58,59のソースは、フラッシュ
EEPROM51の内部電源Vppに接続されている。
尚、トランジスタ55のサイズはトランジスタ56のそ
れに比べて大きく形成され、トランジスタ58のサイズ
もトランジスタ59のそれに比べて大きく形成されてい
る。
【0095】インバータ12からはドレイン電圧検出回
路53の検出信号Wが出力され、その検出信号Wは各制
御回路132,52,134へ送られる。尚、本実施形
態の書き込み動作は第3実施形態のそれと同様であるの
で説明を省略する。
【0096】このように、本実施形態では、ドレイン電
圧検出回路53を用いてメモリセル101のドレインD
の電位(ビット線BLの電位)を検出している。それに
対して、第3実施形態では、ソース電圧検出回路33を
用いてメモリセル101のソースSの電位(共通ソース
線SLの電位)を検出している。従って、本実施形態に
よれば、第3実施形態と同様の作用および効果を得るこ
とができる。
【0097】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 (1)書き込み動作を停止するに際して、以下の〔1〕
〜〔6〕のようにする。
【0098】〔1〕第1実施形態または第2実施形態に
おいて、ソース電圧制御回路132およびドレイン電圧
制御回路133へは検出信号Wを出力せず、ゲート電圧
制御回路134のみに検出信号Wを出力する。つまり、
検出信号WがLレベルからHレベルに切り替わったとき
には、共通ソース線SLおよびビット線BLmの電位を
書き込み動作のままにして、ワード線WLmの電位だけ
をグランドレベルにする。
【0099】〔2〕第1実施形態または第2実施形態に
おいて、ゲート電圧制御回路134およびドレイン電圧
制御回路133へは検出信号Wを出力せず、ソース電圧
制御回路132のみに検出信号Wを出力する。そして、
ソース電圧制御回路132は、検出信号WがLレベルの
場合は共通ソース線SLの電位を従来の形態と同様に制
御し、検出信号WがHレベルの場合は共通ソース線SL
の電位を5V以下にする。つまり、検出信号WがLレベ
ルからHレベルに切り替わったときには、ワード線WL
mおよびビット線BLmの電位を書き込み動作のままに
して、共通ソース線SLの電位だけを5V以下にする。
【0100】〔3〕第3実施形態において、ソース電流
制御回路32およびドレイン電圧制御回路133へは検
出信号Wを出力せず、ゲート電圧制御回路134のみに
検出信号Wを出力する。
【0101】〔4〕第3実施形態において、ゲート電圧
制御回路134およびドレイン電圧制御回路133へは
検出信号Wを出力せず、ソース電流制御回路32のみに
検出信号Wを出力する。そして、ソース電流制御回路3
2は、検出信号WがLレベルの場合は共通ソース線SL
(ノードN11)の電位を従来の形態と同様に制御し、
検出信号WがHレベルの場合は共通ソース線SLの電位
を5V以下にする。
【0102】〔5〕第4実施形態において、ソース電圧
制御回路132およびドレイン電流制御回路52へは検
出信号Wを出力せず、ゲート電圧制御回路134のみに
検出信号Wを出力する。
【0103】〔6〕第4実施形態において、ゲート電圧
制御回路134およびドレイン電流制御回路52へは検
出信号Wを出力せず、ソース電圧制御回路132のみに
検出信号Wを出力する。そして、ソース電圧制御回路1
32は、検出信号WがLレベルの場合は共通ソース線S
Lの電位を従来の形態と同様に制御し、検出信号WがH
レベルの場合は共通ソース線SLの電位を5V以下にす
る。
【0104】(2)第3実施形態において、トランジス
タ35とトランジスタ36、トランジスタ39とトラン
ジスタ40とをそれぞれ同一サイズに形成する。この場
合、差動アンプ34の増幅率は1倍となるが、第3実施
形態と同様の作用および効果を得ることができる。
【0105】(3)第4実施形態において、トランジス
タ55とトランジスタ56、トランジスタ58とトラン
ジスタ59とをそれぞれ同一サイズに形成する。この場
合、差動アンプ54の増幅率は1倍となるが、第4実施
形態と同様の作用および効果を得ることができる。
【0106】(4)第1〜第4実施形態において、スプ
リットゲート形メモリセル101を図14に示すスプリ
ットゲート形メモリセル201に置き代える。この場合
は、ソース電圧制御回路132またはソース電流制御回
路32を省き、共通ソース線SLを接地する。そして、
各動作モードにおいて各部の電位を図16に示すように
制御する。
【0107】(5)第1〜第4実施形態において、全て
のメモリセル101のソースSを共通ソース線SLに接
続するのではなく、行方向に配列された各メモリセル1
01のソースSだけを共通のソース線に接続する。そし
て、ソース線デコーダを設け、カラムアドレスに対応し
た1本のソース線を選択し、その選択したソース線とソ
ース電圧制御回路132またはソース電流制御回路32
とを接続する。
【0108】(6)スプリットゲート型のフラッシュE
EPROMではなく、スタックトゲート形のフラッシュ
EEPROMに適用する。 (7)フラッシュEEPROMではなく、FRAM,E
PROM,EEPROMなどの不揮発性半導体メモリ
や、DRAM,SRAMなどの半導体メモリに適用す
る。
【0109】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 (イ)請求項3に記載の半導体メモリにおいて、前記セ
ル電流検出手段は、カレントミラー回路(11,23)
とインバータ(12)とを備えた半導体メモリ。
【0110】このようにすれば、セル電流検出手段を簡
単に具体化することができる。 (ロ)請求項6に記載の半導体メモリにおいて、前記電
圧検出手段は、差動アンプ(34,54)とインバータ
(12)とを備えた半導体メモリ。
【0111】このようにすれば、電圧検出手段を簡単に
具体化することができる。
【0112】
【発明の効果】請求項1に記載の発明によれば、前記電
流に基づいて書き込み動作を制御することで、書き込み
状態を正確に制御することができる。
【0113】請求項2に記載の発明によれば、前記電圧
に基づいて書き込み動作を制御することで、書き込み状
態を正確に制御することができる。請求項3に記載の発
明によれば、セル電流値に基づいて書き込み動作を制御
することで、書き込み状態を正確に制御することができ
る。
【0114】請求項4に記載の発明によれば、請求項3
に記載の発明の効果に加えて、書き込み状態の判定を正
確かつ容易に行うことができる。請求項5に記載の発明
によれば、請求項3に記載の発明の効果に加えて、書き
込み状態の判定を正確に行うことで多値記憶動作を容易
に実現することができる。
【0115】請求項6に記載の発明によれば、ソースま
たはドレインの電位に基づいて書き込み動作を制御する
ことで、書き込み状態を正確に制御することができる。
請求項7に記載の発明によれば、請求項6に記載の発明
の効果に加えて、書き込み状態の判定を正確かつ容易に
行うことができる。
【0116】請求項8に記載の発明によれば、請求項6
に記載の発明の効果に加えて、書き込み状態の判定を正
確に行うことで多値記憶動作を容易に実現することがで
きる。
【0117】請求項9〜11のいずれか1項に記載の発
明によれば、書き込み制御手段を容易に具体化すること
ができる。請求項12に記載の発明によれば、不揮発性
の半導体メモリを具体化することができる。
【図面の簡単な説明】
【図1】第1実施形態のブロック回路図。
【図2】第1実施形態の要部回路図。
【図3】第1実施形態の波形図。
【図4】第2実施形態のブロック回路図。
【図5】第2実施形態の要部回路図。
【図6】第3実施形態のブロック回路図。
【図7】第3実施形態の要部回路図。
【図8】第3実施形態の波形図。
【図9】第4実施形態のブロック回路図。
【図10】第4実施形態の要部回路図。
【図11】第1〜第4実施形態および従来の形態のメモ
リセルの断面図。
【図12】従来の形態のブロック回路図。
【図13】第1〜第4実施形態および従来の形態の説明
図。
【図14】別の実施形態および従来の形態のメモリセル
の断面図。
【図15】従来の形態のブロック回路図。
【図16】別の実施形態および従来の形態の説明図。
【図17】第1〜第4実施形態および従来の形態の特性
図。
【符号の説明】
S…ソース D…ドレイン CG…制御ゲート 2…セル電流検出回路 22…セル電流検出回路 32…ソース電流制御回路 33…ソース電圧検出回路 52…ドレイン電流制御回路 53…ドレイン電圧検出回路 101…メモリセル 132…ソース電圧制御回路 133…ドレイン電圧制御回路 134…ゲート電圧制御回路 140…制御コア回路

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 メモリセルに流れる電流に基づいて、メ
    モリセルが所望の書き込み状態に到達したことを判定
    し、書き込み動作を制御する半導体メモリ。
  2. 【請求項2】 メモリセルに印加される電圧に基づい
    て、メモリセルが所望の書き込み状態に到達したことを
    判定し、書き込み動作を制御する半導体メモリ。
  3. 【請求項3】 メモリセル(101)の各部(S,D,
    CG)の電位を制御することで、メモリセルに対するデ
    ータの書き込み動作を制御する書き込み制御手段(13
    2〜134,140)と、 メモリセルのセル電流値(Id)を検出し、そのセル電
    流値に基づいてメモリセルが所望の書き込み状態に到達
    したことを判定し、その判定結果に従って書き込み制御
    手段を制御するセル電流検出手段(2,22)とを備え
    た半導体メモリ。
  4. 【請求項4】 請求項3に記載の半導体メモリにおい
    て、前記セル電流検出手段は、セル電流値が一定値以下
    になった時点でメモリセルが所望の書き込み状態に到達
    したと判定する半導体メモリ。
  5. 【請求項5】 請求項3に記載の半導体メモリにおい
    て、前記セル電流検出手段は、セル電流値が複数の設定
    値間のどの範囲内にあるかを検出し、その設定値の各範
    囲を複数の書き込み状態に対応させることにより、メモ
    リセルに対して複数の書き込み状態を設定して多値のデ
    ータを記憶させる半導体メモリ。
  6. 【請求項6】 メモリセル(101)の各部(S,D,
    CG)の電位を制御することで、メモリセルに対するデ
    ータの書き込み動作を制御する書き込み制御手段(13
    2〜134,32,52,140)と、 メモリセルのソース(S)またはドレイン(D)の電位
    を検出し、その電位に基づいてメモリセルが所望の書き
    込み状態に到達したことを判定し、その判定結果に従っ
    て書き込み制御手段を制御する電圧検出手段(33,5
    3)とを備えた半導体メモリ。
  7. 【請求項7】 請求項6に記載の半導体メモリにおい
    て、前記電圧検出手段は、前記検出した電位が一定値以
    下になった時点でメモリセルが所望の書き込み状態に到
    達したと判定する半導体メモリ。
  8. 【請求項8】 請求項6に記載の半導体メモリにおい
    て、前記電圧検出手段は、前記検出した電位が複数の設
    定値間のどの範囲内にあるかを検出し、その設定値の各
    範囲を複数の書き込み状態に対応させることにより、メ
    モリセルに対して複数の書き込み状態を設定して多値の
    データを記憶させる半導体メモリ。
  9. 【請求項9】 請求項3〜5のいずれか1項に記載の半
    導体メモリにおいて、前記書き込み制御手段は、 メモリセルのソース(S)の電位を制御するソース電圧
    制御回路(132)と、 メモリセルのドレイン(D)の電位を制御するドレイン
    電圧制御回路(133)と、 メモリセルのゲート(CG)の電位を制御するゲート電
    圧制御回路(134)とを備えた半導体メモリ。
  10. 【請求項10】 請求項6〜8のいずれか1項に記載の
    半導体メモリにおいて、前記書き込み制御手段は、 メモリセルのソース(S)に流れる電流を制御すること
    でソースの電位を制御するソース電流制御回路(32)
    と、 メモリセルのドレイン(D)の電位を制御するドレイン
    電圧制御回路(133)と、 メモリセルのゲート(CG)の電位を制御するゲート電
    圧制御回路(134)とを備え、 前記電圧検出手段はメモリセルのソースの電位を検出す
    る半導体メモリ。
  11. 【請求項11】 請求項6〜8のいずれか1項に記載の
    半導体メモリにおいて、前記書き込み制御手段は、 メモリセルのソース(S)の電位を制御するソース電圧
    制御回路(132)と、 メモリセルのドレイン(D)に流れる電流を制御するこ
    とでドレインの電位を制御するドレイン電流制御回路
    (52)と、 メモリセルのゲート(CG)の電位を制御するゲート電
    圧制御回路(134)とを備え、 前記電圧検出手段はメモリセルのドレインの電位を検出
    する半導体メモリ。
  12. 【請求項12】 請求項1〜11のいずれか1項に記載
    の半導体メモリにおいて、前記メモリセルはスプリット
    ゲート型またはスタックトゲート型であり、前記メモリ
    セルのゲートは制御ゲート(CG)である不揮発性の半
    導体メモリ。
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