JPH09293387A

JPH09293387A - 半導体メモリ

Info

Publication number: JPH09293387A
Application number: JP4247997A
Authority: JP
Inventors: Yasuhiro Kobayashi; 靖弘小林
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-02-29
Filing date: 1997-02-26
Publication date: 1997-11-11

Abstract

(57)【要約】【課題】メモリセルの浮遊ゲート電位を精密に制御しつ
つ高速な書き込みを行う。【解決手段】ソース電圧制御回路１３２と共通ソース線
ＳＬとの間にセル電流検出回路２が接続されている。セ
ル電流検出回路２は、メモリセル１０１のセル電流値Ｉ
ｄを検出し、そのセル電流値Ｉｄに基づいて検出信号Ｗ
を生成する。そして、書き込み動作において、各電圧制
御回路１３２〜１３４の動作は、セル電流検出回路２の
検出信号Ｗに従って制御される。すなわち、各電圧制御
回路１３２〜１３４は、検出信号ＷがＬレベルの場合は
各部（共通ソース線ＳＬ、ビット線ＢＬｍ、ワード線Ｗ
Ｌｍ）の電位を従来の形態と同様に制御し、検出信号Ｗ
がＨレベルの場合は各部の電位をグランドレベルにす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリに係
り、詳しくは不揮発性半導体メモリ、特に、フラッシュ
ＥＥＰＲＯＭ（Electrical Erasable and Programmable
Read Only Memory）に関するものである。

【０００２】

【従来の技術】近年、強誘電性メモリ（Ferro-electric
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭなど
の不揮発性半導体メモリが注目されている。ＥＰＲＯＭ
やＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷
の有無による閾値電圧の変化を制御ゲートによって検出
することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュＥＥ
ＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開
示されている。

【０００４】図１１に、同公報（ＷＯ９２／１８９８
０）に記載されているスプリットゲート型メモリセル１
０１の断面構造を示す。Ｐ型単結晶シリコン基板１０２
上にＮ型のソースＳおよびドレインＤが形成されてい
る。ソースＳとドレインＤに挟まれたチャネルＣＨ上
に、第１の絶縁膜１０３を介して浮遊ゲートＦＧが形成
されている。浮遊ゲートＦＧ上に第２の絶縁膜１０４を
介して制御ゲートＣＧが形成されている。制御ゲートＣ
Ｇの一部は、第１の絶縁膜１０３を介してチャネルＣＨ
上に配置され、選択ゲート１０５を構成している。

【０００５】図１２に、スプリットゲート型メモリセル
１０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構
成を示す。メモリセルアレイ１２２は、複数のメモリセ
ル１０１がマトリックス状に配置されて構成されてい
る。行（ロウ）方向に配列された各メモリセル１０１の
制御ゲートＣＧは、共通のワード線ＷＬａ〜ＷＬｚに接
続されている。列（カラム）方向に配列された各メモリ
セル１０１のドレインＤは、共通のビット線ＢＬａ〜Ｂ
Ｌｚに接続されている。全てのメモリセル１０１のソー
スＳは共通ソース線ＳＬに接続されている。

【０００６】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン１
２５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコーダ１２４へ転送される。

【０００７】ロウデコーダ１２３は、アドレスラッチ１
２７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を選択し、その
選択したワード線ＷＬｍとゲート電圧制御回路１３４と
を接続する。

【０００８】カラムデコーダ１２４は、アドレスラッチ
１２７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍとドレイン電圧制御回路１３３と
を接続する。

【０００９】ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍの電位を、
図１３に示す各動作モードに対応して制御する。ドレイ
ン電圧制御回路１３３は、カラムデコーダ１２４を介し
て接続されたビット線ＢＬｍの電位を、図１３に示す各
動作モードに対応して制御する。

【００１０】共通ソース線ＳＬはソース電圧制御回路１
３２に接続されている。ソース電圧制御回路１３２は、
共通ソース線ＳＬの電位を、図１３に示す各動作モード
に対応して制御する。

【００１１】外部から指定されたデータは、データピン
１２８に入力される。そのデータは、データピン１２８
から入力バッファ１２９を介してカラムデコーダ１２４
へ転送される。カラムデコーダ１２４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して後記するように制御する。

【００１２】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬｍと各センスアンプとを接続する。後記
するように、センスアンプ群１３０で判別されたデータ
は、出力バッファ１３１からデータピン１２８を介して
外部へ出力される。

【００１３】尚、上記した各回路（１２３〜１３４）の
動作は制御コア回路１４０によって制御される。次に、
フラッシュＥＥＰＲＯＭ１２１の各動作モード（消去モ
ード、書き込みモード、読み出しモード）について、図
１３を参照して説明する。

【００１４】（ａ）消去モード消去モードにおいて、共通ソース線ＳＬおよび全てのビ
ット線ＢＬａ〜ＢＬｚの電位はグランドレベル（＝０
Ｖ）に保持される。選択されたワード線ＷＬｍには１４
〜１５Ｖが供給され、それ以外のワード線（非選択のワ
ード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラ
ンドレベルにされる。そのため、選択されたワード線Ｗ
Ｌｍに接続されている各メモリセル１０１の制御ゲート
ＣＧは１４〜１５Ｖに持ち上げられる。

【００１５】ところで、ソースＳおよび基板１０２と浮
遊ゲートＦＧとの間の静電容量と、制御ゲートＣＧと浮
遊ゲートＦＧの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートＣＧが１４〜１
５Ｖ、ドレインが０Ｖの場合、制御ゲートＣＧと浮遊ゲ
ートＦＧの間には高電界が生じる。その結果、ファウラ
ー−ノルドハイム・トンネル電流（Fowler-Nordheim Tu
nnel Current、以下、ＦＮトンネル電流という）が流
れ、浮遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ引き
抜かれて、メモリセル１０１に記憶されたデータの消去
が行われる。

【００１６】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。

【００１７】（ｂ）書き込みモード書き込みモードにおいて、選択されたビット線ＢＬｍの
電位はグランドレベルに保持され、それ以外のビット線
（非選択のビット線）ＢＬａ〜ＢＬ１，ＢＬｎ〜ＢＬｚ
の電位は、選択されたワード線の電位（２Ｖ）以上に保
持される。選択されたメモリセル１０１の制御ゲートＣ
Ｇに接続されているワード線ＷＬｍには２Ｖが供給さ
れ、それ以外のワード線（非選択のワード線）ＷＬａ〜
ＷＬ１，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされ
る。共通ソース線ＳＬには１２Ｖが供給される。

【００１８】ところで、メモリセル１０１において、制
御ゲートＣＧとソースＳおよびドレインＤによって構成
されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル１０１では、ドレイ
ンＤ中の電子は反転状態のチャネルＣＨ中へ移動する。
そのため、ソースＳからドレインＤへ電流（セル電流）
が流れる。一方、ソースＳに１２Ｖが印加されるため、
ソースＳと浮遊ゲートＦＧとの間の容量を介したカップ
リングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速されてホットエレクトロンとなり、図１１の矢印Ａに
示すように、そのホットエレクトロンは浮遊ゲートＦＧ
へ注入される。その結果、選択されたメモリセル１０１
の浮遊ゲートＦＧには電荷が蓄積され、１ビットのデー
タが書き込まれて記憶される。

【００１９】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。（ｃ）読み出しモード読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
４Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１０１のドレイ
ンＤに接続されているビット線ＢＬｍには２Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。

【００２０】前記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに４Ｖが印加されたとき、ドレ
インＤからソースＳへ流れる電流（セル電流）は、消去
状態のメモリセル１０１の方が書き込み状態のメモリセ
ル１０１よりも大きくなる。

【００２１】この各メモリセル１０１間のセル電流値Ｉ
ｄの大小をセンスアンプ群１３０内の各センスアンプで
判別することにより、メモリセル１０１に記憶されたデ
ータの値を読み出すことができる。例えば、消去状態の
メモリセル１０１のデータの値を「１」、書き込み状態
のメモリセル１０１のデータの値を「０」として読み出
しを行う。つまり、各メモリセル１０１に、消去状態の
データ値「１」と、書き込み状態のデータ値「０」の２
値を記憶させることができる。

【００２２】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。と
ころで、スプリットゲート型メモリセル１０１におい
て、ソースＳをドレインと呼び、ドレインＤをソースと
呼ぶフラッシュＥＥＰＲＯＭが、ＵＳＰ５０２９１３０
（G11C 11/40）に開示されている。

【００２３】図１４に、同公報（ＵＳＰ５０２９１３
０）に記載されているスプリットゲート型メモリセル２
０１の断面構造を示す。図１５に、スプリットゲート型
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ２０
２の全体構成を示す。

【００２４】図１６に、フラッシュＥＥＰＲＯＭ２０２
の各動作モードにおける各部の電位を示す。スプリット
ゲート型メモリセル２０１において、スプリットゲート
型メモリセル１０１と異なるのは、ソースＳおよびドレ
インＤの呼び方が逆になっている点だけである。つま
り、メモリセル２０１のソースＳはメモリセル１０１に
おいてはドレインＤと呼ばれ、メモリセル２０１のドレ
インＤはメモリセル１０１においてはソースＳと呼ばれ
る。

【００２５】フラッシュＥＥＰＲＯＭ２０２において、
フラッシュＥＥＰＲＯＭ１２１と異なるのは、共通ソー
ス線ＳＬが接地されている点だけである。従って、いず
れの動作モードにおいても、共通ソース線ＳＬの電位は
グランドレベルに保持される。

【００２６】また、書き込みモードにおいて、選択され
たメモリセル２０１のドレインＤに接続されているビッ
ト線ＢＬｍには１２Ｖが供給され、それ以外のビット線
（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚ
の電位はグランドレベルにされる。

【００２７】ところで、メモリセル２０１において、制
御ゲートＣＧとソースＳおよびドレインＤによって構成
されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル２０１では、ソース
Ｓ中の電子は反転状態のチャネルＣＨ中へ移動する。そ
のため、ドレインＤからソースＳへ電流（セル電流）が
流れる。一方、ドレインＤに１２Ｖが印加されるため、
ドレインＤと浮遊ゲートＦＧとの間の容量を介したカッ
プリングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速されてホットエレクトロンとなり、図１４の矢印Ａに
示すように、そのホットエレクトロンは浮遊ゲートＦＧ
へ注入される。その結果、選択されたメモリセル２０１
の浮遊ゲートＦＧには電荷が蓄積され、１ビットのデー
タが書き込まれて記憶される。

【００２８】尚、フラッシュＥＥＰＲＯＭ１２１におい
て、ソース電圧制御回路１３２をソース電流制御回路に
置き代える構成も提案されている。この場合は、ソース
電流制御回路によってセル電流値Ｉｄを一定値に制御す
ることで、共通ソース線ＳＬの電位を図１３に示す各動
作モードに対応して制御する。

【００２９】また、フラッシュＥＥＰＲＯＭ１２１また
はフラッシュＥＥＰＲＯＭ２０２において、ドレイン電
圧制御回路１３３をドレイン電流制御回路に置き代える
構成も提案されている。この場合は、ドレイン電流制御
回路によってセル電流値Ｉｄを一定値に制御すること
で、ビット線ＢＬｍの電位を図１３または図１６に示す
各動作モードに対応して制御する。

【００３０】また、フラッシュＥＥＰＲＯＭ１２１にお
いて、全てのメモリセル１０１のソースＳを共通ソース
線ＳＬに接続するのではなく、行方向に配列された各メ
モリセル１０１のソースＳだけを共通のソース線に接続
する構成も提案されている。この場合は、ソース線デコ
ーダを設け、カラムアドレスに対応した１本のソース線
を選択し、その選択したソース線とソース電圧制御回路
１３２とを接続するようにする。

【００３１】ところで、近年、フラッシュＥＥＰＲＯＭ
の消費電力を低減するため、電源電圧を低下させること
（低電源電圧動作）が求められている。また、近年、フ
ラッシュＥＥＰＲＯＭの集積度を向上させるため、メモ
リセルに消去状態と書き込み状態の２値（＝１ビット）
を記憶させるだけでなく、３値以上を記憶させること
（多値記憶動作）が求められている。

【００３２】図１７に、スプリットゲート型メモリセル
１０１，２０１における浮遊ゲートＦＧの電位Ｖｆｇと
セル電流値Ｉｄの特性を示す。尚、浮遊ゲート電位Ｖｆ
ｇは、メモリセル１０１のドレインＤ（メモリセル２０
１のソースＳ）に対する浮遊ゲートＦＧの電位である。

【００３３】読み出しモードにおいて、制御ゲートＣＧ
には定電圧（＝４Ｖ）が印加されているため、制御ゲー
トＣＧの直下のチャネルＣＨは定抵抗として機能する。
よって、スプリットゲート型メモリセル１０１，２０１
は、浮遊ゲートＦＧとソースＳおよびドレインＤとから
構成されるトランジスタと、制御ゲートＣＧの直下のチ
ャネルＣＨからなる定抵抗とを直列接続したものとみな
すことができる。

【００３４】従って、浮遊ゲート電位Ｖｆｇが一定値
（＝３．５Ｖ）未満の領域では、トランジスタの特性が
支配的となる。そのため、メモリセル１０１，２０１に
おいて、浮遊ゲートＦＧとソースＳおよびドレインＤに
よって構成されるトランジスタの閾値電圧Ｖｔｈ（＝
０．５Ｖ）より浮遊ゲート電位Ｖｆｇが小さい領域で
は、セル電流値Ｉｄは零となる。そして、浮遊ゲート電
位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値Ｉｄ
は右肩上がりの特性を示す。また、浮遊ゲート電位Ｖｆ
ｇが３．５Ｖを越える領域では、制御ゲートＣＧの直下
のチャネルＣＨからなる定抵抗の特性が支配的となり、
セル電流値Ｉｄは飽和する。

【００３５】ところで、浮遊ゲート電位Ｖｆｇは、書き
込み動作において浮遊ゲートＦＧに蓄積された電荷によ
って生じる電位Ｖｆｇｗと、メモリセル１０１のソース
Ｓ（メモリセル２０１のドレインＤ）からのカップリン
グによって生じる電位Ｖｆｇｃとの和である（Ｖｆｇ＝
Ｖｆｇｗ＋Ｖｆｇｃ）。読み出し動作において、電位Ｖ
ｆｇｃは一定であるため、セル電流値Ｉｄは電位Ｖｆｇ
ｗによって一義的に決定される。また、書き込み動作に
おいて、浮遊ゲートＦＧの電荷量は、その動作時間を調
整することによって制御することができる。従って、書
き込み動作において、その動作時間を調整して浮遊ゲー
トＦＧの電荷量を制御することで電位Ｖｆｇｗを制御す
れば、浮遊ゲート電位Ｖｆｇを制御することができる。
その結果、読み出し動作におけるセル電流値Ｉｄを任意
に設定することができる。

【００３６】そこで、図１７に示すように、セル電流値
Ｉｄが４０μＡ未満の領域をデータ値「００」、４０μ
Ａ以上８０μＡ未満の領域をデータ値「０１」、８０μ
Ａ以上１２０μＡ未満の領域をデータ値「１０」、１２
０μＡ以上の領域をデータ値「１１」に、それぞれ対応
づける。そして、書き込み動作において、浮遊ゲート電
位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ）が前記各セル電流値Ｉ
ｄ（＝４０，８０，１２０μＡ）に対応した値になるよ
うに動作時間を調整する。

【００３７】つまり、消去状態にあるメモリセル１０
１，２０１の浮遊ゲートＦＧ中からは電子が引き抜かれ
ているため、データ値「１１」を記憶しているのと同じ
状態になっている。このとき、浮遊ゲート電位Ｖｆｇは
電位Ｖｃ（＝２．５Ｖ）以上になっている。そして、書
き込み動作が行われ、浮遊ゲートＦＧに電荷が蓄積され
るにつれて、浮遊ゲート電位Ｖｆｇは低下していく。そ
のため、浮遊ゲート電位ＶｆｇがＶｂ（＝１．５Ｖ）以
上Ｖｃ（＝２．５Ｖ）未満になった時点で書き込み動作
を停止すれば、メモリセル１０１，２０１にデータ値
「１０」の入力データが書き込まれたことになる。ま
た、浮遊ゲート電位ＶｆｇがＶａ（＝１．０Ｖ）以上Ｖ
ｂ未満になった時点で書き込み動作を停止すれば、メモ
リセル１０１，２０１にデータ値「０１」の入力データ
が書き込まれたことになる。また、浮遊ゲート電位Ｖｆ
ｇがＶａ未満になった時点で書き込み動作を停止すれ
ば、メモリセル１０１，２０１にデータ値「００」の入
力データが書き込まれたことになる。

【００３８】このようにすれば、１個のメモリセル１０
１，２０１に４値（＝２ビット）のデータを記憶させる
ことができる。ところで、フラッシュＥＥＰＲＯＭにお
いて、低電源電圧動作や多値記憶動作を行わせるには、
書き込み動作時にメモリセル１０１，２０１の浮遊ゲー
ト電位Ｖｆｇを精密に制御することによって書き込み状
態を正確に制御することが必要不可欠である。すなわ
ち、書き込み後のメモリセル１０１，２０１の浮遊ゲー
ト電位Ｖｆｇを、精度良く所望の値に設定することが重
要となる。

【００３９】その方法として、現在一般に用いられてい
るのが、ベリファイ書き込み方式である。例えば、多値
記憶動作におけるベリファイ書き込み方式については、
特開平４−５７２９４号公報（G11C 16/04,H01L 27/11
5,H01L 29/788,H01L 29/792）に開示されている。

【００４０】ベリファイ書き込み方式では、メモリセル
１０１，２０１に対して、まず、一定時間（数百nsec〜
数μsec ）だけ書き込み動作を行い、次に、検証のため
の読み出し動作（ベリファイ読み出し動作）を行う。続
いて、書き込み動作において書き込むべきデータ値と、
読み出し動作において読み出されたデータ値（すなわ
ち、書き込み動作において実際に書き込まれたデータ
値）とを比較する（比較動作）。ここで、書き込むべき
データ値と読み出されたデータ値とが一致していなけれ
ば、再び一定時間だけ書き込み動作を行う。このよう
に、書き込むべきデータ値と読み出されたデータ値とが
一致するまで、書き込み動作→ベリファイ読み出し動作
→比較動作のサイクルを繰り返し行う。

【００４１】

【発明が解決しようとする課題】ベリファイ書き込み方
式には以下の問題点がある。（１）メモリセル１０１，２０１に対するデータの書き
込みに直接寄与しない動作（ベリファイ読み出し動作お
よび比較動作）が必要である。従って、書き込み動作か
らベリファイ読み出し動作へ移行する際に、前記した書
き込みモードにおける各部の電位条件（書き込みバイア
ス条件）から前記した読み出しモードにおける各部の電
位条件（読み出しバイアス条件）へ切り替えるための期
間（数μsec ）が必要となる。加えて、ベリファイ読み
出し動作を行うための期間や、比較動作を行うための期
間も必要となる。ちなみに、ベリファイ読み出し動作お
よび比較動作を行うための期間は合わせて約100 〜300n
sec である。

【００４２】（２）浮遊ゲート電位Ｖｆｇをより精密に
制御するには、１回の書き込み動作における浮遊ゲート
電位Ｖｆｇの変化量を小さく抑える必要があるため、１
回の書き込み動作を行う時間を短くしなければならな
い。その結果、前記サイクル（書き込み動作→ベリファ
イ読み出し動作→比較動作）の繰り返し回数が増加し、
書き込み動作全体に要する時間（総書き込み時間）が増
大する。

【００４３】（３）前記サイクルの各動作を切り替える
ためのタイミング制御は細かく複雑であるため、制御コ
ア回路１４０に大きな負担がかかる。（４）上記（１）〜（３）により、ベリファイ書き込み
方式は、メモリセル１０１，２０１の浮遊ゲート電位Ｖ
ｆｇを精密に制御しつつ、高速な書き込みを行うために
は不利な方式である。

【００４４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、メモリセルの書き込み
状態を正確に制御しつつ、高速な書き込みを行うことが
可能な半導体メモリを提供することにある。

【００４５】

【課題を解決するための手段】請求項１に記載の発明
は、メモリセルに流れる電流に基づいて、メモリセルが
所望の書き込み状態に到達したことを判定し、書き込み
動作を制御することをその要旨とする。

【００４６】請求項２に記載の発明は、メモリセルに印
加される電圧に基づいて、メモリセルが所望の書き込み
状態に到達したことを判定し、書き込み動作を制御する
ことをその要旨とする。

【００４７】請求項３に記載の発明は、メモリセル（１
０１）の各部（Ｓ，Ｄ，ＣＧ）の電位を制御すること
で、メモリセルに対するデータの書き込み動作を制御す
る書き込み制御手段（１３２〜１３４，１４０）と、メ
モリセルのセル電流値（Ｉｄ）を検出し、そのセル電流
値に基づいてメモリセルが所望の書き込み状態に到達し
たことを判定し、その判定結果に従って書き込み制御手
段を制御するセル電流検出手段（２，２２）とを備えた
ことをその要旨とする。

【００４８】請求項４に記載の発明は、請求項３に記載
の半導体メモリにおいて、前記セル電流検出手段は、セ
ル電流値が一定値以下になった時点でメモリセルが所望
の書き込み状態に到達したと判定することをその要旨と
する。

【００４９】請求項５に記載の発明は、請求項３に記載
の半導体メモリにおいて、前記セル電流検出手段は、セ
ル電流値が複数の設定値間のどの範囲内にあるかを検出
し、その設定値の各範囲を複数の書き込み状態に対応さ
せることにより、メモリセルに対して複数の書き込み状
態を設定して多値のデータを記憶させることをその要旨
とする。

【００５０】請求項６に記載の発明は、メモリセル（１
０１）の各部（Ｓ，Ｄ，ＣＧ）の電位を制御すること
で、メモリセルに対するデータの書き込み動作を制御す
る書き込み制御手段（１３２〜１３４，３２，５２，１
４０）と、メモリセルのソース（Ｓ）またはドレイン
（Ｄ）の電位を検出し、その電位に基づいてメモリセル
が所望の書き込み状態に到達したことを判定し、その判
定結果に従って書き込み制御手段を制御する電圧検出手
段（３３，５３）とを備えたことをその要旨とする。

【００５１】請求項７に記載の発明は、請求項６に記載
の半導体メモリにおいて、前記電圧検出手段は、前記検
出した電位が一定値以下になった時点でメモリセルが所
望の書き込み状態に到達したと判定することをその要旨
とする。

【００５２】請求項８に記載の発明は、請求項６に記載
の半導体メモリにおいて、前記電圧検出手段は、前記検
出した電位が複数の設定値間のどの範囲内にあるかを検
出し、その設定値の各範囲を複数の書き込み状態に対応
させることにより、メモリセルに対して複数の書き込み
状態を設定して多値のデータを記憶させることをその要
旨とする。

【００５３】請求項９に記載の発明は、請求項３〜５の
いずれか１項に記載の半導体メモリにおいて、前記書き
込み制御手段は、メモリセルのソース（Ｓ）の電位を制
御するソース電圧制御回路（１３２）と、メモリセルの
ドレイン（Ｄ）の電位を制御するドレイン電圧制御回路
（１３３）と、メモリセルのゲート（ＣＧ）の電位を制
御するゲート電圧制御回路（１３４）とを備えたことを
その要旨とする。

【００５４】請求項１０に記載の発明は、請求項６〜８
のいずれか１項に記載の半導体メモリにおいて、前記書
き込み制御手段は、メモリセルのソース（Ｓ）に流れる
電流を制御することでソースの電位を制御するソース電
流制御回路（３２）と、メモリセルのドレイン（Ｄ）の
電位を制御するドレイン電圧制御回路（１３３）と、メ
モリセルのゲート（ＣＧ）の電位を制御するゲート電圧
制御回路（１３４）とを備え、前記電圧検出手段はメモ
リセルのソースの電位を検出することをその要旨とす
る。

【００５５】請求項１１に記載の発明は、請求項６〜８
のいずれか１項に記載の半導体メモリにおいて、前記書
き込み制御手段は、メモリセルのソース（Ｓ）の電位を
制御するソース電圧制御回路（１３２）と、メモリセル
のドレイン（Ｄ）に流れる電流を制御することでドレイ
ンの電位を制御するドレイン電流制御回路（５２）と、
メモリセルのゲート（ＣＧ）の電位を制御するゲート電
圧制御回路（１３４）とを備え、前記電圧検出手段はメ
モリセルのドレインの電位を検出することをその要旨と
する。

【００５６】請求項１２に記載の発明は、請求項１〜１
１のいずれか１項に記載の半導体メモリにおいて、前記
メモリセルはスプリットゲート型またはスタックトゲー
ト型であり、前記メモリセルのゲートは制御ゲート（Ｃ
Ｇ）であることをその要旨とする。

【００５７】

【発明の実施の形態】

（第１実施形態）以下、本発明をスプリットゲート型の
フラッシュＥＥＰＲＯＭに具体化した第１実施形態を図
面に従って説明する。尚、本実施形態において、図１１
〜図１３に示した従来の形態と同じ構成部材については
符号を等しくしてその詳細な説明を省略する。

【００５８】図１に、本実施形態のスプリットゲート型
メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１の
全体構成を示す。図１において、図１２に示す従来のフ
ラッシュＥＥＰＲＯＭ１２１と異なるのは、ソース電圧
制御回路１３２と共通ソース線ＳＬとの間にセル電流検
出回路２が接続されている点だけである。

【００５９】セル電流検出回路２は、メモリセル１０１
のセル電流値Ｉｄを検出し、そのセル電流値Ｉｄに基づ
いて検出信号Ｗを生成する。そして、書き込み動作にお
いて、各電圧制御回路１３２〜１３４の動作は、セル電
流検出回路２の検出信号Ｗに従って制御される。すなわ
ち、各電圧制御回路１３２〜１３４は、検出信号ＷがＬ
レベルの場合は各部（共通ソース線ＳＬ、ビット線ＢＬ
ｍ、ワード線ＷＬｍ）の電位を従来の形態と同様に制御
し、検出信号ＷがＨレベルの場合は各部の電位をグラン
ドレベルにする。

【００６０】図２に、フラッシュＥＥＰＲＯＭ１の要部
構成を示す。セル電流検出回路２は、カレントミラー回
路１１、インバータ１２、ＮＭＯＳトランジスタ１３か
ら構成されている。

【００６１】カレントミラー回路１１を構成する各ＰＭ
ＯＳトランジスタ１４，１５のゲートは、カレントミラ
ー回路１１の入力側のノードＮ１において共通ソース線
ＳＬに接続されている。カレントミラー回路１１の出力
側のノードＮ２は、ＮＭＯＳトランジスタ１３を介して
接地されると共に、２個直列接続されたインバータ１２
に接続されている。

【００６２】ＮＭＯＳトランジスタ１３のゲートには定
電圧Ｖｒが印加されており、ＮＭＯＳトランジスタ１３
のオン抵抗は一定値になっている。ここで、カレントミ
ラー回路１１のＰＭＯＳトランジスタ１４からＮＭＯＳ
トランジスタ１３を介して接地側へ流れる電流を電流値
Ｉｃとする。電流値Ｉｃは、各トランジスタ１４，１５
のサイズ比にセル電流値Ｉｄを乗じた値（＝トランジス
タ１４のサイズ÷トランジスタ１５のサイズ×セル電流
値Ｉｄ）となる。従って、各トランジスタ１４，１５が
同一サイズの場合、電流値Ｉｃとセル電流値Ｉｄとは等
しくなる。

【００６３】インバータ１２からはセル電流検出回路２
の検出信号Ｗが出力され、その検出信号Ｗは各電圧制御
回路１３２〜１３４へ送られる。図３に、書き込み動作
時における各ノードＮ１，Ｎ２の電位、セル電流値Ｉ
ｄ、電流値Ｉｃ、検出信号Ｗの波形を示す。尚、フラッ
シュＥＥＰＲＯＭ１の内部電源Ｖｐｐの電圧はＶｐｐで
ある。

【００６４】次に、本実施形態の書き込み動作について
図３に従って説明する。書き込み動作を始める前におい
て、ノードＮ２の電位はグランドレベルになっているた
め、検出信号ＷはＬレベルになっている。従って、各電
圧制御回路１３２〜１３４は各部（共通ソース線ＳＬ、
ビット線ＢＬｍ、ワード線ＷＬｍ）の電位を従来の形態
と同様に制御し、従来の形態と同様の書き込み動作が行
われる。書き込み動作が行われ、浮遊ゲートＦＧに電荷
が蓄積されるにつれて、浮遊ゲート電位Ｖｆｇおよびセ
ル電流値Ｉｄは減少する。すると、電流値Ｉｃも減少
し、ノードＮ２の電位は上昇する。ここで、ノードＮ１
の電位は、各電圧制御回路１３２，１３３によって一定
値に制御される。そして、ノードＮ２の電位がインバー
タ１２の入力閾値電圧Ｖｔｈｉ以上に上昇すると、検出
信号ＷはＨレベルになる。従って、各電圧制御回路１３
２〜１３４は各部（共通ソース線ＳＬ、ビット線ＢＬ
ｍ、ワード線ＷＬｍ）の電位をグランドレベルにする。
その結果、書き込み動作は停止される。

【００６５】このように、本実施形態によれば以下の作
用および効果を得ることができる。（１）セル電流値Ｉｄが所定値になった時点で検出信号
ＷがＬレベルからＨレベルに切り替わり、書き込み動作
が停止される。前記したように、セル電流値Ｉｄは浮遊
ゲート電位Ｖｆｇと対応している。そのため、セル電流
値Ｉｄを制御すれば浮遊ゲート電位Ｖｆｇを制御するこ
とができる。従って、セル電流値Ｉｄが所定値になった
時点で書き込み動作を停止すれば、浮遊ゲート電位Ｖｆ
ｇを精密に制御することができる。

【００６６】（２）上記（１）より、浮遊ゲート電位Ｖ
ｆｇを精密に制御可能であるということは、浮遊ゲート
ＦＧに蓄積される電荷を精密に制御可能であるというこ
とに他ならない。従って、メモリセル１０１の書き込み
状態を正確に制御することができる。

【００６７】（３）上記（１）におけるセル電流値Ｉｄ
の所定値の変更は、定電圧Ｖｒを調整することによって
ＮＭＯＳトランジスタ１３のオン抵抗を調節するだけ
で、簡単に行うことができる。

【００６８】（４）上記（１）より、前記したベリファ
イ書き込み方式の問題点を全て回避した上で、メモリセ
ル１０１の浮遊ゲート電位Ｖｆｇを精密に制御しつつ、
高速な書き込みを行うことができる。

【００６９】（５）上記（４）より、低電源電圧動作や
多値記憶動作を容易に実現することができる。（６）上記（３）より、多値記憶動作においては、定電
圧Ｖｒを切り替えてセル電流値Ｉｄを検出することによ
り、メモリセル１０１に対して多値の各データ値を正確
に書き込むことができる。つまり、図１７に示すよう
に、消去状態にあるメモリセル１０１のセル電流値Ｉｄ
は１２０μＡ以上になっている。そのため、セル電流値
Ｉｄが８０μＡ以上１２０μＡ未満になった時点で書き
込み動作を停止すれば、メモリセル１０１にデータ値
「１０」の入力データが書き込まれたことになる。ま
た、セル電流値Ｉｄが４０μＡ以上８０μＡ未満になっ
た時点で書き込み動作を停止すれば、メモリセル１０１
にデータ値「０１」の入力データが書き込まれたことに
なる。また、セル電流値Ｉｄが４０μＡ未満になった時
点で書き込み動作を停止すれば、メモリセル１０１にデ
ータ値「００」の入力データが書き込まれたことにな
る。従って、定電圧Ｖｒを各セル電流値Ｉｄ（＝４０，
８０，１２０μＡ）に対応した値に設定すれば、浮遊ゲ
ート電位Ｖｆｇを前記電圧Ｖａ〜Ｖｃに対応して正確に
制御することが可能になり、メモリセル１０１に対して
４値の各データ値を正確に書き込むことができる。つま
り、メモリセル１０１が所望の浮遊ゲート電位Ｖｆｇに
到達したことを判定するためのセル電流値Ｉｄに対応し
た定電圧Ｖｒを切り替えることにより、多値化への対応
が容易になる。

【００７０】（第２実施形態）以下、本発明をスプリッ
トゲート型のフラッシュＥＥＰＲＯＭに具体化した第２
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第１実施形態と同じ構成部材については符号を等
しくしてその詳細な説明を省略する。

【００７１】図４に、本実施形態のスプリットゲート型
メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ２１
の全体構成を示す。図４において、図１に示す第１実施
形態のフラッシュＥＥＰＲＯＭ１と異なるのは、ドレイ
ン電圧制御回路１３３とカラムデコーダ１２４との間に
セル電流検出回路２２が接続されている点だけである。
セル電流検出回路２２は、メモリセル１０１のセル電流
値Ｉｄを検出し、そのセル電流値Ｉｄに基づいて検出信
号Ｗを生成する。そして、書き込み動作において、各電
圧制御回路１３２〜１３４の動作は、セル電流検出回路
２２の検出信号Ｗに従って制御される。

【００７２】図５に、フラッシュＥＥＰＲＯＭ２１の要
部構成を示す。セル電流検出回路２２は、カレントミラ
ー回路２３、インバータ１２、ＰＭＯＳトランジスタ２
４から構成されている。

【００７３】カレントミラー回路２３を構成する各ＮＭ
ＯＳトランジスタ２５，２６のゲートは、カレントミラ
ー回路２３の入力側のノードＮ１において、カラムデコ
ーダ１２４（図示略）を介してビット線ＢＬｍに接続さ
れている。カレントミラー回路２３の出力側のノードＮ
２は、ＰＭＯＳトランジスタ２４を介してフラッシュＥ
ＥＰＲＯＭ２１の内部電源Ｖｐｐに接続されると共に、
２個直列接続されたインバータ１２に接続されている。

【００７４】ＰＭＯＳトランジスタ２４のゲートには定
電圧Ｖｒが印加されており、ＰＭＯＳトランジスタ２４
のオン抵抗は一定値になっている。ここで、内部電源Ｖ
ｐｐからＰＭＯＳトランジスタ２４を介してカレントミ
ラー回路２３のＮＭＯＳトランジスタ２５へ流れる電流
を電流値Ｉｃとする。電流値Ｉｃは、各トランジスタ２
５，２６のサイズ比にセル電流値Ｉｄを乗じた値（＝ト
ランジスタ２５のサイズ÷トランジスタ２６のサイズ×
セル電流値Ｉｄ）となる。

【００７５】インバータ１２からはセル電流検出回路２
２の検出信号Ｗが出力され、その検出信号Ｗは各電圧制
御回路１３２〜１３４へ送られる。尚、本実施形態の書
き込み動作は第１実施形態のそれと同様であるので説明
を省略する。このように、本実施形態では、セル電流検
出回路２２を用いてメモリセル１０１のドレインＤ側の
セル電流値Ｉｄを検出している。それに対して、第１実
施形態では、セル電流検出回路２を用いてメモリセル１
０１のソースＳ側のセル電流値Ｉｄを検出している。つ
まり、本実施形態と第１実施形態との違いはセル電流Ｉ
ｄの検出箇所だけである。従って、本実施形態によれ
ば、第１実施形態と同様の作用および効果を得ることが
できる。

【００７６】（第３実施形態）以下、本発明をスプリッ
トゲート型のフラッシュＥＥＰＲＯＭに具体化した第３
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第１実施形態と同じ構成部材については符号を等
しくしてその詳細な説明を省略する。

【００７７】図６に、本実施形態のスプリットゲート型
メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ３１
の全体構成を示す。図６において、図１に示す第１実施
形態のフラッシュＥＥＰＲＯＭ１と異なるのは以下の点
だけである。

【００７８】（１）ソース電圧制御回路１３２がソース
電流制御回路３２に置き代えられている。ソース電流制
御回路３２は、セル電流値Ｉｄを一定値に制御すること
で、共通ソース線ＳＬの電位を、図１３に示す各動作モ
ードに従って制御する。ソース電流制御回路３２の動作
は制御コア回路１４０によって制御される。

【００７９】（２）ソース電流制御回路３２と共通ソー
ス線ＳＬとの間にソース電圧検出回路３３が接続されて
いる。ソース電圧検出回路３３は、メモリセル１０１の
ソースＳの電位（共通ソース線ＳＬの電位）を検出し、
その電位に基づいて検出信号Ｗを生成する。そして、書
き込み動作において、各制御回路３２，１３３，１３４
の動作は、ソース電圧検出回路３３の検出信号Ｗに従っ
て制御される。すなわち、各制御回路３２，１３３，１
３４は、検出信号ＷがＬレベルの場合は各部（共通ソー
ス線ＳＬ、ビット線ＢＬｍ、ワード線ＷＬｍ）の電位を
従来の形態と同様に制御し、検出信号ＷがＨレベルの場
合は各部の電位をグランドレベルにする。

【００８０】図７に、フラッシュＥＥＰＲＯＭ３１の要
部構成を示す。ソース電圧検出回路３３は、差動アンプ
３４およびインバータ１２から構成されている。

【００８１】差動アンプ３４は、ＰＭＯＳトランジスタ
３５，３６、カレントミラー型負荷３７、定電流源３８
から構成されている。カレントミラー型負荷３７は、Ｎ
ＭＯＳトランジスタ３９，４０から構成されている。Ｐ
ＭＯＳトランジスタ３６のゲート（差動アンプ３４の第
１の入力端子）はノードＮ１１において共通ソース線Ｓ
Ｌに接続され、ＰＭＯＳトランジスタ３５のゲート（差
動アンプ３４の第２の入力端子）には定電圧Ｖｒが印加
されている。ＰＭＯＳトランジスタ３６のドレインはノ
ードＮ１２において、各トランジスタ３９，４０のゲー
トおよびＮＭＯＳトランジスタ４０のドレインに接続さ
れている。ＰＭＯＳトランジスタ３５のドレイン（差動
アンプ３４の出力端子）はノードＮ１３において、２個
直列接続されたインバータ１２およびＮＭＯＳトランジ
スタ３９のドレインに接続されている。各トランジスタ
３５，３６のソースは、定電流源３８を介してフラッシ
ュＥＥＰＲＯＭ３１の内部電源Ｖｐｐに接続されてい
る。各トランジスタ３９，４０のソースは接地されてい
る。尚、トランジスタ３５のサイズはトランジスタ３６
のそれに比べて大きく形成され、トランジスタ３９のサ
イズもトランジスタ４０のそれに比べて大きく形成され
ている。

【００８２】インバータ１２からはソース電圧検出回路
３３の検出信号Ｗが出力され、その検出信号Ｗは各制御
回路３２，１３３，１３４へ送られる。図８に、書き込
み動作時における各ノードＮ１１〜Ｎ１３の電位、セル
電流値Ｉｄ、検出信号Ｗの波形を示す。尚、フラッシュ
ＥＥＰＲＯＭ３１の内部電源Ｖｐｐの電圧はＶｐｐであ
る。

【００８３】次に、本実施形態の書き込み動作について
図８に従って説明する。書き込み動作を始める前におい
て、ノードＮ１３の電位はグランドレベルになっている
ため、検出信号ＷはＬレベルになっている。従って、各
制御回路３２，１３３，１３４は各部（共通ソース線Ｓ
Ｌ、ビット線ＢＬｍ、ワード線ＷＬｍ）の電位を従来の
形態と同様に制御し、従来の形態と同様の書き込み動作
が行われる。書き込み動作が行われ、浮遊ゲートＦＧに
電荷が蓄積されるにつれて、浮遊ゲート電位Ｖｆｇおよ
びセル電流値Ｉｄは減少する。このとき、ソース電流制
御回路３２はセル電流値Ｉｄを一定値に制御するため、
共通ソース線ＳＬ（ノードＮ１１）の電位は上昇する。
ここで、差動アンプ３４の出力端子であるノードＮ１３
の電位は、第１の入力端子であるノードＮ１１の電位を
増幅した値になる。尚、その増幅率は、各トランジスタ
３５，３６および各トランジスタ３９，４０のサイズ比
によって規定される。

【００８４】そのため、ノードＮ１１の電位の上昇に従
って、ノードＮ１３の電位も上昇する。そして、ノード
Ｎ１３の電位がインバータ１２の入力閾値電圧Ｖｔｈｉ
以上に上昇すると、検出信号ＷはＨレベルになる。従っ
て、各電圧制御回路３２，１３３，１３４は各部（共通
ソース線ＳＬ、ビット線ＢＬｍ、ワード線ＷＬｍ）の電
位をグランドレベルにする。その結果、書き込み動作は
停止される。

【００８５】このように、本実施形態によれば以下の作
用および効果を得ることができる。（１）ノードＮ１１の電位（メモリセル１０１のソース
Ｓの電位）が所定値になった時点で検出信号ＷがＬレベ
ルからＨレベルに切り替わり、書き込み動作が停止され
る。ノードＮ１１の電位は、書き込み動作によるセル電
流値Ｉｄの減少を打ち消すように上昇する。また、前記
したように、セル電流値Ｉｄは浮遊ゲート電位Ｖｆｇと
対応している。そのため、セル電流値Ｉｄを制御すれば
浮遊ゲート電位Ｖｆｇを制御することができる。従っ
て、ノードＮ１１の電位が所定値になった時点で書き込
み動作を停止すれば、セル電流値Ｉｄを制御した場合と
同様の作用により、浮遊ゲート電位Ｖｆｇを精密に制御
することができる。

【００８６】（２）上記（１）より、浮遊ゲート電位Ｖ
ｆｇを精密に制御可能であるということは、浮遊ゲート
ＦＧに蓄積される電荷を精密に制御可能であるというこ
とに他ならない。従って、メモリセル１０１の書き込み
状態を正確に制御することができる。

【００８７】（３）上記（１）におけるノードＮ１１の
電位の所定値の変更は、定電圧Ｖｒを調整するだけで、
簡単に行うことができる。（４）上記（１）より、前記したベリファイ書き込み方
式の問題点を全て回避した上で、メモリセル１０１の浮
遊ゲート電位Ｖｆｇを精密に制御しつつ、高速な書き込
みを行うことができる。

【００８８】（５）上記（４）より、低電源電圧動作や
多値記憶動作を容易に実現することができる。（６）上記（３）より、多値記憶動作においては、定電
圧Ｖｒを切り替えてノードＮ１１の電位を検出すること
により、メモリセル１０１に対して多値の各データ値を
正確に書き込むことができる。つまり、ノードＮ１１の
電位を前記した各セル電流値Ｉｄ（＝４０，８０，１２
０μＡ）に対応した値に設定し、定電圧Ｖｒを当該ノー
ドＮ１１の電位に対応した値に設定する。このようにす
れば、浮遊ゲート電位Ｖｆｇを前記電圧Ｖａ〜Ｖｃに対
応して正確に制御することが可能になり、メモリセル１
０１に対して４値の各データ値を正確に書き込むことが
できる。つまり、メモリセル１０１が所望の浮遊ゲート
電位Ｖｆｇに到達したことを判定するためのソースＳの
電位に対応した定電圧Ｖｒを切り替えることにより、多
値化への対応が容易になる。

【００８９】（第４実施形態）以下、本発明をスプリッ
トゲート型のフラッシュＥＥＰＲＯＭに具体化した第４
実施形態を図面に従って説明する。尚、本実施形態にお
いて、第１実施形態および第３実施形態と同じ構成部材
については符号を等しくしてその詳細な説明を省略す
る。

【００９０】図９に、本実施形態のスプリットゲート型
メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ５１
の全体構成を示す。図９において、図１に示す第１実施
形態のフラッシュＥＥＰＲＯＭ１と異なるのは以下の点
だけである。

【００９１】（１）ドレイン電圧制御回路１３３がドレ
イン電流制御回路５２に置き代えられている。ドレイン
電流制御回路５２は、セル電流値Ｉｄを一定値に制御す
ることで、ビット線ＢＬｍの電位を、図１３に示す各動
作モードに従って制御する。ドレイン電流制御回路５２
の動作は制御コア回路１４０によって制御される。

【００９２】（２）ドレイン電流制御回路５２とカラム
デコーダ１２４との間にドレイン電圧検出回路５３が接
続されている。ドレイン電圧検出回路５３は、メモリセ
ル１０１のドレインＤの電位（ビット線ＢＬｍの電位）
を検出し、その電位に基づいて検出信号Ｗを生成する。
そして、書き込み動作において、各制御回路１３２，５
２，１３４の動作は、ドレイン電圧検出回路５３の検出
信号Ｗに従って制御される。すなわち、各制御回路１３
２，５２，１３４は、検出信号ＷがＬレベルの場合は各
部（共通ソース線ＳＬ、ビット線ＢＬｍ、ワード線ＷＬ
ｍ）の電位を従来の形態と同様に制御し、検出信号Ｗが
Ｈレベルの場合は各部の電位をグランドレベルにする。

【００９３】図１０に、フラッシュＥＥＰＲＯＭ５１の
要部構成を示す。ドレイン電圧検出回路５３は、差動ア
ンプ５４およびインバータ１２から構成されている。

【００９４】差動アンプ５４は、ＮＭＯＳトランジスタ
５５，５６、カレントミラー型負荷５７、定電流源３８
から構成されている。カレントミラー型負荷５７は、Ｐ
ＭＯＳトランジスタ５８，５９から構成されている。Ｎ
ＭＯＳトランジスタ５６のゲート（差動アンプ５４の第
１の入力端子）はノードＮ１１において、カラムデコー
ダ１２４（図示略）を介してビット線ＢＬｍに接続され
ている。ＮＭＯＳトランジスタ５５のゲート（差動アン
プ５４の第２の入力端子）には定電圧Ｖｒが印加されて
いる。ＮＭＯＳトランジスタ５６のドレインはノードＮ
１２において、各トランジスタ５８，５９のゲートおよ
びＰＭＯＳトランジスタ５９のドレインに接続されてい
る。ＮＭＯＳトランジスタ５５のドレイン（差動アンプ
５４の出力端子）はノードＮ１３において、２個直列接
続されたインバータ１２およびＰＭＯＳトランジスタ５
８のドレインに接続されている。各トランジスタ５５，
５６のソースは、定電流源３８を介して接地されてい
る。各トランジスタ５８，５９のソースは、フラッシュ
ＥＥＰＲＯＭ５１の内部電源Ｖｐｐに接続されている。
尚、トランジスタ５５のサイズはトランジスタ５６のそ
れに比べて大きく形成され、トランジスタ５８のサイズ
もトランジスタ５９のそれに比べて大きく形成されてい
る。

【００９５】インバータ１２からはドレイン電圧検出回
路５３の検出信号Ｗが出力され、その検出信号Ｗは各制
御回路１３２，５２，１３４へ送られる。尚、本実施形
態の書き込み動作は第３実施形態のそれと同様であるの
で説明を省略する。

【００９６】このように、本実施形態では、ドレイン電
圧検出回路５３を用いてメモリセル１０１のドレインＤ
の電位（ビット線ＢＬの電位）を検出している。それに
対して、第３実施形態では、ソース電圧検出回路３３を
用いてメモリセル１０１のソースＳの電位（共通ソース
線ＳＬの電位）を検出している。従って、本実施形態に
よれば、第３実施形態と同様の作用および効果を得るこ
とができる。

【００９７】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。（１）書き込み動作を停止するに際して、以下の〔１〕
〜〔６〕のようにする。

【００９８】〔１〕第１実施形態または第２実施形態に
おいて、ソース電圧制御回路１３２およびドレイン電圧
制御回路１３３へは検出信号Ｗを出力せず、ゲート電圧
制御回路１３４のみに検出信号Ｗを出力する。つまり、
検出信号ＷがＬレベルからＨレベルに切り替わったとき
には、共通ソース線ＳＬおよびビット線ＢＬｍの電位を
書き込み動作のままにして、ワード線ＷＬｍの電位だけ
をグランドレベルにする。

【００９９】〔２〕第１実施形態または第２実施形態に
おいて、ゲート電圧制御回路１３４およびドレイン電圧
制御回路１３３へは検出信号Ｗを出力せず、ソース電圧
制御回路１３２のみに検出信号Ｗを出力する。そして、
ソース電圧制御回路１３２は、検出信号ＷがＬレベルの
場合は共通ソース線ＳＬの電位を従来の形態と同様に制
御し、検出信号ＷがＨレベルの場合は共通ソース線ＳＬ
の電位を５Ｖ以下にする。つまり、検出信号ＷがＬレベ
ルからＨレベルに切り替わったときには、ワード線ＷＬ
ｍおよびビット線ＢＬｍの電位を書き込み動作のままに
して、共通ソース線ＳＬの電位だけを５Ｖ以下にする。

【０１００】〔３〕第３実施形態において、ソース電流
制御回路３２およびドレイン電圧制御回路１３３へは検
出信号Ｗを出力せず、ゲート電圧制御回路１３４のみに
検出信号Ｗを出力する。

【０１０１】〔４〕第３実施形態において、ゲート電圧
制御回路１３４およびドレイン電圧制御回路１３３へは
検出信号Ｗを出力せず、ソース電流制御回路３２のみに
検出信号Ｗを出力する。そして、ソース電流制御回路３
２は、検出信号ＷがＬレベルの場合は共通ソース線ＳＬ
（ノードＮ１１）の電位を従来の形態と同様に制御し、
検出信号ＷがＨレベルの場合は共通ソース線ＳＬの電位
を５Ｖ以下にする。

【０１０２】〔５〕第４実施形態において、ソース電圧
制御回路１３２およびドレイン電流制御回路５２へは検
出信号Ｗを出力せず、ゲート電圧制御回路１３４のみに
検出信号Ｗを出力する。

【０１０３】〔６〕第４実施形態において、ゲート電圧
制御回路１３４およびドレイン電流制御回路５２へは検
出信号Ｗを出力せず、ソース電圧制御回路１３２のみに
検出信号Ｗを出力する。そして、ソース電圧制御回路１
３２は、検出信号ＷがＬレベルの場合は共通ソース線Ｓ
Ｌの電位を従来の形態と同様に制御し、検出信号ＷがＨ
レベルの場合は共通ソース線ＳＬの電位を５Ｖ以下にす
る。

【０１０４】（２）第３実施形態において、トランジス
タ３５とトランジスタ３６、トランジスタ３９とトラン
ジスタ４０とをそれぞれ同一サイズに形成する。この場
合、差動アンプ３４の増幅率は１倍となるが、第３実施
形態と同様の作用および効果を得ることができる。

【０１０５】（３）第４実施形態において、トランジス
タ５５とトランジスタ５６、トランジスタ５８とトラン
ジスタ５９とをそれぞれ同一サイズに形成する。この場
合、差動アンプ５４の増幅率は１倍となるが、第４実施
形態と同様の作用および効果を得ることができる。

【０１０６】（４）第１〜第４実施形態において、スプ
リットゲート形メモリセル１０１を図１４に示すスプリ
ットゲート形メモリセル２０１に置き代える。この場合
は、ソース電圧制御回路１３２またはソース電流制御回
路３２を省き、共通ソース線ＳＬを接地する。そして、
各動作モードにおいて各部の電位を図１６に示すように
制御する。

【０１０７】（５）第１〜第４実施形態において、全て
のメモリセル１０１のソースＳを共通ソース線ＳＬに接
続するのではなく、行方向に配列された各メモリセル１
０１のソースＳだけを共通のソース線に接続する。そし
て、ソース線デコーダを設け、カラムアドレスに対応し
た１本のソース線を選択し、その選択したソース線とソ
ース電圧制御回路１３２またはソース電流制御回路３２
とを接続する。

【０１０８】（６）スプリットゲート型のフラッシュＥ
ＥＰＲＯＭではなく、スタックトゲート形のフラッシュ
ＥＥＰＲＯＭに適用する。（７）フラッシュＥＥＰＲＯＭではなく、ＦＲＡＭ，Ｅ
ＰＲＯＭ，ＥＥＰＲＯＭなどの不揮発性半導体メモリ
や、ＤＲＡＭ，ＳＲＡＭなどの半導体メモリに適用す
る。

【０１０９】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。（イ）請求項３に記載の半導体メモリにおいて、前記セ
ル電流検出手段は、カレントミラー回路（１１，２３）
とインバータ（１２）とを備えた半導体メモリ。

【０１１０】このようにすれば、セル電流検出手段を簡
単に具体化することができる。（ロ）請求項６に記載の半導体メモリにおいて、前記電
圧検出手段は、差動アンプ（３４，５４）とインバータ
（１２）とを備えた半導体メモリ。

【０１１１】このようにすれば、電圧検出手段を簡単に
具体化することができる。

【０１１２】

【発明の効果】請求項１に記載の発明によれば、前記電
流に基づいて書き込み動作を制御することで、書き込み
状態を正確に制御することができる。

【０１１３】請求項２に記載の発明によれば、前記電圧
に基づいて書き込み動作を制御することで、書き込み状
態を正確に制御することができる。請求項３に記載の発
明によれば、セル電流値に基づいて書き込み動作を制御
することで、書き込み状態を正確に制御することができ
る。

【０１１４】請求項４に記載の発明によれば、請求項３
に記載の発明の効果に加えて、書き込み状態の判定を正
確かつ容易に行うことができる。請求項５に記載の発明
によれば、請求項３に記載の発明の効果に加えて、書き
込み状態の判定を正確に行うことで多値記憶動作を容易
に実現することができる。

【０１１５】請求項６に記載の発明によれば、ソースま
たはドレインの電位に基づいて書き込み動作を制御する
ことで、書き込み状態を正確に制御することができる。
請求項７に記載の発明によれば、請求項６に記載の発明
の効果に加えて、書き込み状態の判定を正確かつ容易に
行うことができる。

【０１１６】請求項８に記載の発明によれば、請求項６
に記載の発明の効果に加えて、書き込み状態の判定を正
確に行うことで多値記憶動作を容易に実現することがで
きる。

【０１１７】請求項９〜１１のいずれか１項に記載の発
明によれば、書き込み制御手段を容易に具体化すること
ができる。請求項１２に記載の発明によれば、不揮発性
の半導体メモリを具体化することができる。

【図面の簡単な説明】

【図１】第１実施形態のブロック回路図。

【図２】第１実施形態の要部回路図。

【図３】第１実施形態の波形図。

【図４】第２実施形態のブロック回路図。

【図５】第２実施形態の要部回路図。

【図６】第３実施形態のブロック回路図。

【図７】第３実施形態の要部回路図。

【図８】第３実施形態の波形図。

【図９】第４実施形態のブロック回路図。

【図１０】第４実施形態の要部回路図。

【図１１】第１〜第４実施形態および従来の形態のメモ
リセルの断面図。

【図１２】従来の形態のブロック回路図。

【図１３】第１〜第４実施形態および従来の形態の説明
図。

【図１４】別の実施形態および従来の形態のメモリセル
の断面図。

【図１５】従来の形態のブロック回路図。

【図１６】別の実施形態および従来の形態の説明図。

【図１７】第１〜第４実施形態および従来の形態の特性
図。

【符号の説明】

Ｓ…ソースＤ…ドレインＣＧ…制御ゲート２…セル電流検出回路２２…セル電流検出回路３２…ソース電流制御回路３３…ソース電圧検出回路５２…ドレイン電流制御回路５３…ドレイン電圧検出回路１０１…メモリセル１３２…ソース電圧制御回路１３３…ドレイン電圧制御回路１３４…ゲート電圧制御回路１４０…制御コア回路

Claims

【特許請求の範囲】

【請求項１】メモリセルに流れる電流に基づいて、メ
モリセルが所望の書き込み状態に到達したことを判定
し、書き込み動作を制御する半導体メモリ。
【請求項２】メモリセルに印加される電圧に基づい
て、メモリセルが所望の書き込み状態に到達したことを
判定し、書き込み動作を制御する半導体メモリ。
【請求項３】メモリセル（１０１）の各部（Ｓ，Ｄ，
ＣＧ）の電位を制御することで、メモリセルに対するデ
ータの書き込み動作を制御する書き込み制御手段（１３
２〜１３４，１４０）と、メモリセルのセル電流値（Ｉｄ）を検出し、そのセル電
流値に基づいてメモリセルが所望の書き込み状態に到達
したことを判定し、その判定結果に従って書き込み制御
手段を制御するセル電流検出手段（２，２２）とを備え
た半導体メモリ。
【請求項４】請求項３に記載の半導体メモリにおい
て、前記セル電流検出手段は、セル電流値が一定値以下
になった時点でメモリセルが所望の書き込み状態に到達
したと判定する半導体メモリ。
【請求項５】請求項３に記載の半導体メモリにおい
て、前記セル電流検出手段は、セル電流値が複数の設定
値間のどの範囲内にあるかを検出し、その設定値の各範
囲を複数の書き込み状態に対応させることにより、メモ
リセルに対して複数の書き込み状態を設定して多値のデ
ータを記憶させる半導体メモリ。
【請求項６】メモリセル（１０１）の各部（Ｓ，Ｄ，
ＣＧ）の電位を制御することで、メモリセルに対するデ
ータの書き込み動作を制御する書き込み制御手段（１３
２〜１３４，３２，５２，１４０）と、メモリセルのソース（Ｓ）またはドレイン（Ｄ）の電位
を検出し、その電位に基づいてメモリセルが所望の書き
込み状態に到達したことを判定し、その判定結果に従っ
て書き込み制御手段を制御する電圧検出手段（３３，５
３）とを備えた半導体メモリ。
【請求項７】請求項６に記載の半導体メモリにおい
て、前記電圧検出手段は、前記検出した電位が一定値以
下になった時点でメモリセルが所望の書き込み状態に到
達したと判定する半導体メモリ。
【請求項８】請求項６に記載の半導体メモリにおい
て、前記電圧検出手段は、前記検出した電位が複数の設
定値間のどの範囲内にあるかを検出し、その設定値の各
範囲を複数の書き込み状態に対応させることにより、メ
モリセルに対して複数の書き込み状態を設定して多値の
データを記憶させる半導体メモリ。
【請求項９】請求項３〜５のいずれか１項に記載の半
導体メモリにおいて、前記書き込み制御手段は、メモリセルのソース（Ｓ）の電位を制御するソース電圧
制御回路（１３２）と、メモリセルのドレイン（Ｄ）の電位を制御するドレイン
電圧制御回路（１３３）と、メモリセルのゲート（ＣＧ）の電位を制御するゲート電
圧制御回路（１３４）とを備えた半導体メモリ。
【請求項１０】請求項６〜８のいずれか１項に記載の
半導体メモリにおいて、前記書き込み制御手段は、メモリセルのソース（Ｓ）に流れる電流を制御すること
でソースの電位を制御するソース電流制御回路（３２）
と、メモリセルのドレイン（Ｄ）の電位を制御するドレイン
電圧制御回路（１３３）と、メモリセルのゲート（ＣＧ）の電位を制御するゲート電
圧制御回路（１３４）とを備え、前記電圧検出手段はメモリセルのソースの電位を検出す
る半導体メモリ。
【請求項１１】請求項６〜８のいずれか１項に記載の
半導体メモリにおいて、前記書き込み制御手段は、メモリセルのソース（Ｓ）の電位を制御するソース電圧
制御回路（１３２）と、メモリセルのドレイン（Ｄ）に流れる電流を制御するこ
とでドレインの電位を制御するドレイン電流制御回路
（５２）と、メモリセルのゲート（ＣＧ）の電位を制御するゲート電
圧制御回路（１３４）とを備え、前記電圧検出手段はメモリセルのドレインの電位を検出
する半導体メモリ。
【請求項１２】請求項１〜１１のいずれか１項に記載
の半導体メモリにおいて、前記メモリセルはスプリット
ゲート型またはスタックトゲート型であり、前記メモリ
セルのゲートは制御ゲート（ＣＧ）である不揮発性の半
導体メモリ。