JP3098189B2 - 不揮発性半導体メモリのデータ読出回路 - Google Patents
不揮発性半導体メモリのデータ読出回路Info
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリのデータ読出回路に関し、特に、メモリセルの記憶
データを感知してデータラッチに貯蔵する電気的消去可
能でプログラム可能な不揮発性半導体メモリ（ＥＥＰＲ
ＯＭ）のデータ読出回路に関する。
モリのデータ読出回路に関し、特に、メモリセルの記憶
データを感知してデータラッチに貯蔵する電気的消去可
能でプログラム可能な不揮発性半導体メモリ（ＥＥＰＲ
ＯＭ）のデータ読出回路に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭでは、メモリ容量を増加さ
せるためにＮＡＮＤ構造のメモリセル（ＮＡＮＤセルユ
ニット）が開発されている。図１に示すように１個のＮ
ＡＮＤセルユニットＮＵは、第１選択トランジスタＳＴ
１及び第２選択トランジスタＳＴ２と、この第１選択ト
ランジスタＳＴ１のソースと第２選択トランジスタＳＴ
２のドレインとの間にドレイン・ソース通路を直列接続
したメモリトランジスタＭ１〜Ｍ１６と、から構成され
る。メモリトランジスタＭ１〜Ｍ１６のそれぞれは、チ
ャネルを介し相互に離隔したドレインとソースを有し、
そしてチャネル上にトンネル酸化膜を介して形成された
フローティングゲートと、このフローティングゲート上
に中間絶縁膜を介して形成された制御ゲートと、を有す
る。第１選択トランジスタＳＴ１のドレインはビットラ
インＢＬと接続され、第２選択トランジスタＳＴ２のソ
ースは読出動作中接地される共通ソースラインに接続さ
れる。このようなＮＡＮＤセルユニットとすることによ
り、メモリトランジスタとビットラインを接続するコン
タクト数を減少させられるので、大容量のメモリ容量を
得やすい。
せるためにＮＡＮＤ構造のメモリセル（ＮＡＮＤセルユ
ニット）が開発されている。図１に示すように１個のＮ
ＡＮＤセルユニットＮＵは、第１選択トランジスタＳＴ
１及び第２選択トランジスタＳＴ２と、この第１選択ト
ランジスタＳＴ１のソースと第２選択トランジスタＳＴ
２のドレインとの間にドレイン・ソース通路を直列接続
したメモリトランジスタＭ１〜Ｍ１６と、から構成され
る。メモリトランジスタＭ１〜Ｍ１６のそれぞれは、チ
ャネルを介し相互に離隔したドレインとソースを有し、
そしてチャネル上にトンネル酸化膜を介して形成された
フローティングゲートと、このフローティングゲート上
に中間絶縁膜を介して形成された制御ゲートと、を有す
る。第１選択トランジスタＳＴ１のドレインはビットラ
インＢＬと接続され、第２選択トランジスタＳＴ２のソ
ースは読出動作中接地される共通ソースラインに接続さ
れる。このようなＮＡＮＤセルユニットとすることによ
り、メモリトランジスタとビットラインを接続するコン
タクト数を減少させられるので、大容量のメモリ容量を
得やすい。
【０００３】このＥＥＰＲＯＭでは、プログラム動作前
にメモリトランジスタのＭ１〜Ｍ１６の消去動作が行わ
れる。この消去動作は、半導体基板に例えば２０Ｖの消
去電圧を印加し、そして、メモリトランジスタＭ１〜Ｍ
１６の制御ゲートに接続されたワードラインＷＬ１〜Ｗ
Ｌ１６に０Ｖを印加することにより行われる。すると、
Fowler-Nordheim トンネリングにより電子がメモリトラ
ンジスタＭ１〜Ｍ１６のフローティングゲートから放出
され、メモリトランジスタＭ１〜Ｍ１６はデプレッショ
ンモードのトランジスタに変わる。この消去メモリトラ
ンジスタが例えば論理“０”のデータ記憶となる。
にメモリトランジスタのＭ１〜Ｍ１６の消去動作が行わ
れる。この消去動作は、半導体基板に例えば２０Ｖの消
去電圧を印加し、そして、メモリトランジスタＭ１〜Ｍ
１６の制御ゲートに接続されたワードラインＷＬ１〜Ｗ
Ｌ１６に０Ｖを印加することにより行われる。すると、
Fowler-Nordheim トンネリングにより電子がメモリトラ
ンジスタＭ１〜Ｍ１６のフローティングゲートから放出
され、メモリトランジスタＭ１〜Ｍ１６はデプレッショ
ンモードのトランジスタに変わる。この消去メモリトラ
ンジスタが例えば論理“０”のデータ記憶となる。
【０００４】消去後にはプログラム（又は書込）動作が
行われる。例えば、メモリトランジスタＭ１がプログラ
ムされると仮定すると、まず、ビットラインＢＬに接続
されたデータラッチから０ＶがビットラインＢＬへ提供
される。そして、第１選択ラインＳＧ１に電源供給電圧
Ｖｃｃ、選択ワードラインＷＬ１に例えば１８Ｖのプロ
グラム電圧、非選択ワードラインＷＬ２〜ＷＬ１６に例
えば１０Ｖのパス電圧、半導体基板に０Ｖの接地電位が
それぞれ印加される。すると、メモリトランジスタＭ１
のフローティングゲートへＦ−Ｎトンネリングにより電
子が注入され、メモリトランジスタＭ１はエンハンスメ
ントモードのトランジスタに変わる。このプログラムメ
モリトランジスタが例えば論理“１”のデータ記憶とな
る。
行われる。例えば、メモリトランジスタＭ１がプログラ
ムされると仮定すると、まず、ビットラインＢＬに接続
されたデータラッチから０ＶがビットラインＢＬへ提供
される。そして、第１選択ラインＳＧ１に電源供給電圧
Ｖｃｃ、選択ワードラインＷＬ１に例えば１８Ｖのプロ
グラム電圧、非選択ワードラインＷＬ２〜ＷＬ１６に例
えば１０Ｖのパス電圧、半導体基板に０Ｖの接地電位が
それぞれ印加される。すると、メモリトランジスタＭ１
のフローティングゲートへＦ−Ｎトンネリングにより電
子が注入され、メモリトランジスタＭ１はエンハンスメ
ントモードのトランジスタに変わる。このプログラムメ
モリトランジスタが例えば論理“１”のデータ記憶とな
る。
【０００５】メモリトランジスタの記憶データを読出す
には、例えばメモリトランジスタＭ２の読出を行うとす
ると、選択ワードラインＷＬ２に０Ｖを印加し、且つ、
第１選択ラインＳＧ１、第２選択ラインＳＧ２、非選択
ワードラインＷＬ１，ＷＬ３〜ＷＬ１６に電源供給電圧
Ｖｃｃを印加し、そして、ビットラインＢＬに電流を供
給する。これにより、選択メモリトランジスタＭ２が論
理“０”記憶であればオン状態になってビットラインＢ
Ｌは０Ｖに放電される。一方、選択メモリトランジスタ
Ｍ２が論理“１”記憶であればオフ状態になり、ビット
ラインＢＬは所定の電圧に充電される。このビットライ
ンＢＬの充電又は放電に従って、ビットラインＢＬに接
続されたデータラッチがデータを貯蔵する。
には、例えばメモリトランジスタＭ２の読出を行うとす
ると、選択ワードラインＷＬ２に０Ｖを印加し、且つ、
第１選択ラインＳＧ１、第２選択ラインＳＧ２、非選択
ワードラインＷＬ１，ＷＬ３〜ＷＬ１６に電源供給電圧
Ｖｃｃを印加し、そして、ビットラインＢＬに電流を供
給する。これにより、選択メモリトランジスタＭ２が論
理“０”記憶であればオン状態になってビットラインＢ
Ｌは０Ｖに放電される。一方、選択メモリトランジスタ
Ｍ２が論理“１”記憶であればオフ状態になり、ビット
ラインＢＬは所定の電圧に充電される。このビットライ
ンＢＬの充電又は放電に従って、ビットラインＢＬに接
続されたデータラッチがデータを貯蔵する。
【０００６】上記のような消去、プログラム、読出動作
については、韓国特許出願第９３−３９０号に開示され
ている。
については、韓国特許出願第９３−３９０号に開示され
ている。
【０００７】
【発明が解決しようとする課題】従来の読出動作は、ビ
ットラインに所定の電流、例えば４μＡ程度の電流を供
給しながら選択メモリトランジスタに読出電圧を印加し
て、選択メモリトランジスタ従ったビットラインの放電
又は充電によりデータを感知し、そしてデータラッチが
感知されたデータをラッチすることで遂行される。従っ
て、データ感知動作に約２μｓｅｃの時間を要してい
る。メモリ容量が更に増加してビットラインに接続され
るＮＡＮＤセルユニットつまりセルストリング数が増え
ると、これによりビットラインも長くなるのでビットラ
インの寄生容量Ｃｂｌが大きくなり、ビットラインの充
電や放電に更に長時間を要する結果となる。従って、デ
ータの読出速度がますます遅くなるという解決課題があ
る。
ットラインに所定の電流、例えば４μＡ程度の電流を供
給しながら選択メモリトランジスタに読出電圧を印加し
て、選択メモリトランジスタ従ったビットラインの放電
又は充電によりデータを感知し、そしてデータラッチが
感知されたデータをラッチすることで遂行される。従っ
て、データ感知動作に約２μｓｅｃの時間を要してい
る。メモリ容量が更に増加してビットラインに接続され
るＮＡＮＤセルユニットつまりセルストリング数が増え
ると、これによりビットラインも長くなるのでビットラ
インの寄生容量Ｃｂｌが大きくなり、ビットラインの充
電や放電に更に長時間を要する結果となる。従って、デ
ータの読出速度がますます遅くなるという解決課題があ
る。
【０００８】即ち、本発明の目的は、たとえビットライ
ンが長くなっても高速にデータ感知を行える不揮発性半
導体メモリのデータ読出回路を提供することにある。
ンが長くなっても高速にデータ感知を行える不揮発性半
導体メモリのデータ読出回路を提供することにある。
【０００９】
【課題を解決するための手段】この目的のために本発明
では、メモリトランジスタを接続したビットライン用に
備えられる不揮発性半導体メモリのデータ読出回路にお
いて、ビットラインに対応して設けられ、ビットライン
よりも寄生容量を小さくしたデータ感知ラインと、該デ
ータ感知ラインとビットラインとの間に接続されたエン
ハンスメントモードのＭＯＳトランジスタ（しきい値Ｖ
ｔｈ）及び該トランジスタのゲートに基準電圧（Ｖｐ）
を提供する基準電圧発生回路からなるプリチャージ設定
回路と、カレントミラー回路を用いて構成され、該カレ
ントミラーの電流をプリチャージ制御信号に応じて増減
させることで、前記データ感知ラインを通してビットラ
インへ、プリチャージ時にプリチャージ電流を供給する
とともにプリチャージ後はそのプリチャージ電流よりも
少量の感知電流を供給する電流供給回路と、プリチャー
ジ後の前記データ感知ラインの電圧変化に従いデータを
感知してラッチするセンスアンプと、を備え、前記プリ
チャージ電流により、前記データ感知ラインのプリチャ
ージ電圧を電源供給電圧のレベルとし且つビットライン
のプリチャージ電圧をＶｐ−Ｖｔｈ以下のレベルにする
ことを特徴とする。
では、メモリトランジスタを接続したビットライン用に
備えられる不揮発性半導体メモリのデータ読出回路にお
いて、ビットラインに対応して設けられ、ビットライン
よりも寄生容量を小さくしたデータ感知ラインと、該デ
ータ感知ラインとビットラインとの間に接続されたエン
ハンスメントモードのＭＯＳトランジスタ（しきい値Ｖ
ｔｈ）及び該トランジスタのゲートに基準電圧（Ｖｐ）
を提供する基準電圧発生回路からなるプリチャージ設定
回路と、カレントミラー回路を用いて構成され、該カレ
ントミラーの電流をプリチャージ制御信号に応じて増減
させることで、前記データ感知ラインを通してビットラ
インへ、プリチャージ時にプリチャージ電流を供給する
とともにプリチャージ後はそのプリチャージ電流よりも
少量の感知電流を供給する電流供給回路と、プリチャー
ジ後の前記データ感知ラインの電圧変化に従いデータを
感知してラッチするセンスアンプと、を備え、前記プリ
チャージ電流により、前記データ感知ラインのプリチャ
ージ電圧を電源供給電圧のレベルとし且つビットライン
のプリチャージ電圧をＶｐ−Ｖｔｈ以下のレベルにする
ことを特徴とする。
【００１０】このときのプリチャージ設定回路は、ビッ
トラインとデータ感知ラインとの間に接続したトランジ
スタと、このトランジスタのゲートに基準電圧を提供す
る基準電圧発生回路と、から構成されるものとするとよ
い。この場合、ビットラインのプリチャージ電圧が基準
電圧発生回路による基準電圧以下に設定されるようにし
ておくとよく、また、基準電圧発生回路による基準電圧
は、センスアンプのトリップ電圧と等しくなるようにし
ておくとよい。ビットラインとデータ感知ラインとの間
に接続するトランジスタとしてはＮ形トランジスタを用
いておけばよい。
トラインとデータ感知ラインとの間に接続したトランジ
スタと、このトランジスタのゲートに基準電圧を提供す
る基準電圧発生回路と、から構成されるものとするとよ
い。この場合、ビットラインのプリチャージ電圧が基準
電圧発生回路による基準電圧以下に設定されるようにし
ておくとよく、また、基準電圧発生回路による基準電圧
は、センスアンプのトリップ電圧と等しくなるようにし
ておくとよい。ビットラインとデータ感知ラインとの間
に接続するトランジスタとしてはＮ形トランジスタを用
いておけばよい。
【００１１】更に本発明の場合、ビットラインのプリチ
ャージ電圧は、電源供給電圧の１／３以下に設定される
ようにしておくと好ましい。
ャージ電圧は、電源供給電圧の１／３以下に設定される
ようにしておくと好ましい。
【００１２】加えて、電流供給回路は、入力アドレスの
ラッチ終了を示すアドレスラッチ終了信号に基づき発生
されるプリチャージ制御信号に応じてプリチャージ電流
と感知電流を供給するようにしておくとよく、そして、
その構成はカレントミラーを用いたものとしておくとよ
い。
ラッチ終了を示すアドレスラッチ終了信号に基づき発生
されるプリチャージ制御信号に応じてプリチャージ電流
と感知電流を供給するようにしておくとよく、そして、
その構成はカレントミラーを用いたものとしておくとよ
い。
【００１３】また、本発明によれば、直列接続されたメ
モリトランジスタからなるＮＡＮＤセルユニットを接続
した多数のビットライン用に備えられる不揮発性半導体
メモリのデータ読出回路において、ビットラインよりも
寄生容量を小さくした多数のデータ感知ラインと、各ビ
ットラインと前記各データ感知ラインとの間にそれぞれ
チャネルが接続された多数のトランジスタと、これらト
ランジスタのゲートに電源供給電圧より低い基準電圧
（Ｖｐ）を供給する基準電圧発生回路と、前記各ビット
ラインが前記基準電圧より低いプリチャージ電圧（Ｖｐ
−Ｖｔｈ）にプリチャージされ且つ前記各データ感知ラ
インが電源供給電圧のレベルにプリチャージされるよう
に前記各データ感知ラインを通してプリチャージ電流を
供給し、このプリチャージ後、前記各ビットラインに接
続されたＮＡＮＤセルユニット内のメモリトランジスタ
に記憶のデータに従う前記各ビットラインにおける電圧
変化が増幅して前記各データ感知ラインにおける電圧変
化として現れるように前記プリチャージ電流より少ない
感知電流を供給する電流供給回路と、該データ感知ライ
ンの電圧変化に従いデータを感知してラッチするセンス
アンプと、を有することを特徴とする。この場合の基準
電圧発生回路は、各ビットラインのプリチャージ電圧が
電源供給電圧の１／３以下に設定されるように基準電圧
を供給するものとしておくとよい。
モリトランジスタからなるＮＡＮＤセルユニットを接続
した多数のビットライン用に備えられる不揮発性半導体
メモリのデータ読出回路において、ビットラインよりも
寄生容量を小さくした多数のデータ感知ラインと、各ビ
ットラインと前記各データ感知ラインとの間にそれぞれ
チャネルが接続された多数のトランジスタと、これらト
ランジスタのゲートに電源供給電圧より低い基準電圧
（Ｖｐ）を供給する基準電圧発生回路と、前記各ビット
ラインが前記基準電圧より低いプリチャージ電圧（Ｖｐ
−Ｖｔｈ）にプリチャージされ且つ前記各データ感知ラ
インが電源供給電圧のレベルにプリチャージされるよう
に前記各データ感知ラインを通してプリチャージ電流を
供給し、このプリチャージ後、前記各ビットラインに接
続されたＮＡＮＤセルユニット内のメモリトランジスタ
に記憶のデータに従う前記各ビットラインにおける電圧
変化が増幅して前記各データ感知ラインにおける電圧変
化として現れるように前記プリチャージ電流より少ない
感知電流を供給する電流供給回路と、該データ感知ライ
ンの電圧変化に従いデータを感知してラッチするセンス
アンプと、を有することを特徴とする。この場合の基準
電圧発生回路は、各ビットラインのプリチャージ電圧が
電源供給電圧の１／３以下に設定されるように基準電圧
を供給するものとしておくとよい。
【００１４】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。なお、図中の同じ部
分には同じ符号を使用するものとする。
付図面を参照して詳細に説明する。なお、図中の同じ部
分には同じ符号を使用するものとする。
【００１５】本実施形態のＥＥＰＲＯＭは、１チップ上
にＣＭＯＳ製造技術を使用して作成され、−２〜−３Ｖ
のしきい値電圧を有するデプレッションモードのＮチャ
ネルＭＯＳトランジスタ（Ｄ形トランジスタ）と、０．
７〜１Ｖのしきい値電圧を有するエンハンスメントモー
ドのＮチャネルＭＯＳトランジスタ（Ｎ形トランジス
タ）と、−０．８〜−１Ｖのしきい値電圧を有するＰチ
ャネルＭＯＳトランジスタ（Ｐ形トランジスタ）と、を
使用している。
にＣＭＯＳ製造技術を使用して作成され、−２〜−３Ｖ
のしきい値電圧を有するデプレッションモードのＮチャ
ネルＭＯＳトランジスタ（Ｄ形トランジスタ）と、０．
７〜１Ｖのしきい値電圧を有するエンハンスメントモー
ドのＮチャネルＭＯＳトランジスタ（Ｎ形トランジス
タ）と、−０．８〜−１Ｖのしきい値電圧を有するＰチ
ャネルＭＯＳトランジスタ（Ｐ形トランジスタ）と、を
使用している。
【００１６】図２は、例えば図１のようなＮＡＮＤ構造
のメモリセルアレイにおけるビットラインＢＬに接続さ
れるデータ読出回路の回路図を示している。
のメモリセルアレイにおけるビットラインＢＬに接続さ
れるデータ読出回路の回路図を示している。
【００１７】ビットラインＢＬの高電圧伝送を防止する
ために、ビットラインＢＬにドレインを接続してＤ形ト
ランジスタ１８が設けられ、そのゲートには電源供給電
圧Ｖｃｃを印加してある。このＤ形トランジスタ１８の
ソースは、読出動作におけるビットラインＢＬのプリチ
ャージ電圧レベルを設定するためのＮ形トランジスタ１
６のドレインと接続される。このＮ形トランジスタ１６
のゲートは、ビットラインＢＬのプリチャージ電圧レベ
ルを制御するプリチャージ制御信号ＢＬＳＨを発生する
基準電圧発生回路１０と接続される。この基準電圧発生
回路１０は、読出動作制御信号ＲＯＰに応じて、ビット
ラインＢＬのプリチャージ電圧レベルを電源供給電圧Ｖ
ｃｃの１／３以下に制御する基準電圧Ｖｐのプリチャー
ジレベル制御信号ＢＬＳＨを発生する。この基準電圧発
生回路１０とＮ形トランジスタ１６とからプリチャージ
設定回路が構成される。
ために、ビットラインＢＬにドレインを接続してＤ形ト
ランジスタ１８が設けられ、そのゲートには電源供給電
圧Ｖｃｃを印加してある。このＤ形トランジスタ１８の
ソースは、読出動作におけるビットラインＢＬのプリチ
ャージ電圧レベルを設定するためのＮ形トランジスタ１
６のドレインと接続される。このＮ形トランジスタ１６
のゲートは、ビットラインＢＬのプリチャージ電圧レベ
ルを制御するプリチャージ制御信号ＢＬＳＨを発生する
基準電圧発生回路１０と接続される。この基準電圧発生
回路１０は、読出動作制御信号ＲＯＰに応じて、ビット
ラインＢＬのプリチャージ電圧レベルを電源供給電圧Ｖ
ｃｃの１／３以下に制御する基準電圧Ｖｐのプリチャー
ジレベル制御信号ＢＬＳＨを発生する。この基準電圧発
生回路１０とＮ形トランジスタ１６とからプリチャージ
設定回路が構成される。
【００１８】Ｎ形トランジスタ１６のソースは、メモリ
トランジスタの記憶データを感知してラッチするデータ
感知及びラッチ回路、即ちセンスアンプ１４と接続され
る。センスアンプ１４は、ノード２０とノード２２との
間にドレイン・ソース通路を接続したＮ形トランジスタ
２８と、ノード２０と接地電圧Ｖｓｓとの間にドレイン
・ソース通路を設けたＮ形トランジスタ３０と、ノード
２２とノード２４との間に並列対向接続したインバータ
３２，３４と、ノード２４と接地電圧Ｖｓｓとの間にド
レイン・ソース通路を直列に設けたＮ形トランジスタ３
６，３８と、から構成される。２つのインバータ３２，
３４でデータラッチ回路３３が提供され、直列接続した
Ｎ形トランジスタ３６，３８とデータ感知ライン２６と
でデータ感知回路が提供される。Ｎ形トランジスタ３０
のゲートは初期化制御信号φDCBで制御される。Ｎ形ト
ランジスタ２８のゲートは分離制御信号φSBL で制御さ
れ、これに従ってＮ形トランジスタ２８がノード２０と
ノード２２との間を分離する。これらＮ形トランジスタ
２８，３０により、分離制御信号φSBL 及び初期化制御
信号φDCB に応じてノード２４が論理“Ｈ”レベルに初
期化される。Ｎ形トランジスタ３６のゲートは、データ
感知ライン２６を通じてノード２０へ接続され、Ｎ形ト
ランジスタ３８のゲートはデータラッチ制御信号φlat
で制御される。
トランジスタの記憶データを感知してラッチするデータ
感知及びラッチ回路、即ちセンスアンプ１４と接続され
る。センスアンプ１４は、ノード２０とノード２２との
間にドレイン・ソース通路を接続したＮ形トランジスタ
２８と、ノード２０と接地電圧Ｖｓｓとの間にドレイン
・ソース通路を設けたＮ形トランジスタ３０と、ノード
２２とノード２４との間に並列対向接続したインバータ
３２，３４と、ノード２４と接地電圧Ｖｓｓとの間にド
レイン・ソース通路を直列に設けたＮ形トランジスタ３
６，３８と、から構成される。２つのインバータ３２，
３４でデータラッチ回路３３が提供され、直列接続した
Ｎ形トランジスタ３６，３８とデータ感知ライン２６と
でデータ感知回路が提供される。Ｎ形トランジスタ３０
のゲートは初期化制御信号φDCBで制御される。Ｎ形ト
ランジスタ２８のゲートは分離制御信号φSBL で制御さ
れ、これに従ってＮ形トランジスタ２８がノード２０と
ノード２２との間を分離する。これらＮ形トランジスタ
２８，３０により、分離制御信号φSBL 及び初期化制御
信号φDCB に応じてノード２４が論理“Ｈ”レベルに初
期化される。Ｎ形トランジスタ３６のゲートは、データ
感知ライン２６を通じてノード２０へ接続され、Ｎ形ト
ランジスタ３８のゲートはデータラッチ制御信号φlat
で制御される。
【００１９】カレントミラー形の電流供給回路１２は、
ノード２０に接続され、ビットラインＢＬ及びデータ感
知ライン２６をプリチャージするプリチャージ電流と、
ビットラインＢＬに接続されたメモリトランジスタのデ
ータを感知するための感知電流と、を供給する。この電
流供給回路１２は、電源供給電圧Ｖｃｃとノード２０と
の間にソース・ドレイン通路を設けたＰ形トランジスタ
４０を有し、また、電源供給電圧Ｖｃｃと接地電圧Ｖｓ
ｓとの間に、Ｐ形トランジスタ４２のソース・ドレイン
通路と、並列接続されたＰ形トランジスタ４４，４６の
ソース・ドレイン通路と、Ｎ形トランジスタ４８のドレ
イン・ソース通路と、Ｎ形トランジスタ５０のドレイン
・ソース通路と、が直列接続されている。Ｐ形トランジ
スタ４０，４４のゲートどうしはライン５４を通じて接
続されており、このライン５４と接地電圧Ｖｓｓとの間
にＮ形トランジスタ５２のドレイン・ソース通路が設け
られている。Ｎ形トランジスタ５２及びＰ形トランジス
タ４２は、ゲートにプリチャージ制御信号φpre を受け
て制御される。Ｐ形トランジスタ４４のゲートとドレイ
ンは互いに接続されている。Ｎ形トランジスタ４８のゲ
ートは定電圧Ｖｒｅｆで制御され、Ｐ形トランジスタ４
６及びＮ形トランジスタ５０のゲートは感知制御信号φ
sae で制御される。
ノード２０に接続され、ビットラインＢＬ及びデータ感
知ライン２６をプリチャージするプリチャージ電流と、
ビットラインＢＬに接続されたメモリトランジスタのデ
ータを感知するための感知電流と、を供給する。この電
流供給回路１２は、電源供給電圧Ｖｃｃとノード２０と
の間にソース・ドレイン通路を設けたＰ形トランジスタ
４０を有し、また、電源供給電圧Ｖｃｃと接地電圧Ｖｓ
ｓとの間に、Ｐ形トランジスタ４２のソース・ドレイン
通路と、並列接続されたＰ形トランジスタ４４，４６の
ソース・ドレイン通路と、Ｎ形トランジスタ４８のドレ
イン・ソース通路と、Ｎ形トランジスタ５０のドレイン
・ソース通路と、が直列接続されている。Ｐ形トランジ
スタ４０，４４のゲートどうしはライン５４を通じて接
続されており、このライン５４と接地電圧Ｖｓｓとの間
にＮ形トランジスタ５２のドレイン・ソース通路が設け
られている。Ｎ形トランジスタ５２及びＰ形トランジス
タ４２は、ゲートにプリチャージ制御信号φpre を受け
て制御される。Ｐ形トランジスタ４４のゲートとドレイ
ンは互いに接続されている。Ｎ形トランジスタ４８のゲ
ートは定電圧Ｖｒｅｆで制御され、Ｐ形トランジスタ４
６及びＮ形トランジスタ５０のゲートは感知制御信号φ
sae で制御される。
【００２０】Ｎ形トランジスタ５２は、プリチャージ制
御信号φpre に応じてライン５４を接地電圧Ｖｓｓへプ
ルダウンし、これによりＰ形トランジスタ４０がオン状
態になる。このＰ形トランジスタ４０のオンによりビッ
トラインＢＬがプリチャージされる。このときのＰ形ト
ランジスタ４０はかなり強いターンオン状態になるの
で、ビットラインＢＬは迅速にプリチャージされる。プ
リチャージ後のライン５４は、感知制御信号φsae に応
じて所定の電圧レベルとなり、これに従いＰ形トランジ
スタ４０が弱いターンオン状態となって微小電流をデー
タ感知ライン２６へ供給する。
御信号φpre に応じてライン５４を接地電圧Ｖｓｓへプ
ルダウンし、これによりＰ形トランジスタ４０がオン状
態になる。このＰ形トランジスタ４０のオンによりビッ
トラインＢＬがプリチャージされる。このときのＰ形ト
ランジスタ４０はかなり強いターンオン状態になるの
で、ビットラインＢＬは迅速にプリチャージされる。プ
リチャージ後のライン５４は、感知制御信号φsae に応
じて所定の電圧レベルとなり、これに従いＰ形トランジ
スタ４０が弱いターンオン状態となって微小電流をデー
タ感知ライン２６へ供給する。
【００２１】インバータ３２，３４のデータラッチ回路
３３に貯蔵されたデータは、読出制御信号φread及びそ
の相補信号バーφreadに応答するトライステートインバ
ータ５８を通じてライン５６へ出力される。このライン
５６が列選択回路（図示略）を通じてデータ出力バッフ
ァと接続される。点線で示すＣｓｏはデータ感知ライン
２６の寄生容量である。
３３に貯蔵されたデータは、読出制御信号φread及びそ
の相補信号バーφreadに応答するトライステートインバ
ータ５８を通じてライン５６へ出力される。このライン
５６が列選択回路（図示略）を通じてデータ出力バッフ
ァと接続される。点線で示すＣｓｏはデータ感知ライン
２６の寄生容量である。
【００２２】図３は、図２に示した基準電圧発生回路１
０の要部回路図である。この基準電圧発生回路１０は、
電源供給電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に設
けた抵抗Ｒ１，Ｒ２、Ｎ形トランジスタ６０，６２を有
している。そして、抵抗Ｒ２とＮ形トランジスタ６０の
ドレインとの接続ノード７２に、Ｐ形トランジスタ６４
のゲート及びソースが共通に接続される。このＰ形トラ
ンジスタ６４のドレインとＮ形トランジスタ６０のゲー
トとは、抵抗Ｒ１及び抵抗Ｒ２の接続ノード７４へ共通
に接続される。Ｐ形トランジスタとＮ形トランジスタと
の並列接続からなる伝送ゲート６８が接続ノード７４に
接続され、そしてこの伝送ゲート６８を介してＤ形トラ
ンジスタ７０のドレインが接続されている。伝送ゲート
６８のＰ形トランジスタのゲートにはインバータ６６で
反転した読出動作制御信号ＲＯＰが印加され、伝送ゲー
ト６８のＮ形トランジスタのゲートには読出動作制御信
号ＲＯＰが印加される。この読出動作制御信号ＲＯＰは
Ｎ形トランジスタ６２も制御する。
０の要部回路図である。この基準電圧発生回路１０は、
電源供給電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に設
けた抵抗Ｒ１，Ｒ２、Ｎ形トランジスタ６０，６２を有
している。そして、抵抗Ｒ２とＮ形トランジスタ６０の
ドレインとの接続ノード７２に、Ｐ形トランジスタ６４
のゲート及びソースが共通に接続される。このＰ形トラ
ンジスタ６４のドレインとＮ形トランジスタ６０のゲー
トとは、抵抗Ｒ１及び抵抗Ｒ２の接続ノード７４へ共通
に接続される。Ｐ形トランジスタとＮ形トランジスタと
の並列接続からなる伝送ゲート６８が接続ノード７４に
接続され、そしてこの伝送ゲート６８を介してＤ形トラ
ンジスタ７０のドレインが接続されている。伝送ゲート
６８のＰ形トランジスタのゲートにはインバータ６６で
反転した読出動作制御信号ＲＯＰが印加され、伝送ゲー
ト６８のＮ形トランジスタのゲートには読出動作制御信
号ＲＯＰが印加される。この読出動作制御信号ＲＯＰは
Ｎ形トランジスタ６２も制御する。
【００２３】このように構成された基準電圧発生回路１
０は、読出動作制御信号ＲＯＰに応じて所定の基準電圧
Ｖｐを発生する。この基準電圧Ｖｐは、センスアンプ１
４のトリップ（trip）電圧をもって発生する。即ち例え
ば、電源供給電圧Ｖｃｃが３．３Ｖであれば基準電圧Ｖ
ｐは２Ｖ程度とする。
０は、読出動作制御信号ＲＯＰに応じて所定の基準電圧
Ｖｐを発生する。この基準電圧Ｖｐは、センスアンプ１
４のトリップ（trip）電圧をもって発生する。即ち例え
ば、電源供給電圧Ｖｃｃが３．３Ｖであれば基準電圧Ｖ
ｐは２Ｖ程度とする。
【００２４】図４〜図８は、上記データ読出回路で使用
される各制御信号を発生する制御信号発生回路の回路図
を示し、図９に、その各制御信号のタイミングを示して
ある。アドレス入力ピンを通じてアドレス信号が入力さ
れ、このアドレス信号がアドレス入力バッファ（図示せ
ず）にラッチされれば、論理“Ｌ”レベルの短パルスで
アドレスラッチ終了信号バーＡＬＥend が発生する。こ
のようなアドレスラッチ終了信号バーＡＬＥend を発生
する回路は、１９９４年１０月１日付出願の韓国特許出
願第９４−２５２４３号に開示されている。
される各制御信号を発生する制御信号発生回路の回路図
を示し、図９に、その各制御信号のタイミングを示して
ある。アドレス入力ピンを通じてアドレス信号が入力さ
れ、このアドレス信号がアドレス入力バッファ（図示せ
ず）にラッチされれば、論理“Ｌ”レベルの短パルスで
アドレスラッチ終了信号バーＡＬＥend が発生する。こ
のようなアドレスラッチ終了信号バーＡＬＥend を発生
する回路は、１９９４年１０月１日付出願の韓国特許出
願第９４−２５２４３号に開示されている。
【００２５】図４の読出動作制御信号発生回路８０は、
インバータ８２，８３とＮＯＲゲート８４，８５とを用
いて構成される。２つのＮＯＲゲート８４，８５は、フ
リップフロップ回路を形成するよう交差接続されてい
る。この読出動作制御信号発生回路８０は、アドレスラ
ッチ終了信号バーＡＬＥend の論理“Ｌ”レベルへの遷
移に応じて論理“Ｌ”レベルから論理“Ｈ”レベルへ遷
移する読出動作制御信号ＲＯＰを発生し、読出終了制御
信号φsfinの論理“Ｈ”レベルへの遷移に応じて論理
“Ｈ”レベルから論理“Ｌ”レベルへ読出動作制御信号
ＲＯＰをディスエーブルさせる。
インバータ８２，８３とＮＯＲゲート８４，８５とを用
いて構成される。２つのＮＯＲゲート８４，８５は、フ
リップフロップ回路を形成するよう交差接続されてい
る。この読出動作制御信号発生回路８０は、アドレスラ
ッチ終了信号バーＡＬＥend の論理“Ｌ”レベルへの遷
移に応じて論理“Ｌ”レベルから論理“Ｈ”レベルへ遷
移する読出動作制御信号ＲＯＰを発生し、読出終了制御
信号φsfinの論理“Ｈ”レベルへの遷移に応じて論理
“Ｈ”レベルから論理“Ｌ”レベルへ読出動作制御信号
ＲＯＰをディスエーブルさせる。
【００２６】図５の制御信号発生回路９０は、インバー
タ９１〜９９と、遅延回路１００，１０１と、ＮＡＮＤ
ゲート１０２，１０３と、を用いて構成される。この制
御信号発生回路９０は、読出動作制御信号発生回路８０
による読出動作制御信号ＲＯＰに応じて分離制御信号φ
SBL 、初期化制御信号φDCB 、及びプリチャージ制御信
号φpre を発生する。インバータ９１，９２と遅延回路
１００とＮＡＮＤゲート１０２とから構成されるクロッ
ク発生回路１０４は、読出動作制御信号ＲＯＰの論理
“Ｈ”レベルへの遷移に応じて、その遅延回路１００の
遅延時間に従う論理“Ｈ”レベルのクロックを発生す
る。これに応答してインバータ９４，９６から、論理
“Ｈ”レベルのクロックとなる分離制御信号φSBL 及び
初期化制御信号φDCB が出力される。インバータ９７〜
９９と遅延回路１０１とＮＡＮＤゲート１０３とから構
成されるクロック発生回路１０５は、クロック発生回路
１０４によるクロックの論理“Ｌ”レベルへの遷移に応
じて、遅延回路１０１の遅延時間に従う論理“Ｈ”レベ
ルのクロック、即ちプリチャージ制御信号φpre を発生
する。
タ９１〜９９と、遅延回路１００，１０１と、ＮＡＮＤ
ゲート１０２，１０３と、を用いて構成される。この制
御信号発生回路９０は、読出動作制御信号発生回路８０
による読出動作制御信号ＲＯＰに応じて分離制御信号φ
SBL 、初期化制御信号φDCB 、及びプリチャージ制御信
号φpre を発生する。インバータ９１，９２と遅延回路
１００とＮＡＮＤゲート１０２とから構成されるクロッ
ク発生回路１０４は、読出動作制御信号ＲＯＰの論理
“Ｈ”レベルへの遷移に応じて、その遅延回路１００の
遅延時間に従う論理“Ｈ”レベルのクロックを発生す
る。これに応答してインバータ９４，９６から、論理
“Ｈ”レベルのクロックとなる分離制御信号φSBL 及び
初期化制御信号φDCB が出力される。インバータ９７〜
９９と遅延回路１０１とＮＡＮＤゲート１０３とから構
成されるクロック発生回路１０５は、クロック発生回路
１０４によるクロックの論理“Ｌ”レベルへの遷移に応
じて、遅延回路１０１の遅延時間に従う論理“Ｈ”レベ
ルのクロック、即ちプリチャージ制御信号φpre を発生
する。
【００２７】図６の制御信号発生回路１１０は、プリチ
ャージ制御信号φpre に応じて感知制御信号φSae 及び
ラッチ制御信号φlat を発生する感知及びラッチ制御信
号発生回路１１０である。インバータ１１１〜１１５と
遅延回路１１７〜１１９とＮＡＮＤゲート１２０とから
構成される感知制御信号発生回路１２２は、プリチャー
ジ制御信号φpre の論理“Ｈ”レベルへの遷移に応じ
て、遅延回路１１７〜１１９の遅延時間に従うパルス幅
を有する論理“Ｈ”レベルのクロック、即ち感知制御信
号φsae を発生する。インバータ１１２，１１６と遅延
回路１１８とＮＡＮＤゲート１２１とからなるラッチ制
御信号発生回路１２３は、インバータ１１１及び遅延回
路１１７を通じたプリチャージ制御信号φpre に応じ
て、遅延回路１１８の時間遅延に従うパルス幅を有する
論理“Ｈ”レベルのクロック、即ちラッチ制御信号φ
lat を発生する。
ャージ制御信号φpre に応じて感知制御信号φSae 及び
ラッチ制御信号φlat を発生する感知及びラッチ制御信
号発生回路１１０である。インバータ１１１〜１１５と
遅延回路１１７〜１１９とＮＡＮＤゲート１２０とから
構成される感知制御信号発生回路１２２は、プリチャー
ジ制御信号φpre の論理“Ｈ”レベルへの遷移に応じ
て、遅延回路１１７〜１１９の遅延時間に従うパルス幅
を有する論理“Ｈ”レベルのクロック、即ち感知制御信
号φsae を発生する。インバータ１１２，１１６と遅延
回路１１８とＮＡＮＤゲート１２１とからなるラッチ制
御信号発生回路１２３は、インバータ１１１及び遅延回
路１１７を通じたプリチャージ制御信号φpre に応じ
て、遅延回路１１８の時間遅延に従うパルス幅を有する
論理“Ｈ”レベルのクロック、即ちラッチ制御信号φ
lat を発生する。
【００２８】図７の制御信号発生回路１３０は、感知制
御信号発生回路１２２による感知制御信号φsae 及びア
ドレスラッチ終了信号バーＡＬＥend に応じて読出制御
信号φread及びその相補信号バーφreadを発生する読出
制御信号発生回路１３０である。この読出制御信号発生
回路１３０は、インバータ１３１〜１３８と遅延回路１
３９とＮＡＮＤゲート１４０とＮＯＲゲート１４１〜１
４３とからなる。ＮＯＲゲート１４２，１４３からなる
フリップフロップ回路１４５は、読出動作の開始前に、
アドレスラッチ終了信号バーＡＬＥend の論理“Ｌ”レ
ベルに応じて論理“Ｈ”レベルに初期化される。そし
て、感知制御信号発生回路１２２による感知制御信号φ
sae の論理“Ｌ”レベルへの遷移に応じて、フリップフ
ロップ回路１４５は論理“Ｈ”レベルから論理“Ｌ”レ
ベルへ遷移する信号を発生し、これにより、読出制御信
号φreadが論理“Ｌ”レベルから論理“Ｈ”レベルへ遷
移する。ＮＯＲゲート１４１に供給される感知制御信号
φsae は、感知終了時に論理“Ｌ”レベルへ遷移するこ
とで読出制御信号φreadを論理“Ｈ”レベルへ確実に遷
移させる。
御信号発生回路１２２による感知制御信号φsae 及びア
ドレスラッチ終了信号バーＡＬＥend に応じて読出制御
信号φread及びその相補信号バーφreadを発生する読出
制御信号発生回路１３０である。この読出制御信号発生
回路１３０は、インバータ１３１〜１３８と遅延回路１
３９とＮＡＮＤゲート１４０とＮＯＲゲート１４１〜１
４３とからなる。ＮＯＲゲート１４２，１４３からなる
フリップフロップ回路１４５は、読出動作の開始前に、
アドレスラッチ終了信号バーＡＬＥend の論理“Ｌ”レ
ベルに応じて論理“Ｈ”レベルに初期化される。そし
て、感知制御信号発生回路１２２による感知制御信号φ
sae の論理“Ｌ”レベルへの遷移に応じて、フリップフ
ロップ回路１４５は論理“Ｈ”レベルから論理“Ｌ”レ
ベルへ遷移する信号を発生し、これにより、読出制御信
号φreadが論理“Ｌ”レベルから論理“Ｈ”レベルへ遷
移する。ＮＯＲゲート１４１に供給される感知制御信号
φsae は、感知終了時に論理“Ｌ”レベルへ遷移するこ
とで読出制御信号φreadを論理“Ｈ”レベルへ確実に遷
移させる。
【００２９】図８の制御信号発生回路１５０は、読出制
御信号φreadに応じて読出終了制御信号φsfinを発生す
る読出終了制御信号発生回路１５０である。この読出終
了制御信号発生回路１５０は、インバータ１５１〜１５
４と遅延回路１５５，１５６とＮＡＮＤゲート１５７と
から構成される。インバータ１５１，１５２と遅延回路
１５５とＮＡＮＤゲート１５７とからなるクロック発生
回路１５８は、読出制御信号φreadの論理“Ｈ”レベル
への遷移を検出し、論理“Ｈ”レベルの短パルスを発生
する。このクロック発生回路１５８による短パルスは、
遅延回路１５６を通じた遅延後に読出終了制御信号φ
sfinとして出力される。
御信号φreadに応じて読出終了制御信号φsfinを発生す
る読出終了制御信号発生回路１５０である。この読出終
了制御信号発生回路１５０は、インバータ１５１〜１５
４と遅延回路１５５，１５６とＮＡＮＤゲート１５７と
から構成される。インバータ１５１，１５２と遅延回路
１５５とＮＡＮＤゲート１５７とからなるクロック発生
回路１５８は、読出制御信号φreadの論理“Ｈ”レベル
への遷移を検出し、論理“Ｈ”レベルの短パルスを発生
する。このクロック発生回路１５８による短パルスは、
遅延回路１５６を通じた遅延後に読出終了制御信号φ
sfinとして出力される。
【００３０】図９及び図１０を参照して、図１のような
メモリセルから図２の様なデータ読出回路を通じて行わ
れる読出動作について説明する。
メモリセルから図２の様なデータ読出回路を通じて行わ
れる読出動作について説明する。
【００３１】読出動作モードを示す読出命令の入力後、
列アドレス信号及び行アドレス信号がアドレスバッファ
にラッチされ、その結果、アドレスラッチ終了信号バー
ＡＬＥend が短期間の論理“Ｌ”レベルで発生すると、
読出動作を行うための制御信号発生回路８０による読出
動作制御信号ＲＯＰが、時点ｔ1 で論理“Ｌ”レベルか
ら論理“Ｈ”レベルへ遷移する。この読出動作制御信号
ＲＯＰの論理“Ｈ”レベルへの遷移に応じて、基準電圧
発生回路１０は、ビットラインＢＬのプリチャージ電圧
レベルを設定するためのプリチャージレベル制御信号Ｂ
ＬＳＨを基準電圧Ｖｐ（例えば電源供給電圧Ｖｃｃが
３．３Ｖのとき２Ｖ）で発生する。また、制御信号発生
回路９０は、読出動作制御信号ＲＯＰの論理“Ｈ”レベ
ルへの遷移に応じて、論理“Ｌ”レベルから論理“Ｈ”
レベルへ遷移する分離制御信号φSB L 及び初期化制御信
号φDCB を発生する。その結果、Ｎ形トランジスタ２
８，３０がオンし、オン状態のＮ形トランジスタ１６及
びＤ形トランジスタ１８を通じてビットラインＢＬが接
地電圧Ｖｓｓへつながれる。同時にノード２２も接地電
圧Ｖｓｓとされ、これによりノード２４が論理“Ｈ”レ
ベルに初期化される。このときの初期化制御信号φDCB
は、ビットラインＢＬの電圧が十分に接地電圧Ｖｓｓへ
引かれるように論理“Ｈ”レベルを維持する。
列アドレス信号及び行アドレス信号がアドレスバッファ
にラッチされ、その結果、アドレスラッチ終了信号バー
ＡＬＥend が短期間の論理“Ｌ”レベルで発生すると、
読出動作を行うための制御信号発生回路８０による読出
動作制御信号ＲＯＰが、時点ｔ1 で論理“Ｌ”レベルか
ら論理“Ｈ”レベルへ遷移する。この読出動作制御信号
ＲＯＰの論理“Ｈ”レベルへの遷移に応じて、基準電圧
発生回路１０は、ビットラインＢＬのプリチャージ電圧
レベルを設定するためのプリチャージレベル制御信号Ｂ
ＬＳＨを基準電圧Ｖｐ（例えば電源供給電圧Ｖｃｃが
３．３Ｖのとき２Ｖ）で発生する。また、制御信号発生
回路９０は、読出動作制御信号ＲＯＰの論理“Ｈ”レベ
ルへの遷移に応じて、論理“Ｌ”レベルから論理“Ｈ”
レベルへ遷移する分離制御信号φSB L 及び初期化制御信
号φDCB を発生する。その結果、Ｎ形トランジスタ２
８，３０がオンし、オン状態のＮ形トランジスタ１６及
びＤ形トランジスタ１８を通じてビットラインＢＬが接
地電圧Ｖｓｓへつながれる。同時にノード２２も接地電
圧Ｖｓｓとされ、これによりノード２４が論理“Ｈ”レ
ベルに初期化される。このときの初期化制御信号φDCB
は、ビットラインＢＬの電圧が十分に接地電圧Ｖｓｓへ
引かれるように論理“Ｈ”レベルを維持する。
【００３２】初期化終了で分離制御信号φSBL 及び初期
化制御信号φDCB は論理“Ｌ”レベルに遷移し、Ｎ形ト
ランジスタ２８，３０がオフになる。その後、時点ｔ2
でプリチャージ制御信号発生回路１０５が論理“Ｌ”レ
ベルから論理“Ｈ”レベルへ遷移するプリチャージ制御
信号φpre を発生し、これにより、Ｎ形トランジスタ５
２がオン状態になってライン５４が論理“Ｌ”レベルへ
遷移する。その結果、Ｐ形トランジスタ４０が完全ター
ンオン状態になり、多量のプリチャージ電流がデータ感
知ライン２６を通してビットラインＢＬへ供給される。
これに従ってビットラインＢＬは、基準電圧発生回路１
０によるプリチャージレベル制御信号ＢＬＳＨの基準電
圧Ｖｐよりも低い電圧レベル、即ち、Ｖｐ−Ｖｔｈ（Ｖ
ｔｈはＮ形トランジスタ１６のしきい値電圧）の電圧レ
ベルに迅速にプリチャージされる。つまり、ビットライ
ンＢＬの寄生容量Ｃｂｌを急速に充電するに足る多量の
プリチャージ電流が電流供給回路１２から供給され、ビ
ットラインＢＬはＶｐ−Ｖｔｈの電圧レベルに、データ
感知ライン２６は電源供給電圧Ｖｃｃのレベルに迅速に
プリチャージされる。
化制御信号φDCB は論理“Ｌ”レベルに遷移し、Ｎ形ト
ランジスタ２８，３０がオフになる。その後、時点ｔ2
でプリチャージ制御信号発生回路１０５が論理“Ｌ”レ
ベルから論理“Ｈ”レベルへ遷移するプリチャージ制御
信号φpre を発生し、これにより、Ｎ形トランジスタ５
２がオン状態になってライン５４が論理“Ｌ”レベルへ
遷移する。その結果、Ｐ形トランジスタ４０が完全ター
ンオン状態になり、多量のプリチャージ電流がデータ感
知ライン２６を通してビットラインＢＬへ供給される。
これに従ってビットラインＢＬは、基準電圧発生回路１
０によるプリチャージレベル制御信号ＢＬＳＨの基準電
圧Ｖｐよりも低い電圧レベル、即ち、Ｖｐ−Ｖｔｈ（Ｖ
ｔｈはＮ形トランジスタ１６のしきい値電圧）の電圧レ
ベルに迅速にプリチャージされる。つまり、ビットライ
ンＢＬの寄生容量Ｃｂｌを急速に充電するに足る多量の
プリチャージ電流が電流供給回路１２から供給され、ビ
ットラインＢＬはＶｐ−Ｖｔｈの電圧レベルに、データ
感知ライン２６は電源供給電圧Ｖｃｃのレベルに迅速に
プリチャージされる。
【００３３】その後、時点ｔ3 でプリチャージ制御信号
φpre が論理“Ｌ”レベルへ遷移してビットラインＢＬ
のプリチャージ動作は終了し、そして、選択メモリトラ
ンジスタに記憶されたデータの感知動作が開始される。
即ち、論理“Ｌ”レベルに遷移したプリチャージ制御信
号φpre に応じてＮ形トランジスタ５２がオフ、Ｐ形ト
ランジスタ４２がオン状態になる。更に、Ｎ形トランジ
スタ４８，５０が、それぞれ定電圧Ｖｒｅｆ及び論理
“Ｈ”レベルの感知制御信号φsae によりオン状態にな
り、これに従ってライン５４は、Ｐ形トランジスタ４０
から微小な感知電流Ｉｓｅｎ、例えば４μＡほどの感知
電流が供給されるように、所定の電圧に設定される。即
ち例えば、３．３Ｖの電源供給電圧Ｖｃｃが使用される
場合、このライン５４に設定される所定の電圧は２Ｖほ
どである。
φpre が論理“Ｌ”レベルへ遷移してビットラインＢＬ
のプリチャージ動作は終了し、そして、選択メモリトラ
ンジスタに記憶されたデータの感知動作が開始される。
即ち、論理“Ｌ”レベルに遷移したプリチャージ制御信
号φpre に応じてＮ形トランジスタ５２がオフ、Ｐ形ト
ランジスタ４２がオン状態になる。更に、Ｎ形トランジ
スタ４８，５０が、それぞれ定電圧Ｖｒｅｆ及び論理
“Ｈ”レベルの感知制御信号φsae によりオン状態にな
り、これに従ってライン５４は、Ｐ形トランジスタ４０
から微小な感知電流Ｉｓｅｎ、例えば４μＡほどの感知
電流が供給されるように、所定の電圧に設定される。即
ち例えば、３．３Ｖの電源供給電圧Ｖｃｃが使用される
場合、このライン５４に設定される所定の電圧は２Ｖほ
どである。
【００３４】図１に示したメモリトランジスタＭ１の記
憶データ“０”を読出すと仮定する。この場合、ワード
ラインＷＬ１には例えば接地電圧Ｖｓｓの読出電圧が印
加され、残りの第１選択ラインＳＧ１、第２選択ライン
ＳＧ２、ワードラインＷＬ２〜ＷＬ１６には電源供給電
圧Ｖｃｃが印加される。すると、メモリトランジスタＭ
１はデプレッションモードにあるのでオン状態になる。
このときに、時点ｔ3後、即ち図１０のデータ感知期間
においてメモリトランジスタＭ１を通じて接地へ流れる
電流は、電流供給回路１２による感知電流Ｉｓｅｎの供
給量よりも多くなる。従って、ビットラインＢＬの寄生
容量Ｃｂｌを充電していたプリチャージ電圧が低くな
る。ビットラインＢＬの寄生容量Ｃｂｌの値はデータ感
知ライン２６の寄生容量Ｃｓｏの値よりかなり大きいの
で、曲線１６６，１６２から分るように、ビットライン
ＢＬにおけるプリチャージ電圧Ｖｐ−Ｖｔｈからの小変
化に対してデータ感知ライン２６におけるプリチャージ
電圧Ｖｃｃからの変化が大きく現れる。つまり、ビット
ラインＢＬの電圧変化が増幅されてデータ感知ライン２
６へ現れて大きく変化し、曲線１６２のように、データ
感知ライン２６の電圧は短時間でセンスアンプ１４のト
リップ電圧Ｖｔｒ以下に降下する。その結果、短期間で
データ感知動作が実行される。このように、センスアン
プ１４の増幅率は、ビットライン寄生容量Ｃｂｌとデー
タ感知ライン寄生容量Ｃｓｏとの比に応じて決定される
ので、この比が大きいほど感知速度が高速になる。
憶データ“０”を読出すと仮定する。この場合、ワード
ラインＷＬ１には例えば接地電圧Ｖｓｓの読出電圧が印
加され、残りの第１選択ラインＳＧ１、第２選択ライン
ＳＧ２、ワードラインＷＬ２〜ＷＬ１６には電源供給電
圧Ｖｃｃが印加される。すると、メモリトランジスタＭ
１はデプレッションモードにあるのでオン状態になる。
このときに、時点ｔ3後、即ち図１０のデータ感知期間
においてメモリトランジスタＭ１を通じて接地へ流れる
電流は、電流供給回路１２による感知電流Ｉｓｅｎの供
給量よりも多くなる。従って、ビットラインＢＬの寄生
容量Ｃｂｌを充電していたプリチャージ電圧が低くな
る。ビットラインＢＬの寄生容量Ｃｂｌの値はデータ感
知ライン２６の寄生容量Ｃｓｏの値よりかなり大きいの
で、曲線１６６，１６２から分るように、ビットライン
ＢＬにおけるプリチャージ電圧Ｖｐ−Ｖｔｈからの小変
化に対してデータ感知ライン２６におけるプリチャージ
電圧Ｖｃｃからの変化が大きく現れる。つまり、ビット
ラインＢＬの電圧変化が増幅されてデータ感知ライン２
６へ現れて大きく変化し、曲線１６２のように、データ
感知ライン２６の電圧は短時間でセンスアンプ１４のト
リップ電圧Ｖｔｒ以下に降下する。その結果、短期間で
データ感知動作が実行される。このように、センスアン
プ１４の増幅率は、ビットライン寄生容量Ｃｂｌとデー
タ感知ライン寄生容量Ｃｓｏとの比に応じて決定される
ので、この比が大きいほど感知速度が高速になる。
【００３５】一方、メモリトランジスタＭ１の記憶デー
タが論理“１”である場合は、メモリトランジスタＭ１
はエンハンスメントモードにあるのでオフ状態になる。
従って、プリチャージされたビットラインＢＬの電圧レ
ベルは、曲線１６４から分かるように変化せず、これに
従ってデータ感知ライン２６は、曲線１６０から分るよ
うにプリチャージ電圧Ｖｃｃを維持する。
タが論理“１”である場合は、メモリトランジスタＭ１
はエンハンスメントモードにあるのでオフ状態になる。
従って、プリチャージされたビットラインＢＬの電圧レ
ベルは、曲線１６４から分かるように変化せず、これに
従ってデータ感知ライン２６は、曲線１６０から分るよ
うにプリチャージ電圧Ｖｃｃを維持する。
【００３６】図９の時点ｔ3 から時点ｔ4 までのデータ
感知期間中で選択メモリトランジスタの記憶データに従
いデータ感知ライン２６の電圧レベルが決定されると、
時点ｔ4 で、ラッチ制御信号φlat が論理“Ｌ”レベル
から論理“Ｈ”レベルへ活性化される。これに従ってＮ
形トランジスタ３８がオンし、読出データに従うデータ
感知ライン２６の電圧レベルをもってデータラッチ回路
３３がラッチ動作を行う。即ち、論理“０”データを記
憶したメモリトランジスタの場合は、データ感知ライン
２６の電圧レベルがセンスアンプ１４のトリップ電圧Ｖ
ｔｒよりも低くなるのでＮ形トランジスタ３６がオフ状
態になり、従ってデータラッチ回路３３は、時間ｔ1 〜
ｔ2 の初期化によるノード２２の貯蔵論理“０”を維持
する。一方、論理“１”データを記憶したメモリトラン
ジスタの場合は、データ感知ライン２６の電圧レベルが
プリチャージ電圧Ｖｃｃに維持されるのでＮ形トランジ
スタ３６がオン状態になり、従ってデータラッチ回路３
３は、初期化によるノード２２の貯蔵論理“０”を論理
“１”に変更してラッチする。このデータラッチ回路３
３のデータラッチ動作後、ラッチ制御信号φlat が論理
“Ｌ”レベルへ遷移するとＮ形トランジスタ３８がオフ
し、データ感知回路は非活性化される。
感知期間中で選択メモリトランジスタの記憶データに従
いデータ感知ライン２６の電圧レベルが決定されると、
時点ｔ4 で、ラッチ制御信号φlat が論理“Ｌ”レベル
から論理“Ｈ”レベルへ活性化される。これに従ってＮ
形トランジスタ３８がオンし、読出データに従うデータ
感知ライン２６の電圧レベルをもってデータラッチ回路
３３がラッチ動作を行う。即ち、論理“０”データを記
憶したメモリトランジスタの場合は、データ感知ライン
２６の電圧レベルがセンスアンプ１４のトリップ電圧Ｖ
ｔｒよりも低くなるのでＮ形トランジスタ３６がオフ状
態になり、従ってデータラッチ回路３３は、時間ｔ1 〜
ｔ2 の初期化によるノード２２の貯蔵論理“０”を維持
する。一方、論理“１”データを記憶したメモリトラン
ジスタの場合は、データ感知ライン２６の電圧レベルが
プリチャージ電圧Ｖｃｃに維持されるのでＮ形トランジ
スタ３６がオン状態になり、従ってデータラッチ回路３
３は、初期化によるノード２２の貯蔵論理“０”を論理
“１”に変更してラッチする。このデータラッチ回路３
３のデータラッチ動作後、ラッチ制御信号φlat が論理
“Ｌ”レベルへ遷移するとＮ形トランジスタ３８がオフ
し、データ感知回路は非活性化される。
【００３７】次いで時点ｔ5 で読出制御信号φreadが論
理“Ｈ”レベルへ遷移すると、これに応じてトライステ
ートインバータ５８が活性化され、データラッチ回路３
３に貯蔵されたデータがデータ出力バッファ（図示略）
へ出力される。その後、時点ｔ6 で読出終了制御信号φ
sfinが論理“Ｈ”レベルへ遷移すると、これに応じて制
御信号発生回路８０が読出動作制御信号ＲＯＰを論理
“Ｌ”レベルへ遷移させ、データ読出動作の終了とな
る。また、基準電圧発生回路１０は、論理“Ｌ”レベル
に遷移する読出動作制御信号ＲＯＰに応じて、ビットラ
インＢＬのプリチャージ電圧を決定するビットラインレ
ベル制御信号ＢＬＳＨを電源供給電圧Ｖｃｃとする（図
示略）。
理“Ｈ”レベルへ遷移すると、これに応じてトライステ
ートインバータ５８が活性化され、データラッチ回路３
３に貯蔵されたデータがデータ出力バッファ（図示略）
へ出力される。その後、時点ｔ6 で読出終了制御信号φ
sfinが論理“Ｈ”レベルへ遷移すると、これに応じて制
御信号発生回路８０が読出動作制御信号ＲＯＰを論理
“Ｌ”レベルへ遷移させ、データ読出動作の終了とな
る。また、基準電圧発生回路１０は、論理“Ｌ”レベル
に遷移する読出動作制御信号ＲＯＰに応じて、ビットラ
インＢＬのプリチャージ電圧を決定するビットラインレ
ベル制御信号ＢＬＳＨを電源供給電圧Ｖｃｃとする（図
示略）。
【００３８】以上、１本のビットラインＢＬと関連して
データ読出動作を説明してきたが、図１１に示すよう
に、多数のビットラインＢＬ１〜ＢＬｎと関連したデー
タ読出も上記同様の読出動作にて遂行される。異なる点
は、１本の選択されたワードラインに接続された全メモ
リトランジスタからデータが一括して読出されるという
ことである。即ち、ページ読出である点を除いては、各
ビットラインＢＬ１〜ＢＬｎのプリチャージと、そし
て、選択された複数のメモリトランジスタの記憶データ
に対する感知及びラッチ動作は、上記動作と同じであ
る。図中、符号２００で示すのは行デコーダであり、ペ
ージ読出動作と関連した該行デコーダ２００の動作及び
構成は韓国特許出願第９３−３９０号に詳しい。
データ読出動作を説明してきたが、図１１に示すよう
に、多数のビットラインＢＬ１〜ＢＬｎと関連したデー
タ読出も上記同様の読出動作にて遂行される。異なる点
は、１本の選択されたワードラインに接続された全メモ
リトランジスタからデータが一括して読出されるという
ことである。即ち、ページ読出である点を除いては、各
ビットラインＢＬ１〜ＢＬｎのプリチャージと、そし
て、選択された複数のメモリトランジスタの記憶データ
に対する感知及びラッチ動作は、上記動作と同じであ
る。図中、符号２００で示すのは行デコーダであり、ペ
ージ読出動作と関連した該行デコーダ２００の動作及び
構成は韓国特許出願第９３−３９０号に詳しい。
【００３９】本実施形態例では、ＮＡＮＤセルユニット
に接続されたビットラインについて説明してきたが、こ
のようなメモリセルの形態に限られるわけではない。例
えば、各ビットラインと接地電圧との間に直列に設けた
１個の選択トランジスタと１個のメモリトランジスタと
からなる多数のメモリセルが並列接続されるものでも、
多数のスプリットゲートチャネル（split-gate channe
l）形メモリセルが接続されるものでも適用可能であ
る。
に接続されたビットラインについて説明してきたが、こ
のようなメモリセルの形態に限られるわけではない。例
えば、各ビットラインと接地電圧との間に直列に設けた
１個の選択トランジスタと１個のメモリトランジスタと
からなる多数のメモリセルが並列接続されるものでも、
多数のスプリットゲートチャネル（split-gate channe
l）形メモリセルが接続されるものでも適用可能であ
る。
【００４０】
【発明の効果】本発明によれば、ビットラインと該ビッ
トラインより寄生容量の小さいデータ感知ラインとの間
に設置され、ビットラインに電源供給電圧レベルより低
いプリチャージ電圧を設定する手段と、データ感知ライ
ンを通してプリチャージ期間で大電流を供給し且つデー
タ感知期間で微小電流を供給する電流供給回路と、を設
けたので、ビットラインの読出充電を迅速に行い得る。
また、データ感知動作でビットラインの小電圧変化に応
じデータ感知ラインが大電圧変化して増幅が行われるの
で、データ感知速度が向上する。更に、データ感知動作
でビットラインには微小電流が供給されるので、ビット
ラインのノイズ特性が向上するという長所がある。
トラインより寄生容量の小さいデータ感知ラインとの間
に設置され、ビットラインに電源供給電圧レベルより低
いプリチャージ電圧を設定する手段と、データ感知ライ
ンを通してプリチャージ期間で大電流を供給し且つデー
タ感知期間で微小電流を供給する電流供給回路と、を設
けたので、ビットラインの読出充電を迅速に行い得る。
また、データ感知動作でビットラインの小電圧変化に応
じデータ感知ラインが大電圧変化して増幅が行われるの
で、データ感知速度が向上する。更に、データ感知動作
でビットラインには微小電流が供給されるので、ビット
ラインのノイズ特性が向上するという長所がある。
【図１】ビットラインに接続されたＮＡＮＤセルユニッ
トの回路図。
トの回路図。
【図２】本発明によるデータ読出回路を示す回路図。
【図３】図２に示した基準電圧発生回路１０の要部回路
図。
図。
【図４】読出動作制御信号ＲＯＰを発生する回路の回路
図。
図。
【図５】分離制御信号φSBL 、初期化制御信号φDCB 、
プリチャージ制御信号φpre を発生する回路の回路図。
プリチャージ制御信号φpre を発生する回路の回路図。
【図６】感知制御信号φsae 及びラッチ制御信号φlat
を発生する回路の回路図。
を発生する回路の回路図。
【図７】読出制御信号φreadを発生する回路の回路図。
【図８】読出終了制御信号φsfinを発生する回路の回路
図。
図。
【図９】図２に示したデータ読出回路で使用する各制御
信号の波形図。
信号の波形図。
【図１０】プリチャージ期間及びデータ感知期間におけ
るビットラインとデータ感知ラインの電圧変化を示す波
形図。
るビットラインとデータ感知ラインの電圧変化を示す波
形図。
【図１１】本発明によるデータ読出回路の他の例を示す
回路図。
回路図。
１０，１６ プリチャージ設定回路 １２ 電流供給回路 １４ センスアンプ
Claims (4)
- 【請求項１】 メモリトランジスタを接続したビットラ
イン用に備えられる不揮発性半導体メモリ装置のデータ
読出回路において、 ビットラインに対応して設けられ、ビットラインよりも
寄生容量を小さくしたデータ感知ラインと、該データ感
知ラインとビットラインとの間に接続されたエンハンス
メントモードのＭＯＳトランジスタ（しきい値Ｖｔｈ）
及び該トランジスタのゲートに基準電圧（Ｖｐ）を提供
する基準電圧発生回路からなるプリチャージ設定回路
と、カレントミラー回路を用いて構成され、該カレント
ミラーの電流をプリチャージ制御信号に応じて増減させ
ることで、前記データ感知ラインを通してビットライン
へ、プリチャージ時にプリチャージ電流を供給するとと
もにプリチャージ後はそのプリチャージ電流よりも少量
の感知電流を供給する電流供給回路と、プリチャージ後
の前記データ感知ラインの電圧変化に従いデータを感知
してラッチするセンスアンプと、を備え、前記プリチャ
ージ電流により、前記データ感知ラインのプリチャージ
電圧を電源供給電圧のレベルとし且つビットラインのプ
リチャージ電圧をＶｐ−Ｖｔｈ以下のレベルにすること
を特徴とするデータ読出回路。 - 【請求項２】 ビットラインのプリチャージ電圧が電源
供給電圧の１／３以下になるようにしてある請求項１記
載のデータ読出回路。 - 【請求項３】 基準電圧発生回路による基準電圧は、セ
ンスアンプのトリップ電圧と等しくされる請求項１又は
請求項２記載のデータ読出回路。 - 【請求項４】 電流供給回路は、プリチャージ制御信号
でゲート制御されて電源供給電圧を入力する第１のＭＯ
Ｓトランジスタと、該第１のＭＯＳトランジスタに直列
接続され、感知制御信号でゲート制御される第２のＭＯ
Ｓトランジスタと、該第２のＭＯＳトランジスタに並列
接続され、ゲートがダイオード接続された第３のＭＯＳ
トランジスタと、前記第２及び第３のＭＯＳトランジス
タに直列接続され、定電圧でゲート制御される第４のＭ
ＯＳトランジスタと、該第４のＭＯＳトランジスタに直
列接続され、前記感知制御信号でゲート制御される第５
のＭＯＳトランジスタと、電源供給電圧とデータ感知ラ
インとの間に設けられ、ゲートが前記第３のＭＯＳトラ
ンジスタのゲートに接続された第６のＭＯＳトランジス
タと、前記プリチャージ制御信号でゲート制御されて前
記第６のＭＯＳトランジスタのゲートをオン電圧にする
第７のトランジスタと、を備えてなる請求項１〜３のい
ずれか１項に記載のデータ読出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013572A KR100218244B1 (ko) | 1995-05-27 | 1995-05-27 | 불휘발성 반도체 메모리의 데이터 독출회로 |
| KR1995P13572 | 1995-05-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321195A JPH08321195A (ja) | 1996-12-03 |
| JP3098189B2 true JP3098189B2 (ja) | 2000-10-16 |
Family
ID=19415660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13201996A Expired - Lifetime JP3098189B2 (ja) | 1995-05-27 | 1996-05-27 | 不揮発性半導体メモリのデータ読出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5748536A (ja) |
| JP (1) | JP3098189B2 (ja) |
| KR (1) | KR100218244B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2752324B1 (fr) * | 1996-08-08 | 1998-09-18 | Sgs Thomson Microelectronics | Memoire non volatile en circuit-integre a lecture rapide |
| US5862074A (en) * | 1996-10-04 | 1999-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having reconfigurable nonvolatile multi-bit memory cells therein and methods of operating same |
| US6137720A (en) * | 1997-11-26 | 2000-10-24 | Cypress Semiconductor Corporation | Semiconductor reference voltage generator having a non-volatile memory structure |
| KR100266745B1 (ko) * | 1997-12-29 | 2000-09-15 | 윤종용 | 멀티-비트 데이터를 저장하기 위한 반도체 메모리 장치 |
| US6021072A (en) * | 1998-07-27 | 2000-02-01 | Motorola, Inc. | Method and apparatus for precharging bitlines in a nonvolatile memory |
| US6522587B1 (en) * | 1999-06-23 | 2003-02-18 | Seiko Epson Corporation | Non-volatile semiconductor memory devices |
| JP3743486B2 (ja) | 1999-06-23 | 2006-02-08 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| JP2001007227A (ja) | 1999-06-23 | 2001-01-12 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| JP2001060674A (ja) | 1999-08-20 | 2001-03-06 | Seiko Epson Corp | 不揮発性メモリトランジスタを含む半導体装置 |
| JP3587100B2 (ja) | 1999-09-17 | 2004-11-10 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを含む半導体装置の製造方法 |
| US6175523B1 (en) * | 1999-10-25 | 2001-01-16 | Advanced Micro Devices, Inc | Precharging mechanism and method for NAND-based flash memory devices |
| JP2001160294A (ja) * | 1999-11-30 | 2001-06-12 | Sharp Corp | 半導体記憶装置 |
| US7082056B2 (en) * | 2004-03-12 | 2006-07-25 | Super Talent Electronics, Inc. | Flash memory device and architecture with multi level cells |
| JP3983969B2 (ja) * | 2000-03-08 | 2007-09-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4044755B2 (ja) * | 2000-12-12 | 2008-02-06 | 三星電子株式会社 | 不揮発性半導体メモリ装置及びそれのプログラム方法 |
| JP2002237193A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| KR100395771B1 (ko) | 2001-06-16 | 2003-08-21 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
| KR100425474B1 (ko) * | 2001-11-21 | 2004-03-30 | 삼성전자주식회사 | 감소된 프리차지 레벨을 적용하는 데이터 출력방법과데이터 출력회로 |
| KR100466981B1 (ko) * | 2002-03-04 | 2005-01-24 | 삼성전자주식회사 | 저전압 불휘발성 반도체 메모리 장치 |
| US7443757B2 (en) * | 2002-09-24 | 2008-10-28 | Sandisk Corporation | Non-volatile memory and method with reduced bit line crosstalk errors |
| KR100515060B1 (ko) * | 2003-08-13 | 2005-09-14 | 삼성전자주식회사 | 비트 라인의 프리차지 레벨을 일정하게 유지하는 불휘발성반도체 메모리 장치 |
| US7009880B1 (en) | 2004-08-17 | 2006-03-07 | Programmable Microelectronics Corporation | Non-volatile memory architecture to improve read performance |
| KR100673901B1 (ko) * | 2005-01-28 | 2007-01-25 | 주식회사 하이닉스반도체 | 저전압용 반도체 메모리 장치 |
| JP4832004B2 (ja) * | 2005-06-09 | 2011-12-07 | パナソニック株式会社 | 半導体記憶装置 |
| US7688635B2 (en) * | 2006-07-14 | 2010-03-30 | Micron Technology, Inc. | Current sensing for Flash |
| KR100935722B1 (ko) * | 2007-06-29 | 2010-01-08 | 주식회사 하이닉스반도체 | 플래시 메모리소자의 테스트 방법 |
| JP5437658B2 (ja) * | 2009-02-18 | 2014-03-12 | セイコーインスツル株式会社 | データ読出回路及び半導体記憶装置 |
| US8422325B2 (en) * | 2010-06-07 | 2013-04-16 | SK Hynix Inc. | Precharge control circuit and integrated circuit including the same |
| US10339989B2 (en) * | 2016-11-17 | 2019-07-02 | Samsung Electronics Co., Ltd. | Page buffer, a memory device including the same and a read operation method thereof |
| CN106875963B (zh) * | 2017-02-21 | 2019-05-14 | 中国科学院上海微系统与信息技术研究所 | 一种三维存储器读出电路及读出方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3247402B2 (ja) * | 1991-07-25 | 2002-01-15 | 株式会社東芝 | 半導体装置及び不揮発性半導体記憶装置 |
| JPH0574181A (ja) * | 1991-09-10 | 1993-03-26 | Nec Corp | 半導体メモリ装置のデータ読み出し回路 |
| JP2991546B2 (ja) * | 1991-10-07 | 1999-12-20 | 株式会社東芝 | 半導体集積回路 |
| KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| JP2707953B2 (ja) * | 1993-09-14 | 1998-02-04 | 日本電気株式会社 | 半導体メモリ回路 |
-
1995
- 1995-05-27 KR KR1019950013572A patent/KR100218244B1/ko not_active IP Right Cessation
-
1996
- 1996-05-27 JP JP13201996A patent/JP3098189B2/ja not_active Expired - Lifetime
- 1996-05-28 US US08/652,654 patent/US5748536A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960042757A (ko) | 1996-12-21 |
| US5748536A (en) | 1998-05-05 |
| JPH08321195A (ja) | 1996-12-03 |
| KR100218244B1 (ko) | 1999-09-01 |
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