KR930004488B1 - 전기적으로 소거와 프로그램이 가능한 판독전용 메모리 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

전기적으로 소거와 프로그램이 가능한 판독전용 메모리
제 1(a)도, 제 1(b)도 및 제 1(c) 도는 종래의 EEPROM 및 그의 단점을 도시한 다이어그램,
제 2 도는 종래의 EEPROM의 회로도,
제 3 도는 메모리 트랜지스터의 한계전압(Vth)의 변동(△Vth)과 바이어스 인가시간 간의 관계를 도시한 그래프,
제 4 도는 데이터 대기시간과 전압차(VCG-VD)간의 관계를 도시한 그래프,
제 5 도는 메모리 트랜지스터가 초기상태에서 기입상태 또는 소거상태로 절환될 경우 한계전압의 변동(△Vth)을 도시한 그래프,
제 6 도는 데이터 대기시간과 데이터가 반복적으로 재기입되는 회수의 관계를 도시한 그래프,
제 7 도는 본 발명에 따른 바람직한 실시예의 회로도,
제 8 도는 데이터 판독시 제 7 도에 도시한 회로의 상이한 부분에서의 신호 파형도,
제 9 도는 본 발명의 실시예에 따른 메모리셀 어레이의 주변로의 블록도,
제 10 도는 메모리셀의 상이한 부분 및 제 9 도에 도시한 구조에서의 신호도,
제 11a 도는 메모리셀 및 그 주변회로의 회로도,
제 11b 도는 감지출력을 출력하는 회로의 회로도,
제 11c 도는 제 9 도에 도시한 기준발생기의 회로도이다.
본 발명은 일반적으로 반도체 메모리에 관한 것으로서, 특히, 절연박막을 구비하여 그를 통해 전하가 전달되어 메모리셀의 용량이 전기적으로 재기입되도록한 전기적으로 소거와 프로그램이 가능한 판독전용 메모리(EEPROM)에 관한 것이다.
최근에 들어서 상이한 두 종류의 EEPROM이 안출되었는 바, 그중 하나는 상이한 종류의 절연박막 사이의 경계면에 형성된 트랩을 이용한 구조를 가졌고, 다른 하나는 부유 게이트를 이용한 구조를 가졌다. 이러한 2종의 EEPROM은 터널효과를 이용하여 데이터를 기입 및 소거하였으므로 데이터를 기입하거나 소거할 시에 발생되는 전류가 극히 적었다. 따라서 전류가 매우 미약하므로 EEPROM의 종류를 개발해야 했다. 예컨대, EEPROM은 모든 비트에 관한 데이터를 동시에 소거시킬 수 있는 모드나, 데이터를 페이지 단위로 기입하거나 소거시킬 수 있는 모드를 가졌다. 일반적으로 소거와 프로그램이 가능한 ROM(EPROM)은 데이터를 기입한후에 인쇄회로 기판에 장착되었다. 한편, EEPROM은 인쇄호로 기판에 장착되는 상태에서 데이터를 재기입하게 한다. 이런 이유로, 지속성(데이터가 반복적으로 재기입되는 가능한 횟수)은 매우 중요한 요소이다. 종래의 EEPROM은 제 1(a)도, 제 1(b)도, 제 1(c)도 및 제 2 도에 도시되었는 바, 제 1(a) 도에는 EEPROM의 메모리 트랜지스터의 구조가 도시되었다. 도시한 EEPROM(1)은 반도체 기판(2)과, 그곳에 형성된 소스영역(3)과 드레인 영역(4)을 포함한다. 제어 게이트(5)는 폴리실리콘으로 형성되어 기판(2)과는 전기적으로 절연되어 있다. 부유 게이트(6)는 제어 게이트(5)와 드레인 영역(4) 사이에 형성되고, 드레인 영역(4)과 부유 게이트(6) 사이에는 약 100Å의 두께를 갖는 얇은 산화막(터널산화막)(7)이 형성되어 있다.
제 2 도를 참조하면, 메모리 트랜지스터(11~14)는 제 1(a)도에 도시한 트랜지스터의 구조를 각각 갖는다. 메모리 트랜지스터(11,13)는 비트선(BL1)에 연결되고, 메모리 트랜지스터(12,14)는 비트선(BLn)에 연결되어 있다. 선택 트랜지스터(15~20)는 메모리 트랜지스터(11~14)를 각각 선택한다. 구동 트랜지스터(21~23)는 해당 메모리 트랜지스터의 게이트(제어 게이트)에 예정된 전압을 인가하여 그들 트랜지스터를 구동한다. 구동 트랜지스터(21)는 메모리 트랜지스터(11,12)의 제어 게이트를 구동 트랜지스터(22)는 메모리 트랜지스터(13,14)의 제어 게이트를 구동한다. 그런데, 구동 트랜지스터(21~23)는 데이터 기입시에 발생되는 전압강하를 억압하기 위해 확산형으로 형성된다. 참조번호 11, 1n, 21또는 2n(n은 정수임)에 의해 점선으로 도시한 블럭에서 알 수 있는 바와같이, 1개의 메모리 트랜지스터와 1개의 선택 트랜지스터가 1비트를 이루고 있다. 1비트 블럭(1721n)을 포함하는 1전 쇄선을 1바이트에 해당한다. WL1-WLn은 워드선, BL1~BLn은 비트선, PL은 메모리 트랜지스터(11~14)의 제어 게이트를 제어하는 프로그램선을 표시한다. VCG는 프로그랩선(PL)의 전압이고, VSS는 저전위측 전원 또는 그곳의 전압(예컨대 접지 GND)을 표시한다.
1점 쇄선으로 지시된 1바이트는 다음과 같이 선택된다. 워드선(WL1)이 ON이 되고, 비트선(BL1~BLn)이 소정의 전위로 설정된다. 워드선(WL1)의 변화에 따라, 선택 트랜지스터(15,16)와 구동 트랜지스터(21)가 ON으로 되고, 전압이 선택 트랜지스터(15,16)의 드레인에 인가된다. 소정의 전압(VCG)이 프로그램선(PL)에 인가될 경우에, 이 전압은 메모리 트랜지스터(11,12)의 제어 게이트에 인가된다. 이와 동시에 구동 트랜지스터(21)는 워드선(WL1)이 온되기 때문에 온된다. 전류가 메모리 트랜지스터(11,12)를 통해 흐르는 가에 따라서 데이터 판독이 수행된다.
그러나, 전술한 EEPROM은 데이타의 판독시에 전압(VCG)이 선택된 메모리 트랜지스터뿐만 아니라 선택되지 않은 메모리 트랜지스터에도 인가되는 배열에서 발생되는 결점을 가진다. 전술한 배열에서 발생된 결점은 이후 상세히 기술될 것이다.
전술한 바와같이, 메모리 트랜지스터(11~14)의 제어 게이트를 구동하는 구동 트랜지스터(21~23)는 공핍형(형상시 온)이다. 따라서 메모리 트랜지스터(11,12)로부터 데이터를 판독하고자 하고, 전압(VCG(예컨대 2~4V)이 프로그램선(PL)에 인가될 경우 선택된 메모리 트랜지스터(11,12)에 관련된 구동 트랜지스터(22,23)도 온으로 변한다. 따라서, 전압(VCG)은 비선택된 메모리 트랜지스터(13,14)의 제어 게이트에 인가된다. 메모리 트랜지스터(13)에 기억된 데이터가 온상태를 유지할 경우, VSS=OV일때 OV의 전압은 그의 소스 및 드레인에 인가된다. 이때, 제 1(b)도에 도시된 전압은 비록 메모리 트랜지스터(13)가 선택되지 않았더라도 그의 제어 게이트(5)와 드레인영역(4)에 인가된다. 대기상태일지라도, 제 1(b)도에 도시한 바와같은 모든 메모리 트랜지스터의 제어 게이트에는 전압이 인가된다. 이때 관찰된 메모리 트랜지스터(11)의 상태는 제 1c 도에 개략적으로 도시되었다. 제 1(c)도에 있어서, C1은 제어 게이트(5)와 부유 게이트(6)간의 커플링 캐패시턴스이고, C2는 부유게이트(6)와 드레인 영역(4)간의 커플링 캐패시턴스이며, Q는 축전전하이다. 얇은 산화막(7)에 인가된 전압(V)은 다음과 같이 계산된다.
우선, 축적전하가 보존되어야 한다는 사실에 기인하여 다음 공식 (1)이 얻어진다.
C1×(VCG-V)+Q=C2×(V-VD) ..............................(1)
여기에서 VCG는 제어 게이트 전압이고, VD는 드레인 전압이다. 공식(1)에서 얇은 산화막(7)에 인가되는 전압(V-VD)은 다음과 같이 나타낸다.
V=(C1VCG+C2VDQ)/(C1+C2)
V-VD=[Q+C1(VCG-VD)]/(C1+C2) ..........................(2)
식(2)에서 알 수 있는 바와같이, 전위차 [VCG-VD]가 크게 클 수록 얇은 산화막(7)에 인가되는 전압(V)은 점점 커지게 된다. 선택되지 않은 메모리 트랜지스터의 기억 데이타가 트랜지스터를 온시킬 경우, 전하(Q)는 양전하이다. 3V의 전압(VCG)와 OV의 전압(VD)이 선택되지 않은 메모리 트랜지스터에 인가될 경우, 그의 얇은 산화막(7)에서 상당히 높은 전압이 인가된다. 그러한 상태에서, 양전하(Q)는 얇은 산화막(7)을 통해 드레인 영역(4)으로 유입되는 경향이 있다. 이러한 효과는 비선택 메모리 트랜지스터의 데이터 대기시간을 감소시키는 기능을 한다.
제 3 도는 메모리 트랜지스터의 한계전압(Vth)의 변화(△Vth)와 바이어스 인가시간의 관계를 도시한 그래프이다. 전압차｜VCG-VD｜가 크게 클수록 변환 △Vth는 점점 커짐을 제 3 도의 그래프에서 알 수 있는 바, 여기에서 △Vth는 초기상태의 한계 전압과, 제 5 도에 도시한 바와같은 데이터 소거나 데이타 기입상태의 한계전압차이다.
제 4 도는 데이터 대기시간(등재, 기준화)과 전압차 ｜VCG-VD｜의 관계를 도시한 그래프이다. 제 4 도의 그래프로부터 알 수 있는 바와같이 데이타 대기시간은 전압차 ｜VCG-VD｜가 증가함에 따라 감소하게 된다. 전술한 바와같이, 데이터 독출시간에 관한 한계전압변화(△Vth)의 감소는 데이터 대기시간을 향상시킨다.
제 6 도는 데이터 대기시간과, 데이터가 반복적으로 재기입되는 횟수의 관계를 도시한 그래프이다. 제 6 도에서 알 수 있는 바와같이 데이터 대기시간은 데이터가 반복적으로 재기입되는 횟수가 증가함에 따라 감소된다.
전술한 바와같이, 데이타 판독시에 비선택된 메모리 트랜지스터와 대기시에 전압차 ｜VCG-VD｜가 크기 때문에, 데이터 대기시간을 향상시키고 데이터가 소거되거나 기입되는 횟수를 증가시키기가 곤란하였다.
본 발명의 일반적인 목적은 전술한 단점을 해결하기 위한 개량된 EEPROM을 제공하는데 있다.
본 발명의 특정의 목적은 향상된 데이터 대기시간 및 데이터를 반복적으로 재기입할수 있는 회수를 증가시키기 위한 EEPROM을 제공하는데 있다. 본 발명의 상기의 목적은 비트선과 워드선에 결합된 다수의 메모리셀을 포함하는 메모리셀 어레이를 포함한 전기적으로 소거와 프로그램이 가능한 판독전용 메모리에 의해 성취된다. 각각의 메모리셀은 1개의 워드선에 의해 제어되는 선택 트랜지스터와 선택트랜지스터를 통해 1개의 비트선에 결합되며, 제어 게이트를 갖는 메모리 트랜지스터 및, 1개의 워드선에 결합된 게이트를 가지며 프로그램선을 통해 공급되는 제어 게이트 전압을 메모리 트랜지스터의 제어 게이트에 인가하는 구동 트랜지스터를 포함한다. 또한, 전기적으로 소거와 프로그램이 가능한 판독전용 메모리는 외부장치로부터 공급 되는 어드레스에 의해서 적어도 하나의 비트선과 하나의 워드선을 선택하기 위한 선택수단; 메모리셀 어레이에 기억된 데이터를 출력하기 위한 감지 증폭기수단을 포함한다.
선택수단이 선택된 워드선에 결합된 메모리셀에 기억된 데이터를 독출할시에 1개의 워드선을 선택할 경우, 선택된 워드선에 관련된 구동 트랜지스터는 선택된 워드선의 레벨변동으로 인해 온으로 변하여 제어 게이트 전압을 턴온된 구동 트랜지스터를 통해 메모리 트랜지스터의 제어 게이트에 인가시켜 해당 메모리 트랜지스터를 구동시키도록 하고, 나머지는 비선택된 워드선에 관련된 다른 메모리 트랜지스터는 해당 구동 트랜지스터의 전송을 통해 제어 게이트 전압이 없이 제공된다.
또한, 본 발명의 상기의 목적은 드레인, 소스, 제어 게이트 및 부유 게이트를 갖는 트랜지스터를 구비한 다수의 전기적으로 소거와 프로그램이 가능한 비휘발성 메모리셀을 구비한 메모리셀 어레이를 포함한 전기적으로 소거와 프로그램이 가능한 판독전용 메모리; 및 그것의 어드레스 신호가 선택된 1개의 비휘발성 메모리셀에 기억된 정보를 독출함에 따라 1개의 비휘발성 메모리셀을 선택하는, 그곳에 기억된 정보를 독출하는 경우 실질적으로 동일 전압을 가지는 선택된 1개의 메모리셀의 트랜지스터의 제어 게이트와 드레인을 공급하는 선택수단에 의해 완성된다.
본 발명의 목적, 특징 및 장점을 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.
본 발명의 바람직한 실시예를 제 7 도 및 제 8 도를 참조하여 설명한다. 제 7 도에 있어서 전술한 도면과 동일한 부품은 동일부호로 표시하였다.
제 7 도에는 메모리셀 어레이(100)의 일부가 도시되었다. 제 2 도에 도시한 구동 트랜지스터(21,22,23) 대신 이용된 구동 트랜지스터(31,32,33)는 해당 메모리 트랜지스터(11~14)의 제어 게이트를 구동한다. 구동 트랜지스터(31,32,33)는 개량형 트랜지스터(평상시 오프)로 형성된다. 개량형 트랜지스터를 사용하는 것은 전압을 비선택된 메모리 트랜지스터의 제어게이트에 인가하고자함이 아니다. 단지 개량형 구동 트랜지스터(31,32,33)를 가진 확산형 구동 트랜지스터(21,22,23)를 표체함으로서 이후 기술하는 바와같이 약간의 문제점을 야기시킨다. 따라서, 본 발명의 실시예에 따르면 데이타 독출시간에서의 약간의 개량이 제공된다.
데이터 독출은 매 바이트마다 실행된다. 예컨대, 워드선(WL1)이 온으로 설정되고, 워드선(WL2, WL3)은 오프로 설정된다. 또한, 전압(VD)은 1바이트에 동일한 비트선(BL1-BLn)에 인가된다. 소스는 부유상태나 OV로 설정되며 전압(VCG)은 VG로 설정된다. 이러한 상태에서, 전압은 1바이트에 동일한 선택된 메모리 트랜지스터의 제어게이트와 드레인에만 인가되는 반면에, 비선택된 메모리 트랜지스터의 제어 게이트와 드레인은 부유상태로 설정된다. 이 상태에서의 전압값은 하기의 표에 도시하였다.
[표1]
Figure kpo00002
데이터 독출이 완료됨과 동시에 온상태에 있던 워드선(WL1)이 오프되면, 전하는 메모리 트랜지스터(11~14)의 제어 게이트 및/또는 드레인에 갇히게 된다. 따라서, 데이터 독출이 완료된후 일지라도 전압은 드레이트 및/ 또는 제어게이트에 인가되어진다. 이와 유사하게, 데이터 독출이 완료됨과 동시에 온상태에 있던 비트선(BL1~BLn)이 오프될 경우, 전하는 메모리 트랜지스터(11~14)의 제어 게이트에 갇히게 된다. 따라서, 제어 게이트에 인가된 전압(VCG)과 비트선(BL1~BLn)의 전압(VBL)을 OV로 설정한 후에 워드선(WL1)을 오프시킬 필요가 있다.
즉, 제 8 도에 도시한 바와같이, 제어 게이트 전압(VCG)은 OV로 감소되고, 비트선 (BL1~BLn)의 전압(VBL)은 OV로 감소되며 워드선(WL1)이 포르된후에 워드선(WL1)의 전압(VWL1)은 OV로 설정(방전)된다. 이후, 기술하는 바와같이, 감지 증폭작동이 완료되었을 경우, 제어 게이트(VCG)와 비트선 전압(VBL)은 OV로 설정되고, 그후에 워드선 전압(VWL1)은 예컨대 1na의 소정의 지연시간으로 OV로 설정된다.
이러한 동적 독출시간에 의해서 메모리 트랜지스터의 제어 게이트에 접적된 전하를 방전시킬 수 있으므로 데이터 독출시간 이외의 시간동안에는 메모리 트랜지스터에 어떠한 전압도 인가되지 않는다. 대기모드시에 모든 워드선(WL)은 오프되고, 드레인과 제어 게이트에는 전압이 전혀 인가되지 않는다.
제어 게이트 전압(VCG)은 비트선 전압(VBL)과 동일한 것이 바람직하다. 예컨대, (VCG, VD)=(1V, 1V), (2V, 2V), (3V, 3V) 등이다. VCG와 VBL의 이러한 설정에 의해 실시되는 장점은 제 4 도 그래프로부터 알 수 있다.
그다음, 메모리셀 어레이(100)의 주변회로를 설명한다. 제 9 도에는 메모리셀 어레이의 주변회로가 도시되어 있다. 어드레스 버퍼(41)는 중앙처리장치와 같은 외부장치(도시하지 않았음)으로부터 공급된 어드레스(ADD)를 입력으로하여 입력된 어드레스(ADD)가 변화될 때 검출신호(
Figure kpo00003
)를 발생한다. 칩인에이블버퍼(42)는 루우 액티브 신호인 칩인에이블신호(
Figure kpo00004
)를 입력으로 하여 로우 액티브 검출신호(
Figure kpo00005
)를 출력한다. 어드레스 전이 검출신호 발생기(43)(이후 ATD발생기라 약칭한다)는 신호(
Figure kpo00006
와
Figure kpo00007
입력으로 하여 제 10(c)도에 도시한 바와같은 어드레스 전이검출신호(이후 ATD신호 또는 신호 ATD 라 약칭한다)를 발생시킨다. 감지증폭기 제어기(44)는 ATD신호를 입력으로 하여 n-채널 액티브 신호(이후 NACT신호 또는 신호 NACT라 약칭한다)와, 로우 액티브 p- 채널 액티브 신호(이후
Figure kpo00008
신호 또는 신호
Figure kpo00009
라 약칭한다) 및, 지연된 n-채널 액티브 신호(이후 DNACT신호 또는 신호 DANCT라 약칭한다)를 발생시킨다 제 10(d)와 제 10(e)에 도시한 바와같이, NACT신호는
Figure kpo00010
신호보다 넓은 펄스를 갖는다. 제 10(e)도와 제 10(f)도에 도시한 바와같이 DNAG신호는 NAG신호보다 넓은 펄스를 갖는다. 신호
Figure kpo00011
, NACT 및 DNACT의 선단변부는 ATD신호의 선단변부와 동기되어 있다.
기준 발생기(45)는 NACT신호를 입력으로하여 감지증폭기 기준전압신호(이하 SREF신호 또는 신호 SREF 라 약칭한다)와, 전술한 전압(VCG)에 대응한 프로그램선 신호(이하 PL신호 또는 신호 PL라 약칭한다)및, 프로그램선 의사신호(이하 PLD신호 또는 신호 PLD라 약칭한다)를 발생시킨다. SREF신호는 제 10(g)도에 도시하였고 PL신호와 PLD신호는 제 10(h)도에 도시하였다. SREF신호는 NACT신호와 동일한 펄스폭을 가지며 양의 전원전압(VDD)(예컨대 5V)이하의 기준레벨(예컨대 3V)를 갖는다. 각 신호 PLL과 PLD는 동일한 펄스폭과, SREF신호의 기준레벨 이하인 전위(예컨대 2V)를 갖는다. 기술한 바와같이 PLD신호의 전위는 PL신호의 전위보다 약간 낮게 설정된다. 기준발생기(45)의 상세한 구조는 이후 기술하기로 한다. 디코더(46)는 어드레스 버퍼(41)로부터 공급되는 어드레스(ADD)를 디코딩하여 로우 어드레스 Xn(1-n)와 컬럼 어드레스 Ym(1-m)를 발생시킨다.
제 11(a)도는 본 발명의 실시예에 따른 EEPROM의 일부를 도시한 것이다. 도시된 구조는 메모리셀(62)과 의사 메모리셀(68)이 연결된 워드선(WL) 및, 비트선(BL)과 의사 비트선(BLD)이 한조를 이루도록한 감지 증폭기(51)를 포함한다. 메모리셀(62)은 전술한 트랜지스터(31,15,11)에 각각 대응하는 개량형 구동 트랜지스터(62a)와, 선택 트랜지스터(62L) 및 부유 게이트를 갖는 메모리 트랜지스터(62c)를 부유 게이트를 갖지 않고서 노멀 게이트를 갖는 메모리 트랜지스터(68c)를 포함한다.
감지증폭기(51)는 2개의 p-채널 MOS 트랜지스터(52a,62b)와 2개의 n- 채널 MOS 트랜지스터(52c,52d)로 구성되는 플립플롭(52)을 포함한다. 플립플롭(52)의 상태는 노드(NR, ND)간의 전위차에 의존한다. 트랜지스터(52a,52b)의 소스는 p-채널 MOS 트랜지스터(53)를 경유하여 양전원(VDD)에 연결되어있고, 트랜지스터(52c,52d)의 소스는 n-채널 MOS트랜지스터(54)를 매개로 부전원(VSS) (접지)에 연결되어 있다. 트랜지스터(53,54)의 게이트에는 신호
Figure kpo00012
와 NACT가 각각 공급된다. 노드(NR, ND)는 N-채널 MOS트랜지스터(55,56)를 매개로 비트선(BL)과 의사 비트선(BLD)에 연결되어 있다. 트랜지스터(55,56)의 게이트에는
Figure kpo00013
신호가 공급된다. n-채널 MOS 트랜지스터(57)는 노드(NR, ND)에 연결되어 있다. 트랜지스터(57)의 게이트에는 ATD신호가 공급된다.
양전압(VDD)은 직렬연결된 세개의 n-채널 MOS 트랜지스터(58,59,60)를 매개로 비트선(BL)에 인가된다. 이와 유사하게, 양전원(VDD)은 직렬로 연결된 세개의 n-채널 MOS트랜지스터(64,65,66)를 경유하여 의사 비트선(BLD)에 인가된다. 트랜지스터(60,66)는 컬럼 게이트를 형성한다. ATD신호는 트랜지스터(58,64)의 게이트에 공급되고, SREF신호는 트랜지스터(59,65)의 게이트에 공급된다. 로우 어드레스(Xn)는 워드선(WL)에 인가되고, 컬럼 어드레수(Ym)는 프로그램선(PL)에 제공된 n-채널 MOS 트랜지스터(63)를 매개로 트랜지스터(60)의 게이트에 인가된다. 트랜지스터(66)의 게이트에는 의사 프로그램선(PLD)에 제공된 n-채널 MOS 트랜지스터(69)를 매개로 양전원(VDD)이 공급된다. n-채널 MOS 트랜지스터(61)는 접지와 트랜지스터(55,59)의 연결노드 사이에 제공된다. 이와 마찬가지로, n-채널 MOS 트랜지스터(67)는 접지와 트랜지스터(56,65)의 연결노드 사이에 제공된다.
제 11(b)도는 노드(NR, ND)에 연결되어 있는바, 제 11(b)도에 도시한 회로는 낸드 게이트(71a,71b,71c,71d)와 인버터(71e,71f)로 구성된다. DNACT신호는 노드(NR, ND)에 연결된 낸드게이트(71a,71b)에 인가된다. 감지출력은 인버터(71e,71f)에서 출력된다.
제 11(c)도는 제 9도에 도시한 기준발생기(45)의 회로도인 바, 이 기준발생기(45)는 p-채널 MOS 트랜지스터(45a)와, n-채널 MOS 트랜지스터(45b~45h)로 구성된다. MOS 트랜지스터(45b)는 확산형 트랜지스터이다. NACT신호는 트랜지스터(45a,45e,45f)의 게이트 신호는 트랜지스터(45a,45e,45f)의 게이트에 인가되고, 트랜지스터(45g)의 게이트 전위는 양전압(VDD)에서 트랜지스터(45a,45b)의 한계전압을 감산한 전위와 동일하다. VDD가 5V일 경우 트랜지스터(45g)의 데이트 전압은 약 3V이다.이 전압은 전술한 SREF신호를 형성한다. PL신호는 트랜지스터(45g, 45h)의 연결노드로부터 발생된다. PL신호의 전위는 SREF신호 전위에서 트랜지스터(45g)의 한계전압을 감산한 전위에 해당한다. SREF신호가 3V이면 PL신호의 전압은 약 2V이다. 또한 기준발생기(45)는 제 11(c)도에 도시한 회로와 동일하며 PLD신호를 발생하는 회로를 포함한다.
PLD신호의 전압(VPLD)은 다음 공식을 만족하는 것이 바람직하다.
VPLD≒CRVPL..........................................(3)
여기에서 VPL)의 전위이며 CR은 셀용량비이다.
작동에 있어서, 어드레스(ADD)가 변화될 경우(제 10(a)도), 제 9도에 도시한 ATD발생기(43)는 ATD신호(제 10(c)도)를 발생시킨다. 제 11(a)도에 도시한 비트선(BL)과 워드선(WL)이 선택되었다고 가정한다. ATD신호의 상승과 동기되어 신호
Figure kpo00014
와 SREF는 상승하고(제 10(d)도, 제 10(g)도), 신호 NACT와 DNACT는 하강한다(제10(e)도, 제 10(f)도). 이때 트랜지스터(58,59,60)가 턴온되어 비트선(BL)이 충전된다. 이와 마찬가지로, 트랜지스터(64,65,66)가 턴온되어 의사 비트선(BLD)이 충전된다. 또한, 프로그램(BL)과 의사 프로그램선(BLD)이 충전된다.
Figure kpo00015
가 상승될때, 플립플롭(52)는 양전원(VDD)과 음전원(VSS)(접지)으로부터 분리된다. 또한, 플립플롭(52)는 비트선(BL)과 의사 비트선(BLD)에 접속되고, 노드(NR, ND)는 쇼트되어 노드(R)의 전위는 노드(ND)의 전위와 동일하게 설정된다. ATD신호가 하강할 경우, 비트선(BL)과 의사 비트선(BLD)사이에는 약간의 전위차가 발생된다(제 10(i)도). 메모리 트랜지스터(62c)가 데이터 "1"을 가질 경우, 비트선(BL)의 전위는 의사 비트선(BLD)의 전위보다 훨씬 높다. 한편, 메모리 트랜지스터(62c)가 데이터 "0"을 가질 경우, 비트선(BL)의 전위를 의사 비트선(BLD)의 전위보다 휠씬 낮다. 비트선(BL)과 의사 비트선(BLD)간의 전위차는 점차적으로 증가하게 된다.
Figure kpo00016
신호가 하강할 경우, 플립플롭(52)는 비트선(BL)과 의사 비트선(BLD)으로부터 분리된다. 플립플롭(52)는 비트선(BL)과 의사 비트선(BLD)간의 전위차(제 10(g)도)를 증폭하는 기능을 한다. 그런다음, NACT신호가 상승될 경우 신호(SREF, PL 및 PLD)는 하강한다. 따라서, 비트선(BL)과 의사 비트선(BLD)은 각각의 트랜지스터(61,67)를 매개로 방전하고, 프로그램선(PL)과 의사 프로그램선(PLD)은 OV로 설정된다.
그후, NACT신호는 상승하고, 제 11(b)도에 도시한 인버터(71e, 17f)에서 발생되는 감지출력이 결정된다(제 10(j)도). 그리고나서 워드선(WL)의 전압(VWL)은 OF로 감소된다(제 10(b)도). 데이터 독출시에 비트선(BL)과 프로그램선(PL)(트랜지스터(62a)의 제어 게이트)은 워드선(WL)이 오프되기전에 OV로 설정됨을 알 수 있다. 또한 비트선(BL)의 전위는 프로그램선(PL)(제어 게이트)의 전위와 거의 동일하게 설정된다. 이러한 타이밍은 메모리셀의 구동 트랜지스터를 형성하는 개량형 트랜지스터를 이용함에 따른 것이다.
본 발명은 전술한 실시예에 한정되는 것이 아니라 본 발명의 범주를 벗어나지 않고서 여러가지 변형 및 수정이 있을 수도 있다.

Claims (14)

  1. 전기적으로 소거와 프로그램이 가능한 판독전용 메모리에 있어서; 비트선(BL1 내지 BLn)과 워드선(WL1 내지 WL3)에 연결되며 상기 1개의 워드선에 의해 제어되는 선택 트랜지스터(15~18)와, 상기의 선택 트랜지스터를 통해 1개의 비트선에 연결되며 제어 게이트(5)를 갖는 메모리 트랜지스터(11~14) 및, 1개의 워드선에 연결된 게이트를 가지며 프로그램선(PL)을 통해 공급되는 제어 게이트 전압(VCG, PL)을 상기 메모리 트랜지스터의 제어게이트에 인가하는 구동 트랜지스터(31~33)를 포함하는 다수의 메모리셀(11~1n, 21~2n)을 갖는 메모리셀 어레이(100)와; 외부장치로부터 공급되는 어드레스(ADD)에 의해서 적어도 1개의 비트선과 1개의 워드선을 선택하기 위한 선택수단(41,42,46); 및 메모리셀 어레이에 기억된 데이터를 출력시키기 위한 감지증폭기수단(51)으로 구성시키되, 상기의 구동 트랜지스터는 개량형이고, 상기의 선택수단이 선택된 워드선에 연결된 메모리셀(11~1n)에 기억되는 데이터를 독출할시에 1개의 워드선(WL1)을 선택할 경우, 상기의 선택된 워드선에 관련된 상기의 구동 트랜지스터(31)는 선택된 워드선의 레벨변동으로 인해 턴온되어 상기의 제어 게이트 전압(VCG, PL)을 상기의 턴온된 구동 트랜지스터를 통해 상기의 메모리 트랜지스터의 제어게이트에 인가시켜 해당 메모리 트랜지스터를 구동시키도록 하고, 나머지는 비선택된 워드선(WL2,WL3)에 관련된 다른 메모리 트랜지스터(21~2n)는 해당 구동 트랜지스터(32,33)를 통해 제어 게이트 전압이 제공되지 않아 오프됨을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  2. 제 1 항에 있어서, 상기 어드레스(ADD)의 전이에 따라 상기 제어 게이트 전압(VCG, PL)을 발생시키기 위한 발생수단(43~45)을 또한 포함함을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  3. 제 2 항에 있어서, 상기의 발생수단(43~45)은 상기 어드레스의 후속전이가 발생되기 전에 상기의 제어게이트 전압(VCG, PL)의 발생을 정지시킴을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  4. 제 1 항에 있어서, 상기의 발생수단(43~45)은 상기의 비트선이 선택수단에 의해 선택될 경우 상기 비트선의 전위(VBL)와 동일한 제어게이트 전압(VCG, PL)을 발생시킴을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  5. 제 1 항에 있어서, 소정의 예정시간이 상기 어드레스의 전이로부터 경화된 후에 선택된 비트선을 방전시키고 상기 어드레스의 후속전이가 발생되기전에 상기 비트선의 방전을 정지시키기 위한 방전수단(43,44,61)을 또한 포함함을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  6. 제 1 항에 있어서, 상기 각각의 비트선(BL)에 제공되고 게이트를 가지며 1개의 비트선(BL)을 전원(VDD)에 연결하기 위한 트랜지스터(59)와 상기 트랜지스터의 게이트에 인가되는 전압신호(SREF)를 발생시키기 위한 전압신호 발생수단(43~45)을 또한 포함하고 상기 각 비트선의 전위(VBL)는 상기 트랜지스터에 인가된 전압신호에 의존함을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  7. 제 6 항에 있어서, 상기의 전압신호 발생수단(43~45)은 어드레스(ADD)의 전이에 따라 상기의 전압신호(SREF)를 발생시키고, 어드레스의 후속전이가 발생되기전에 전압 신호의 발생을 정지시킴을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  8. 제 1 항에 있어서, 상기의 프로그램선(PL)에 제공된 트랜지스터(63)를 또한 포함하고, 상기의 트랜지스터는 비트선중 어느 하나(BL)가 선택수단(41,42,46)에 의해 선택될 때 턴온됨을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  9. 제 1 항 내지 제 8 항중 어느 한항에 있어서, 상기의 메모리셀 어레이(100)는 상기 단어선(WL)과, 비트선(BL)과 짝을 이루는 의사 비트선(BLD)에 연결된 다수의 의사 메모리셀(68)을 포함함을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  10. 제 9 항에 있어서, 상기의 감지증폭기 수단(51)은 각쌍의 비트선(BL)과 의사 비트선(BLD)을 위해 제공되어 상기 쌍의 비트선과 의사 비트선간의 전위차를 감지하여 증폭시키기 위한 수단을 포함함을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  11. 제 2 항에 있어서, 상기의 발생수단(43~45)은 상기 어드레스(ADD)의 전이에 응답하여 예정된 양전압(VDD)으로부터 상기 제어 게이트 전압(VCG, PL)을 유지시킴을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  12. 제 1 항에 있어서, 상기의 메모리셀 어레이(100)는 상기 메모리셀(11~1n)의 예정된 수를 각각 포함하는 다수의 블럭으로 분할됨을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
  13. 제 12 항에 있어서, 상기의 선택수단은 각 블럭에 포함된 상기 메모리셀과 동일한 수를 갖는 워드선(WL1~WL3)과 비트선중 하나를 선택하여 상기 메모리셀이 블럭단위로 선택되도록 함을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 단독전용 메모리.
  14. 드레인, 소스, 제어 게이트(5) 및 부유게이트를 갖는 트랜지스터(11~14)를 구비한 다수의 전기적으로 소거와 프로그램이 가능한 비휘발성 메모리셀(11~1n, 21~2n)을 포함하는 메모리셀 어레이(100)로 구성된 전기적으로 소거와 프로그램이 가능한 판독전용 메모리에 있어서; 어드레스 신호에 따라 1개의 비휘발성 메모리셀을 선택하여 선택된 1개의 비휘발성 메모리셀에 기억된 정보를 독출하며, 그의 내부에 기억된 정보를 독출할시에 선택된 1개의 메모리셀의 트랜지스터의 제어 게이트와 드레인에 실질적으로 동일한 전압을 공급하기 위한 선택수단(31~33,41,42,43)을 포함함을 특징으로 하는 전기적으로 소거와 프로그램이 가능한 판독전용 메모리.
KR1019890018901A 1988-12-19 1989-12-19 전기적으로 소거와 프로그램이 가능한 판독전용 메모리 KR930004488B1 (ko)

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