JP2504743B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2504743B2
JP2504743B2 JP6141886A JP6141886A JP2504743B2 JP 2504743 B2 JP2504743 B2 JP 2504743B2 JP 6141886 A JP6141886 A JP 6141886A JP 6141886 A JP6141886 A JP 6141886A JP 2504743 B2 JP2504743 B2 JP 2504743B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶装置に関し、特に電気的なプログ
ラムが可能な半導体メモリ装置に関する。
（従来技術） 電気的なプログラムが可能なメモリ（プログラマブル
メモリ）では、書込んだ内容の正誤をチェックする機能
が要求される。このチェックはメモリの良否判定を目的
として行なわれるもので、通常ベリファイと呼ばれてい
る。例えば、EPROM（消去可能なプログラマブルメモ
リ）の場合、プログラム端子に高電圧を印加することに
よって、メモリセルのフローティングゲートに電荷をチ
ャージし、それによって２進データの“0"もしくは“1"
を書込む。書込みが終了すると、ただちに読み出しモー
ドにして、今書込みが行なわれたメモリセルの内容を読
み出して、その正誤をチェックする（ベリファイ操
作）。
従って、プログラム（データの書込み）操作とベリフ
ァイ操作とは連続した一連の処理として実行されるわけ
である。この処理の詳細を第７図を参照して説明する。
第７図は１つのアドレスによって選択される１つのメ
モリセルQ1と、このセルにプログラムを書込む手段およ
び書込まれたプログラムの読出し手段の要部を示す回路
図である。一端（例えばソース）が接地されたメモリセ
ルQ1の他端（例えばドレイン）はディジット線１に接続
され、コントロールゲートにはワード線２が接続され
る。ディジット線には他のアドレスによって選択される
複数のセル（図示せず）が同様に接続される。ディジッ
ト線は更にアドレスの下位（もしくは上位）をデコード
して得られるディジット線選択信号（この例ではY1）を
ゲートにうけるスイッチングトランジスタQ0に接続され
る。スイッチングトランジスタQ0は書込み制御トランジ
スタQPを介してプログラム電圧VPPが印加される端子３
に接続される。トランジスタQ0とQPとの接続点（節点
４）はセンスアンプ接続線５に接続される。センスアン
プ接続線５はセンスアンプ６の入力端に接続され、その
出力は出力端子７から取り出される。アドレスはその上
位（もしくは下位）がＸデコーダ（図示せず）によって
デコードされ、ワード線にワード選択信号（例えばX1）
として出力され、その下位（もしくは上位）がＹデコー
ダ（図示せず）にてデコードされディジット線選択信号
（Y1）として出力される。
メモリセルQ1にプログラムが書込まれる時、まずセル
Q1を指定するアドレスが印加される。プログラム書込み
期間、アドレスのデコード出力X1およびY1はプログラム
電圧VPPまで昇圧され、トランジスタQ0，Q1の各ゲート
に与えられる。セルQ1に情報“0"を書込む時（プログラ
ムされるべき情報が“0"の時）、書込み制御信号ＰがV
PP電位になり、トランジスタQPがオンする。この結果、
メモリセルQ1にはプログラム電圧VPPが印加され、その
フローティングゲートに電荷がチャージされる。これに
よって、２進データの“0"が書込まれる。一方、“1"を
書込む時は書込制御信号Ｐを切ってトランジスタQPをオ
フにする。これによって、セルQ1はプログラム電圧端子
３から電気的に切り離される。従って、その状態ではフ
ローティングゲートへの電荷のチャージがなく、結果と
して“1"が書込まれることになる。
上記のプログラム書込み操作は、メモリセルトランジ
スタQ0のしきい値電圧を変化させることによってデータ
の書込みを行なうものである。従って、チャージされる
電荷がエレクトロンであってもよいし、ホールであって
もよい。又、しきい値が変化した状態で“0"とするか
“1"とするかは任意でよい。
第７図に示した従来のメモリにおいて、書込んだ内容
をチェックするためにベリファイ操作を行なう場合、ま
ずメモリチップを読出しモードにする。この時は、書込
制御信号Ｐを止めてトランジスタQPをオフし、節点４と
プログラム電圧端子３とを電気的に切離す。さらに、ワ
ード選択信号X1およびディジット選択信号Y1をプログラ
ム電圧VPPから読出し時のドライブ電圧VCC（VPP≫VCC）
に引き下げる。この結果、メモリセルQ1に書込まれた情
報がトランジスタQ0−節点４−センスアンプ接続線５を
介してセンスアンプ６に供給される。そして、通常のセ
ンス動作に従って、増幅された信号が情報として出力端
子７に現われる。
（本発明が解決すべき問題点） しかしながら、上記ベリファイ操作において、従来の
メモリには次のような欠点がある。
すなわち、前述したとおりプログラム書込みとベリフ
ァイとは一連の連続した処理であり、セル単位に書込み
が行なわれるときはセル単位にベリファイが行なわれ、
ワード単位（複数ビット単位）の書込みであればワード
単位のベリファイが行なわれる。従って、書込みにプロ
グラム電圧印加端子３から供給されるプログラム電圧に
基づく電荷が節点４に残留しており、これがベリファイ
時の情報読出しに悪影響を与えることになる。即ち、上
記残留電荷の影響によりメモリセルQ1に書込まれた情報
が正しく読み出されないという欠点がある。
これを回避するために、節点４およびセンスアンプ接
続点５上の残留電荷がリークしてなくなるまでまってセ
ルからの情報を読み出すことが行なわれている。しかし
ながら、この方法はベリファイ時間を著しく長くし有効
ではない。
そこで、かかる残留電荷をセルQ1を通して接地電位へ
流すこと提案されている。しかしながら、信号X1，Y1を
プログラム電圧から通常のセル選択用の読出し電圧に変
化するタイミングが書込制御トランジスタQPのオフする
タイミングより早ければ、節点４にはプログラム端子３
からの電荷がチャージされてしまい新たな電荷が停滞し
てやはり誤読出しの原因となる。従って、トランジスタ
QPをオフにするタイミングを信号X1，Y1の変化タイミン
グより必ず先にして、かつしかる後残留電荷が完全に放
電されてから信号X1，Y1を変化させるように制御しなけ
ればならない。かかるタイミング制御は非常に煩雑でか
つ遅延回路等の複雑なハードウェア回路が必要である。
さらに、情報の書込みにおいて、セルのフローティン
グゲートに電荷を注入してそのセルのしきい値電圧をさ
げることは前述したとおりであるが、それによってしき
い値が上昇しているセルはオンしにくくなるわけであ
る。従って、セルを通して放電される残留電荷の放電ス
ピードは遅く、X1信号が早期にVCCレベル（読出し電圧
レベル）に戻ると節点４の電位は非常に高い電位として
保持されることになる。その結果、トランジスタQ0やセ
ル等に大電圧が印加されることになり、耐圧の低いトラ
ンジスタは破壊するという欠点がある。トランジスタの
耐圧を上げればこれを防止することができるが、高耐圧
のトランジスタは大きな面積を占有するので、セルやデ
ィジットセレクト用トランジスタのように数の多いトラ
ンジスタを高耐圧にすると、集積度が著しく低下すると
いう欠点がある。
従って、本発明の目的は書込み操作によって生じる残
留電荷を高速にディスチャージすることができるメモリ
を提供することである。とくに、ディジット線およびセ
ンスアンプ接続線上の電荷を簡単な回路で、かつ簡単な
タイミング制御で放電可能なプログラマブルメモリを提
供することを目的とする。
（問題点を解決するための手段） 本発明はプログラム電圧印加手段と、このプログラム
電圧印加手段に直列に接続されたプログラム制御用スイ
ッチング手段と、必要に応じてディジット線選択手段を
介して前記プログラム制御用スイッチング手段に接続さ
れたディジット線と、該ディジット線に接続され、ワー
ド線選択信号により選択される少なくとも１個のメモリ
セルと、前記ディジット線（前記ディジット線選択手段
がある場合は該ディジット線選択手段）と前記プログラ
ム制御用スイッチング手段との接続点に接続されたセン
スアンプと、センスアンプの出力を取り出す手段と、前
記接続点の電荷を放電するために設けられた放電手段と
を有し、該放電手段は前記メモリセルに情報を書込んだ
後のベリファイ操作時に前記接続点に残る書込み時の残
留電荷を放電する如く動作させるようにしたことを特徴
とする。
ここで、放電手段としては一端が前記接続点に電気的
に結合され、他端が基準電位（例えば接地）に接続され
たトランジスタを用いることができ、このトランジスタ
のゲートにはメモリセルへのプログラムの書込みが完了
した後そのメモリセルの内容をベリファイするまでの期
間中に当該トランジスタをオンする信号が入力されるよ
うにする。
本発明ではメモリセルへのプログラム書込み放電手段
によるディスチャージ→ベリファイの順に処理が進行す
る。従って、プログラム書込が完了してからベリファイ
に移る途中で、ディジット線およびセンスアンプ接続線
上の残留電荷が放電手段を通して高速にかつ確実に放電
される。この結果、ベリファイ操作では正しいセル内容
を読み出してチャックすることができる。なお、放電手
段はディジット線の任意場所、もしくはセンスアンプ接
続線の任意の場所に接続してもよい。
（実施例） 第１図は本発明の一実施例によるプログラマブルメモ
リの電部回路図である。同図において、ディジット線
１、これに接続されたメモリセルQ1，ディジット線選択
トランジスタQ0，書込み制御用トランジスタQP，プログ
ラム電圧VPPの印加端子3,センスアンプ接続線5,センス
アンプ６および出力端子７は第７図に示した従来の回路
と実質的に同一でよい。本実施例で注目すべき点は、セ
ンスアンプ接続線５（節点４でもよい）に一端が接続さ
れ、他端が基準電位（例では接地）に接続された放電用
トランジスタQ3が付加されていることである。放電用ト
ランジスタQ3のゲートには後述する放電制御信号Ｄが供
給され、該信号Ｄが供給されている期間オンし、センス
アンプ接続線5,節点４およびディジット線１上のプログ
ラミング時の残留電荷を放電するように作用する。
なお、第１図において、センスアンプ接続線５とセン
スアンプ６の入力端との間にトランジスタQ2が接続され
ているが、これはセンスアンプ接続線５をセンスアンプ
６に選択的に接続するためのマルチプレクサ機能を有す
るトランジスタである。この存在の意義は後に第４図を
用いて詳しく説明するように１つのセンスアンプ６に複
数のセンスアンプ接続線が共通に接続して、シェアード
センスアンプ方式を採用しているからである。従って、
センスアンプ６に１本のセンスアンプ接続線５のみを接
続する方式のメモリでは、このトランジスタQ2は省略し
てもよい。因みに、信号Y2はセンスアンプ接続線選択信
号であり、アドレスの一部をデコードして発生されるも
のである。
第２図を参照して本実施例の動作を以下に説明する。
プログラム書込み用の高電圧VPP（21V）がチップ外部
から端子を介して（もしくはチップ内部にて昇圧され
て）書込み制御トランジスタQPの一端に印加される。一
方、チップにはプログラムされるべきセルQ1をセレクト
するためのアドレス（ADD）が入力され、ワード線セレ
クト信号X1およびディジット線セレクト信号Y1がともに
アクティブになる（期間T1）。メモリチップがプログラ
ムモードになると、書込み指示信号▲▼がアクティ
ブ（“L"レベル）になる（期間T2）。この時、メモリセ
ルQ1をセレクトするワード線セレクト信号X1およびディ
ジット線セレクト信号Y1はプログラミングのためVPP（2
1V）の高電圧信号になる（高電圧にするには内部昇圧回
路を用いてもよいし、外部から印加される高電圧を用い
てもよい）（期間T3）。X1，Y1がともに高電位VPPにな
ると、メモリセルQ1のしきい値を変化させるべき情報
（例えば“0"）が書込まれる時はプログラム制御信号Ｐ
がVPPレベルになる。プログラム制御信号Ｐが高電位に
なるとトランジスタQPがオンし、トランジスタQ0を介し
てセルQ1に高電圧が印加され、そのフローティングゲー
トに電荷がチャージされる。これに伴って、ディジット
線１およびセンスアンプ接続線５には第２図に示すよう
に書込み用電荷がチャージされる。メモリセルQ1への書
込みが完了すると期間T2が終了し、プログラム制御信号
Ｐはインアクティブレベル（OV）になる。その後期間T4
をおいて、X1，Y1信号が通常の読出し電位レベル（VCC
レベル（5V））に下がる。
従来はこの状態でディジット線１およびセンスアンプ
接続線５上の残留電荷をリークを用いて自然放電する
か、メモリセルQ1を介して放電するようにしていたた
め、放電時間が長くかつ十分な放電ができないという欠
点があった。
本実施例では、セルへの書込みが完了すると信号Ｄを
アクティブにして放電用トランジスタQ3をオンするよう
にしている。この結果、ディジット線１上の電荷および
センスアンプ接続線５上の電荷はすべからくトランジス
タQ3を通して基準電位へ高速にかつ確実に放電される
（期間T4，T5）。ここで、期間T4において、X1，Y1信号
をVPPレベルに維持している理由は、放電トランジスタQ
3による放電とともにセルQ1による放電をも行ない、放
電速度をより高速化するためであるが、プログラム制御
信号Ｄをインアクティブにするタイシングと同時、もし
くはその前後でX1，Y1信号をVCCレベルに下げるように
してもよい。
放電が終了すると、Ｄ信号をインアクティブにしてベ
リファイモード（期間T6）に移行される。このモードで
はセルQ1はX1，Y1信号によりセレクト状態にあり、かつ
読出しモードにあるため、セルに書込まれた情報がトラ
ンジスタQ2を介してセンスアンプ６へ転送され、増幅さ
れて出力端子７から取り出される。取り出された情報は
残留電荷の影響をうけることなく、セルに書込まれたと
おりの情報と一致し、正確なベリファイを行なうことが
できる。
さらに、本実施例によれば、書込制御信号▲▼が
アクティブの期間T2と同期して放電制御信号Ｄをインア
クティブにすればよいので、そのタイミング制御は非常
に簡単である。
第１図の回路を応用した紫外線消去原のプログラマブ
ルメモリ（UV EPROM）のチップブロック図を第３図に示
す。第３図において、５ビットのアドレスA0〜A14が入
力され、８ビットのデータO0〜O7が並列に取り出される
ようになっている。コントロール回路10はチップ外部か
らプログラム電圧VPP，出力イネーブル信号▲▼
（ロウアクティブ）およびチップイネーブル信号▲
▼（ロウアクティブ）を入力し、後述する制御信号を作
り出す。アドレスの下位ビットA0〜A5はＹデコーダ11に
てデコードされ、メモリセルアレイ13のディジット線お
よびセンスアンプ接続線に接続されているＹ選択回路14
へのセレクト信号として用いられる。アドレスの上位ビ
ットA6〜A14はＸデコーダ12でデコードされ、メモリセ
ルアレイ13へのワードセレクト信号として用いられる。
Ｙ選択回路14で１ワードのデータ（８ビット）がセレク
トされ、センスアンプを含む出力バッファ回路15を介し
て８本の出力端子から並列に外部に読み出される。
第３図の出力バッファには８個のセンスアンプが含ま
れているが、そのうちの１個のセンスアンプに接続され
るメモリセルアレイの一部およびＹ選択回路の一部を第
４図に示す。第４図において、出力端子O0に接続された
センスアンプ16には４ブロックB0〜B3が共通に接続され
る。各ブロックは同じ構成をしており、その代表をブロ
ックB0に示す。ブロックB0において、ディジット線はｉ
＋１本（０〜ｉ）並列に配列され、各ディジット線には
ｊ＋１個のメモリセルが接続される。メモリセルはワー
ド線セレクト信号X0〜Xj（Ｘデコーダの出力）でセレク
トされ、さらにディジット線セレクト信号Y1-0〜Y
1-i（Ｙデコーダの出力）でディジットセレクトトラン
ジスタQ0-o〜Q0-iのいずれか１本がセレクトされ、セン
スアンプ接続線５−０に電気的に接続される。プログラ
ム制御トランジスタQP-0，センスアンプ接続線Q2-0およ
び放電トランジスタQ3-0は第１図のものと同一でよい。
各ブロックの選択はＹデコーダの出力であるY2-0〜Y2-3
によって行なわれ、リードモードではいずれか１つのブ
ロックのみがセンスアンプ16に接続される。
第４図に示すように、放電トランジスタQ3をセンスア
ンプ接続線５に接続すれば、１つのブロック内の全ディ
ジット線の残留電荷を１個の放電トランジスタを用いて
放電することができるので、少ない素子で放電回路を形
成することができ、チップ占有面積の縮小化およびセル
の高密度化の双方に対して有効である。従って、放電ト
ランジスタをおく位置は第４図に示した位置が望まし
い。
第３図および第４図に示したEPROMの動作は第１図で
説明した動作と実質的に同一でよいが、コントロール回
路10の動作につき以下に説明する。まず、メモリチップ
の動作モードにつき下表１を参照して説明する。
本実施例のメモリチップは６つのモードを備えてい
る。第１はスタンバイモードでメモリチップには駆動電
圧VCCが供給されているが、チップイネーブル信号▲
▼がインアクティブ（Ｈレベル）にあり、チップが非
選択状態にあるモードである。この時は、▲▼信号
はいずれのレベルであってもよい。
第２のモードは出力禁止モードで、チップイネーブル
信号▲▼はアクティブ（Ｌレベル）で▲▼信号
がインアクティブ（Ｈレベル）の状態をいう。この状態
ではチップは選択状態にあるが、出力バッファが不活性
の状態にあり、データの出力ができない。
第３のプログラムモードでは、▲▼信号はアクテ
ィブ（Ｌレベル）、▲▼信号はインアクティブ（Ｈ
レベル）で第２のモードと同じレベルであるが、プログ
ラム電圧VPP（20V）が印加される。プログラム電圧VPP
の印加により、第２図の期間T1およびT2で説明した動作
が実行される。
第４のベリファイモードでは、▲▼および▲
▼ともにアクティブ（Ｌレベル）になる。この期間T6に
おいて、セルに書込まれた情報が端子O0〜O7から出力さ
れる。
第５のプログラム禁止モードでは、プログラム電圧V
PPが印加されていても、▲▼信号をインアクティブ
にすることによりプログラミングを禁止することができ
る。
第６のリードモードは、通常の読出しモードで、▲
▼，▲▼はともにアクティブで、VCCなるドライ
ブ電圧（5V）がチップに供給される。このモードでは、
アドレスでセレクトされた１ワード分のデータが端子O0
〜O7から出力される。
以上のモードで夫々処理ができるようにコントロール
回路10は▲▼，▲▼，VPPの各信号レベルを判
定して第２図に示す各タイミング信号を発生するように
ランダムゲートで構成されている。例えば、VPP，▲
▼，▲▼から▲▼およびＤを作成するために
は、第５図に示すようにインバータ17,18およびアンド
ゲート19を図のように構成すればよい。また、ベリファ
イ期間T6の時、放電制御信号Ｄを止めるためには6を
示す信号が入力されるアンドゲート20を用いればよい。
コントロール回路は第２図のタイミング信号が発生でき
るように任意に作成することができる。
第６図は本発明の他の実施例を示す回路図で、第１図
の放電トランジスタQ3をディジット線１に接続した例で
ある。第６図における放電トランジスタQ3は第１図と同
様ベリファイモードに入る前にオンするように制御され
る。
（発明の効果） 以上説明したように、本発明によればプログラミング
完了後にディジット線およびセンスアンプ接続線上に残
る電荷を放電トランジスタを介して急速にかつ確実に放
電することができる。従って、セルに書込まれたとおり
の情報を正しくかつ高速にベリファイすることができ
る。また、放電手段を具備しているため、書込み制御ト
ランジスタQP，ディジットセレクトトランジスタQ0，メ
モリセル等を高耐圧のものにせずとも、これらが高電圧
によって破壊されるのを有効に防止できる。従って、各
トランジスタの面積を縮少することができるので、IC化
に大きく寄与することができる。
【図面の簡単な説明】
第１図は本発明の一実施例の要部回路図、第２図は第１
図のタイミング図、第３図は第１図の回路を用いたUV E
PROMのブロック図、第４図は第３図の一部を示す詳細な
回路図、第５図はコントロール回路の一例を示す回路
図、第６図は他の実施例を示す回路図、第７図は従来の
プログラマブルメモリの要部回路図である。 １……ディジット線、２……ワード線、３……プログラ
ム電圧印加端子、４……節点、５……センスアンプ接続
線、６……センスアンプ、７……出力端子、８……ディ
ジットセレクト線、Q3……放電用トランジスタ。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のデジット線と、前記複数のデジット
    線と基準電位間にそれぞれ接続された複数個の書換可能
    な半導体記憶セルと、前記複数個の半導体記憶セルのゲ
    ートにそれぞれ接続された複数のワード線と、前記複数
    のデジット線とそれぞれデジット線選択トランジスタを
    介して接続した節点と、前記節点と書き込み電源間に設
    けられた書き込み負荷トランジスタと、前記節点と出力
    端間に設けられたブロック選択トランジスタとを備えた
    複数個のメモリセルブロックと、前記複数のメモリセル
    ブロックの出力端が共通にその入力端に接続されたセン
    スアンプとを有し、前記メモリセルブロックは更にそれ
    ぞれ前記節点と前記基準電位間に設けられ書き込み動作
    終了後ベリファイ動作開始までの所定期間中導通状態と
    なるスイッチングトランジスタとを有することを特徴と
    する半導体記憶装置。
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