JPH1027490A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は大きな配線容量を高速に、かつ、低
コストでリセットする不揮発性半導体記憶装置を提供す
る事を目的とする。 【解決手段】 本本発明にかかる不揮発性半導体記憶装
置はデータ線に放電用のリセット回路を有している事を
特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】半導体記憶装置に関するもの
で、特に、浮遊ゲートを有し書き込みベリファイ動作を
備えた不揮発性半導体記憶装置に使用される。

【０００２】

【従来の技術】不揮発性半導体記憶装置では、メモリセ
ルのフローティングゲート（浮遊ゲート）に電子を注入
したり、引き抜いたりする事により、メモリセルのデー
タを“０”まはた“１”として記憶する。

【０００３】例えば、書き込み動作をＣｈａｎｎｅｌ
Ｈｏｔ Ｅｌｅｃｔｒｏｎ注入で電子を浮遊ゲートへ注
入し、データ“０”を記憶し、またＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍトンネル（以下、ＦＮトンネルと称す）に
より、浮遊ゲート中の電子を引き抜いてデータ“１”を
記憶する様なＮＯＲ型フラッシュメモリがある。

【０００４】ＮＯＲ型フラッシュメモリはセルアレイ構
造はＵＶ（紫外線）−ＥＰＲＯＭと同じであるが、消去
においては電気的一括消去する事を特徴とする。この電
気的消去というのは、先に述べたＦＮトンネル消去であ
る。

【０００５】従来、ＵＶ−ＥＰＲＯＭ、ｆｌａｓｈ Ｅ
ＥＲＯＭでは、書き込み動作後、セルアレイ内のビット
線（ビット線には、メモリセルのドレイン端子が接続さ
れている）をＧＮＤに放電する。これは、書き込み後、
そのセルが実際に十分電子が注入されたか否かを検出す
る書き込みベリファイ動作時に、ビット線が高い電圧に
充電されたままの状態だと、ベリファイされるセルが瞬
間的に弱い書き込み状態になってしまい、不必要にセル
のしきい値が高くなってしまう可能性がある。

【０００６】そこで、一連の書き込み動作−書き込みベ
リファイ動作において、必ずビット線をＧＮＤ電位（０
Ｖ）にする事で安定した書き込み及び書き込みベリファ
イ動作を行っていた。

【０００７】

【発明が解決しようとする課題】従来１に従来の不揮発
性半導体記憶装置における書き込み及び読み出し系回路
を示す。従来１に示される様に、この書き込み及び読み
出し系回路は、メモリセルＭＣ、トランジスタＴｒ１〜
Ｔｒ４、センスアンプ（Ｓ／Ａ）、電流源Ｉｒｅｆから
構成される。

【０００８】不揮発性メモリセルＭＣか接続されたビッ
ト線の一端に接続されたトランジスタＴｒ１が、ビット
線の他端に接続されたトランジスタＴｒ２が接続され
る。また、トランジスタＴｒ１はカラムゲートトランジ
スタとして、トランジスタＴｒ２はビット線を放電（リ
セット）する為の物である。

【０００９】また、トランジスタＴｒ３は電源電圧ＶＤ
ＤＨ（例えば、５Ｖ）とトランジスタＴｒ１の間に接続
され、トランジスタＴｒ４はセンスアンプとトランジス
タＴｒ１の間に接続される。また、トランジスタＴｒ３
は、ビット線を電源電圧ＶＤＤＨにプリチャージする為
のもので、信号ＳＷにより制御される。また、トランジ
スタＴｒ４は、センスアンプとデータ線とを接続するか
否かを決定し、信号ＶＩにて制御される。

【００１０】また、センスアンプはデータ線から伝達さ
れてきたデータと、定電流源から供給されるデータを比
較し、増幅する為の物である。次に、従来１に示された
不揮発性半導体記憶装置の基本的な動作を従来２を参照
しながら説明する。

【００１１】まず初めに、書き込み動作を説明する。信
号Ｘ及び信号Ｙを１０Ｖにし、トランジスタＴｒ３を用
いてビット線電位ＶＤをＶＤＤＨ（例えば、５Ｖ）に充
電する事により、チャンネルホットエレクトレン注入に
よりメモリセルＭＣのフローティングゲートに電子を注
入され、データが書き込まれる（従来２のＰｒｏｇｒａ
ｍ動作期間参照）。

【００１２】また、トランジスタＴｒ３によりビット線
を充電する時、電源電圧ＶＤＤＨがしきい値落ちしない
ように制御信号ＳＷを調節する。すなわち、信号ＳＷの
電位をＶＤＤＨ（５Ｖ）よりもしきい電圧ＶＴＨ分だけ
高く設定する。

【００１３】また、この時、センスアンプの入力に高い
電圧ＶＤが印加されないように、書き込み動作時には、
トランジスタＴｒ４はＯＦＦにする。すなわち、信号Ｖ
ＩをＬ（０Ｖ）にする。

【００１４】次に、ビット線電位の放電について説明す
る。上記の書き込み動作の後、信号ＲＳＴをＨにし、ト
ランジスタＴｒ２をＯＮにする。すると、ビット線はＧ
ＮＤに接続されるので、ビット線の電位は０Ｖに放電さ
れる。

【００１５】その次の書き込みベリファイ動作に先だっ
て、ビット線を放電する理由は、書き込みベリファイ動
作に移行したときセンスアンプ（Ｓ／Ａ）に過剰な電圧
が印加されるのを防ぎ、メモリセルへの誤書き込みを防
止し、かつ、周辺素子への信頼性向上を計る為である。

【００１６】次に、書き込みベリファイ動作について説
明する。書き込み動作時には、信号ＳＷを０Ｖにしてト
ランジスタＴｒ３をＯＦＦにする。また、信号Ｙ及び信
号ＶＩを５Ｖにして、トランジスタＴｒ１及びＴｒ４を
ＯＮにする。次いで、メモリセルＭＣのゲート端子にベ
リファイ電圧（例えば、７Ｖ）を印加する。

【００１７】この状態で、メモリセルＭＣにデータが書
き込まれている状態（書き込み状態）のとき、このメモ
リセルのしきい値は高くなっているので、このメモリセ
ルＭＣはＯＦＦのままである。

【００１８】一方、メモリセルＭＣにデータが書き込ま
れていない状態（消去状態）のとき、このメモリセルＭ
Ｃのしきい電圧は低いので、メモリセルＭＣはＯＮす
る。以上の様にしてメモリセルＭＣがＯＮするかＯＦＦ
するかによって、メモリセルに流れる電流量と参照電流
Ｉｒｅｆとを比較する事によって、メモリセルに書き込
まれたデータが正常であるか否かを検知する。

【００１９】次に、実際のメモリセルアレー周辺のレイ
アウトを従来３に示した。従来３に示したように、実際
のレイアウトではセンスアンプはセルアレイから離れて
配置されるので、各アレイに共通なデータ線の長さは、
必然的に長くなってしまう。

【００２０】特に、メモリの大容量化が進んだ場合、セ
ルアレイの個数は増大し、データ線も長くなる。この事
は、データ線のデータ線容量が増大する事を意味する。
例えば、１６Ｍクラスのデバイスでは６４ＫＢのアレイ
のビット線容量は２ｐＦ／１０２４ＣＯＬであるのに対
し、データ線容量は１．６ｐＦ／８ｍｍとなり、データ
線容量はビット線容量に比べ無視できなくなってきてい
る。

【００２１】従って、従来１に示されるビット線端に接
続された放電用のトランジスタＴｒ２だけでビット線及
びデータ線の電位を十分に放電しようとすと、リセット
する為の時間を長くするしかない。

【００２２】すると、リセット時間が長くなるので書き
込み開始からベリファイ終了までの時間が増大し、高速
なＡｕｔｏ Ｐｒｏｇａｍシーケンスが実現出来ない。
また、ビット線及びデータ線の大容量を高速に放電する
ためには、放電用のトランジスタＴｒ２のチャネル幅を
大きくし電流駆動能力を大きくする事によって解消でき
る。

【００２３】しかし、ビット線端に接続された放電用の
トランジスタＴｒ２のサイズは、ビット線のピッチで決
まってしまう。近年の高集積化に伴い、ビット線ピッチ
が狭まっており、放電用のトランジスタＴｒ２のサイズ
を大きくする事は困難である。

【００２４】また、仮に放電用トランジスタＴｒ２のサ
イズを大きくしても、チップ面積の増大、製造コストの
増大を招いてしまう。本発明は、以上の様な問題を鑑み
てなされたものであり、大きな配線容量を高速に、か
つ、低コストでリセットする不揮発性半導体記憶装置を
提供する事を目的とする。

【００２５】

【課題を解決するための手段】以上の目的を達成するた
めに、本本発明にかかる不揮発性半導体記憶装置は、増
長傾向にあるデータ線に放電用のリセット回路を有して
いる事を特徴とする。本発明にかかる不揮発性半導体記
憶装置は、以上の様に構成されているので、チップ面積
の増大、製造コストの増大を招かつ、かつ、書き込み動
作まわりの信頼性補償を実現する事が出来る。

【００２６】

【発明の実施の形態】次に、本発明にかかる第一の実施
形態を図を用いて詳細に説明する。図１に示されるよう
に、メモリセルＭＣ、トランジスタＴｒ１〜Ｔｒ４、差
動増幅回器Ｓ／Ａ、書き込み電圧発生回路、データ線Ｄ
Ｌ、ビット線ＢＬ、定電流源Ｉｒｅｆから構成される。

【００２７】図１に示される様に、浮遊ゲート（フロー
ティングゲート）を有したメモリセルＭＣの電流経路の
一端はビット線ＢＬに、他端はＧＮＤに接続され、ゲー
ト端子にはロウデコーダ（図示せず）から伝達される行
選択信号Ｘが与えられる。

【００２８】またトランジスタＴｒ１は、ビット線をリ
セットするためのものであり、その電流経路の一端はビ
ット線ＢＬに、他端はＧＮＤに接続され、そのゲート端
子は信号ＲＳＴＢが与えられる。

【００２９】また、トランジスタＴｒ３は、カラムゲー
トトランジスタとして使用され、その電流経路の一端は
ビット線ＢＬに、他端はデータ線ＤＬ及び書き込み電圧
発生回路に接続される。

【００３０】また、この書き込み電圧発生回路は、メモ
リセルＭＣにデータを書き込み時の書き込み電圧をビッ
ト線ＢＬに供給する為のものである。また、トランジス
タＴｒ２は、データ線ＤＬの放電する為のものであり、
その電流経路の一端はデータ線ＤＬに、他端はＧＮＤに
接続され、信号ＲＳＴＤによって制御される。

【００３１】また、トランジスタＴｒ４は、データ線Ｄ
Ｌと差動増幅器Ｓ／Ａとを接続または分離する為のもの
であり、その電流経路の一端はデータ線ＤＬに、他端は
差動増幅回路Ｓ／Ａに接続され、信号ＶＩによって制御
される。

【００３２】また差動増幅器Ｓ／Ａはデータ線を伝播し
てきた信号と、基準電流として使用する定電流源からの
信号とを比較し増幅するためのセンスアンプとして動作
する。

【００３３】次に、図１に示される不揮発性半導体記憶
装置の動作について図２を参照しながら説明する。図１
に示される不揮発性半導体記憶装置における書き込み動
作、ビット線及びデータ線リセット動作、書き込みベリ
ファイ動作のタイムチャートを示している。

【００３４】まず、書き込み動作について説明する。初
めに信号ＸをＬからＨにして、カラムゲートトランジス
タＴｒ３をＯＮにし、書き込み電圧発生回路によりビッ
ト線をチャージする。また、信号Ｘにより選択メモリセ
ルＭＣをＯＮにデータが書き込まれる。以上の様にし
て、書き込み動作（図２におけるＰｒｏｇｒａｍ参照）
が終了する。

【００３５】また、トランジスタＴｒ４をＯＦＦにする
のは、前述の様に差動増幅器Ｓ／Ａに過剰電圧が印加さ
れないようにする為のである。次に、ビット線及びデー
タ線リセット動作について説明する。

【００３６】メモリセルに十分データが書き込まれる時
間が経過した後、データ線リセット信号ＲＳＴＤを０Ｖ
から１０Ｖにすると、データ線ＤＬはトランジスタＴｒ
４を介してＧＮＤに接続される。従って、データ線の電
位は放電（図２のＲｓｅｔ参照）し、低下する。その後
信号ＲＳＴＤを立ち下げてビット線及びデータ線リセッ
ト動作が終了する。

【００３７】次に、書き込みベリファイ動作について説
明する。信号Ｘをベリファイ電圧（例えば、７Ｖ）にす
る。この時、制御信号ＶＩによりトランジスタＴｒ４を
ＯＮにする。すると、データ線ＤＬを伝播してきた信号
はセンスアンプに取り込まれる。以上の様に書き込みベ
リファイ動作が終了する。

【００３８】トランジスタＴｒ１及びＴｒ２を制御する
為の制御信号ＲＳＴＢ及びＲＳＴＤの信号に同じ信号を
用いても良い。同じ信号を用いてば、新たに制御信号を
発生する必要がないからである。

【００３９】本発明はデータ線にリセットトランジスタ
Ｔｒ２を設けているので、書き込みベリファイ動作に先
だって、高速にデータ線ＤＬを放電できる。その結果、
すばやく次の書き込みベリファイ動作に移行できるの
で、高速なＡｕｔｏ Ｐｒｏｇｒａｍが可能となる。

【００４０】また、リセットトランジスタは、データ線
の電位を放電（リセット）する為のものであならどの様
な回路でも良い。しかし、そのリセット回路の占有面積
を考慮すれば、１トランジスタで構成するのが最も効果
的である。

【００４１】また、このリセットトランジスタはＭＯＳ
トランジスタから構成されるので、メモリセルと同様な
製造プロセスで製造でき、製造コストの増大を招かな
い。また、リセットトランジスタは、ビット線ピッチに
制約される狭い領域に配置する必要が無いので設計の自
由度が高く、かつ、容易にトランジスタサイズを大きく
する事が出来る。サイズを大きくする事が出来るという
事は、電流駆動能力が向上の為にデータ線の放電をより
高速に行う事が出来る事を意味する。

【００４２】また、このリセットトランジスタの配置場
所は、どこに配置してもよい。しかし、メモリセルの配
置の関係上、トランジスタＴｒ４の近傍（ただし、デー
タ線側）に配置する事が有効である。

【００４３】また、メモリセルに使用されるトランジス
タは、しきい電圧を制御する関係上、メモリセルのゲー
ト電極（制御ゲート）の加工は厳しい加工寸法が要求さ
れる。一方、リセットトランジスタは、前述のように、
データ線の電位を放電する為のものなので、厳しい加工
寸法は要求されない。すなわち、製造上の制約がほとん
ど無い。

【００４４】次に、第二の実施形態を図を参照しながら
詳細に説明する。図３に本発明にかかる不揮発性半導体
記憶装置の第二の実施形態を示した。図３に示される様
に、複数のメモリセルアレイＭＡ０、ＭＡ１、、、と、
データ線ＤＬＡ及びＤＬＢと、トランジスタＴｒ１０乃
至Ｔｒ１７と、リセット回路Ｒ、定電流源Ｉ１及びＩ２
と、センスアンプＳ／Ａから構成される。

【００４５】それぞれのメモリセルＭＡ０は、カラムゲ
ートトランジスタＴｒ１２を介してデータ線ＤＬＡに接
続される。他のメモリセル（ＭＡ１〜）も同様にカラム
ゲートトランジスタを介してデータ線ＤＬＡ又はＤＬＢ
に接続される。

【００４６】また、トランジスタＴｒ１０の電流経路は
電源電圧ＶＤＤとデータ線ＤＬＡに接続される。また、
トランジスタＴｒ１１も同様に、その電流経路は電源電
圧ＶＤＤとデータ線ＤＬＡに接続される。また、トラン
ジスタＴｒ１０及び１１のゲート端子は同じ信号ＳＷで
制御され、これらはデータ線ＤＬＡ及びＤＬＢをプリチ
ャージするためのものである。

【００４７】また、データ線ＤＬＡとＤＬＢにはリセッ
ト回路Ｒが接続される。このリセット回路Ｒは直列に接
続され二つのトランジスタから構成され、信号ＲＳＴに
て制御される。このリセット回路Ｒは、データ線ＤＬＡ
及びＤＬＢを放電する為のものである。

【００４８】トランジスタＴｒ１４の電流経路はデータ
線ＤＬＡとセンスアンプＳ／Ａに接続され、信号ＶＩで
制御される。また、このトランジスタＴｒ１４は、セン
スアンプＳ／Ａとデータ線ＤＬＡとを接続または分離す
る為のものである。また、トランジスタＴｒ１５の電流
経路はデータ線ＤＬＢとセンスアンプＳ／Ａに接続さ
れ、トランジスタＴｒ１４を制御する信号と同じ信号Ｖ
Ｉで制御される。また、センスアンプＳ／Ａの入力端子
には、定電流源Ｉ１及びＩ２が接続される。

【００４９】また、データ線ＤＬＡもしくはＤＬＢとセ
ンスアンプに接続する為のトランジスタＴｒ１４及びＴ
ｒ１５を制御する為の信号ＶＩを共通に設けている。ま
た、リセット回路Ｒは二つのトランジスタの電流経路が
直列に接続されて構成され、それらを制御するための信
号ＲＳＴを共通に設けている。

【００５０】次に図３の不揮発性半導体記憶装置の動作
を図４を参照しながら説明する。また、図４は図３に示
される不揮発性半導体記憶装置のタイミングチャートを
示した。

【００５１】まず初めに、書き込み動作について説明す
る。メモリセルアレーＭＡ０内に含まれるメモリセルに
データを書き込みとして説明する。初めに、信号ＳＷを
ＬからＨに立ち上げ、トランジスタＴｒ１０及び１１を
ＯＮにする事によって、データ線ＤＬＡ及びＤＬＢの電
位を書き込み電圧（ＶＤＤ）にする。

【００５２】それとほぼ同時に信号ＹＡをＬからＨに立
ち上げ、メモリセルＭＡ０をデータ線ＤＬＡに接続させ
る。ここで、信号ＳＷを５Ｖ＋ＶＴＨとするのは、トラ
ンジスタＴｒ１０及びＴｒ１１においてソース端の電位
がしきい値落ちするを防止するためである。

【００５３】この不揮発性半導体記憶装置の外部から与
えられたアドレス信号によりメモリセルアレーＭＡ０内
の所望のワード線（図示せず）とビット線（図示せず）
が選択され、そのワード線とビット線との交点に位置す
るメモリセルが選択される。その選択されたメモリセル
にデータが書き込まれる。この様にして、書き込み動作
が終了する。

【００５４】次に、書き込みベリファ動作に先だって行
われるデータ線リセット動作について説明する。信号Ｓ
ＷをＨからＬに立ち下げトランジスタＴｒ１０及びＴｒ
１１をＯＦＦにし、信号ＹＡを１０Ｖから５Ｖにする。
そして、信号ＲＳＴをＬからＨに立ち上げて、リセット
回路Ｒを活性化しデータ線ＤＬＡ及びＤＬＢを０Ｖに放
電し、次に書き込みベリファイ動作に備える。

【００５５】次に、書き込みベリファ動作について説明
する。リセット信号ＲＳＴをＨからＬに立ち下げ、信号
ＲＥＦＢをＬからＨに立ち上げる事により、センスアン
プＳ／Ａの入力端子の一端に基準電流を供給する。それ
とほぼ同じ時に信号ＶＩをＬからＨに立ち上げる事によ
りデータ線ＤＬＡをセンスアンプの入力端子の他端に接
続する。

【００５６】これによりセンスアンプＳ／Ａが感知し増
幅する事より、メモリセルに書き込みれたデータが正常
であるか否かを判定する。以上に様にして書き込みベリ
ファ動作が終了する。

【００５７】またこの不揮発性半導体記憶装置において
は、リセット回路を設けないと、書き込みベリファ動作
では、データ線ＤＬＡもしくはデータ線ＤＬＢが５Ｖに
保持したままで、信号ＲＥＦＢをＨ（５Ｖ）になってし
まう。この時、図３における電流源にメモリセルと同じ
構造の素子を用いていたりすると瞬間的にドレインに５
Ｖに印加されることになり、基準トランジスタＴｒ１７
に対し誤書き込み行われてしまう。このことは、基準と
なるトランジスタのしきい電圧が上昇し、定電流の値が
変動してしまう事を意味する。従って、図３に記載した
不揮発性半導体記憶装置においては、データ線をリセッ
トする為のリセット回路は必須である。

【００５８】本発明はデータ線にリセット回路Ｒを設け
ているので、書き込みベリファイ動作に先だって、高速
にデータ線ＤＬを放電できる。その結果、すばやく次の
書き込みベリファイ動作に移行できるので、高速なＡｕ
ｔｏ Ｐｒｏｇｒａｍが可能となる。

【００５９】また、このリセット回路はＭＯＳトランジ
スタから構成されるので、メモリセルと同様な製造プロ
セスで製造でき、製造コストの増大を招かない。また、
リセット回路は、ビット線ピッチに制約される狭い領域
に配置する必要が無いので設計の自由度が高く、かつ、
容易にトランジスタサイズを大きくする事が出来る。サ
イズを大きくする事が出来るという事は、電流駆動能力
が向上の為にデータ線の放電をより高速に行う事が出来
る事を意味する。

【００６０】また、このリセット回路の配置場所は、ど
こに配置してもよい。しかし、メモリセルの配置の関係
上、トランジスタＴｒ１４もしくはＴｒ１５の近傍（た
だし、データ線側）に配置する事が有効である。

【００６１】また、メモリセルに使用されるトランジス
タは、しきい電圧を制御する関係上、メモリセルのゲー
ト電極（制御ゲート）の加工は厳しい加工寸法が要求さ
れる。一方、リセット回路は、前述のように、データ線
の電位を放電する為のものなので、厳しい加工寸法は要
求されない。すなわち、製造上の制約がほとんど無い。

【００６２】

【発明の効果】本発明は以上の様に構成されているの
で、チップ面積の増大、製造コストの増大を招かつ、か
つ、書き込み動作まわりの信頼性補償を実現する事が出
来る。

【図面の簡単な説明】

【図１】本発明にかかる不揮発性半導体記憶装置の第一
の実施形態回路図。

【図２】図１に示した不揮発性半導体記憶装置のタイミ
ングチャート。

【図３】本発明にかかる不揮発性半導体記憶装置の第二
の実施形態回路図。

【図４】図２に示した不揮発性半導体記憶装置のタイミ
ングチャート。

【図５】従来の不揮発性半導体記憶装置の詳細回路図。

【図６】図５に示した不揮発性半導体記憶装置のタイミ
ングチャート。

【図７】実際の不揮発性半導体記憶装置のレイアウトを
示した図。

【符号の説明】

Ｔｒ１〜Ｔｒ４ トランジスタ ＭＣ メモリセル Ｓ／Ａ センスアンプ Ｉｒｅｆ 電流源 ＤＬ データ線 ＢＬ ビット線

Claims (10)

【特許請求の範囲】
1. 【請求項１】 不揮発性メモリセルを有するメモリセル
   アレーが接続されたデータ線と、基準電圧を発生する基
   準電圧発生回路とが接続されたセンス回路を有した不揮
   発性半導体記憶装置において、 前記センス回路と前記データ線との間に電気的に接続さ
   れ、前記センス回路と前記データ線とを接続するか否か
   を制御する為のスイッチ回路と、 前記データ線に接続され、前記データ線の電位を放電す
   る為のリセット回路を備える事により、書き込みベリフ
   ァイ動作に先だって行われる前記データ線の放電におけ
   る放電時間の短縮を可能とした不揮発性半導体記憶装
   置。
2. 【請求項２】 不揮発性メモリセルを有する複数のメモ
   リセルアレーと、 前記複数のメモリセルアレーに対して共通に設けられ、
   前記複数のメモリセルアレーのそれぞれがカラムゲート
   を介して接続されたデータ線と、 前記データ線に接続されたスイッチ回路と、 前記スイッチ回路に接続され、前記不揮発性メモリセル
   から読み出されたデータと、基準回路から出力される基
   準データとを比較する為のセンスアンプ回路とを備え、 前記データ線に接続され、書き込みベリファイ動作に先
   だって前記データ線の電位を放電する為のリセット回路
   と有する事を特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 浮遊ゲートを有した不揮発性メモリセル
   と、 前記不揮発性メモリセルの電流経路の一端に接続され、
   前記不揮発性メモリセルとのデータの授受を行う為のビ
   ット線と、 前記ビット線に、電流経路の一端が接続されたカラムゲ
   ートと、 前記ビット線に接続され、前記ビット線の電位を放電す
   るする為のビット線リセット回路と、 前記カラムゲートの電流経路の他端に接続され、前記不
   揮発性メモリセルにデータを書き込む際、書き込み電圧
   を発生する為の書き込み電圧発生回路と、 前記カラムゲートの他端に接続され、前記不揮発性メモ
   リセルから読み出されたデータを転送する為のデータ線
   と、 前記データ線の他端に、電流経路の一端が接続されたス
   イッチ回路と、 前記スイッチ回路に接続され、前記不揮発性メモリセル
   から読み出されたデータと、基準回路から出力されたデ
   ータとを比較する為のセンスアンプ回路とを備え、 前記スイッチ回路と、前記カラゲートの電流経路の他端
   との間の前記データ線に電気的に接続され、書き込みベ
   リファイ動作に先だって前記データ線の電位を放電する
   為のリセット回路と、を有する事を特徴とする不揮発性
   半導体記憶装置。
4. 【請求項４】 前記データ線に接続された前記リセット
   回路が、前記スイッチ回路近傍のデータ線に接続されて
   いる事を特徴とする請求項１乃至３記載の不揮発性半導
   体記憶装置。
5. 【請求項５】 前記リセット回路が、一つのＭＯＳトラ
   ンジスタから構成される事を特徴とする請求項１乃至４
   記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記ビット線リセット回路の動作を制御
   する為の制御信号と、前記リセット回路の動作を制御す
   る為の制御信号が同じ信号である事を特徴とする請求項
   ３記載の不揮発性半導体記憶装置。
7. 【請求項７】 不揮発性メモリセルを有する第一のメモ
   リセルアレーと、 前記第一のメモリセルアレーが第一のカラムゲートを介
   して接続された第一のデータ線と、 前記第一のデータ線に接続され、書き込み動作の際に書
   き込み電圧を発生する為の第一の書き込み電圧発生回路
   と、 不揮発性メモリセルを有する第二のメモリセルアレー
   と、 前記第二のメモリセルアレーが第二のカラムゲートを介
   して接続された第二のデータ線と、 前記第二のデータ線に接続され、書き込み動作の際に書
   き込み電圧を発生する為の第二の書き込み電圧発生回路
   と、 第一の及び第二の入力端子を有するセンス回路と、 前記第一のデータ線と、前記センス回路の前記第一の入
   力端子とに接続された第一のスイッチ回路と、 前記第二のデータ線と、前記センス回路の戦記第二の入
   力端子に接続された第二のスイッチ回路と、 前記センス回路の第一の入力端子に接続された第一の基
   準電圧発生回路と、 前記センス回路の第二の入力端子に接続された第二の基
   準電圧発生回路とを備え、 前記第一及び第二のデータ線とに接続され、書き込みベ
   リファイ動作に先だって前記第一の及び第二のデータ線
   の電位を放電する為のリセット回路と有する事を特徴と
   する不揮発性半導体記憶装置。
8. 【請求項８】 前記第一及び第二の書き込み電圧発生回
   路が、同じ制御信号で制御される事を特徴とする請求項
   ７記載の不揮発性半導体記憶装置。
9. 【請求項９】 前記第一及び第二のスイッチ回路が、同
   じ制御信号で制御される事を特徴とする請求項７記載の
   不揮発性半導体記憶装置。
10. 【請求項１０】 前記メモリアレーがＮＯＲ型不揮発性
    メモリセルを構成する事を特徴とする請求項１乃至９記
    載の不揮発性半導体記憶装置。