JPH07201191A

JPH07201191A - 不揮発性半導体メモリ装置

Info

Publication number: JPH07201191A
Application number: JP35134093A
Authority: JP
Inventors: Hiroto Nakai; 井弘人中; Tadashi Miyagawa; 川正宮; Shigeru Matsuda; 田茂松
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-28
Filing date: 1993-12-28
Publication date: 1995-08-04
Also published as: CN1046369C; CN1121248A; US5553026A; DE69417712T2; EP0662692A1; EP0662692B1; DE69417712D1; KR950020740A

Abstract

(57)【要約】【目的】フラッシュタイプの不揮発性半導体メモリに
おいて、ブロックイレーズ機能のチェックを短時間で実
施すると共に他の機能ブロックのチェックを簡単に実施
することを可能にする。【構成】複数のセルアレイブロック１〜８で構成され
るセルアレイ１のセルソース線にセルブロック単位で消
去電圧を与えるセルソース電圧供給回路２のセルソース
電圧供給ブロックＣＳＣ１〜ＣＳＣ８を、ブロックアド
レスＡ＊０〜Ａ＊２に基づいて選択するブロックデコー
ダ３の出力を、データラッチ回路７０、アドレッシング
回路７１、出力データ切り替え回路７２を介してセルア
レイ１のデータの入出力を行うための入出力回路９に導
出することにより、ブロックイレーズ動作を行うことな
く、ブロックイレーズ動作が正常に行われるか否かをテ
ストする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体メモリ装
置に関し、特に電気的に一括消去可能なフラッシュタイ
プの不揮発性メモリにおいてブロック消去機能を短時間
でテストするに好適な不揮発性半導体メモリ装置に関す
る。

【０００２】

【従来の技術】電気的に書き込み、消去が可能な不揮発
性メモリはフラッシュタイプＥＥＰＲＯＭとして知られ
ている。フラッシュタイプＥＥＰＲＯＭにおいては、メ
モリセルとして浮遊ゲートを有する２層構造のものを用
いている。データを書き込む時は、ホットエレクトロン
を浮遊ゲートに注入する。データの消去はメモリセルを
構成するＭＯＳトランジスタのソースに高電圧を供給す
ることにより実行する。

【０００３】以上のような特性を有するフラッシュタイ
プのＥＥＰＲＯＭにおけるメモリセルの構造および原理
は、例えば文献「ＩｎｔｅｌＦｌａｓｈＭｅｍｏｒ
ｙ／２８Ｆ２５６Ａ、２８Ｆ５１２、２８Ｆ０１０、２
８Ｆ０２０」（Ｉｎｔｅｌ社、Ｅｎｇｉｎｅｅｒｉｎｇ
ＲｅｐｏｒｔＥＲ２４、Ｏｃｔｏｂｅｒ１９９
１）等で知られている。

【０００４】フラッシュタイプのＥＥＰＲＯＭは、一般
にチップ全部の消去を行う機能とブロック単位の消去を
行う機能を有する。また、消去動作に続いて、メモリセ
ルのデータが完全に消去されたか否かを確認するベリフ
ァイ機能を持つものも多い。

【０００５】図２０はかかる従来の不揮発性半導体メモ
リ装置の構成を示すブロック図であり、特にブロック単
位での消去と消去ベリファイ機能を有する構成を例示す
るものである。

【０００６】図において示すように、セルアレイ１はセ
ルアレイブロック１〜８に分かれて構成されている。セ
ルアレイ１にはワード選択線ＷＬ１〜ＷＬｎが接続され
る。ワード選択線ＷＬ１〜ＷＬｎはロウデコーダ回路６
から導出される。ロウデコーダ回路６によるデコードに
基づき、ワード選択線ＷＬ１〜ＷＬｎは１本だけが活性
化され、セルアレイ１のワード線選択のために用いられ
る。カラムゲートトランジスタ群７はセルアレイ１から
ビット線を導出するためのもので、カラムデコーダ回路
１５からのデコード信号に基づき４ビットのビット線を
選択して導出する。

【０００７】カラムゲートトランジスタ群７を通じて選
択的に導出されたビット線を通じてセルアレイ１に対す
るデータの書き込みと読み出しが行われる。データの書
き込みは書き込み負荷回路１６を通じて行われる。デー
タの読み出しは４つのセンス増幅器ブロックＳ／Ａ１〜
Ｓ／Ａ４で構成されるセンス増幅器８を通じて行われ
る。

【０００８】入出力回路９はコマンド入力やデータ入力
を行うと共にデータ出力を行う。コマンドやデータは４
ビットのデータとして入出力される。入出力回路９に入
力されたデータ入力Ｄｉｎ１〜Ｄｉｎ４がデータの場合
は、このデータは書き込み負荷回路１６を通じてセルア
レイ１に書き込まれる。入出力回路９に入力されたデー
タ入力Ｄｉｎ１〜Ｄｉｎ４がコマンドの場合は、このデ
ータはコマンド入力回路１２に与えられる。センス増幅
器８で読み出されたセルアレイ１のデータは４ビットの
読み出しデータＤ＊１〜Ｄ＊４として入出力回路９を通
じて外部に出力される。なお、読み出しデータＤ＊１〜
Ｄ＊４はベリファイ回路１１にも与えられ、チップまた
はブロック消去時の結果のベリファイにも用いられる。

【０００９】セルアレイ１の中のメモリセルを選択する
ためのアドレスＡ０〜Ａｎはアドレスバッファ回路５を
通じて入力される。アドレスバッファ回路５は内部信号
Ｃが“Ｌ”レベルの場合にアドレスＡ０〜Ａｎをそのま
まアドレスＡ＊０〜Ａ＊ｎとして出力し、内部信号Ｃが
“Ｈ”レベルの場合は、カウンタ回路１０の出力をアド
レスＡ＊０〜Ａ＊ｎとして出力する。

【００１０】アドレスＡ＊０〜Ａ＊ｎはカラムアドレス
Ａ＊０〜Ａ＊３とロウアドレスＡ＊６〜Ａ＊ｎを含む。

【００１１】カラムアドレスＡ＊０〜Ａ＊３の内のアド
レスＡ＊０〜Ａ＊２はアドレスラッチ回路４を通じてア
ドレスＡ＊Ｌ０〜Ａ＊Ｌ２としてカラムデコーダ回路１
５およびブロックデコーダ３に供給される。カラムアド
レスＡ＊０〜Ａ＊３の中のアドレスＡ＊３はカラムデコ
ーダ回路１５に直接供給される。

【００１２】ちなみに、アドレスラッチ回路４は内部信
号Ａが“Ｌ”レベルの場合はカラムアドレスＡ＊０〜Ａ
＊２をそのままアドレスＡ＊Ｌ０〜Ａ＊Ｌ２として出力
するが、内部信号Ａが“Ｈ”レベルとなると、“Ｈ”レ
ベルとなった時点のカラムアドレスＡ＊０〜Ａ＊２をラ
ッチしてアドレスＡ＊Ｌ０〜Ａ＊Ｌ２として出力する機
能を有する。

【００１３】ブロックデコーダ３は内部信号Ｂが“Ｌ”
レベルの場合は、アドレスＡ＊Ｌ０〜Ａ＊Ｌ２をデコー
ドしてブロック選択信号ＥＡ１〜８のいずれか１つを
“Ｈ”レベルとして出力し、内部信号Ｂが“Ｈ”レベル
の場合は、ブロック選択信号ＥＡ１〜ＥＡ８のすべてを
“Ｈ”レベルとして出力する。ブロック選択信号ＥＡ１
〜ＥＡ８はセルソース電圧供給回路２のセルソース電圧
供給ブロックＣＳＣ１〜ＣＳＣ８に与えられ、セルアレ
イ１をチップ単位またはブロック単位で消去する。

【００１４】一方、アドレスバッファ回路５からのアド
レスＡ＊０〜Ａ＊ｎの中のロウアドレスＡ＊６〜Ａ＊ｎ
はロウデコーダ回路６を通じてデコードされ、ワード選
択線ＷＬ１〜ＷＬｎを介してセルアレイ１に与えられ
る。ちなみに、ロウデコーダ回路６は内部信号Ｃが
“Ｌ”レベルの場合はデコード動作を行うが、内部信号
Ｃが“Ｈ”レベルになると、ワード選択線ＷＬ１〜ＷＬ
ｎを全て不活性とする。

【００１５】また、アドレスＡ＊０〜Ａ＊ｎの中のカラ
ムアドレスＡ＊３とアドレスラッチ回路４の出力である
アドレスＡ＊Ｌ０〜Ａ＊Ｌ２は、合わせてカラムデコー
ダ回路１５に入力され、ここでデコードされ、カラムゲ
ートトランジスタ群７に与えられる。このデコード信号
は、カラムゲートトランジスタ群７を通じてセルアレイ
１の各セルアレイブロック１〜８のカラム選択に伴うビ
ット線の導出に用いられる。ちなみに、カラムデコーダ
回路１５は内部信号Ｃが“Ｌ”レベルの場合はデコード
動作を行うが、内部信号Ｃが“Ｈ”レベルになると、カ
ラムゲートトランジスタ群７によるビット線の導出を行
わない。

【００１６】さて、各セルアレイブロック１〜８には、
データ消去時にセルアレイを構成するＭＯＳトランジス
タのソースに消去用の電圧をブロック単位で供給するセ
ルソース電圧供給ブロックＣＳＣ１〜ＣＳＣ８が接続さ
れる。セルソース電圧供給ブロックＣＳＣ１〜ＣＳＣ８
はまとまってセルソース電圧供給回路２を構成する。セ
ルソース電圧供給回路２はブロックデコーダ３よりブロ
ック選択信号ＥＡ１〜ＥＡ８を通じて、全部のセルソー
ス電圧供給ブロックＣＳＣ１〜ＣＳＣ８を動作選択しな
いか、全部を動作選択するか、または１個を動作選択す
るかが、制御され、チップ消去動作またはブロック消去
動作を制御される。

【００１７】読み出し／書き込み制御回路１４は入出力
回路９を通じてセルアレイ１に対するデータの読み出
し、書き込みを制御すると共にコマンド入力回路１２、
自動消去制御回路１３を通じてセルアレイ１のデータの
消去を制御する。読み出し／書き込み制御回路１４には
ＯＥ信号、ＣＥ信号、外部電圧Ｖｐｐが入力されてい
る。

【００１８】読み出し／書き込み制御回路１４はセルア
レイ１のデータの消去時には、入出力回路９を通じて入
力されるコマンド入力、つまりデータ入力Ｄｉｎ１〜Ｄ
ｉｎ４の状態に応じてコマンド入力回路１２に制御信号
ＣＭＥを出力する。コマンド入力回路１２は制御信号Ｃ
ＭＥを受けて内部信号ＡまたはＢを出力する。自動消去
制御回路１３はコマンド入力回路１２からの内部信号
Ａ、Ｂと読み出し／書き込み制御回路１４からの信号に
基づいて内部信号Ｃ、Ｄを出力すると共にカウンタ回路
１０を制御する。

【００１９】ベリファイ回路１１は、セルアレイ１から
データを読み出すためのセンス増幅器８の出力データＤ
＊１〜Ｄ＊４の全てが“Ｈ”レベルの場合に、セルアレ
イ１の消去時に、センス増幅器８で読み出されたセルア
レイ１のデータの消去状況をチェックし、その結果をベ
リファイ信号ＶＲＦとしてカウンタ回路１０に与える。
なお、ベリファイ回路１１の動作は自動消去制御回路１
３からの内部信号Ｄにより制御される。

【００２０】自動消去制御回路１３は消去動作時にカウ
ンタ回路１０を制御して、消去のためのアドレスを発生
する。一方、消去時に、アドレスバッファ回路５に入力
されるアドレスＡ０〜Ａｎを無効にすると共にロウデコ
ーダ回路６、カラムデコーダ回路１５の出力線を不活性
にするために、これらに内部信号Ｃを与える。同時に、
消去動作に伴い、セルソース電圧供給回路２を活性化さ
せるために、これに内部信号Ｃを与える。また、ベリフ
ァイ回路１１の出力であるベリファイ信号ＶＲＦの出力
をイネーブルにするために、これに内部信号Ｄを与え
る。

【００２１】図２１は図２０の構成において、セルアレ
イ１、センス増幅器８、書き込み負荷回路１６の部分を
抜き出して示した回路構成図である。図２１において示
すように、セルアレイ１を構成するセルアレイブロック
１〜８はそれぞれマトリックス状に配列されたＭＯＳト
ランジスタで構成される。各トランジスタのゲートには
ワード単位でワード選択線ＷＬ１〜ＷＬｎが接続され
る。また、各トランジスタのソース線はセルアレイブロ
ック単位でまとめられ、図２０のセルソース電圧供給回
路２のセルソース電圧供給ブロックＣＳＣ１〜ＣＳＣ８
に共通に接続される。

【００２２】なお、セルブロックを構成するトランジス
タのドレインは、カラムゲートトランジスタ群７を構成
するＭＯＳトランジスタ２０、１９を介して、ビット線
として導出され、センス増幅器８および書き込み負荷回
路１６に接続される。

【００２３】また、カラムゲートトランジスタ群７を構
成するトランジスタ１９のゲートには図２０のカラムデ
コーダ回路１５から信号ｇ１〜ｇ８が与えられる。一
方、カラムゲートトランジスタ群７を構成するトランジ
スタ２０のゲートには図２０のカラムデコーダ回路１５
からｈ１、ｈ２が与えられる。

【００２４】以上述べたような構成において、セルアレ
イ１はワード選択線ＷＬ１〜ＷＬｎでロウアドレスによ
るワード選択がなされ、カラムゲートトランジスタ群７
のトランジスタ１９、２０でカラム選択される。

【００２５】セルアレイの選択により選択されたビット
線は、データの書き込みの場合は、書き込み負荷回路１
６からの４ビットのデータ入力Ｄｉｎ１〜Ｄｉｎ４を選
択されたセルアレイに書き込み接続する。一方、データ
の読み出しの場合は、選択されたセルアレイのデータ
を、センス増幅器８に接続して、内部データＤ＊１〜Ｄ
＊４として取り出すために用いられる。

【００２６】図２２は図２０のロウデコーダ回路６、カ
ラムデコーダ回路１５の構成を示すブロック図である。
ここで、ロウアドレスＡ＊６〜Ａ＊ｎはロウアドレスＡ
ｉとして示す。ここで、ｉは６〜ｎである。ロウアドレ
スＡｉの反転信号は反転ロウアドレス／Ａｉとして示
す。ロウアドレスＡｉと反転ロウアドレス／Ａｉはナン
ドゲート１７に全ての組み合わせが入力される。一方、
ナンドゲート１７にはインバータ３１を通じて内部信号
Ｃの反転信号が入力される。

【００２７】ナンドゲート１７の出力はＭＯＳトランジ
スタ２１、インバータ回路２２を介してワード選択線Ｗ
Ｌ１〜ＷＬｎに接続される。トランジスタ２３はインバ
ータ回路２２のゲートを外部電圧Ｖｐｐまたは電源Ｖｃ
ｃにプルアップするためのものである。なお、インバー
タ回路２２にも外部電圧Ｖｐｐまたは電源Ｖｃｃが与え
られる。

【００２８】一方、カラムアドレスＡ＊３とアドレスＡ
＊Ｌ０〜Ａ＊Ｌ２はカラムアドレスＡｊとして示す。こ
こで、ｊは０〜３である。カラムアドレスＡｊの反転信
号は反転カラムアドレス／Ａｊとして示す。カラムアド
レスＡｊと反転カラムアドレス／Ａｊはナンドゲート１
８に全ての組み合わせが入力される。一方、ナンドゲー
ト１８には内部信号Ｃの反転信号が入力される。

【００２９】ナンドゲート１８の出力は、ＭＯＳトラン
ジスタ２５及びインバータ回路２４を通じて、信号ｈ
１、ｈ２または信号ｇ１−８として出力される。トラン
ジスタ２６はインバータ回路２４のゲートを外部電圧Ｖ
ｐｐまたは電源Ｖｃｃにプルアップするためのものであ
る。なお、インバータ回路２４にも外部電圧Ｖｐｐまた
は電源Ｖｃｃが与えられる。

【００３０】データの書き込み時には、ワード選択線Ｗ
Ｌ１〜ＷＬｎの中で選択されたものには、インバータ回
路２２に与える電圧を外部電圧Ｖｐｐとすることにより
１２Ｖの高電圧が印加される。一方、選択されたビット
線には書き込み負荷回路１６より７Ｖの高電圧が印加さ
れる。その結果、ロウデコーダ回路６とカラムデコーダ
回路１５により選択されたメモリセルに４ビットのデー
タが書き込まれる。

【００３１】一方、データの読み出し時には、ワード選
択線ＷＬ１〜ＷＬｎの中で選択されたものにはインバー
タ回路２２に与える電圧を電源Ｖｃｃとすることによ
り、電源Ｖｃｃ電圧が印加される。選択されたビット線
のデータはセンス増幅器８でセンスされ、４ビットの内
部データＤ＊１〜Ｄ＊４として取り出される。

【００３２】図２３は図２０のアドレスラッチ回路４の
詳細な構成を示す回路図である。図２３において示すよ
うに、ここではアドレスＡ＊０〜Ａ＊２をアドレスＡ＊
ｉとして示す。ここで、ｉは０〜２である。また、アド
レスＡ＊Ｌ０〜Ａ＊Ｌ２はアドレスＡＬ＊ｉとして示
す。アドレスＡ＊ｉはインバータ３２を通じてスイッチ
ドインバータ２７に入力される。一方、内部信号Ａはス
イッチドインバータ２７とスイッチドインバータ２８に
直接、またインバータ３３を通じて反転して入力され
る。スイッチドインバータ２７は内部信号Ａによりスイ
ッチ制御され、内部信号Ａが“Ｌ”レベルの場合はイン
バータ３２の出力を反転して出力し、内部信号Ａが
“Ｈ”レベルの場合は出力をハイインピーダンスとす
る。スイッチドインバータ２７の出力はインバータ３４
とスイッチドインバータ２８に与えられる。インバータ
３４の出力はインバータ３５を通じて反転され、アドレ
スＡＬ＊ｉとして出力される。なお、インバータ３５の
入力、つまりインバータ３４の出力はスイッチドインバ
ータ２８を通じてインバータ３４の入力に戻される。ス
イッチドインバータ２８は内部信号Ａが“Ｌ”レベルの
場合は、その出力をハイインピーダンスとし、内部信号
Ａが“Ｈ”レベルの場合は、入力を反転して出力する。
つまり、内部信号Ａが“Ｈ”レベルの場合は、スイッチ
ドインバータ２８とインバータ３４は自己保持動作す
る。ちなみに、インバータ３４の出力は反転アドレス／
ＡＬ＊ｉとして出力される。

【００３３】以上のような構成を通じて、アドレスラッ
チ回路４は、内部信号Ａが“Ｌ”レベルの場合は、アド
レスＡ＊ｉをそのままアドレスＡＬ＊ｉとその反転アド
レス／ＡＬ＊ｉとして出力し、内部信号Ａが“Ｈ”レベ
ルになると、内部信号Ａが“Ｈ”レベルになる直前のア
ドレスＡ＊ｉをスイッチドインバータ２８で保持して、
保持されたアドレスＡＬ＊ｉおよびその反転アドレス／
ＡＬ＊ｉを出力する。

【００３４】図２４は図２０のブロックデコーダ３の構
成を示すブロック図である。図２４において示すよう
に、アドレスＡＬ＊ｉおよびその反転アドレス／ＡＬ＊
ｉはこれらの全ての組み合わせをナンドゲート２９に入
力される。ナンドゲート２９の出力はインバータ３６を
通じて入力される内部信号Ｂと共にナンドゲート３０に
入力され、ブロック選択信号ＥＡ１〜ＥＡ８として出力
される。

【００３５】つまり、アドレスＡＬ＊ｉおよびその反転
アドレス／ＡＬ＊ｉはナンドゲート２９により、デコー
ドされる。そのデコード結果はナンドゲート３０を通じ
て出力されるが、その出力は内部信号Ｂが“Ｌ”レベル
の場合にイネーブルとされる。ちなみに、内部信号Ｂが
“Ｈ”レベルの場合は、ブロック選択信号ＥＡ１〜ＥＡ
８は全て“Ｈ”レベルに固定される。

【００３６】図２５は図２０のセルソース電圧供給回路
２を構成するセルソース電圧供給ブロックＣＳＣ１〜Ｃ
ＳＣ８の１個の構成を示す回路図である。図２５におい
て、ブロック選択信号ＥＡ１〜ＥＡ８はブロック選択信
号ＥＡｉ（ｉ＝１−８）として、内部信号Ｃと共にナン
ドゲート３７に入力される。ナンドゲート３７の出力は
トランジスタ３８、４５のゲートに入力されると共にイ
ンバータ４２に入力される。インバータ４２の出力はト
ランジスタ３９のゲートに接続される。トランジスタ３
８のドレインはソースを外部電圧Ｖｐｐに接続されるト
ランジスタ４０のドレインとソースを外部電圧Ｖｐｐに
接続されるトランジスタ４１のゲートに接続される。ト
ランジスタ３９のドレインはトランジスタ４０のゲート
とトランジスタ４１のドレインに接続される。トランジ
スタ４１のドレインはトランジスタ４５のドレインに接
続されるトランジスタ４４のゲートに接続される。トラ
ンジスタ４４のソースはゲートに１５ＶのＵＨＥを入力
され、ドレインに外部電圧Ｖｐｐを接続されるトランジ
スタ４３のソースに接続される。

【００３７】ここで、ブロック選択信号ＥＡｉと内部信
号Ｃが共に“Ｈ”レベルになっていない場合、ナンドゲ
ート３７の出力は“Ｈ”レベル、インバータ４２の出力
は“Ｌ”レベルとなる。その結果、トランジスタ３８、
４５がオン、トランジスタ３９がオフとなる。トランジ
スタ３８がオンするとトランジスタ４１がオンして、ト
ランジスタ４４のゲートに外部電圧Ｖｐｐを与えるの
で、トランジスタ４４はオフして、セルソース電圧供給
ブロックＣＳＣｉからセルアレイブロックｉのセルソー
ス線に与えられる電圧はゼロとなる。なお、トランジス
タ４１のドレインの電圧はトランジスタ４０にも与えら
れるので、トランジスタ４０はオフ状態である。

【００３８】一方、ブロック選択信号ＥＡｉと内部信号
Ｃが共に“Ｈ”レベルの場合、ナンドゲート３７の出力
は“Ｌ”レベル、インバータ４２の出力は“Ｈ”レベル
となる。その結果、トランジスタ３８、４５がオフ、ト
ランジスタ３９がオンとなる。トランジスタ３８がオフ
してトランジスタ３９がオンすると、トランジスタ４１
がオフしてトランジスタ４０がオンする。トランジスタ
４０がオンすると、トランジスタ４４のゲートが“Ｌ”
レベルとなるので、トランジスタ４４がオンする。その
結果、トランジスタ４３のソースからトランジスタ４４
を通じて、トランジスタ４４のドレインに外部電圧Ｖｐ
ｐが出力される。そして、セルソース電圧供給ブロック
ＣＳＣｉからセルアレイブロックｉのセルソース線に与
えられる電圧は外部電圧Ｖｐｐ、つまり消去用の高電圧
である１５Ｖとなる。

【００３９】図２６は図２０のコマンド入力回路１２の
構成を示すブロック図である。図２６において示すよう
に、データ入力Ｄｉｎ１〜Ｄｉｎ４を入力されるナンド
ゲート４６の出力は制御信号ＣＭＥを直接およびインバ
ータ５１を介して供給されるスイッチゲート４７、４
８、４９、５０を通じて内部信号Ａを出力する。ちなみ
に、スイッチゲート４８、５０の各入力はリセット信号
ＲＳＴをゲート入力されるトランジスタ６６を接続され
る。トランジスタ６６のドレインはインバータ５２、５
３の直列回路を通じてスイッチゲート４９の入力に接続
されると共にインバータ５４、５５の直列回路を介して
トランジスタ５０の出力側に接続される。

【００４０】以上の系を通じて、データ入力Ｄｉｎ１〜
Ｄｉｎ４の全てのビットが“１”、つまりコマンドデー
タ“Ｆ”の場合に、内部信号Ａが出力されることにな
る。

【００４１】一方、データ入力Ｄｉｎ１をインバータ６
８を通じて反転して入力されると共にデータ入力Ｄｉｎ
２〜Ｄｉｎ４を非反転のまま入力されるナンドゲート５
６の出力は制御信号ＣＭＥを直接およびインバータ６１
を介して供給されるスイッチゲート５７、５８、５９、
６０を通じて、内部信号Ｂを出力する。ちなみに、スイ
ッチゲート５８、６０の各入力は、リセット信号ＲＳＴ
がゲート入力されるトランジスタ６７に接続される。ト
ランジスタ６７のドレインは、インバータ６２、６３の
直列回路を通じてスイッチゲート５９の入力に接続され
ると共に、インバータ６４、６５の直列回路を介してト
ランジスタ６０の出力側に接続される。

【００４２】以上の系を通じて、データ入力Ｄｉｎ１が
“０”、データ入力Ｄｉｎ２〜Ｄｉｎ４が“１”、つま
りコマンドデータ“Ｅ”の場合に、内部信号Ｂが出力さ
れることになる。

【００４３】ちなみに、コマンドデータ“Ｆ”に対応す
る内部信号Ａはブロックイレーズモードに対応し、コマ
ンドデータ“Ｅ”に対応する内部信号Ｂはチップイレー
ズモードに対応するものである。

【００４４】図２７は図２０のベリファイ回路１１の構
成を示すブロック図である。図２７において示すよう
に、ナンドゲート６９、７０は内部データＤ＊１〜Ｄ＊
４に対して、オール“１”検出回路を構成しており、イ
ンバータ７２に入力される内部信号Ｄが“１”の場合
に、ノア回路７１の入力をオールゼロとし、ベリファイ
信号ＶＲＦを“１”信号として出力する。

【００４５】以上述べたような、図２０から図２７の構
成において、次にその動作を説明する。

【００４６】セルアレイ１をアクセスするためのアドレ
スＡ０〜Ａｎは、外部よりアドレスバッファ回路５に与
えられる。通常の動作時、つまり内部信号Ｃが出力され
ていない場合は、このアドレスＡ０〜ＡｎはアドレスＡ
＊０〜Ａ＊ｎとして内部に取り込まれる。

【００４７】アドレスＡ０〜Ａｎの中のカラムアドレス
Ａ＊０〜Ａ＊３の中のアドレスＡ＊０〜Ａ＊２はアドレ
スラッチ回路４に与えられるが、通常動作の場合は、内
部信号Ａが出力されていないので、そのままアドレスＡ
＊Ｌ０〜Ａ＊Ｌ２として出力される。

【００４８】このアドレスＡＬ＊０〜ＡＬ＊２はブロッ
クデコーダ３に与えられ、内部信号Ｂが出力されていな
ければ、そのままデコードされ、ブロック選択信号ＥＡ
１〜ＥＡ８としてセルソース電圧供給回路２に与えられ
る。しかし、通常の動作においては、内部信号Ｃが出力
されていないので、セルソース電圧供給回路２の動作は
ロックされている。

【００４９】アドレスＡ＊０〜Ａ＊ｎの中のロウアドレ
スＡ＊６〜Ａ＊ｎはロウデコーダ回路６に与えられる。
通常動作においては、内部信号Ｃが出力されていないの
で、このアドレスはそのままデコードされ、ロウ選択信
号としてワード選択線ＷＬ１〜ＷＬｎを通じてセルアレ
イ１に与えられる。その結果、セルアレイ１の中から選
択されたワードが選択される。

【００５０】また、アドレスＡ＊０〜Ａ＊ｎの中のカラ
ムアドレスＡ＊０〜Ａ＊３は、カラムアドレスＡ＊３に
ついては直接、アドレスＡ＊０〜Ａ＊２については、ア
ドレスラッチ回路４を介してアドレスＡ＊Ｌ０〜Ａ＊Ｌ
２としてカラムデコーダ回路１５に与えられる。通常動
作においては、内部信号Ｃが出力されていないので、こ
のアドレスはそのままデコードされ、カラム選択信号と
してカラムゲートトランジスタ群７に与えられる。その
結果、セルアレイ１の中の選択されたワード線の中の４
ビット分のビット線が選択され、センス増幅器８および
書き込み負荷回路１６に接続される。

【００５１】以上のようにして、セルアレイ１の中の特
定のセルが選択され、ビット線を通じてセンス増幅器８
と書き込み負荷回路１６に接続されるが、このセルに対
するデータの書き込みは書き込み負荷回路１６を通じて
行われ、データの読み出しはセンス増幅器８を通じて行
われる。

【００５２】まず、データの書き込みであるが、入出力
回路９に与えられたデータ入力はデータ入力Ｄｉｎ１〜
Ｄｉｎ４として書き込み負荷回路１６に与えられ、選択
されたビット線を活性化して、セルアレイ１の選択され
たセルにデータ入力Ｄｉｎ１〜Ｄｉｎ４を書き込む。

【００５３】一方、セルアレイ１の選択されたセルにつ
ながるビット線の状態は、センス増幅器８を通じて読み
出され、データＤ＊１〜Ｄ＊４として入出力回路９に与
えられ、データ出力として外部に導出される。

【００５４】以上のデータの書き込みおよび読み出しは
読み出し／書き込み制御回路１４により制御される。

【００５５】さて、以上のような不揮発性半導体メモリ
装置において、セルアレイ１のデータを消去する場合、
チップイレーズモードとブロックイレーズモードを選択
することができる。

【００５６】まず最初にチップの全ビットを消去する場
合について図２８のフローチャートおよび図２９のタイ
ミングチャートに基づいて説明する。ちなみに、図２９
において、（ａ）は外部電圧Ｖｐｐ、（ｂ）は外部ＯＥ
信号、（ｃ）は制御信号ＣＭＥ、（ｄ）は外部ＣＥ信
号、（ｅ）はデータ入力Ｄｉｎ１〜Ｄｉｎ４がコマンド
として入力されているタイミング、（ｆ）はデータ入力
Ｄｉｎ１〜Ｄｉｎ４の状態、（ｇ）は内部信号Ａ、
（ｈ）は内部信号Ｂ、（ｉ）は内部信号Ｃ、（ｊ）は内
部信号Ｄ、（ｋ）はベリファイ信号ＶＲＦ、（ｌ）はア
ドレスＡ＊０、（ｍ）はアドレスＡ＊１、（ｎ）はアド
レスＡ＊ｎ、（ｏ）はワード選択線ＷＬ１、（ｐ）はワ
ード選択線ＷＬｎ、（ｑ）はカラムデコード信号ｇ１、
（ｒ）はカラムデコード信号ｇ２、（ｓ）はカラムデコ
ード信号ｇ８、（ｔ）はカラムデコード信号ｈ１、
（ｕ）はカラムデコード信号ｈ２、（ｖ）はセルアレイ
１の全てのセルソース線の電圧をそれぞれ示すものであ
る。

【００５７】先ず、時刻ｔ１のタイミングで、図２９
（ａ）に示すように、外部電圧Ｖｐｐが１２．５Ｖまで
立ち上がると、同時に、（ｂ）に示すように、外部ＯＥ
信号が“Ｈ”レベルとなる。その結果、（ｃ）に示すよ
うに、読み出し／書き込み制御回路１４からの制御信号
ＣＭＥも“Ｈ”レベルとなる。次に、（ｅ）に示すよう
に、入出力回路９からのデータ入力Ｄｉｎ１〜Ｄｉｎ４
にコマンドデータが送り込まれる。チップイレーズの場
合、（ｆ）に示すように、このコマンドデータは“Ｅ”
である。

【００５８】処理順序としてはステップＳ１でコマンド
データ“Ｅ”の入力となり、この時点よりステップＳ２
に移行してイレーズ開始となる。

【００５９】次に、図２９（ｄ）に示すように、外部Ｃ
Ｅ信号がネガティブ信号として入力される。時刻ｔ２に
おいて外部ＣＥ信号が立ち上がると、コマンド入力回路
１２においてコマンドデータ“Ｅ”がラッチされて、コ
マンド入力回路１２からの内部信号Ｂ、Ｃが、（ｈ）、
（ｉ）に示すように、“Ｈ”レベルとなり、消去期間が
始まる。この場合、ブロックデコーダ３からのブロック
選択線ＥＡ１−８は、内部信号Ｂに基づき、全て“Ｈ”
レベルとなる。同時に、ステップＳ３おいて、自動消去
制御回路１３を通じてカウンタ回路１０がセットされ
る。

【００６０】その結果、ステップＳ４において、内部ア
ドレスＡ＊０〜Ａ＊ｎがゼロとなり、ロウデコーダ回路
６とカラムデコーダ回路１５も内部信号Ｃによりその出
力が非選択状態となる。

【００６１】また、内部信号Ｃにより、セルソース電圧
供給回路２を通じてセルアレイ１の全てのセルソース線
には図２９（ｖ）に示すように、１２Ｖが印加されるの
で、ステップＳ５でセルアレイ１の全てのセルアレイブ
ロック１〜８の消去が実施される。この場合の、消去期
間は、（ｉ）に示すように、約１０ｍｓである。消去に
当たっては、セルアレイ１のセルアレイブロック１〜８
の全ブロックのセルソース線電位が外部電圧Ｖｐｐによ
り１２Ｖとなるので、浮遊ゲートより電子がソースに引
き抜かれ、セルの消去が行われる。

【００６２】時刻ｔ３で消去期間が終了すると、図２９
（ｉ）に示すように、内部信号Ｃが“Ｌ”レベルに戻
り、（ｊ）に示すように、内部信号Ｄが“Ｈ”レベルに
なって、ベリファイ期間に入る。この間は、ステップＳ
６で、セルソース電圧供給回路２からのセルソース電圧
がゼロになり、消去を停止する。

【００６３】ベリファイ期間においては、カウンタ回路
１０により内部アドレスＡ＊０〜Ａ＊ｎを進めながらス
テップＳ７のベリファイとステップＳ８のデータチェッ
クを行う。アドレスＡ＊０〜Ａ＊ｎはチップの最初のア
ドレスから、図２９（ｌ）、（ｍ）、（ｎ）に示すよう
に、順次進められる。その結果、ワード選択線ＷＬ１〜
ＷＬｎは（ｏ）、（ｐ）に示すように変化し、カラムデ
コード信号ｇ１〜ｇ８、ｈ１、ｈ２は（ｑ）、（ｒ）、
（ｓ）、（ｔ）、（ｕ）に示すように、順次変化する。
以上のようなアドレスの変化に対応して、セルアレイ１
の各セルアレイのデータが読み出されるが、消去が完全
に行われていると、センス増幅器８を通じて読み出され
るデータＤ＊１〜Ｄ＊４は全て“１”である。つまり、
消去が完全に行われていれば、（ｋ）に示すように、ベ
リファイ回路１１からはベリファイ信号ＶＲＦが出力さ
れる。このベリファイ信号ＶＲＦはカウンタ回路１０に
与えられる。ここでカウンタ回路１０のアドレスが最終
でなければ、ステップＳ１０からステップＳ９に移行し
て、カウンタ回路１０のカウント値をインクリメント
し、アドレスを１つ進める。その結果、次のアドレスの
データがセンス増幅器８を通じて読み出されるが、この
データについてもベリファイを行う。

【００６４】さて、ステップＳ８でのデータチェックの
結果、消去が不十分であるとすると、ベリファイ回路１
１からベリファイ信号ＶＲＦが出力されない。この場
合、ステップＳ５に戻って、消去をやり直す。これは、
時刻ｔ４のタイミングで、図２９（ｊ）、（ｉ）に示す
ように、内部信号Ｄを“Ｌ”レベル、内部信号Ｃを
“Ｈ”レベルとすることにより行われる。動作について
は、時刻ｔ２以降の動作とまったく同様である。

【００６５】時刻ｔ５で再消去期間を終了すると、再び
ベリファイ期間に入り、消去が完全に実施されたかどう
かを、最初からチェックし直す。チェックの結果、消去
が不完全な場合は、ステップＳ５に戻り、再消去と再ベ
リファイをやり直す。ベリファイの結果、消去が完全に
実施され、ステップＳ１０でアドレス最終番地まで来た
ことが確認されると、全チップの消去終了と判断してチ
ップイレーズ動作を終了する。

【００６６】ちなみに、ベリファイ期間において、消去
が確実に実施されている限り、アドレスを進める間隔は
約２マイクロｓ（秒）である。

【００６７】つまり、このチップイレーズで全ビットの
イレーズを実行しようとすると、２マイクロｓのアドレ
スを進める動作を１０の６乗回繰り返し、１０ｍｓの消
去を１００回繰り返して行い、３マイクロｓのベリファ
イ結果判定を１００回繰り返して行ったと仮定すると、
全部で約３秒の時間を要することになる。

【００６８】次に、セルアレイ１をセルアレイブロック
１〜８単位で消去する場合について図３０のフローチャ
ートおよび図３１のタイミングチャートに基づいて説明
する。ちなみに、図３１において、（ａ）は外部電圧Ｖ
ｐｐ、（ｂ）は外部ＯＥ信号、（ｃ）は制御信号ＣＭ
Ｅ、（ｄ）は外部ＣＥ信号、（ｅ）はデータ入力Ｄｉｎ
１〜Ｄｉｎ４がコマンドとして入力されているタイミン
グ、（ｆ）はブロックのアドレスＡＬ＊０〜ＡＬ＊２、
（ｇ）はデータ入力Ｄｉｎ１〜Ｄｉｎ４の状態、（ｈ）
は内部信号Ａ、（ｉ）は内部信号Ｂ、（ｊ）はアドレス
ＡＬ＊０、反転アドレス／ＡＬ＊１、反転アドレス／Ａ
Ｌ＊２の状態変化、（ｋ）は反転アドレス／ＡＬ＊０、
アドレスＡＬ＊１、アドレスＡＬ＊２の状態変化、
（ｌ）はブロック選択線ＥＡ２の状態、（ｍ）はブロッ
ク選択線ＥＡ１、ＥＡ２〜ＥＡ８の状態、（ｎ）は内部
信号Ｃ、（ｏ）は内部信号Ｄ、（ｐ）はベリファイ信号
ＶＲＦ、（ｑ）はアドレスＡ＊０、（ｒ）はアドレスＡ
＊１、（ｓ）はアドレスＡ＊ｎ、（ｔ）はワード選択線
ＷＬ１、（ｕ）はワード選択線ＷＬ２、（ｖ）はワード
選択線ＷＬｎ、（ｗ）はカラムデコード信号ｈ１、
（ｘ）はカラムデコード信号ｈ２、（ｙ）はカラムデコ
ード信号ｇ２、（ｚ）はカラムデコード信号ｇ１，ｇ３
〜ｇ８、（Ｘ）はセルアレイ１のセルアレイブロック２
のセルソース線の電圧、（Ｙ）はセルアレイ１のセルア
レイブロック１、３〜８のセルソース線の電圧をそれぞ
れ示すものである。

【００６９】先ず、時刻ｔ１のタイミングで、図３１
（ａ）に示すように、外部電圧Ｖｐｐが１２．５Ｖまで
立ち上がると、同時に（ｂ）に示すように、外部ＯＥ信
号が“Ｈ”レベルとなる。その結果、読み出し／書き込
み制御回路１４からの制御信号ＣＭＥも、（ｃ）に示す
ように、“Ｈ”レベルとなる。

【００７０】次に、入出力回路９からのデータ入力Ｄｉ
ｎ１〜Ｄｉｎ４として、図３１（ｅ）に示すように、コ
マンドデータが送り込まれる。ブロックイレーズの場
合、このコマンドデータは“Ｆ”である。

【００７１】コマンドデータ“Ｆ”の入力と合わせて、
図３１（ｆ）に示すように、入力アドレスＡ０〜Ａｎの
アドレスＡ０〜Ａ２がブロックアドレスＡ＊０〜Ａ＊２
としてアドレスラッチ回路４に取り込まれる。

【００７２】次に、図３１（ｄ）に示すように、外部Ｃ
Ｅ信号がネガティブ信号として入力される。時刻ｔ２に
おいて外部ＣＥ信号が立ち上がると、ステップＳ２の処
理に移行する。この時点で、アドレスラッチ回路４は、
ブロックアドレスＡ＊０〜Ａ＊２をラッチする。ラッチ
されたブロックアドレスＡＬ＊０〜ＡＬ＊２はブロック
デコーダ３によりデコードされ、ブロック選択線ＥＡ１
〜ＥＡ８の１本が選択される。その結果、セルソース電
圧供給回路２のセルソース電圧供給ブロックＣＳＣ１〜
ＣＳＣ８の内の１つが消去のために選択される。この例
では、（ｊ）、（ｋ）に示すように、ブロックアドレス
ＡＬ＊０が“１”で、ブロックアドレスＡ＊１、Ａ＊２
が“０”となっている。したがって、ブロックデコーダ
３の出力であるブロック選択線ＥＡ１−８は、（ｌ）に
示すように、ブロック選択線ＥＡ２がアクティブ、
（ｍ）に示すように、ブロック選択線ＥＡ１、ＥＡ３〜
ＥＡ８が非アクティブとなっている。

【００７３】時刻ｔ２の時点で、併せてコマンド入力回
路１２にコマンドデータ“Ｆ”がラッチされると、コマ
ンド入力回路１２からの内部信号Ａ、Ｃが、図３１
（ｈ）、（ｎ）に示すように、“Ｈ”レベルとなる。こ
の時点より、ステップＳ３に始まるイレーズが開始され
る。

【００７４】次の、ステップＳ４では、自動消去制御回
路１３を通じてカウンタ回路１０がセットされる。その
結果、ステップＳ５において、図３１（ｑ）、（ｒ）、
（ｓ）に示すように、内部アドレスＡ＊３〜Ａ＊ｎがゼ
ロとなり、ロウデコーダ回路６とカラムデコーダ回路１
５も内部信号Ｃによりその出力が非選択状態となる。

【００７５】ステップＳ６に移行すると、内部信号Ｃに
より、セルソース電圧供給回路２のセルソース電圧供給
ブロックＣＳＣ１〜ＣＳＣ８の中でブロック選択線ＥＡ
１〜ＥＡ８により選択されたブロック、この例ではセル
ソース電圧供給ブロックＣＳＣ２から、セルアレイ１の
セルアレイブロック１〜８の中の対応する１つ、つまり
２番目のブロックのセルソース線に、（Ｘ）に示すよう
に、１２Ｖが印加され、他のセルアレイブロック１〜８
には、（Ｙ）に示すように、消去電圧は印加されない。
その結果、セルアレイブロック１〜８の中の１個のブロ
ックのみの消去が実施される。この場合の、消去期間は
約１０ｍｓである。

【００７６】時刻ｔ３で消去期間が終了すると、図３１
（ｎ）に示すように内部信号Ｃが“Ｌ”レベルに戻り、
（ｏ）に示すように、内部信号Ｄが“Ｈ”レベルになっ
て、ベリファイ期間に入る。この場合、ステップＳ７
で、（Ｘ）に示すように、セルソース電圧供給回路２の
セルソース電圧供給ブロックＣＳＣ２からのセルソース
電圧がゼロになり、消去を終了する。

【００７７】ベリファイ期間においては、カウンタ回路
１０により内部アドレスＡ＊３〜Ａ＊ｎを進めながら、
選択されたブロックのデータを読み出しながらの、ステ
ップＳ８のベリファイと、ステップＳ１０のデータチェ
ックを行う。この場合、図３１（ｑ）、（ｒ）、（ｓ）
に示すように、アドレスＡ＊３〜Ａ＊ｎがインクリメン
トされ、ワード選択線ＷＬ１〜ＷＬｎは（ｔ）、
（ｕ）、（ｖ）に示すように変化し、カラム選択信号ｈ
１、ｈ２は（ｗ）、（ｘ）に示すように変化する。ちな
みに、アドレスＡ＊０〜Ａ＊２は、ブロックアドレスＡ
Ｌ＊０が“１”で、ブロックアドレスＡ＊１，Ａ＊２が
“０”とされているので、カラムデコード信号ｇ２が、
（ｙ）に示すように“Ｈ”レベルとなり、カラムデコー
ド信号ｇ１，ｇ３〜ｇ８は、（ｚ）に示すように、
“Ｌ”レベルのままである。各アドレスで、消去が完全
に行われていると、センス増幅器８を通じて読み出され
るデータＤ＊１〜Ｄ＊４は全て“１”であるので、
（ｐ）に示すように、ベリファイ回路１１からベリファ
イ信号ＶＲＦが出力される。このベリファイ信号ＶＲＦ
はカウンタ回路１０に与えられる。ここでカウンタ回路
１０のアドレスが最終でなければ、ステップＳ１１から
ステップＳ９に移行して、カウンタ回路１０のカウント
値をインクリメントし、アドレスを１つ進める。その結
果、次のアドレスのデータがセンス増幅器８を通じて読
み出されるが、このデータについてもステップＳ８にお
いてベリファイを行う。

【００７８】さて、ステップＳ８でのデータチェックの
結果、消去が不十分であるとすると、ベリファイ回路１
１からベリファイ信号ＶＲＦが出力されない。この場
合、ステップＳ６に戻って、消去をやり直す。これは、
時刻ｔ４のタイミングで、図３１（ｏ）に示すように、
内部信号Ｄを“Ｌ”レベルとし、（ｎ）に示すように、
内部信号Ｃを“Ｈ”レベルとすることにより行われる。
動作については、時刻ｔ２以降の動作とまったく同様で
ある。

【００７９】時刻ｔ５で再消去期間を終了すると、再び
ベリファイ期間に入り、消去が完全に実施されたかどう
かを、ブロックの最初のアドレスからチェックし直す。
そして、ステップＳ１０で当該ブロックのアドレス最終
番地まで来たことが確認されると動作を終了する。

【００８０】ちなみに、ベリファイ期間において、消去
が確実に実施されている限り、アドレスを進める間隔は
約２マイクロｓである。

【００８１】つまり、このブロックイレーズで対象ブロ
ックの全ビットのイレーズを実行しようとすると、２マ
イクロｓのアドレスを進める動作を１．２８×１０の５
乗回繰り返し、１０ｍｓの消去を１００回繰り返して行
い、３マイクロｓのベリファイ結果判定を１００回繰り
返して行ったと仮定すると、全部で約１．２５秒の時間
を要することになる。

【００８２】

【発明が解決しようとする課題】従来の不揮発性半導体
メモリ装置は、以上のようにチップイレーズとブロック
イレーズをそれぞれ選択して実施することができるよう
に構成されているので、チップの試験を行う場合、それ
ぞれの機能に関してチェックする必要がある。ところ
が、ブロックイレーズについては、１つのブロックのイ
レーズチェックに、上記の例では約１．２５秒の時間を
要する。したがって、全チップのイレーズチェックを行
うためには全部のブロックのチェック、つまり上記の例
では８ブロックの全部についてチェックを実施する必要
がある。上記の例では、約１０秒となる。これは半導体
のチェック工程としては比較的長い時間であり、将来の
メモリの大容量化をかんがみた場合、無視できない時間
である。このため、従来から、メモリチップのコストダ
ウン等の観点からブロックイレーズ機能の確認テスト作
業の時間短縮に関する要求が非常に強かった。

【００８３】本発明は、上記に鑑みてなされたもので、
その目的は、メモリ装置のブロックイレーズ機能のチェ
ックを短時間で実施できる不揮発性半導体メモリ装置を
提供することにある。

【００８４】

【課題を解決するための手段】本発明の第１の不揮発性
半導体メモリ装置は、複数の単位ブロックセルアレイを
有し、その各単位ブロックセルアレイは、ソース、ドレ
イン、制御ゲート及び電子の注入／引き抜きが行われる
浮遊ゲートを有するトランジスタからなる不揮発性メモ
リセルの複数をほぼマトリクス状に配列したものであ
る、メモリセルアレイと、前記メモリセルアレイ中の前
記複数の単位ブロックセルアレイのうちの所定のものを
消去対象とするために、入力されたブロック選択アドレ
スをデコードして、前記複数の単位ブロックセルアレイ
のうちの１つを選択する出力信号を出力する、デコーダ
手段と、前記複数の単位ブロックセルアレイの全てを消
去対象とするために、前記デコーダ手段からの前記出力
信号を、前記複数の単位ブロックセルアレイの全てを選
択するものとする、設定手段と、前記デコーダ手段の前
記出力信号を外部に出力可能な出力手段と、を具備した
ものとして構成される。

【００８５】本発明の第２の不揮発性半導体メモリ装置
は、複数の単位ブロックセルアレイを有し、その各単位
ブロックセルアレイは、ソース、ドレイン、制御ゲート
及び電子の注入／引き抜きが行われる浮遊ゲートを有す
るトランジスタからなる不揮発性メモリセルの複数をほ
ぼマトリクス状に配列したものであり、前記メモリセル
のうちの各列方向に並ぶものの各ドレインはその列に対
応する各ビット線に接続されているメモリセルアレイ
と、前記メモリセルアレイ中の前記複数の単位ブロック
セルアレイのうちの所定のものを消去対象とするため
に、入力されたブロック選択アドレスをデコードして、
前記複数の単位ブロックセルアレイのうちの１つを選択
単位ブロックセルアレイとして選択する出力信号を出力
する、デコーダ手段と、前記デコーダ手段の出力信号に
応答して、前記選択単位ブロックセルアレイにおける複
数の前記メモリセルの前記ソースに所定の電圧を供給す
るソース電圧供給手段と、前記選択単位ブロックセルア
レイ内における前記ビット線の電位を検出して、前記選
択単位ブロックセルアレイ内における前記メモリセルの
前記ソースに前記所定の電位が供給されたか否かを検出
する、読み出し手段と、を具備したものとして構成され
る。

【００８６】本発明の第３の不揮発性半導体メモリ装置
は、複数の単位ブロックセルアレイを有し、その各単位
ブロックセルアレイは、ソース、ドレイン、制御ゲート
及び電子の注入／引き抜きが行われる浮遊ゲートを有す
るトランジスタからなる不揮発性メモリセルの複数をほ
ぼマトリクス状に配列したものである、メモリセルアレ
イと、前記メモリセルアレイ中の前記複数の単位ブロッ
クセルアレイのうちの所定のものを消去対象とするため
に、入力されたブロック選択アドレスをデコードして、
前記複数の単位ブロックセルアレイのうちの１つを選択
単位ブロックセルアレイとして選択する出力信号を出力
する、デコーダ手段と、前記複数の単位ブロックセルア
レイの全てを消去対象とするために、前記デコーダ手段
からの前記出力信号を、前記複数の単位ブロックセルア
レイの全てを選択するものとする、設定手段と、全ての
単位ブロックセルアレイにおける全ての前記メモリセル
が正常に消去されるか否かをテストする全ビット消去テ
スト機能と、前記デコーダ手段が前記各単位ブロックセ
ルアレイを選択可能かどうかをテストするデコーダ手段
テスト機能とを有するテスト手段と、を具備したものと
して構成される。

【００８７】

【作用】デコード手段は、ブロック選択アドレスをデコ
ードして１つの単位ブロックセルアレイを選択する出力
信号を出力する。また、あるとき、この出力信号は、設
定手段によって、強制的に、全ての単位ブロックセルア
レイを選択する信号に切り換えられる。これらの出力信
号は出力手段によって外部へ出力される。よって、これ
らの出力信号の内容から、デコーダ手段が正常に動作す
るか否かがわかる。

【００８８】デコーダ手段からの出力信号によって所定
の単位ブロックセルアレイが選択される。この選択され
た所定の単位ブロックセルアレイにおいて、メモリセル
のソースにソース電圧供給手段から所定のソース電圧が
供給される。適正に所定のソース電圧が供給されたか否
かが、読み出し手段によってビット線の電位を検出する
ことにより判断される。つまり、ソース電圧供給手段が
適正に動作するか否かが判断される。

【００８９】テスト手段によって、全ビットの消去テス
トとブロックデコーダ手段のテストが行われる。全ビッ
トが消去可能で且つデコーダ手段が各単位ブロックセル
アレイを適正に選択可能であることがわかれば、単位ブ
ロックセルアレイ毎の消去も適正に行われることがわか
る。

【００９０】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００９１】図１は本発明の実施例１の不揮発性半導体
メモリ装置のブロック図である。図１に示すように、デ
ータラッチ回路７０はブロックデコーダ３のブロック選
択線ＥＡ１〜ＥＡ８をコマンド入力回路１２から出力さ
れる内部信号Ｔに基づいてラッチし、選択ラッチ信号Ｅ
Ｂ１〜ＥＢ８として出力する。アドレッシング回路７１
は選択ラッチ信号ＥＢ１〜ＥＢ８とアドレスＡ＊０を入
力され、アドレッシング信号ＥＣ１〜ＥＣ４を出力す
る。出力データ切り替え回路７２はセンス増幅器８と入
出力回路９の間に設けられ、センス増幅器８からの内部
データＤ＊１〜Ｄ＊４とアドレッシング回路７１からの
アドレッシング信号ＥＣ１〜ＥＣ４をコマンド入力回路
１２からの内部信号Ｔに基づいて切り替えて出力データ
Ｄｏｕｔ１〜Ｄｏｕｔ４として入出力回路９に出力する
機能を有する。ちなみに、内部信号Ｔはコマンド入力回
路１２からテストモードを指示する信号として出力され
る。その他の構成は図２０と同様である。よって、図１
において、図２０と同等の要素には同一の符号を付して
説明を省略する。

【００９２】図２は図１の構成における、コマンド入力
回路１２の部分回路構成図である。図２に示すように、
入出力回路９からのデータ入力Ｄｉｎ１〜Ｄｉｎ４の、
データ入力Ｄｉｎ１、Ｄｉｎ２はそれぞれインバータ７
３、７４を介してナンドゲート７５に入力され、データ
入力Ｄｉｎ３、Ｄｉｎ４はそのままナンドゲート７５に
入力される。つまり、入出力回路９はナンドゲート７５
を通じて、データ入力Ｄｉｎ１〜Ｄｉｎ４のコマンドデ
ータ“Ｃ”を判定する。ちなみに、コマンドデータ
“Ｃ”はブロックテストを指示する信号である。ナンド
ゲート７５の出力は、制御信号ＣＭＥを直接およびイン
バータ７６を介して供給される、スイッチゲート７７、
７８、７９、８０を通じて内部信号Ｔとして出力され
る。ちなみに、スイッチゲート７８、８０の入力にはリ
セット信号ＲＳＴをゲート入力されるトランジスタ８５
が接続される。スイッチゲート７８の入力はインバータ
８１、８２の直列回路を介してその出力に接続され、ス
イッチゲート８０の入力はインバータ８３、８４の直列
回路を介してその出力に接続される。その結果、内部信
号Ｔは制御信号ＣＭＥに基づき、コマンドデータ“Ｃ”
を判断すると出力され、リセット信号ＲＳＴにより強制
的に出力を停止する。

【００９３】図３は図１の構成における、データラッチ
回路７０の構成を示すブロック図である。図３において
示すように、ブロック選択線ＥＡ１〜ＥＡ８は、ノアゲ
ート８５、８６をたすき架け接続して構成されるラッチ
ブロックＬＣ１〜ＬＣ８におけるノアゲート８５側に、
それぞれ入力される。一方、内部信号Ｔは、ラッチブロ
ックＬＣ１〜ＬＣ８におけるノアゲート８６に入力され
る。ラッチブロックＬＣ１〜ＬＣ８におけるノアゲート
８６の出力として、選択ラッチ信号ＥＢ１〜ＥＢ８が出
力される。

【００９４】以上のような構成を通じて、データラッチ
回路７０は、内部信号Ｔに基づいてブロック選択線ＥＡ
１〜ＥＡ８をラッチし、選択ラッチ信号ＥＢ１−８とし
て出力する。

【００９５】図４は図１の構成における、アドレッシン
グ回路７１の構成を示すブロック図である。図４におい
て示すように、選択ラッチ信号ＥＢ５、ＥＢ２、ＥＢ
６、ＥＢ４、ＥＢ８はそれぞれスイッチゲート８７〜９
２に入力される。スイッチゲート８７、８８はスイッチ
ブロックＳＢ１を構成し、スイッチゲート８９、９０は
スイッチブロックＳＢ２を構成し、スイッチゲート９
１、９２はスイッチブロックＳＢ４を構成している。ス
イッチゲート８７〜９２には制御信号として、アドレス
Ａ＊０が直接およびインバータ９３を介して入力され
る。スイッチブロックＳＢ１〜ＳＢ４の出力はアドレッ
シング信号ＥＣ１〜ＥＣ４として出力される。

【００９６】以上のような構成に基づき、アドレスＡ＊
０が“０”の場合、スイッチゲート８７、８９、９１が
導通となり、選択ラッチ信号ＥＢ１〜ＥＢ４が選択さ
れ、アドレッシング信号ＥＣ１〜ＥＣ４として出力さ
れ、アドレスＡ＊０が“１”の場合、スイッチゲート８
８、９０、９２が導通となり、選択ラッチ信号ＥＢ５〜
ＥＢ８が選択され、アドレッシング信号ＥＣ１〜ＥＣ４
として出力される。

【００９７】図５は図１の構成における、出力データ切
り替え回路７２の構成を示すブロック図である。図５に
おいて示すように、内部データＤ＊１〜Ｄ＊４はそれぞ
れスイッチゲート９３、９５、９７に入力される。一
方、アドレッシング信号ＥＣ１〜ＥＣ４はそれぞれスイ
ッチゲート９４、９６、９８に入力される。スイッチゲ
ート９３、９４はスイッチブロックＳＢＢ１を構成し、
スイッチゲート９５、９６はスイッチブロックＳＢＢ２
を構成し、スイッチゲート９７、９８はスイッチブロッ
クＳＢＢ４を構成している。スイッチゲート９３〜９８
には、制御信号として、内部信号Ｔが直接およびインバ
ータ９９を介して入力される。スイッチブロックＳＢＢ
１〜ＳＢＢ４の出力は出力データＤｏｕｔ１〜Ｄｏｕｔ
４として出力される。

【００９８】以上のような構成に基づき、内部信号Ｔが
“０”の場合、スイッチゲート９３、９５、９７が導通
となり、内部データＤ＊１〜Ｄ＊４が選択され、出力デ
ータＤｏｕｔ１〜Ｄｏｕｔ４として出力され、内部信号
Ｔが“１”の場合、スイッチゲート９４、９６、９８が
導通となり、アドレッシング信号ＥＣ１〜ＥＣ４が選択
され、出力データＤｏｕｔ１〜Ｄｏｕｔ４として出力さ
れる。

【００９９】以上述べたような構成において、次にその
動作を説明する。

【０１００】チップイレーズ動作の場合、コマンドデー
タ“Ｅ”が入力され、コマンドデータ“Ｃ”は入力され
ないので、コマンド入力回路１２からは内部信号Ｂが出
力され、内部信号Ｔは出力されず、従って、従来の構成
の場合と全く同様の動作を行う。従って、ここでは詳細
な動作の説明は省略する。

【０１０１】一方、ブロックイレーズ動作の場合も、コ
マンドデータ“Ｆ”が入力され、内部信号Ｃは入力され
ないので、コマンド入力回路１２からは内部信号Ａが出
力され、内部信号Ｔは出力されず、従って、従来の構成
の場合と全く同様の動作を行う。従って、ここでは詳細
な動作の説明は省略する。

【０１０２】さて、ここではコマンドデータ“Ｃ”に対
応するブロックデコーダテストについて説明する。今、
読み出し／書き込み制御回路１４に入力される外部ＣＥ
信号の立ち上がりに対応して、データ入力Ｄｉｎ１〜Ｄ
ｉｎ４がコマンドとしてコマンド入力回路１２に取り込
まれラッチされる。この場合、データ入力Ｄｉｎ１〜Ｄ
ｉｎ４はコマンドデータ“Ｃ”に対応している。その結
果、内部信号Ｔが“Ｈ”レベルになり、チップ内部のモ
ードがテストモードに切り替わる。

【０１０３】内部信号Ｔに基づきブロックデコーダ３の
出力であるブロック選択線ＥＡ１〜ＥＡ８の状態がデー
タラッチ回路７０にラッチされ、８ビットの選択ラッチ
信号ＥＢ１〜ＥＢ８としてアドレッシング回路７１に出
力される。

【０１０４】アドレッシング回路７１は選択ラッチ信号
ＥＢ１〜ＥＢ８を内部アドレスＡ＊０の状態に基づい
て、４ビット分を選択する。つまり、内部アドレスＡ＊
０が“０”の場合は選択ラッチ信号ＥＢ１〜ＥＢ４を選
択してアドレッシング信号ＥＣ１〜ＥＣ４として出力
し、内部アドレスＡ＊０が“１”の場合は選択ラッチ信
号ＥＢ５〜ＥＢ８を選択してアドレッシング信号ＥＣ１
〜ＥＣ４として出力する。

【０１０５】チップがテストモードの場合、アドレッシ
ング信号ＥＣ１〜ＥＣ４を入力される出力データ切り替
え回路７２は内部データＤ＊１〜Ｄ＊４とアドレッシン
グ信号ＥＣ１〜ＥＣ４のうちで、アドレッシング信号Ｅ
Ｃ１〜ＥＣ４を選択するので、アドレッシング信号ＥＣ
１〜ＥＣ４は出力データＤｏｕｔ１〜Ｄｏｕｔ４として
入出力回路９に出力され、入出力回路９はこれを増幅し
て、外部にデータ出力として出力する。

【０１０６】さて、以上のような動作を通じて、実際に
ブロックイレーズ動作を行わなくても、ブロックイレー
ズに関与する、アドレスラッチ回路４、ブロックデコー
ダ３が正常に機能しているか否かをテストすることがで
きる。

【０１０７】先ず、アドレスＡ０〜Ａｎの中のアドレス
Ａ０に対応するピンを“Ｌ”レベルにして、所定のブロ
ックアドレスを表すアドレスＡ１〜Ａ２を外部より入力
する。しかる後に、外部よりブロックデコーダテストを
指示するコマンドデータ“Ｃ”を外部から入力し、外部
ＣＥ信号を所定期間“Ｌ”レベルとして入力する。その
結果、チップ内部はテストモードとなり、ブロックデコ
ーダ３の出力信号であるブロック選択線ＥＡ１〜ＥＡ８
の中のブロック選択線ＥＡ１〜ＥＡ４が、データラッチ
回路７０、アドレッシング回路７１、出力データ切り替
え回路７２を経て、入出力回路９から外部に出力され
る。従って、アドレスＡ１〜Ａ２の内容を入出力回路９
の内容とつき合わせることにより、アドレスラッチ回路
４、ブロックデコーダ３が正常に動作しているかどうか
をチェックすることができる。

【０１０８】次に、アドレスＡ０〜Ａｎの中のアドレス
Ａ０に対応するピンを“Ｈ”レベルにして、所定のブロ
ックアドレスを表すアドレスＡ１〜Ａ２を外部より入力
する。しかる後に、外部よりブロックデコーダテストを
指示するコマンドデータ“Ｃ”を外部から入力し、外部
ＣＥ信号を所定期間“Ｌ”レベルとして入力する。その
結果、チップ内部はテストモードとなり、ブロックデコ
ーダ３の出力信号であるブロック選択線ＥＡ１〜ＥＡ８
の中のブロック選択線ＥＡ５〜ＥＡ８が、データラッチ
回路７０、アドレッシング回路７１、出力データ切り替
え回路７２を経て、入出力回路９から外部に出力され
る。従って、アドレスＡ１〜Ａ２の内容を入出力回路９
の内容とつき合わせることにより、アドレスラッチ回路
４、ブロックデコーダ３が正常に動作しているかどうか
をチェックすることができる。

【０１０９】以上のような動作を、順次アドレスＡ０〜
Ａ２を進めながら実行してゆくことで、実際にブロック
消去を実行しなくても、アドレスラッチ回路４とブロッ
クデコーダ３の動作のチェックを行うことができる。一
方、セルソース電圧供給回路２の動作やセルアレイ１の
消去動作については、チップイレーズテストの時点で動
作テストを実施できるので、アドレスラッチ回路４とブ
ロックデコーダ３の動作が問題なければブロックイレー
ズはできることになる。なお、ブロックイレーズにかか
わる自動消去制御回路１３、コマンド入力回路１２、ベ
リファイ回路１１、カウンタ回路１０の動作を確認する
には、少なくとも１ブロック分についてのみテストすれ
ば全てのモードをカバーできるので、全部のブロック消
去を実行しなくて、ブロック消去動作のテストは十分と
いうことになる。

【０１１０】図６は従来のチップにおけるデバイステス
トと本実施例の不揮発性半導体メモリ装置に基づくデバ
イステストを比較して示すものであり、（ａ）が従来の
テストを、（ｂ）が本実施例の場合のテストをそれぞれ
示すものである。

【０１１１】同図（ａ）に示すように、従来はテストス
タート後に、約３ｓｅｃ間の全ビット消去テストを実
施、次にテストパターン書き込みテストを約１０ｍｓｅ
ｃ間実施、次にブロック自動消去テストによる再消去を
約１０ｓｅｃ間実施していたので、合計２３ｓｅｃを要
していた。

【０１１２】これに対して、本実施例の場合、同図
（ｂ）に示すように、テストスタート後に約３ｓｅｃ間
の全ビット消去テストを実施、次にブロックデコーダテ
ストを１０マイクロｓｅｃ間実施すれば、全てのテスト
を終了することができるので、テスト時間は約８分の１
と、大幅に短縮することができる。

【０１１３】ちなみに、図６のケースは従来の不揮発性
半導体メモリ装置で例示した構成、容量の場合について
の一例であり、メモリサイズによってはこのテスト時間
の差は更に大きくなる。

【０１１４】図７は本発明の実施例２としての不揮発性
半導体メモリ装置のブロック図である。図７において示
すように、テスト制御信号発生回路１００は、内部信号
Ｃ、ＴとアドレスＡ０が入力され、テスト制御信号Ｃ１
と、テスト制御信号Ｃ１の反転信号であるテスト制御信
号／Ｃ１と、テスト制御信号Ｔ１と、テスト制御信号Ｔ
１の反転信号であるテスト制御信号／Ｔ１を出力する。
５Ｖ／１２Ｖ切り替え回路１０１は内部信号Ｃに基づい
て５Ｖか１２Ｖの電圧を選択し、電圧信号ＳＷとしてセ
ルソース電圧供給回路２に与える。定電圧発生回路１０
２はテスト制御信号Ｔ１、テスト制御信号／Ｔ１を入力
され、２Ｖの定電圧を発生し、セルソース電圧供給回路
２に出力する。図７の構成が図１の構成と異なる点は、
データラッチ回路７０と、アドレッシング回路７１と、
出力データ切り替え回路７２とが除去されていることは
もちろんであるが、テスト制御信号発生回路１００と、
５Ｖ／１２Ｖ切り替え回路１０１と、定電圧発生回路１
０２が追加され、且つ、アドレスラッチ回路４と、セル
ソース電圧供給回路２と、コマンド入力回路１２の構成
が異なる。

【０１１５】図８は図７の構成において、セルソース電
圧供給回路２の構成を示す回路図であり、セルソース電
圧供給回路２を構成するセルソース電圧供給ブロックＣ
ＳＣ１−８の１個の構成を示す回路図である。図８にお
いて示すように、内部信号Ｃ、Ｔとデータの書き込みを
指示する信号である内部信号Ｐは、ノアゲート１０３に
入力される。ノアゲート１０３の出力はインバータ１０
４で反転され、ブロック選択信号ＥＡ１−８であるブロ
ック選択信号ＥＡｉと共にナンドゲート１０４に入力さ
れる。一方、内部信号Ｔ、Ｐはノアゲート１０５に入力
される。ノアゲート１０５の出力はインバータ１０６を
介して、ナンドゲート１０４の出力と共に、ナンドゲー
ト１０７に入力される。一方、内部信号Ｐはナンドゲー
ト１０４の出力を与えられるノアゲート１０８に入力さ
れる。ナンドゲート１０７の出力はインバータ１０９で
反転される。インバータ１０９の出力はインバータ１１
０で反転され、内部信号Ｔと共に、ノアゲート１１１に
入力される。ノアゲート１０８、１１１の各出力はノア
ゲート１１２に与えられる。一方、ノアゲート１０８の
出力はインバータ１１３で反転される。インバータ１１
３の出力はトランジスタ３８のゲートに入力される。ノ
アゲート１０８の出力は、トランジスタ３９のゲートに
入力される。ノアゲート１１２の出力はトランジスタ４
５のゲートに入力される。インバータ１０９の出力はト
ランジスタ１１４のゲートに入力される。ちなみに、ト
ランジスタ１１４のドレインはセルブロックｉのセルソ
ース線に接続され、ソースは２Ｖの定電圧に接続されて
いる。その他の接続に関しては図２５の構成と同様であ
るが、トランジスタ４０、４１、４３の各ソースには外
部電圧Ｖｐｐの代わりに、５Ｖ／１２Ｖ切り替え回路１
０１からの電圧信号ＳＷが接続される。

【０１１６】なお、図８の構成において、トランジスタ
３９のゲートに至るノードをノードＧ、トランジスタ４
５のゲートに至るノードをノードＨ、トランジスタ１１
４のゲートに至るノードをノードＩとする。

【０１１７】ここで、図８の構成について、図９の図表
に従って、その動作を説明する。図９において、モード
はコマンドデータ“Ｃ”は“Ｈ”レベルの場合の消去モ
ードと、内部信号Ｐが“Ｈ”レベルの場合の書き込みモ
ードと、読み出しモードと、内部信号Ｔが“Ｈ”レベル
のブロックテストのモードを示している。また、選択と
非選択はこのセルソース電圧供給ブロックＣＳＣ１〜Ｃ
ＳＣ８が選択されているか、非選択の状態にあるかを示
している。また、各ノードＧ、Ｈ、Ｉの状態について
は、“Ｈ”レベルの場合を“１”、“Ｌ”レベルの場合
を“０”で示す。そして、それぞれの状態ついて、セル
ソース線の電圧を示す。

【０１１８】さて、内部信号Ｃが“Ｈ”レベル、つまり
消去モードの場合、セルソース電圧供給ブロックＣＳＣ
１〜ＣＳＣ８が選択されている場合、ノードＧは“Ｈ”
レベル、ノードＨ、Ｉは“Ｌ”レベルである。この場
合、セルソース線は１２Ｖとなる。一方、セルソース電
圧供給ブロックＣＳＣ１〜ＣＳＣ８が非選択の場合、ノ
ードＧ、Ｉは“Ｌ”レベル、ノードＨが“Ｈ”レベルと
なり、セルソース線は０Ｖとなる。

【０１１９】一方、内部信号Ｐが“Ｈ”レベル、つまり
書き込みモードの場合、セルソース電圧供給ブロックＣ
ＳＣ１〜ＣＳＣ８が選択されている場合、ノードＧ、Ｉ
は“Ｌ”レベル、ノードＨが“Ｈ”レベルとなり、セル
ソース線は０Ｖとなる。一方、セルソース電圧供給ブロ
ックＣＳＣ１〜ＣＳＣ８が非選択の倍、ノードＧ、Ｈは
“Ｌ”レベル、ノードＩは“Ｈ”レベルであり、セルソ
ース線は２Ｖとなる。

【０１２０】また、読み出しモードの場合、セルソース
電圧供給ブロックＣＳＣ１〜ＣＳＣ８が選択であって
も、非選択であっても、ノードＧ、Ｉは“Ｌ”レベルで
あり、ノードＨは“Ｈ”レベルであるので、セルソース
線は０Ｖである。

【０１２１】そして、内部信号Ｔが“Ｈ”レベル、つま
りブロックテストモードの場合、セルソース電圧供給ブ
ロックＣＳＣ１〜ＣＳＣ８が選択の場合、ノードＧは
“Ｈ”レベル、ノードＨ、Ｉは“Ｌ”レベルとなるの
で、セルソース線は３Ｖ（５Ｖ〜２Ｖ）となる。一方、
セルソース電圧供給ブロックＣＳＣ１〜ＣＳＣ８が非選
択の場合、ノードＧは“Ｌ”レベル、ノードＨ、Ｉは
“Ｈ”レベルとなるので、セルソース線の電圧は２Ｖま
たは０Ｖとなる。

【０１２２】さて、図１０は電圧信号ＳＷを発生する５
Ｖ／１２Ｖ切り替え回路１０１の構成を示す回路図であ
る。図１０において示すように、内部信号Ｃはインバー
タ１１５、１１６およびトランジスタ１１７のゲートに
入力される。トランジスタ１１７はそのソースを接地さ
れ、そのドレインをトランジスタ１１８のドレインとト
ランジスタ１１９のゲートに接続される。インバータ１
１６の出力はトランジスタ１２０のゲートに接続され
る。トランジスタ１２０のソースは接地され、そのドレ
インはトランジスタ１１８のゲートとトランジスタ１１
９のドレインに接続される。トランジスタ１１８、１１
９のソースは電源ＵＨＥに接続される。トランジスタ１
１８のゲート、トランジスタ１１９、１２０のドレイン
はトランジスタ１２１のゲートに接続される。インバー
タ１１５の出力はトランジスタ１２２のゲートに接続さ
れる。トランジスタ１２１のソースは電源Ｖｃｃ（５
Ｖ）に接続され、トランジスタ１２１のソースは外部電
圧Ｖｐｐ（１２Ｖ）に接続される。また、トランジスタ
１２１、１２２のドレインは電圧信号ＳＷを導出する。

【０１２３】以上のような構成において、内部信号Ｃが
“Ｈ”レベルの場合、トランジスタ１２２がオンして、
電圧信号ＳＷとしては電源Ｖｃｃが出力される。この場
合、トランジスタ１１７、１１９がオンし、トランジス
タ１１８、１２０がオフとなるので、トランジスタ１２
１のゲートには電圧ＵＨＥが印加されるので、トランジ
スタ１２１はオフである。

【０１２４】一方、内部信号Ｃが“Ｌ”レベルの場合、
トランジスタ１２２はオフとなる。この場合、トランジ
スタ１１７、１１９がオフとなり、トランジスタ１１
８、１２０がオンとなるので、トランジスタ１２１のゲ
ートは“Ｌ”レベルとなり、オンする。その結果、電圧
信号ＳＷとしては外部電圧Ｖｐｐが出力される。

【０１２５】つまり、セルアレイ１の消去時には５Ｖ／
１２Ｖ切り替え回路１０１からは、外部電圧Ｖｐｐが出
力され、消去時以外は電源Ｖｃｃが出力される。

【０１２６】ちなみに、図１０において、電圧ＵＨＥは
消去時には１５Ｖの“Ｈ”レベル電圧が供給され、消去
時以外は電源Ｖｃｃの“Ｈ”レベルが出力される、図示
しない、昇圧回路の出力信号である。

【０１２７】図１１は図７の構成において、定電圧発生
回路１０２の構成を示す回路図である。図１１において
示すように、トランジスタ１２３〜１２６は電源Ｖｃｃ
と接地間に直列に接続される。トランジスタ１２３のソ
ースおよびトランジスタ１２６のゲートは電源Ｖｃｃに
接続される。トランジスタ１２５のゲートはそのドレイ
ンに接続される。トランジスタ１２３、１２４のゲート
はトランジスタ１２８のゲートに接続される。ゲートに
テスト制御信号Ｔ１を入力されるトランジスタ１２７は
ソースを電源Ｖｃｃに、ドレインをトランジスタ１２
８、１３０のソースに接続される。トランジスタ１２８
のドレインはトランジスタ１２９のドレイン、ゲートに
接続される。トランジスタ１２９のソースは接地され
る。トランジスタ１３０のドレインはトランジスタ１３
１、１３２のドレインとインバータ１３３に接続され
る。トランジスタ１３１のソースは接地される。また、
トランジスタ１３２はゲートにテスト制御信号Ｔ１を入
力され、ソースを接地される。インバータ１３３の出力
はトランジスタ１３５のゲートに接続される。トランジ
スタ１３５はそのソースを接地される。トランジスタ１
３５のドレインは、そのゲートにテスト制御信号／Ｔ１
を入力されるトランジスタ１３４のドレインと接続さ
れ、併せてトランジスタ１３０のゲートに接続される。
そして、トランジスタ１３４、１３５のドレインから２
Ｖ電圧が導出される。

【０１２８】以上のような構成において、テスト制御信
号Ｔ１が“Ｌ”レベルの場合、２Ｖ電圧の出力端子には
電圧出力はされない。一方、テスト制御信号Ｔ１が
“Ｈ”レベルの場合、出力端子に２Ｖの定電圧が出力さ
れる。

【０１２９】これは、トランジスタ１２３〜１２６の分
圧回路で定電圧を発生し、これをトランジスタ１２８と
トランジスタ１３０を含む差動構成を通じて出力端子に
伝達しているからである。

【０１３０】なお、定電圧発生回路１０２から、書き込
み時に、非選択ブロックのセルソース線に２Ｖを供給す
るのは、消去されたブロックにデータを書き込む場合
に、消去されなかったブロックのメモリセルのゲート電
圧も１２Ｖになってしまうので、消去されなかったブロ
ックのメモリセルに誤ってデータの書き込みが行われる
のを防止するためである。

【０１３１】図１２は図７の構成におけるテスト制御信
号発生回路１００の構成を示す回路図であり、特にテス
ト制御信号Ｔ１、テスト制御信号／Ｔ１を発生するため
の構成を示している。ブロックアドレス以外のアドレス
を入力するためのアドレスパッド１３６はトランジスタ
１３７〜１３９の直列回路に入力される。トランジスタ
１３８、１３９の接続点はインバータ１４０、１４１の
直列回路を通じて取り出され、テスト制御信号Ｔ１とし
て出力される。テスト制御信号Ｔ１はインバータ１４２
で反転され、テスト制御信号／Ｔ１として出力される。

【０１３２】以上のような構成において、アドレスパッ
ド１３６にテスト用の１２Ｖの高い電圧を供給すると、
これが電圧検知され、テスト制御信号Ｔ１が“Ｈ”レベ
ルとなる。

【０１３３】図１３は図７の構成におけるセンス増幅器
８のセンス増幅器ブロックＳ／Ａ１〜Ｓ／Ａ４の１ブロ
ック分の回路を示す回路図である。図１３において示す
ように、ワード選択線ＷＬ１〜ＷＬｎをゲート入力され
るメモリセルのトランジスタのソースはセルソース線に
ブロック単位で接続される。一方、メモリセルのトラン
ジスタのドレインはビット線に共通接続される。ビット
線はカラムデコード信号ｈｉをゲートに与えられるカラ
ム選択用のトランジスタ１４０、カラムデコード信号ｇ
ｉをゲートに与えられるカラム選択用のトランジスタ１
４１を通じてインバータ１４２とその出力をゲート入力
されるトランジスタ１４３のソースに導出される。トラ
ンジスタ１４３のドレインは差動増幅器１４４に入力さ
れる。なお、トランジスタ１４３のドレインには、その
ソースを電源に接続されるトランジスタ１４５のゲート
とドレインが接続される。差動増幅器１４４にはリファ
レンス電位が与えられており、センスされたビット線の
データは内部データＤ＊ｉとして導出され、図７の入出
力回路９に出力される。

【０１３４】以上のような構成において、セルソース線
には、選択されたブロックにおいては３Ｖの電圧が印加
され、非選択のブロックにおいては０Ｖが印加される。
一方、ビット線には、選択されたブロックにおいては２
Ｖの電圧が印加され、非選択のブロックにおいては１Ｖ
の電圧が印加される。

【０１３５】以上述べたような構成において、次にその
動作を図１４のタイミングチャートに基づいて説明す
る。ちなみに、図１４（ａ）は内部信号Ｔ、（ｂ）は外
部ＣＥ信号、（ｃ）は制御信号ＣＭＥ、（ｄ）は入力デ
ータ、（ｅ）はアドレス、（ｆ）は内部信号Ａ、（ｇ）
は内部信号Ｂ、（ｈ）はブロック選択線ＥＡ１、（ｉ）
はブロック選択線ＥＡ２、（ｊ）はブロック選択線ＥＡ
８、（ｋ）はテスト制御信号Ｔ１、（ｌ）は電圧ＵＨ
Ｅ、（ｍ）はテスト制御信号Ｃ１、（ｎ）はセルブロッ
ク１のセルソース線、（ｏ）はセルブロック２のセルソ
ース線、（ｐ）はセルブロック３−８のセルソース線、
（ｑ）はカラムデコード信号ｇ１、（ｒ）はカラムデコ
ード信号ｇ２、（ｓ）はカラムデコード信号ｇ３、
（ｔ）は読み出しデータをそれぞれ示すものである。

【０１３６】さて、テストモードにおいては、時刻ｔ１
において、図１４（ｂ）に示すように、外部からの外部
ＣＥ信号が“Ｈ”レベルとなり、これに伴い読み出し／
書き込み制御回路１４からは、（ｃ）に示すように、制
御信号ＣＭＥが出力される。

【０１３７】次に、入出力回路９から図１４（ｄ）に示
すように、コマンドデータ“Ｃ”を表すデータを与える
と共に、（ｅ）に示すように、アドレスＡ０〜Ａｎとし
て、セルブロック１を選択するようなアドレスを与え
る。

【０１３８】その結果、カラムデコード信号ｇ１、ｇ
２、ｇ３は、図１４（ｑ）、（ｒ）、（ｓ）に示すよう
に、カラムデコード結果をセルアレイ１に与える。

【０１３９】時刻ｔ２において、外部ＣＥ信号が立ち上
がると、アドレスＡ０〜Ａｎの中のブロックアドレスに
対応するアドレスがアドレスラッチ回路４にラッチさ
れ、ブロック選択線ＥＡ１〜ＥＡ８が、図１４（ｈ）、
（ｉ）、（ｊ）に示すように、確定する。同時にコマン
ド入力回路１２から、（ａ）に示すように、内部信号Ｔ
が出力される。また、テスト制御信号発生回路１００か
らのテスト制御信号Ｃ１が、（ｍ）に示すように、
“Ｈ”レベルに立ち上がり、電圧ＵＨＥが、（ｌ）に示
すように、５Ｖに立ち上がる。

【０１４０】その結果、セルブロック１のセルソース線
には、図１４（ｎ）に示すように、３Ｖが出力され、そ
の他のセルブロック２〜８のセルソース線には、
（ｏ）、（ｐ）に示すように２Ｖが出力される。

【０１４１】次に、時刻ｔ３のタイミングで、ブロック
アドレス以外のアドレスピンに１２Ｖの高電圧を供給す
る。その結果、テスト制御信号発生回路１００からのテ
スト制御信号Ｔ１が、図１４（ｋ）に示すように、
“Ｈ”レベルに立ち上がる。すると、（ｎ）に示すよう
に、選択されているセルブロック１のセルソース線には
電圧信号ＳＷのテスト時の電圧である５ＶよりＮチャン
ネルトランジスタのしきい値分低い３Ｖの電圧が供給さ
れる。この時、テスト制御信号Ｔ１は“Ｈ”レベルにな
っているので、定電圧発生回路１０２の出力は０Ｖとな
り、非選択のセルブロック２−８のセルソース線には、
（ｏ）、（ｐ）に示すように、０Ｖが供給される。

【０１４２】以上のような状態で、読み出し動作を行う
と、図１３に示すように、選択されているセルブロック
のビット線はメモリセルを介して２Ｖ程度まで電圧が上
昇する。メモリセルが非導通状態の場合のビット線電位
は通常１．２Ｖ程度に、またメモリセルが導通状態の場
合はビット線電位は１．０Ｖ程度となるように、図１３
のインバータ１４２のしきい値が設定される。このた
め、消去のための選択ブロックが、読み出しのために選
択され、読み出しが行われると、メモリセルが導通状態
の場合のメモリセルのデータである“１”が入出力回路
９を通じて出力される。つまり、テスト制御信号Ｔ１が
“Ｈ”レベルの状態でブロックアドレスをインクリメン
トして、図１４（ｔ）に示すように、セルブロック１〜
８を順次読み出す動作を行うと、選択されたブロックが
正常にデコードされているか否か、ソース線に５Ｖ／１
２Ｖ切り替え回路１０１から電圧が正常に供給されてい
るか否かを、チェックすることが可能である。

【０１４３】次に、時刻ｔ４のタイミングで、所定のア
ドレスを入力するためのアドレスパッド１３６の電圧を
１２Ｖの高電圧から５Ｖに下げると、図１４（ｋ）に示
すように、テスト制御信号Ｔ１は“Ｌ”レベルに変化
し、定電圧発生回路１０２の出力電圧も２Ｖになる。

【０１４４】この状態で、ブロックアドレスをインクリ
メントして、図１４（ｔ）に示すように、セルブロック
１〜８を順次読み出す動作を行うと、どのセルブロック
が入力されても、ビット線は２Ｖ以上になっているの
で、“０”データが出力される。その結果、セルソース
線に定電圧発生回路１０２から２Ｖの電圧が正常に供給
されているか否かをチェックすることができる。

【０１４５】次に、時刻ｔ５のタイミングで、一旦テス
トモードを終了するために、図１４（ｂ）に示すよう
に、外部ＣＥ信号を“Ｌ”レベルに戻し、併せて（ｄ）
に示すように、データ入力Ｄｉｎ１〜Ｄｉｎ４としてリ
セットコマンド“００”を入力する。続いて、時刻ｔ６
で外部ＣＥ信号を立ち上げると、このコマンドがコマン
ド入力回路１２に入力され、内部信号Ｔが“Ｌ”レベル
に立ち下がる。これに伴い、ブロック選択線ＥＡ１−８
が、（ｈ）、（ｉ）、（ｊ）に示すように、リセットさ
れる。また、（ｌ）に示すように、電圧ＵＨＥが０Ｖと
なる。そして、（ｍ）に示すようにテスト制御信号Ｃ１
が“Ｌ”レベルとなり、（ｎ）、（ｏ）、（ｐ）に示す
ように全てのセルソース線が０Ｖとなる。

【０１４６】リセットコマンドに続いて、図１４（ｄ）
に示すように、再びコマンドデータ“Ｃ”を入力する。
併せて、（ｅ）に示すように、次のセルブロック２を選
択するためのアドレスを入力する。そして、時刻ｔ７の
タイミングで、一旦“Ｌ”レベルとした外部ＣＥ信号を
“Ｈ”レベルに立ち上げると、コマンドデータ“Ｃ”と
次のブロックアドレスが取り込まれる。

【０１４７】以上の動作に続いて、時刻ｔ２以降の動作
と全く手順で、ブロックアドレスＡ０〜Ａ２をインクリ
メントしながら、読み出し動作を行うことにより、全て
のセルソース電圧供給ブロックＣＳＣ１〜ＣＳＣ８が正
常に動作しているか否か、ブロックデコーダ３の働きが
正常であるか否かを確認することができる。

【０１４８】以上のように、この実施例２によれば、短
時間で消去テストを行うことが可能となり、さらに書き
込み時の非選択ブロックに所定バイアス電圧が供給され
るか否かを同時にテストすることができる。

【０１４９】また、この実施例２によれば、実施例１の
ように、データラッチ回路７０、アドレッシング回路７
１、出力データ切り替え回路７２が必要でなく、素子数
が少なくて済む、テスト制御信号発生回路１００、５Ｖ
／１２Ｖ切り替え回路１０１、定電圧発生回路１０２を
追加するだけで実現できるので、小さなチップ面積で効
率的なテストを実施することができ、コストメリットが
大きい。

【０１５０】図１５は本発明の実施例３の不揮発性半導
体メモリ装置の回路構成図である。図１５において示す
ように、ワード選択線ＷＬ１〜ＷＬｎをゲート入力され
るメモリセルはマトリックス状に配列され、メモリセル
のソース線はブロック単位でまとめられ、セルソース電
圧供給ブロックＣＳＣ１〜ＣＳＣ８並びにソース電位検
知線ＶＳ１〜ＶＳ８に接続される。なお、メモリセルｍ
ｃのドレインはビット線ＢＬに接続され、カラムデコー
ド信号ｈ１、ｈ２がゲートに入力されるトランジスタ１
４０及びカラムデコード信号ｇ１が入力されるトランジ
スタ１４１を介して、読み出しバス線ＲＯＢＵＳからセ
ンス増幅器ブロックＳ／Ａ１〜Ｓ／Ａ４に接続される。
センス増幅器ブロックＳ／Ａ１〜Ｓ／Ａ４は選択された
ビット線の状態をセンスして内部データＤ＊１〜Ｄ＊４
として外部に導出する。

【０１５１】図１５の構成において、ソース電位検知線
ＶＳ１〜ＶＳ８は図１６の回路構成図に示すようなソー
ス電位検知回路１４６に接続される。ソース電位検知回
路１４６はソース電位検知線ＶＳ１〜ＶＳ８の、例えば
ＶＳ１を、トランジスタ１４９〜１５３を直列に接続し
たソース高電位検知回路部ＳＨＤＣとトランジスタ１５
４〜１５８により構成されるソース低電位検知回路部Ｓ
ＬＤＣに接続している。ソース高電位検知回路部ＳＨＤ
Ｃは、トランジスタ１４９〜１５２による分圧回路とゲ
ートに内部信号Ｔを入力されるトランジスタ１５３から
構成され、トランジスタ１５１、１５２の接続点の電位
をインバータ１５９、１６０を通じて取り出し、スイッ
チゲート１４８に与えている。一方、ソース低電位検知
回路部ＳＬＤＣはトランジスタ１５６のゲートに１．５
Ｖの低い電圧を入力される差動構成となっており、ゲー
トにソース電位検知線ＶＳ１の入力を受けているトラン
ジスタ１５５と、前記トランジスタ１５６の比較動作に
より、トランジスタ１５５のソースよりインバータ１６
１を通じて結果を取り出すようになっている。インバー
タ１６１の出力はスイッチゲート１４７に入力される。
スイッチゲート１４７、１４８はテスト制御信号Ｔ１に
よりスイッチ制御され、検知結果をソース電位検知出力
ＤＶＳ１として出力する。

【０１５２】ソース電位検知回路１４６は図１７の接続
説明図に示すように、ソース電位検知線ＶＳ１〜ＶＳ８
のそれぞれに接続され、それぞれのソース電位の検知結
果がソース電位検知出力ＤＶＳ１〜ＤＶＳ８として出力
される。

【０１５３】ちなみに、ソース電位検知回路１４６にお
いては、ソース高電位検知回路部ＳＨＤＣはソース電位
検知線ＶＳ１〜ＶＳ８の電位が１０Ｖ以上であれば、ノ
ードＪに“Ｈ”レベルを出力する。また、ソース低電位
検知回路部ＳＬＤＣはソース電位検知線ＶＳ１〜ＶＳ８
の電位がリファレンス電位である１．５Ｖ以上であれ
ば、ノードＫに“Ｈ”レベルを出力するように構成され
る。

【０１５４】さて、ソース電位検知回路１４６の出力で
あるソース電位検知出力ＤＶＳ１〜ＤＶＳ８は図１８に
示すような回路を経て出力処理される。つまり、ソース
電位検知出力ＤＶＳ１〜ＤＶＳ８は、図４に示すのと全
く同様の構成を有する、アドレッシング回路１６２に入
力される。この場合、ソース電位検知出力ＤＶＳ１〜Ｄ
ＶＳ８は選択ラッチ信号ＥＢ１〜ＥＢ８の代わりに入力
されることになる。アドレッシング回路１６２からは、
ソース電位検知出力ＤＶＳ１〜ＤＶＳ８を選択した信号
として、アドレッシング信号ＥＣ１〜ＥＣ４が出力され
る。このアドレッシング信号ＥＣ１〜ＥＣ４は、図５に
示す構成と全く同様の接続構成の、出力データ切り替え
回路７２に与えられる。出力データ切り替え回路７２
は、アドレッシング信号ＥＣ１〜ＥＣ４と内部データＤ
＊１〜Ｄ＊４を、内部信号Ｔにより選択して、出力デー
タＤｏｕｔ１〜Ｄｏｕｔ４として入出力回路９に送出
し、データ出力ＤＯとして外部に取り出される。

【０１５５】なお、本実施例では、アドレスラッチ回路
４として図１９の回路図に示すような構成のものが用い
られる。同図の構成の、図２３と異なる点は、スイッチ
ドインバータ２７、２８に与える制御信号を、内部信号
Ａとする代わりに、インバータ１６３の出力信号とした
ことである。インバータ１６３にはナンドゲート１６４
の出力が送出されている。ナンドゲート１６３には内部
信号Ａと内部信号Ｔが与えられる。

【０１５６】つまり、この構成によれば、内部信号Ａの
代わりに内部信号Ｔが与えられてもアドレスラッチ回路
４はブロックアドレスをラッチすることになる。

【０１５７】また、本実施例においても、定電圧発生回
路１０２が用いられるが、その構成は図１１の構成と同
様である。ただし、テスト制御信号Ｔ１が“Ｌ”レベル
になり、テスト制御信号／Ｔ１が“Ｈ”レベルに固定さ
れている構成となっている。このため、非選択のセルソ
ース電圧供給ブロックＣＳＣ１−８の出力電圧は２Ｖと
なる。

【０１５８】なお、本実施例の他の構成は図７に示した
構成とほぼ同様である。

【０１５９】以上述べた様な構成において、次にその動
作を説明する。

【０１６０】さて、テストコマンドが入力されると、消
去時と同様に、電圧信号ＳＷが１２Ｖとなる。その結
果、図８に示した、セルソース電圧供給ブロックＣＳＣ
１〜ＣＳＣ８の出力電圧は、選択されたセルブロックに
ついては１２Ｖとなる。

【０１６１】ここで、図１２に示すテスト制御信号発生
回路１００の所定のアドレスピンであるアドレスパッド
１３６に１２Ｖの高電位を供給すると、テスト制御信号
Ｔ１が“Ｈ”レベル、テスト制御信号／Ｔ１が“Ｌ”レ
ベルとなるため、ソース電位検知回路１４６からはノー
ドＪの出力信号がソース電位検知出力ＤＶＳ１〜ＤＶＳ
８として出力される。例えば、テストモードになって、
セルブロック１を選択するブロックアドレスＡ＊０〜Ａ
＊２がアドレスラッチ回路４にラッチされている場合、
ソース電位検知線ＶＳ１の電圧は１２Ｖ、ソース電位検
知出力ＤＶＳ２〜ＤＶＳ８の電圧は２Ｖとなっている。

【０１６２】このため、アドレスＡ０に“Ｌ”レベルの
信号を入力すると、入出力回路９のセルブロック１に対
応するデータ出力としては“１”データが出力され、そ
の他のデータ出力としては“０”が出力される。

【０１６３】次に、アドレスＡ０に“Ｈ”レベルの信号
を入力すると、入出力回路９からは全て“０”のデータ
が出力される。

【０１６４】一方、テスト制御信号発生回路１００にお
いて、アドレスパッド１３６の電圧を１２Ｖから５Ｖに
下げると、ソース電位検知回路１４６におけるノードＫ
の出力信号がソース電位検知出力ＤＶＳ１〜ＤＶＳ８と
して出力される。このため、アドレスＡ０に“Ｌ”レベ
ルの信号を入力しても、また逆に“Ｈ”レベルの信号を
入力しても、入出力回路９からは“１”のデータが出力
される。このため、もしセルソース電圧供給ブロックＣ
ＳＣ１〜ＣＳＣ８に不良があり、選択されたセルブロッ
クのソース線が１０Ｖ以下に低下している場合、テスト
モードでこれを検出することができる。

【０１６５】同様に、書き込み時に非選択のセルブロッ
クのセルソース線に供給される２Ｖの電圧が低下するよ
うな不良も、テストモードの中で検出可能である。

【０１６６】以上のように、実施例３では、セルブロッ
クのデコードが正常に行われているか否かをチェックす
ることができると同時に、所定の電圧が供給されている
か否かについてもチェックすることができる。

【０１６７】以上述べたように、本発明の実施例によれ
ば、チップ内部に簡単な回路を追加するだけで、ブロッ
クイレーズテストの時間短縮が可能であり、更に消去動
作や書き込みの動作を、これに関連する回路ブロック毎
にチェックすることを可能となり、チップのテストに要
する時間や手間を大幅に省略することでコストダウンに
貢献できる。

【０１６８】

【発明の効果】本発明によれば、デコーダ手段の出力信
号を外部に出力可能としたので、実際にブロック消去動
作を行うことなく、短時間で、デコーダ回路が正常に動
作するか否かを知得できる。さらに、本発明によれば、
選択した単位ブロックセルアレイにおいてビット線の電
位を検出するようにしたので、ソース電圧供給手段が正
常に動作するか否かを、短時間で、テストすることがで
きる。さらに、本発明によれば、全ビットの消去テスト
と各単位ブロックセルアレイを選択するデコーダ手段が
適正に働くかどうかのテストとを行うようにしたので、
短時間で単位ブロックセルアレイ毎の消去テストを行う
ことができる。

【図面の簡単な説明】

【図１】本発明の実施例１に係る不揮発性半導体メモリ
装置のブロック図である。

【図２】図１の構成のコマンド入力回路の部分回路構成
図である。

【図３】図１の構成のデータラッチ回路のブロック図で
ある。

【図４】図１の構成のアドレッシング回路のブロック図
である。

【図５】図１の構成の出力データ切り替え回路のブロッ
ク図である。

【図６】従来のチップにおけるデバイステストと実施例
１の不揮発性半導体メモリ装置に基づくデバイステスト
を比較して示す説明図である。

【図７】本発明の実施例２の不揮発性半導体メモリ装置
のブロック図である。

【図８】図７の構成のセルソース電圧供給回路の構成の
回路図である。

【図９】図８の構成に基づく動作モードを説明する図表
である。

【図１０】図７の構成における５Ｖ／１２Ｖ切り替え回
路の回路図である。

【図１１】図７の構成における定電圧発生回路の回路図
である。

【図１２】図７の構成におけるテスト制御信号発生回路
の回路図である。

【図１３】図７の構成におけるセンス増幅器の１ブロッ
ク分の回路図である。

【図１４】図７の構成を説明するためのタイミングチャ
ートである。

【図１５】本発明の実施例３の不揮発性半導体メモリ装
置の回路構成図である。

【図１６】図１５の回路に接続されるソース電位検知回
路の回路構成図である。

【図１７】図１６のソース電位検知回路の接続説明図で
ある。

【図１８】図１６のソース電位検知回路の出力処理を説
明するブロック図である。

【図１９】実施例３に適用されるアドレスラッチ回路の
回路図である。

【図２０】従来の不揮発性半導体メモリ装置のブロック
図である。

【図２１】図２０の構成のセルアレイ、センス増幅器、
書き込み負荷回路の部分を抜き出して示す回路構成図で
ある。

【図２２】図２０のロウデコーダ回路、カラムデコーダ
回路の構成を示すブロック図である。

【図２３】図２０のアドレスラッチ回路の詳細な構成を
示す回路図である。

【図２４】図２０のブロックデコーダの構成を示すブロ
ック図である。

【図２５】図２０のセルソース電圧供給回路の１ブロッ
ク分の回路図である。

【図２６】図２０のコマンド入力回路の構成を示すブロ
ック図である。

【図２７】図２０のベリファイ回路の構成を示すブロッ
ク図である。

【図２８】チップイレーズモードの動作を説明するフロ
ーチャートである。

【図２９】チップイレーズモードの動作を説明するタイ
ミングチャートである。

【図３０】ブロックイレーズモードの動作を説明するフ
ローチャートである。

【図３１】ブロックイレーズモードの動作を説明するタ
イミングチャートである。

【符号の説明】

１セルアレイ２セルソース電圧供給回路３ブロックデコーダ４アドレスラッチ回路５アドレスバッファ回路６ロウデコーダ回路７カラムゲートトランジスタ群８センス増幅器９入出力回路１０カウンタ回路１１ベリファイ回路１２コマンド入力回路１３自動消去制御回路１４読み出し／書き込み制御回路１５カラムデコーダ回路１６書き込み負荷回路７０データラッチ回路７１アドレッシング回路７２出力データ切り替え回路１３６アドレスパッド１００テスト制御信号発生回路１０１５Ｖ／１２Ｖ切り替え回路１０２定電圧発生回路１４４差動増幅器１４６ソース電位検知回路１６２アドレッシング回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年１月３１日

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図７

【補正方法】変更

【補正内容】

【図７】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１２

【補正方法】変更

【補正内容】

【図１２】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１３

【補正方法】変更

【補正内容】

【図１３】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１５

【補正方法】変更

【補正内容】

【図１５】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１６

【補正方法】変更

【補正内容】

【図１６】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図１７

【補正方法】変更

【補正内容】

【図１７】

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図１９

【補正方法】変更

【補正内容】

【図１９】

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図２０

【補正方法】変更

【補正内容】

【図２０】

【手続補正１０】

【補正対象書類名】図面

【補正対象項目名】図２２

【補正方法】変更

【補正内容】

【図２２】

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】図２３

【補正方法】変更

【補正内容】

【図２３】

【手続補正１２】

【補正対象書類名】図面

【補正対象項目名】図２４

【補正方法】変更

【補正内容】

【図２４】

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図３１

【補正方法】変更

【補正内容】

【図３１】

Claims

【特許請求の範囲】

【請求項１】複数の単位ブロックセルアレイを有し、そ
の各単位ブロックセルアレイは、ソース、ドレイン、制
御ゲート及び電子の注入／引き抜きが行われる浮遊ゲー
トを有するトランジスタからなる不揮発性メモリセルの
複数をほぼマトリクス状に配列したものである、メモリ
セルアレイと、前記メモリセルアレイ中の前記複数の単位ブロックセル
アレイのうちの所定のものを消去対象とするために、入
力されたブロック選択アドレスをデコードして、前記複
数の単位ブロックセルアレイのうちの１つを選択する出
力信号を出力する、デコーダ手段と、前記複数の単位ブロックセルアレイの全てを消去対象と
するために、前記デコーダ手段からの前記出力信号を、
前記複数の単位ブロックセルアレイの全てを選択するも
のとする、設定手段と、前記デコーダ手段の前記出力信号を外部に出力可能な出
力手段と、を具備したことを特徴とする不揮発性半導体メモリ装
置。
【請求項２】複数の単位ブロックセルアレイを有し、そ
の各単位ブロックセルアレイは、ソース、ドレイン、制
御ゲート及び電子の注入／引き抜きが行われる浮遊ゲー
トを有するトランジスタからなる不揮発性メモリセルの
複数をほぼマトリクス状に配列したものであり、前記メ
モリセルのうちの各列方向に並ぶものの各ドレインはそ
の列に対応する各ビット線に接続されているメモリセル
アレイと、前記メモリセルアレイ中の前記複数の単位ブロックセル
アレイのうちの所定のものを消去対象とするために、入
力されたブロック選択アドレスをデコードして、前記複
数の単位ブロックセルアレイのうちの１つを選択単位ブ
ロックセルアレイとして選択する出力信号を出力する、
デコーダ手段と、前記デコーダ手段の出力信号に応答して、前記選択単位
ブロックセルアレイにおける複数の前記メモリセルの前
記ソースに所定の電圧を供給するソース電圧供給手段
と、前記選択単位ブロックセルアレイ内における前記ビット
線の電位を検出して、前記選択単位ブロックセルアレイ
内における前記メモリセルの前記ソースに前記所定の電
位が供給されたか否かを検出する、読み出し手段と、を具備したことを特徴とする不揮発性半導体メモリ装
置。
【請求項３】複数の単位ブロックセルアレイを有し、そ
の各単位ブロックセルアレイは、ソース、ドレイン、制
御ゲート及び電子の注入／引き抜きが行われる浮遊ゲー
トを有するトランジスタからなる不揮発性メモリセルの
複数をほぼマトリクス状に配列したものである、メモリ
セルアレイと、前記メモリセルアレイ中の前記複数の単位ブロックセル
アレイのうちの所定のものを消去対象とするために、入
力されたブロック選択アドレスをデコードして、前記複
数の単位ブロックセルアレイのうちの１つを選択単位ブ
ロックセルアレイとして選択する出力信号を出力する、
デコーダ手段と、前記複数の単位ブロックセルアレイの全てを消去対象と
するために、前記デコーダ手段からの前記出力信号を、
前記複数の単位ブロックセルアレイの全てを選択するも
のとする、設定手段と、全ての単位ブロックセルアレイにおける全ての前記メモ
リセルが正常に消去されるか否かをテストする全ビット
消去テスト機能と、前記デコーダ手段が前記各単位ブロ
ックセルアレイを選択可能かどうかをテストするデコー
ダ手段テスト機能とを有するテスト手段と、を具備したことを特徴とする不揮発性半導体メモリ装
置。