JP4366001B2 - 半導体メモリ試験方法・半導体メモリ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体メモリの良否を判定する半導体メモリ試験方法及びこの試験方法に従って動作する半導体メモリ試験装置に関し、特にフラッシュメモリを試験する場合に適用して好適な半導体メモリ試験方法及び半導体メモリ試験装置を提案するものである。
【０００２】
【従来の技術】
図３に一般に用いられている半導体メモリ試験装置の概要を示す。
一般に半導体メモリ試験装置はタイミング発生器１１と、パターン発生器１２と、波形整形器１３、論理比較器１４とによって構成され、被試験メモリＭＵＴが正常に動作するか否かを試験する。
つまり、タイミング発生器１１で発生する基準クロックに従ってパターン発生器１２は被試験メモリＭＵＴに対してアドレス信号、試験パターンデータ、制御信号を発生する。これらの信号は波形整形器１３に与えられ、試験に必要な波形に整形して被試験メモリＭＵＴに印加される。
【０００３】
被試験メモリＭＵＴは制御信号によって試験パターンデータの書き込み、読み出しの制御が行われる。被試験メモリＭＵＴから読み出された試験パターンデータは論理比較器１４に与えられ、この論理比較器１４でパターン発生器１２から出力される期待値データと読み出しデータとが比較され、その一致、不一致により被試験メモリＭＵＴの良否判定が行われる。良否判定結果はパターン発生器１２に送られ、試験の中止或いはパターン発生シーケンスの変更に供される。
【０００４】
パターン発生器１２では論理比較器１４からのフェイル（不良情報）の情報を記憶しておき、そのフェイル情報によりパターン発生シーケンスが変更可能となっている。このパターン発生シーケンスの変更が可能なパターン発生シーケンス制御部の概略の構成を図４に示す。
パターン発生シーケンス制御部１２Ａはフェイルラッチ部ＦＬＴと、シーケンス制御部ＳＱＣとによって構成される。フェイルラッチ部ＦＬＴにはフェイル信号ＦＬと、クリア信号ＣＬＥとが入力される。フェイル信号ＦＬはフェイルラッチ部ＦＬＴにラッチ（記憶）される。クリア信号ＣＬＥはそのラッチ情報をクリア（消去）する信号である、このクリア信号の発生命令はパターン発生プログラムの任意のサイクルに記載することができ、テストサイクルの任意のサイクルで出力させることができる。
【０００５】
シーケンス制御部ＳＱＣはフェイルラッチ部ＦＬＴに格納されたフェイル情報によりパターン発生シーケンスの変更が可能なシーケンス命令の格納部及び制御部等で構成されている。
ところでメモリの品種の一つにフラッシュメモリと呼ばれているメモリがある。このフラッシュメモリは電源が遮断された状態でも記憶を維持する不揮発性を具備している。内部構造としては複数のメモリブロックで構成され、メモリブロック単位或いはチップ全体を一括消去が可能である。
【０００６】
フラッシュメモリは各メモリセルに帯電機能を有し、この帯電状態により電源を切り離しても記憶が維持できる構造になっている。このために製造直後の状態では帯電機能が正常な状態に揃えられているメモリセルと、正常な範囲から外されているメモリセルとが存在する。正常な状態から外れているメモリセルに消去動作を行わせると徐々に正常な状態に合わせ込むことができる。
このために、製造直後のフラッシュメモリに対して消去動作を実行し、その後未消去の状態にあるメモリセルが存在するか否かを検索するための読み出し試験を行っている。この消去動作と読み出し試験を総称して消去試験と称している。
【０００７】
消去試験では未消去のメモリセルが検出されると、再びそのメモリブロックに対して消去動作を実行し、再度メモリセルの記憶の状況を検索する。この消去動作と検索動作を未消去のメモリセルが検出されなくなるまで繰り返す。規定の繰り返し回数の範囲で消去が完了した場合はパス、規定の繰り返し回数の範囲で消去が完了しないメモリブロックをフェイル（不良）と判定し、次のメモリブロックの試験に移行する。又はそのメモリブロックが最後のメモリブロックの場合は試験を終了する。
【０００８】
図５にシーケンス制御部ＳＱＣを動作させている制御プログラムの概要を示す。ステップＳＰ１でパターン発生器１２（図３参照）に消去動作を実行させる。消去動作実行後にステップＳＰ２でパターン発生器１２に読み出し試験を実行させる。読み出し試験は各メモリブロックの先頭アドレスから最終アドレスまで実行される。
ステップＳＰ３では読み出し試験中にフェイル（未消去のメモリセルが存在したこと）の発生が有ったか否かを判定し、フェイルの発生が無ければステップＳＰ４で最終ブロックであるか否かを判定し、最終ブロックであれば終了、最終ブロックでなければステップＳＰ５で次のブロックの試験に移行する処理を施し、ステップＳＰ１に戻り、次のメモリブロックの試験に入る。
【０００９】
ステップＳＰ３でフェイルが発生していたと判定した場合（フェイルラッチ部ＦＬＴにフェイルＦＬがラッチされている状態を検出する）にはステップＳＰ６に分岐する。ステップＳＰ６では消去動作と読み出し試験を繰返す最大値を決める変数Ｍを＋１する。ステップＳＰ７でその変数Ｍが予め設定した回数を、この例では「２０」を越えたか否かを判定する。変数ＭがＭ＜２０であればステップＳＰ１に戻り、同一のメモリブロックに対して消去動作と読み出し試験とを実行する。この繰り返しが２０回以上に達するとＭ＞２０となり、ステップＳＰ８で試験中のメモリブロックをフェイルと判定し、ステップＳＰ４に分岐する
このように、従来のシーケンス制御部ＳＱＣは読み出し試験中に１個でもフェイルが発生した場合は、消去動作と読み出し試験を繰返すだけの判定しかできない構造になっている。
【００１０】
【発明が解決しようとする課題】
上述したように、従来は未消去のメモリセルが検出されている間は、消去動作と読み出し試験を繰返すから、未消去のメモリセルの数が多く存在するメモリブロックでは消去動作と読み出し試験の繰り返し回数が多くなり、時間が掛かる欠点がある。
この発明の目的はフラッシュメモリのように消去動作と、読み出し試験を未消去のメモリセルが無くなるまで繰返す半導体メモリ試験方法において試験に要する時間を大幅に短縮することができる半導体メモリ試験方法及びこの試験方法に従って動作する半導体メモリ試験装置を提案するものである。
【００１１】
【課題を解決するための手段】
この発明の請求項１では、未消去のメモリセルを検出するための読み出し試験時に、未消去のメモリセルの数を計数し、その計数値をシーケンス制御部に入力することによりシーケンス制御部は未消去のメモリセルの数に従って消去動作の回数を選択し、パターン発生器に選択した所定回数の消去動作を実行させる半導体メモリ試験方法を提案するものである。
【００１２】
この発明の請求項２では請求項１記載の半導体メモリ試験方法において、未消去のメモリセルの数が予め設定した数を越えている場合は消去動作を予め定めた所定回数に渡って実行させる半導体メモリ試験方法を提案するものである。
この発明の請求項３では請求項１又は２の何れか一方の半導体メモリ試験方法において、未消去のメモリセルの数が予め設定した数より少ない場合は消去動作を少なくとも１回実行して読み出し試験を実行する半導体メモリ試験方法を提案する。
【００１３】
この発明の請求項４では、パターン発生器と、このパターン発生器が出力するアドレス信号、試験パターンデータ、制御信号を被試験メモリの規格に対応した波形の信号に変換する波形整形器と、被試験メモリから読み出される読み出しデータと期待値とを比較する論理比較器とを具備して構成される半導体メモリ試験装置において、
論理比較器から出力される不良セル検出信号の発生個数を計数するフェイルカウンタと、
このフェイルカウンタの計数値と比較する数値を記憶した設定器と、
この設定器に設定した設定値とフェイルカウンタの計数値とを比較する比較器と、
フェイルカウンタの計数値が設定器に設定した設定値より大きい場合はパターン発生器に被試験メモリの消去動作を連続して複数回実行させ、フェイルカウンタの計数値が設定値より少ない場合はパターン発生器に被試験半導体メモリの消去動作を少数回に制限して実行させるシーケンス制御部と、
を具備して構成した半導体メモリ試験装置を提案する。
【００１４】
【作用】
この発明による半導体メモリ試験方法によれば未消去のメモリセルの数を計数し、その計数値に対応してシーケンス制御部を制御するから、パターン発生器には消去動作の回数を選択して実行させることができる。例えば未消去のメモリセルの数が設定値を越えている場合はパターン発生器に複数回に渡って消去動作を実行させることができる。
【００１５】
この結果、消去動作毎に被試験メモリの未消去のセルの数が減るので、早期に未消去のメモリセルの数を減らすことができ、消去動作試験を短時間に済ませることができる利点が得られる。
【００１６】
【発明の実施の形態】
図１にこの発明の要部となるパターン発生シーケンス制御部１２Ａの実施例を示す。
この発明では、図４に示したフェイルラッチ部ＦＬＴの代わりに、フェイルカウンタＦＣＯＮＴを設け、このフェイルカウンタＦＣＯＮＴで論理比較器１４から送られて来るフェイル信号の数を計数する。これと共に、設定器ＦＬＧを設け、この設定器ＦＬＧに設定した設定値とフェイルカウンタＦＣＯＮＴの計数値とを比較器ＣＰで比較し、その比較結果をシーケンス制御部ＳＱＣに入力し、シーケンス制御部ＳＱＣの状態を制御する。シーケンス制御部ＳＱＣには未消去メモリセル数が設定値より大きいか、小さいかを判定する判定機能を設け、未消去セル数が設定値より大きい場合は消去動作が大きく不足していると判定して消去動作を連続して複数回、例えば５〜７回程度実行し、この実行後に再び読み出し試験を実行する。
【００１７】
この読み出し試験中に未消去メモリセルが検出されなければそのメモリブロックをパスと判定し、次のメモリブロックの試験に進む。読み出し試験中に未消去メモリセルが検出され、その未消去メモリセルの数が設定値より小さくなっていれば消去動作を１回程度実行して再び読み出し試験を実行する。
図２にシーケンス制御部ＳＱＣを動作させるための制御プログラムの概要を示す。ステップＳＰ１では消去動作（フラッシュメモリのメモリブロックの各メモリセルの記憶を消去する動作）の回数を決める変数ＮをＮ＝０に初期化し、ステップＳＰ２の消去動作を実行する。この場合消去動作を１回実行してステップＳＰ３に進む。
【００１８】
ステップＳＰ３では変数ＮがＮ＝０か否かを判定し、Ｎ＝０であればステップＳＰ５に進む。ステップＳＰ５では読み出し試験を実行する。読み出し試験を実行している間、フェイルカウンタＦＣＯＮＴは論理比較器１４から送られて来るフェイル信号の数を計数する。
読み出し試験が終了した時点でステップＳＰ６ででフェイル数（未消去の状態にあるメモリセルの数）が「０」かそれ以上かを判定する。フェイル数が「０」であればステップＳＰ１で最終ブロックか否かを判定する。フェイル数が「０」であればステップＳＰ７に進む。ここで最終ブロックを試験していた場合にはこの試験の終了と同時にこのプログラムを終了する。
【００１９】
フェイルの数が「０」でない場合はステップＳＰ９に分岐する。ステップＳＰ９ではメモリブロックごとに付した読み出し試験の最大動作回数を与える変数ＭをＭ＝Ｍ＋１（Ｍに＋１を加える）し、ステップＳＰ１０に進む。
ステップＳＰ１０ではフェイル数が設定値より大きいか否かを判定する。設定器ＦＬＧ（図１参照）に例えば「１００」を設定したとすると、フェイル数が「１００」より大きい場合はステップＳＰ１１に進み、消去動作の回数を選択する。図２に示す例ではフェイル数が設定値「１００」より大きいか、小さいかの２者択一とした場合を例示したが、フェイルの発生個数に対応して消去動作の実行回数を７回、５回、３回、２回、１回のように選択させることができる。つまり、フェイルの発生個数が１００以上の場合は消去動作を７回、フェイルの発生個数が７０以上、１００以下の場合は消去動作を５回、フェイルの発生個数が５０以上、７０以下の場合は消去動作を３回、フェイルの発生個数が３０以上、５０以下の場合は消去動作を２回、フェイルの発生個数が３０以下の場合は消去動作を１回実行するように構成することもできる。このためには図１に示した設定器ＦＬＧと比較器ＣＰとを複数設ければよい。
【００２０】
図２の例ではフェイルの発生個数が「１００」以上の場合はステップＳＰ１１で消去動作を決定する変数ＮにＮ＝５を代入し、ステップＳＰ１３で変数ＭがＭ＞２０であるか否かを判定する。変数Ｍは読み出し試験を実行する最大値を決定する変数。Ｍ＞２０でなければステップＳＰ２に戻り、消去動作を実行する。このとき、消去動作は変数ＮにＮ＝５が代入されているから、Ｎの値がＮ＝０になるまでステップＳＰ２−ＳＰ３−ＳＰ４のループを実行し、消去動作を５回実行する。
【００２１】
消去動作を５回実行した後にステップＳＰ５に進み、読み出し試験を実行する。この読み出し試験で消去メモリセルが検出されなければステップＳＰ６からステップＳＰ７に進む。ステップＳＰ７で最終ブロックであると判定されれば試験を終了する。最終ステップでなければステップＳＰ８で次のブロックの試験に移行する処理が施され、ステップＳＰ２に戻り、次のメモリブロックの試験に入る。
【００２２】
ステップＳＰ１０でフェイルの発生個数が１００以下であった場合はステップＳＰ１２で変数Ｎに１が代入される。従って、ステップＳＰ２で消去動作が１回実行されて直ちに読み出し試験が実行され、爾後はフェイルの発生個数が「０」になるまで消去動作と読み出し試験を１回ずつ繰返す。
【００２３】
【発明の効果】
以上説明したように、この発明によればフラッシュメモリの試験において、フェイルの発生個数（未消去メモリセルの数）が設定値より大きい場合はまだ消去動作の回数が大きく不足しているものと判定して、消去動作を連続して複数回に渡って実行するから、この消去動作によって未消去のメモリセルの数を大幅に減少させることができる。
【００２４】
この結果、最初の１回目の読み出し試験により未消去のメモリセルの数を大きく減らすことができるから、この処理により試験に要する時間を大幅に短縮することができる。
また、１回目の読み出し試験でフェイルの発生個数が設定値以下であるメモリブロックの場合は、この程度の未消去メモリセルの数ではその後、数回程度の消去動作で未消去のメモリセルを消去状態にさせることができるから、この場合もさほど時間をかけずにそのメモリブロックの試験を終了することができる。
【００２５】
従って、この発明によればフラッシュメモリの消去試験を短時間に済ませることができ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図１】この発明の要部の構成を説明するためのブロック図。
【図２】この発明の要部の動作を説明するためのフローチャート。
【図３】一般的な半導体メモリ試験装置の概略の構成を説明するためのブロック図。
【図４】図３に示した半導体メモリ試験装置に用いられているパターン発生シーケンス制御部の構成を説明するためのブロック図。
【図５】図４に示したパターン発生シーケンス制御部の動作を説明するためのフローチャート。
【符号の説明】
１１ タイミング発生器
１２ パターン発生器
１２Ａ パターン発生シーケンス制御部
ＦＬ フェイル信号
ＣＬＥ クリア信号
ＦＣＯＮＴ フェイルカウンタ
ＦＬＧ 設定器
ＣＰ 比較器
ＳＱＣ シーケンス制御部
１３ 波形整形器
１４ 論理比較器
【発明の属する技術分野】
この発明は半導体メモリの良否を判定する半導体メモリ試験方法及びこの試験方法に従って動作する半導体メモリ試験装置に関し、特にフラッシュメモリを試験する場合に適用して好適な半導体メモリ試験方法及び半導体メモリ試験装置を提案するものである。
【０００２】
【従来の技術】
図３に一般に用いられている半導体メモリ試験装置の概要を示す。
一般に半導体メモリ試験装置はタイミング発生器１１と、パターン発生器１２と、波形整形器１３、論理比較器１４とによって構成され、被試験メモリＭＵＴが正常に動作するか否かを試験する。
つまり、タイミング発生器１１で発生する基準クロックに従ってパターン発生器１２は被試験メモリＭＵＴに対してアドレス信号、試験パターンデータ、制御信号を発生する。これらの信号は波形整形器１３に与えられ、試験に必要な波形に整形して被試験メモリＭＵＴに印加される。
【０００３】
被試験メモリＭＵＴは制御信号によって試験パターンデータの書き込み、読み出しの制御が行われる。被試験メモリＭＵＴから読み出された試験パターンデータは論理比較器１４に与えられ、この論理比較器１４でパターン発生器１２から出力される期待値データと読み出しデータとが比較され、その一致、不一致により被試験メモリＭＵＴの良否判定が行われる。良否判定結果はパターン発生器１２に送られ、試験の中止或いはパターン発生シーケンスの変更に供される。
【０００４】
パターン発生器１２では論理比較器１４からのフェイル（不良情報）の情報を記憶しておき、そのフェイル情報によりパターン発生シーケンスが変更可能となっている。このパターン発生シーケンスの変更が可能なパターン発生シーケンス制御部の概略の構成を図４に示す。
パターン発生シーケンス制御部１２Ａはフェイルラッチ部ＦＬＴと、シーケンス制御部ＳＱＣとによって構成される。フェイルラッチ部ＦＬＴにはフェイル信号ＦＬと、クリア信号ＣＬＥとが入力される。フェイル信号ＦＬはフェイルラッチ部ＦＬＴにラッチ（記憶）される。クリア信号ＣＬＥはそのラッチ情報をクリア（消去）する信号である、このクリア信号の発生命令はパターン発生プログラムの任意のサイクルに記載することができ、テストサイクルの任意のサイクルで出力させることができる。
【０００５】
シーケンス制御部ＳＱＣはフェイルラッチ部ＦＬＴに格納されたフェイル情報によりパターン発生シーケンスの変更が可能なシーケンス命令の格納部及び制御部等で構成されている。
ところでメモリの品種の一つにフラッシュメモリと呼ばれているメモリがある。このフラッシュメモリは電源が遮断された状態でも記憶を維持する不揮発性を具備している。内部構造としては複数のメモリブロックで構成され、メモリブロック単位或いはチップ全体を一括消去が可能である。
【０００６】
フラッシュメモリは各メモリセルに帯電機能を有し、この帯電状態により電源を切り離しても記憶が維持できる構造になっている。このために製造直後の状態では帯電機能が正常な状態に揃えられているメモリセルと、正常な範囲から外されているメモリセルとが存在する。正常な状態から外れているメモリセルに消去動作を行わせると徐々に正常な状態に合わせ込むことができる。
このために、製造直後のフラッシュメモリに対して消去動作を実行し、その後未消去の状態にあるメモリセルが存在するか否かを検索するための読み出し試験を行っている。この消去動作と読み出し試験を総称して消去試験と称している。
【０００７】
消去試験では未消去のメモリセルが検出されると、再びそのメモリブロックに対して消去動作を実行し、再度メモリセルの記憶の状況を検索する。この消去動作と検索動作を未消去のメモリセルが検出されなくなるまで繰り返す。規定の繰り返し回数の範囲で消去が完了した場合はパス、規定の繰り返し回数の範囲で消去が完了しないメモリブロックをフェイル（不良）と判定し、次のメモリブロックの試験に移行する。又はそのメモリブロックが最後のメモリブロックの場合は試験を終了する。
【０００８】
図５にシーケンス制御部ＳＱＣを動作させている制御プログラムの概要を示す。ステップＳＰ１でパターン発生器１２（図３参照）に消去動作を実行させる。消去動作実行後にステップＳＰ２でパターン発生器１２に読み出し試験を実行させる。読み出し試験は各メモリブロックの先頭アドレスから最終アドレスまで実行される。
ステップＳＰ３では読み出し試験中にフェイル（未消去のメモリセルが存在したこと）の発生が有ったか否かを判定し、フェイルの発生が無ければステップＳＰ４で最終ブロックであるか否かを判定し、最終ブロックであれば終了、最終ブロックでなければステップＳＰ５で次のブロックの試験に移行する処理を施し、ステップＳＰ１に戻り、次のメモリブロックの試験に入る。
【０００９】
ステップＳＰ３でフェイルが発生していたと判定した場合（フェイルラッチ部ＦＬＴにフェイルＦＬがラッチされている状態を検出する）にはステップＳＰ６に分岐する。ステップＳＰ６では消去動作と読み出し試験を繰返す最大値を決める変数Ｍを＋１する。ステップＳＰ７でその変数Ｍが予め設定した回数を、この例では「２０」を越えたか否かを判定する。変数ＭがＭ＜２０であればステップＳＰ１に戻り、同一のメモリブロックに対して消去動作と読み出し試験とを実行する。この繰り返しが２０回以上に達するとＭ＞２０となり、ステップＳＰ８で試験中のメモリブロックをフェイルと判定し、ステップＳＰ４に分岐する
このように、従来のシーケンス制御部ＳＱＣは読み出し試験中に１個でもフェイルが発生した場合は、消去動作と読み出し試験を繰返すだけの判定しかできない構造になっている。
【００１０】
【発明が解決しようとする課題】
上述したように、従来は未消去のメモリセルが検出されている間は、消去動作と読み出し試験を繰返すから、未消去のメモリセルの数が多く存在するメモリブロックでは消去動作と読み出し試験の繰り返し回数が多くなり、時間が掛かる欠点がある。
この発明の目的はフラッシュメモリのように消去動作と、読み出し試験を未消去のメモリセルが無くなるまで繰返す半導体メモリ試験方法において試験に要する時間を大幅に短縮することができる半導体メモリ試験方法及びこの試験方法に従って動作する半導体メモリ試験装置を提案するものである。
【００１１】
【課題を解決するための手段】
この発明の請求項１では、未消去のメモリセルを検出するための読み出し試験時に、未消去のメモリセルの数を計数し、その計数値をシーケンス制御部に入力することによりシーケンス制御部は未消去のメモリセルの数に従って消去動作の回数を選択し、パターン発生器に選択した所定回数の消去動作を実行させる半導体メモリ試験方法を提案するものである。
【００１２】
この発明の請求項２では請求項１記載の半導体メモリ試験方法において、未消去のメモリセルの数が予め設定した数を越えている場合は消去動作を予め定めた所定回数に渡って実行させる半導体メモリ試験方法を提案するものである。
この発明の請求項３では請求項１又は２の何れか一方の半導体メモリ試験方法において、未消去のメモリセルの数が予め設定した数より少ない場合は消去動作を少なくとも１回実行して読み出し試験を実行する半導体メモリ試験方法を提案する。
【００１３】
この発明の請求項４では、パターン発生器と、このパターン発生器が出力するアドレス信号、試験パターンデータ、制御信号を被試験メモリの規格に対応した波形の信号に変換する波形整形器と、被試験メモリから読み出される読み出しデータと期待値とを比較する論理比較器とを具備して構成される半導体メモリ試験装置において、
論理比較器から出力される不良セル検出信号の発生個数を計数するフェイルカウンタと、
このフェイルカウンタの計数値と比較する数値を記憶した設定器と、
この設定器に設定した設定値とフェイルカウンタの計数値とを比較する比較器と、
フェイルカウンタの計数値が設定器に設定した設定値より大きい場合はパターン発生器に被試験メモリの消去動作を連続して複数回実行させ、フェイルカウンタの計数値が設定値より少ない場合はパターン発生器に被試験半導体メモリの消去動作を少数回に制限して実行させるシーケンス制御部と、
を具備して構成した半導体メモリ試験装置を提案する。
【００１４】
【作用】
この発明による半導体メモリ試験方法によれば未消去のメモリセルの数を計数し、その計数値に対応してシーケンス制御部を制御するから、パターン発生器には消去動作の回数を選択して実行させることができる。例えば未消去のメモリセルの数が設定値を越えている場合はパターン発生器に複数回に渡って消去動作を実行させることができる。
【００１５】
この結果、消去動作毎に被試験メモリの未消去のセルの数が減るので、早期に未消去のメモリセルの数を減らすことができ、消去動作試験を短時間に済ませることができる利点が得られる。
【００１６】
【発明の実施の形態】
図１にこの発明の要部となるパターン発生シーケンス制御部１２Ａの実施例を示す。
この発明では、図４に示したフェイルラッチ部ＦＬＴの代わりに、フェイルカウンタＦＣＯＮＴを設け、このフェイルカウンタＦＣＯＮＴで論理比較器１４から送られて来るフェイル信号の数を計数する。これと共に、設定器ＦＬＧを設け、この設定器ＦＬＧに設定した設定値とフェイルカウンタＦＣＯＮＴの計数値とを比較器ＣＰで比較し、その比較結果をシーケンス制御部ＳＱＣに入力し、シーケンス制御部ＳＱＣの状態を制御する。シーケンス制御部ＳＱＣには未消去メモリセル数が設定値より大きいか、小さいかを判定する判定機能を設け、未消去セル数が設定値より大きい場合は消去動作が大きく不足していると判定して消去動作を連続して複数回、例えば５〜７回程度実行し、この実行後に再び読み出し試験を実行する。
【００１７】
この読み出し試験中に未消去メモリセルが検出されなければそのメモリブロックをパスと判定し、次のメモリブロックの試験に進む。読み出し試験中に未消去メモリセルが検出され、その未消去メモリセルの数が設定値より小さくなっていれば消去動作を１回程度実行して再び読み出し試験を実行する。
図２にシーケンス制御部ＳＱＣを動作させるための制御プログラムの概要を示す。ステップＳＰ１では消去動作（フラッシュメモリのメモリブロックの各メモリセルの記憶を消去する動作）の回数を決める変数ＮをＮ＝０に初期化し、ステップＳＰ２の消去動作を実行する。この場合消去動作を１回実行してステップＳＰ３に進む。
【００１８】
ステップＳＰ３では変数ＮがＮ＝０か否かを判定し、Ｎ＝０であればステップＳＰ５に進む。ステップＳＰ５では読み出し試験を実行する。読み出し試験を実行している間、フェイルカウンタＦＣＯＮＴは論理比較器１４から送られて来るフェイル信号の数を計数する。
読み出し試験が終了した時点でステップＳＰ６ででフェイル数（未消去の状態にあるメモリセルの数）が「０」かそれ以上かを判定する。フェイル数が「０」であればステップＳＰ１で最終ブロックか否かを判定する。フェイル数が「０」であればステップＳＰ７に進む。ここで最終ブロックを試験していた場合にはこの試験の終了と同時にこのプログラムを終了する。
【００１９】
フェイルの数が「０」でない場合はステップＳＰ９に分岐する。ステップＳＰ９ではメモリブロックごとに付した読み出し試験の最大動作回数を与える変数ＭをＭ＝Ｍ＋１（Ｍに＋１を加える）し、ステップＳＰ１０に進む。
ステップＳＰ１０ではフェイル数が設定値より大きいか否かを判定する。設定器ＦＬＧ（図１参照）に例えば「１００」を設定したとすると、フェイル数が「１００」より大きい場合はステップＳＰ１１に進み、消去動作の回数を選択する。図２に示す例ではフェイル数が設定値「１００」より大きいか、小さいかの２者択一とした場合を例示したが、フェイルの発生個数に対応して消去動作の実行回数を７回、５回、３回、２回、１回のように選択させることができる。つまり、フェイルの発生個数が１００以上の場合は消去動作を７回、フェイルの発生個数が７０以上、１００以下の場合は消去動作を５回、フェイルの発生個数が５０以上、７０以下の場合は消去動作を３回、フェイルの発生個数が３０以上、５０以下の場合は消去動作を２回、フェイルの発生個数が３０以下の場合は消去動作を１回実行するように構成することもできる。このためには図１に示した設定器ＦＬＧと比較器ＣＰとを複数設ければよい。
【００２０】
図２の例ではフェイルの発生個数が「１００」以上の場合はステップＳＰ１１で消去動作を決定する変数ＮにＮ＝５を代入し、ステップＳＰ１３で変数ＭがＭ＞２０であるか否かを判定する。変数Ｍは読み出し試験を実行する最大値を決定する変数。Ｍ＞２０でなければステップＳＰ２に戻り、消去動作を実行する。このとき、消去動作は変数ＮにＮ＝５が代入されているから、Ｎの値がＮ＝０になるまでステップＳＰ２−ＳＰ３−ＳＰ４のループを実行し、消去動作を５回実行する。
【００２１】
消去動作を５回実行した後にステップＳＰ５に進み、読み出し試験を実行する。この読み出し試験で消去メモリセルが検出されなければステップＳＰ６からステップＳＰ７に進む。ステップＳＰ７で最終ブロックであると判定されれば試験を終了する。最終ステップでなければステップＳＰ８で次のブロックの試験に移行する処理が施され、ステップＳＰ２に戻り、次のメモリブロックの試験に入る。
【００２２】
ステップＳＰ１０でフェイルの発生個数が１００以下であった場合はステップＳＰ１２で変数Ｎに１が代入される。従って、ステップＳＰ２で消去動作が１回実行されて直ちに読み出し試験が実行され、爾後はフェイルの発生個数が「０」になるまで消去動作と読み出し試験を１回ずつ繰返す。
【００２３】
【発明の効果】
以上説明したように、この発明によればフラッシュメモリの試験において、フェイルの発生個数（未消去メモリセルの数）が設定値より大きい場合はまだ消去動作の回数が大きく不足しているものと判定して、消去動作を連続して複数回に渡って実行するから、この消去動作によって未消去のメモリセルの数を大幅に減少させることができる。
【００２４】
この結果、最初の１回目の読み出し試験により未消去のメモリセルの数を大きく減らすことができるから、この処理により試験に要する時間を大幅に短縮することができる。
また、１回目の読み出し試験でフェイルの発生個数が設定値以下であるメモリブロックの場合は、この程度の未消去メモリセルの数ではその後、数回程度の消去動作で未消去のメモリセルを消去状態にさせることができるから、この場合もさほど時間をかけずにそのメモリブロックの試験を終了することができる。
【００２５】
従って、この発明によればフラッシュメモリの消去試験を短時間に済ませることができ、その効果は実用に供して頗る大である。
【図面の簡単な説明】
【図１】この発明の要部の構成を説明するためのブロック図。
【図２】この発明の要部の動作を説明するためのフローチャート。
【図３】一般的な半導体メモリ試験装置の概略の構成を説明するためのブロック図。
【図４】図３に示した半導体メモリ試験装置に用いられているパターン発生シーケンス制御部の構成を説明するためのブロック図。
【図５】図４に示したパターン発生シーケンス制御部の動作を説明するためのフローチャート。
【符号の説明】
１１ タイミング発生器
１２ パターン発生器
１２Ａ パターン発生シーケンス制御部
ＦＬ フェイル信号
ＣＬＥ クリア信号
ＦＣＯＮＴ フェイルカウンタ
ＦＬＧ 設定器
ＣＰ 比較器
ＳＱＣ シーケンス制御部
１３ 波形整形器
１４ 論理比較器
Claims (4)
- 被試験半導体メモリの試験すべきメモリブロックをアクセスし、そのメモリブロック内のメモリセルの記憶を全て消去する消去動作を実行した後に、そのメモリブロック内のメモリセルの記憶が消去されたか否かを確認するために読み出し試験を実行し、この読み出し試験中に未消去のメモリセルが検出されると読み出し試験終了後に再び消去動作を実行し、消去動作後に再びそのメモリブロック内の読み出し試験を実行することを繰り返し、規定の消去動作回数の範囲内で全てのメモリセルの記憶が消去された場合はそのメモリブロックをパスと判定して次のメモリブロックの試験に移行するか試験を終了し、規定の消去動作回数以上に達した場合は、そのメモリブロックを不良と判定する半導体メモリ試験方法において、
消去動作後にメモリセルの記憶が消去されたか否かを確認する読み出し試験中に未消去メモリセルが検出されるごとに未消去メモリセルの数を計数し、未消去メモリセルの数に対応して消去動作の実行回数を選択することを特徴とする半導体メモリ試験方法。 - 請求項１記載の半導体メモリ試験方法において、未消去のメモリセルの数が予め設定した数を越えている場合は上記消去動作を連続して所定回数に渡って実行させることを特徴とする半導体メモリ試験方法。
- 請求項１又は２記載の半導体メモリ試験方法の何れか一方において、未消去のメモリセルの数が予め設定した数より少ない場合は上記消去動作を少なくとも１回実行して読み出し試験を実行することを特徴とする半導体メモリ試験方法。
- パターン発生器と、このパターン発生器が出力するアドレス信号、試験パターンデータ、制御信号を被試験メモリの規格に対応した波形の信号に変換する波形整形器と、被試験メモリから読み出される読み出しデータと期待値とを比較する論理比較器とを具備して構成される半導体メモリ試験装置において、
上記論理比較器から出力される不良セル検出信号の発生個数を計数するフェイルカウンタと、
このフェイルカウンタの計数値と比較する数値を記憶した設定器と、
この設定器に設定した設定値と上記フェイルカウンタの計数値とを比較する比較器と、
上記フェイルカウンタの計数値が上記設定器に設定した設定値より大きい場合はパターン発生器に被試験メモリの消去動作を連続して複数回実行させ、フェイルカウンタの計数値が設定値より少ない場合はパターン発生器に被試験半導体メモリの消去動作を少数回に制限して実行させるシーケンス制御部と、
を具備して構成したことを特徴とする半導体メモリ試験装置。
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