JP2003141900A

JP2003141900A - 不揮発性半導体記憶装置

Info

Publication number: JP2003141900A
Application number: JP2001334660A
Authority: JP
Inventors: Jitsuwa Omuro; 日和大室; Kazuyoshi Oshima; 一義大嶋; Akihiko Hoshida; 昭彦星田; Kiichi Manita; 喜一間仁田; Michitaro Kanemitsu; 道太郎金光; Shinji Udo; 信治有働; Kazue Kikuchi; 和枝菊池; Kazuaki Ujiie; 和聡氏家; Masahiro Sakai; 正裕酒井
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-10-31
Filing date: 2001-10-31
Publication date: 2003-05-16
Also published as: US20030107918A1; US6829178B2

Abstract

(57)【要約】【課題】フラッシュメモリのような電気的に書込み、
消去可能な不揮発性半導体記憶装置において、テストの
所要時間を短縮できるようにする。【解決手段】セクタのような所定の単位での書込みお
よび消去で不良が発生した数を計数するカウンタ回路
（５０）と、該カウンタ回路で計数された値が予め設定
された不良の数の許容値を越えたか否か判定する比較回
路（５１）とを設け、上記カウンタ回路の計数値が上記
レジスタに設定された許容値を越えた場合には外部から
書込みまたは消去の指令が入っても書込み動作または消
去動作を行なわないように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、記憶情報を電気
的に書込み、消去可能な不揮発性メモリのテスト技術さ
らにはテスト所要時間の短縮化に適用して特に有効な技
術に関し、例えばフラッシュメモリに利用して有効な技
術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２重ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセル
に使用しており、フローティングゲートの蓄積電荷量を
変えることでＭＯＳＦＥＴのしきい値電圧を変化させ情
報を記憶することができる。

【０００３】かかるフラッシュメモリにおいては、メモ
リセルへの書込み・消去動作によるしきい値電圧の変化
の仕方にばらつきがあるとともに、例えばメモリセルを
構成するＭＯＳＦＥＴの絶縁膜の不良などの欠陥により
正常に書込みや消去が行なえないつまり書き込み、消去
を行なってもしきい値電圧が変化しない場合がある。

【０００４】従来、フラッシュメモリにおいては、メモ
リセルの特性のばらつきに対応するため、１本のワード
線に接続されているメモリセル単位（以下、セクタと称
する）で書込みを行なう場合に、書込み動作を複数回に
分けて行ない、所定のしきい値電圧レベルに到達したも
のから書込み電圧が印加されないようにする制御が行な
われている。また、テスタによるウェハレベルのテスト
で不良ビットの有無を検出するとともに、セクタ単位で
管理を行ない、不良ビットを有するセクタを不良セクタ
としてそのセクタ管理領域に不良または正常を区別する
情報を記憶して、通常使用状態ではこの管理情報を使用
して不良セクタが選択されないようにする制御が行なわ
れている。

【０００５】

【発明が解決しようとする課題】書込み不良あるいは消
去不良のビットを検出するテストは、ウェハ状態で複数
のチップにテスタのプローブを接触させて、同時に複数
のチップのテストを並行して実施することでテスト効率
を高める方式が採用されている。このように、ウェハ状
態で複数のチップを同時にテストする方法は、一般の半
導体集積回路にとっては有効な手法であるが、フラッシ
ュメモリにおいては、例えば書込み動作では前述したよ
うに、書込みを複数回に分けて行なっているため、いず
れかのチップで選択されているセクタの中に１ビットで
も不良ビットすなわちしきい値電圧が全くあるいはほと
んど変化しないビットがあると、その不良ビットの存在
によって書込みがなかなか終了しなくなり、その間にセ
クタが正常である他のチップにおいては書込みが終了し
ていても次のセクタへの移行を待たされた状態になるこ
とがある。

【０００６】つまり、ウェハ状態で複数のチップを同時
にテストする従来のテスタにおいては、チップ毎にプロ
ーブを移動させることができないため、テスト時間が不
良セクタを有するチップによって律則されてしまう。そ
のため、同時にテストをするチップの数を多くすればす
るほどいずれかのチップの選択セクタが不良セクタであ
る確率が高くなってテスト時間が長くなってしまうおそ
れがあるので、同時にテストするチップの数をあまり多
くすることができないという課題がある。上記のよう
に、従来のフラッシュメモリおよびそのテスト方法にあ
っては、テストに要する時間が長いためテストコストが
高くなり、それがチップ単価を下げられない要因のひと
つになっていた。

【０００７】この発明の目的は、フラッシュメモリのよ
うな電気的に書込み、消去可能な不揮発性半導体記憶装
置において、テストの所要時間を短縮し、もってチップ
単価を下げることができるようなテスト技術を提供する
ことにある。この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本願の第１の発明は、フ
ラッシュメモリのような不揮発性半導体記憶装置におい
て、セクタのような所定の単位での書込みおよび消去で
不良が発生した数を計数するカウンタ回路と、該カウン
タ回路で計数された値が予め設定された不良の数のリミ
ット値（許容値）を越えたか否か判定する比較回路とを
設け、上記カウンタ回路の計数値が上記レジスタに設定
されたリミット値を越えた場合には外部から書込みまた
は消去の指令が入っても書込み動作または消去動作を行
なわないように構成したものである。

【０００９】上記した手段によれば、複数のメモリを同
時にテストする場合に、いずれかのメモリで不良セクタ
の数がリミット値を越えると、外部から書込みまたは消
去の指令が入っても書込み動作または消去動作を行なわ
ないため、リミット値を越えた時点で当該チップのテス
トが終了し、以後、このメモリによって書込み時間や消
去時間が長くなるのを回避し、トータルのテスト所要時
間を短縮することができる。

【００１０】また、本願の他の発明は、フラッシュメモ
リのような不揮発性半導体記憶装置において、セクタの
ような所定の単位での書込みおよび消去で不良が発生し
たことを記憶する記憶領域（良／不良フラグ）を設け、
該記憶領域に不良であることを示す情報が記憶されてい
る場合には、メモリアレイ内の対応するセクタに対して
はテストモードにおいて書込み動作または消去動作を行
なわないように構成したものである。これにより、２回
目以降のテストの際にこの記憶領域をチェックすること
によって、既に対応する記憶領域に不良であることを示
す情報が記憶されているセクタに対する書込みまたは消
去動作を開始しないようにすることができるため、トー
タルのテスト所要時間を短縮することができる。

【００１１】本願のさらに他の発明は、コントロールゲ
ートとフローティングゲートを有ししきい値電圧が変化
されることにより情報を記憶する不揮発性記憶素子を含
むメモリアレイを備えた不揮発性半導体記憶装置におい
て、通常の動作状態でのベリファイ読出しレベルよりも
相対的に低いレベルでテスト動作時のベリファイ読出し
を行なうように構成するとともに、上記低いレベルによ
るテスト動作時のベリファイ読出しで書込みまたは消去
が不良と判定された場合には当該書込み動作または消去
動作を終了するように構成したものである。

【００１２】これにより、書込み電圧または消去電圧の
印加を複数回繰り返すことで書込みまたは消去を行なう
場合に、最初の書込み電圧または消去電圧の印加で所定
のレベル以上しきい値電圧が変化しない場合には不良ビ
ットを含むと判断して書込みまたは消去動作を終了でき
るため、無駄な動作が繰り返されるのを回避することが
でき、トータルのテスト所要時間を短縮することができ
る。

【００１３】

【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明する。図１は、本発明を適用して有効な不揮
発性半導体記憶装置の一例としてのフラッシュメモリの
実施例のブロック図を示す。フラッシュメモリには１つ
のメモリセルに２ビット以上のデータを記憶可能な多値
メモリがあるが、この実施例のフラッシュメモリは１つ
のメモリセルに１ビットのデータを記憶可能な２値メモ
リとして構成され、単結晶シリコンのような１個の半導
体チップ上に形成される。

【００１４】図１において、符号１０は複数の不揮発性
記憶素子（メモリセル）がマトリックス状に配置された
メモリアレイ、１１は外部から供給されるセクタアドレ
ス（Ｘアドレス）を取り込むセクタアドレスバッファ、
１２はセクタアドレスをデコードしてメモリアレイ１０
内の１本のワード線を選択するＸデコーダで、該Ｘデコ
ーダ１２にはワード線ＷＬを選択レベルに駆動するワー
ドドライバ回路が含まれる。１３はメモリアレイ１０内
のビット線ＢＬに接続され書込みデータを保持したり読
出し信号の増幅およびラッチを行なうデータレジスタ、
１４はＹアドレスをデコードしてビット線を選択する信
号を生成するＹデコーダ（Ｙ−ＤＥＣ）、１５はＹデコ
ーダ１２で生成された選択信号によりデータレジスタ１
１との接続を行なうＹゲート（カラムスイッチ）であ
る。

【００１５】また、１６は外部から供給されるクロック
信号ＳＣによってカウント動作し連続したカラムアドレ
ス（Ｙアドレス）を発生するＹアドレスカウンタで、発
生されたＹアドレスはＹデコーダ１４に供給されてデコ
ードされ、対応するＹゲート１５が導通されることによ
り、メモリアレイ１０内のビット線が順次選択される。
データ読出し時にメモリアレイ１０から読み出されたデ
ータはデータ出力バッファ１７によってマルチプレクサ
１８を経てデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７より外
部へ出力される。データ書込み時に外部より入出力端子
Ｉ／Ｏ０〜Ｉ／Ｏ７に入力されたライトデータはマルチ
プレクサ１８によりデータ入力バッファ１９を経て入力
データ制御回路２０へ供給され、さらにこの入力データ
制御回路２０からＹゲート１５を経て選択されたメモリ
アレイ１０内のビット線に供給される。

【００１６】さらに、この実施例のフラッシュメモリ
は、特に制限されないが、外部のマイクロプロセッサな
どから与えられる複数の制御信号を取り込む制御信号バ
ッファ２１や、コマンドコード（命令コード）を解釈し
当該コマンドコード（以下、単にコマンドと記す）に対
応した処理を実行すべくメモリ内部の各回路に対する制
御信号を順次形成して出力する制御回路（コントロー
ラ）２２を備えている。

【００１７】上記制御回路２２は、例えばコマンドをデ
コードしてチップ内部の各回路に対する制御信号を形成
するコマンドデコーダを備え、データ入出力端子Ｉ／Ｏ
０〜７を介してコマンドが与えられるとそれを解読して
自動的に対応する処理を実行するように構成されてい
る。また、制御回路２２は、書込みや消去が成功したか
失敗したかを示すビットなどを有するステータスレジス
タを備えており、このステータスレジスタの内容はデー
タ入出力端子Ｉ／Ｏ０〜７からチップ外部へ出力可能に
構成されている。

【００１８】また、この実施例のフラッシュメモリに
は、外部から供給される電源電圧Ｖｃｃに基づいて、メ
モリアレイ１０やＸデコーダ１２で必要とされる書込み
電圧Ｖｗや消去電圧Ｖｅ、ベリファイ電圧Ｖｗｖ，Ｖｅ
ｖを発生する内部電圧発生回路やこの内部電圧発生回路
で所定の電圧を発生させるのに必要な基準電源を発生す
る基準電源回路などからなる内部電源回路２３が設けら
れている。

【００１９】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号／ＲＥＳやチップ選択信号／ＣＥ、書込み制御信
号／ＷＥ、出力制御信号／ＯＥ、コマンドもしくはデー
タ入力かアドレス入力かを示すためのコマンドイネーブ
ル信号ＣＤＥ、システムクロックＳＣ等がある。アドレ
スとデータもしくはコマンドは、例えばコマンドイネー
ブル信号ＣＤＥに基づいて制御回路２２から出力される
内部制御信号に従ってマルチプレクサ１８が切り換えら
れることによって、セクタアドレスバッファ回路１１ま
たはデータ入力バッファ回路１９もしくは制御回路２２
にそれぞれ取り込まれるように構成されている。ここ
で、特に制限されるものでないが、符号の前に「／」が
付記されている信号は、ロウレベルが有効レベルである
こと意味する。また、制御回路２２からはチップにコマ
ンドを入力することが可能な状態にあるか否かを示すレ
ディ／ビジー信号Ｒ／Ｂがチップ外部へ出力されるよう
にされている。

【００２０】図２は、本発明を適用したフラッシュメモ
リの一実施例の要部の概略構成を示す。図において、符
号ＣＭＤは外部のマイクロプロセッサなどから与えられ
るコマンド（命令）をデコードするコマンドデコーダ、
ＳＴＲは内部状態を示すステータスレジスタ、ＭＤＲは
モードレジスタで、コマンドデコーダＣＭＤは制御回路
２２の一部を構成しており、外部から入出力端子Ｉ／Ｏ
０〜７に供給されるコマンドはコマンドイネーブル信号
ＣＤＥが例えばハイレベルにされることによってマルチ
プレクサ１８を介してコマンドデコーダＣＭＤに取り込
まれる。表１に、ステータスレジスタＳＴＲのビット構
成を示す。

【００２１】

【表１】

【００２２】この実施例のステータスレジスタＳＴＲは
ビットＢ７〜ビットＢ０の８ビットで構成されており、
このうちビットＢ７はチップの内部制御状態を示すビッ
ト（以下、Ｒ／Ｂビットと記す）、ビットＢ５は消去結
果を示すビット（消去チェックビット）、ビットＢ４は
書込み結果を示すビット（書込みチェックビット）、ビ
ットＢ６およびＢ３〜ビットＢ０は予備のビットであ
る。

【００２３】具体的には、ビットＢ７が論理“０”のと
きはチップが動作状態にあり外部からのアクセスが不能
であることを、またビットＢ７が“１”のときは、チッ
プ内部は待機状態にあって外部からのアクセスが可能で
あることを表わしている。また、ビットＢ５が論理
“０”のときは正常に消去が終了したことを、ビットＢ
５が“１”のときは正常に消去が終了しなかったことを
表わしている。さらに、ビットＢ４が論理“０”のとき
は正常に書込みが終了したことを、ビットＢ４が“１”
のときは正常に書込みが終了しなかったことを表わして
いる。

【００２４】上記ステータスレジスタＳＴＲのビットＢ
７〜Ｂ０のうちＲ／ＢビットＢ７の状態は常時外部端子
より出力されるとともに、例えば外部から供給されるチ
ップイネーブル信号とアウトイネーブル信号がロウレベ
ルにアサートされるとビットＢ７〜Ｂ０のすべての状態
が入出力端子Ｉ／Ｏ７〜Ｉ／Ｏ０より出力されるように
構成されている。また、ステータスレジスタ１５の各ビ
ットＢ７〜Ｂ０の設定は、チップの制御回路２２によっ
て各制御状況に応じて逐次設定される。

【００２５】さらに、この実施例のフラッシュメモリ
は、例えば外部から書込みコマンドまたは消去コマンド
が入力されると、制御回路２２によってチップ内部で自
動的に書込み動作または消去動作を開始し、終了すると
ステータスレジスタＳＴＲ内の成功または失敗を示す書
込みエラービット（Ｂ４）または消去エラービット（Ｂ
５）をセットする。

【００２６】４０はメモリアレイ１０に付随して設けら
れている１セクタのメモリセルの全てが正常に書込みや
消去が行なわれたか否か判定する書込み、消去オール判
定回路である。書込み、消去オール判定回路４０から出
力される判定信号Ｐ／Ｆによって、前記ステータスレジ
スタＳＴＲの成功または失敗を示す書込みエラービット
または消去エラービットがセットされる。

【００２７】この実施例においては、この書込み、消去
オール判定回路４０から出力される判定信号Ｐ／Ｆに基
づいて失敗の回数すなわち不良セクタの数を計数するカ
ウンタ回路５０と、該カウンタ回路５０の計数値と予め
外部から与えられるリミット値とを比較する比較回路５
１と、該比較回路５１の出力信号によって上記コマンド
イネーブル信号ＣＤＥの入力を禁止するＮＡＮＤゲート
回路５２とが設けられている。また、制御回路２２に
は、外部から与えられる上記リミット値を保持する領域
がモードレジスタＭＤＲ内に設けられている。さらに、
この実施例においては、上記比較回路５１が、上記該カ
ウンタ回路５０の計数値が予め外部から与えられたリミ
ット値に達したと判定すると、所定の外部端子（例えば
レディ／ビジー端子Ｒ／Ｂ）より不良セクタの数がリミ
ット値に達したことを示す信号ＥＲＲを出力するように
構成されている。

【００２８】次に、上記のように構成されたフラッシュ
メモリのテスト方法とその有利性を、上記カウンタ回路
５０や比較回路５１、ＮＡＮＤゲート回路５２を有しな
い従来のフラッシュメモリのテスト方法と比較して説明
する。図３は従来のフラッシュメモリのテスト方法を示
すフローチャート、図４は上記実施例のフラッシュメモ
リのテスト方法を示すフローチャートである。なお、図
３および図４において、一点鎖線で囲まれた部分の処理
はフラッシュメモリチップ内部で行われる処理で、それ
以外はフラッシュメモリをテストするテスタで行なわれ
る処理である。

【００２９】従来のフラッシュメモリのテストにおいて
は、先ず書込みもしくは消去の対象を指定するアドレス
（セクタアドレス）Ａｘを初期値「０」に設定する（ス
テップＳ１）。そして、このアドレス（書込みの時はア
ドレスと書込みデータ）とコマンドをフラッシュメモリ
に入力する（ステップＳ２）。すると、フラッシュメモ
リ内では、自動的に書込みまたは消去が開始され、書込
みまたは消去中はレディ／ビジー端子Ｒ／Ｂをロウレベ
ルにアサートし、終了するとレディ／ビジー端子Ｒ／Ｂ
をハイインピーダンス状態にするとともに、書込み、消
去オール判定回路４０で書込みまたは消去の成功／失敗
を判定し、判定結果に応じてステータスレジスタＳＴＲ
の書込みエラービットまたは消去エラービットを成功
（Ｐａｓｓ）または失敗（Ｆａｉｌ）を示す状態にセッ
トする（ステップＳ３，Ｓ４）。

【００３０】テスタは、レディ／ビジー端子Ｒ／Ｂを見
てステータスレジスタＳＴＲの内容を読み出し、書込み
エラービットまたは消去エラービットをチェックして失
敗であればテスタ内に用意されているフェールメモリに
当該セクタのアドレスを記憶する（ステップＳ５）。次
に、実行したアドレスが最終アドレスか否か判定し、最
終アドレスでないときはアドレスＡｘを更新（＋１）し
てステップＳ２へ戻り、上記動作を繰り返す（ステップ
Ｓ６，Ｓ７）。ステップＳ６で最終アドレスと判定した
時はテストを終了して、上記フェールメモリ内の不良セ
クタ数を計数してリミット値を越えているか否か判定し
て、チップの良／不良を決定する（ステップＳ８，Ｓ
９）。

【００３１】一方、上記実施例のフラッシュメモリのテ
スト方法においては、図４のように、先ず制御回路１４
内のレジスタＲＥＧに不良セクタのリミット値Ｎを設定
する（ステップＳ１１）。それから、書込みもしくは消
去の対象を指定するアドレス（セクタアドレス）Ａｘを
初期値「０」に設定する（ステップＳ１２）。このと
き、フラッシュメモリ内部では、カウンタ回路５０の計
数値ｉのリセットが行なわれる。次に、このアドレス
（書込みの時はアドレスと書込みデータ）とコマンドを
フラッシュメモリに入力する（ステップＳ１３）。

【００３２】すると、フラッシュメモリ内で自動的に書
込みまたは消去が行なわれ、終了すると書込み、消去オ
ール判定回路４０で書込みまたは消去の成功／失敗を判
定し、判定結果に応じてステータスレジスタＳＴＲの書
込みエラービットまたは消去エラービットを成功（Ｐａ
ｓｓ）または失敗（Ｆａｉｌ）を示す状態にセットする
（ステップＳ１４，Ｓ１５）。また、書込み、消去オー
ル判定回路４０から出力される成功または失敗を示す信
号Ｐ／Ｆに基づいて、書込みまたは消去の成功／失敗を
判定して失敗した時はカウンタ回路５０の計数値ｉを加
算（＋１）し、計数値ｉがリミット値Ｎに達したか否か
の判定を行なう（ステップＳ１６〜Ｓ１８）。そして、
比較回路５１が、カウンタ回路５０の計数値ｉがリミッ
ト値Ｎに達したと判定すると、不良チップであることを
示す信号ＥＲＲを出力する（ステップＳ１９）。

【００３３】すると、テスタは、ステップＳ２０でフラ
ッシュメモリから出力された信号ＥＲＲをチェックし
て、不良であれば当該チップのテストを終了する。ステ
ップＳ２０の判定で信号ＥＲＲが正常を示していれば、
次のステップＳ２１で、アドレスが最終アドレスか否か
判定し、最終アドレスでないときはステップＳ２２でア
ドレスＡｘを更新（＋１）してステップＳ１３へ戻り、
上記動作を繰り返す。ステップＳ２１で最終アドレスと
判定した時は当該チップのテストを終了する。

【００３４】図３と図４を比較すると明らかなように、
本実施例を適用した場合のテスト（図４）には、テスタ
はフェールメモリに不良セクタを記憶する処理が不要で
あるとともに、該フェールメモリ内の不良セクタ数を計
数することなく単にフラッシュメモリから出力される信
号（ＥＲＲ）をチェックするだけで、不良セクタの数が
リミット値を越えていることを知ることができるため、
リミット値を越えた時点で当該チップのテストを終了す
ることができる。そのため、以後、このチップによって
書込み時間が長くなるのを回避することができる。

【００３５】もしくは、チップ毎にテストの続行／終了
を制御できないテスタ装置であったとしても、リミット
値を越えた当該チップは、内部において書込／消去のコ
マンドの実行が抑制されるため、当該チップがその後、
テスト時間に影響することを回避することが出来る。

【００３６】また、上記リミット値Ｎに"１"を設定した
場合、全てのメモリセルが動作することを求められるフ
ラッシュメモリに有効であり、リミット値Ｎに“１”以
外の値を設定した場合、不良メモリセルを含むセクタの
数が一定以内であれば良品とするＭＧＭ(Mostly Good M
emory)管理を行うフラッシュメモリに有効である。

【００３７】次に、本発明の第２の実施例を説明する。
この実施例は、図５に示すように、メモリアレイ１０の
セクタ毎に不良または正常を示すビット（以下、パス／
フェイル・ビットと称する）Ｐ／Ｆを、また制御回路２
２には読出し期待値を保持するレジスタＥＶＲを設ける
とともに、メモリアレイ１０から読み出されたパス／フ
ェイル・ビットＰ／ＦとレジスタＥＶＲの期待値とを比
較するイクスクルーシブＯＲゲートのような比較回路５
３と、該比較回路５３の出力とモードレジスタＭＤＲの
テスト状態を示すビットの信号φTESTとを入力とするＡ
ＮＤゲート５４とを設け、このＡＮＤゲート５４の出力
によってコマンドイネーブル信号ＣＤＥが入力されるＮ
ＡＮＤゲート回路５２を制御するようにしたものであ
る。

【００３８】上記期待値レジスタＥＶＲに予め不良を示
すコードが設定されてテストが開始され、メモリアレイ
のあるセクタを読み出した時にパス／フェイル・ビット
Ｐ／Ｆが、期待値レジスタＥＶＲのコードと一致する
と、ＮＡＮＤゲート５２を遮断してコマンドの取り込み
を禁止させるように構成されている。上記パス／フェイ
ル・ビットＰ／Ｆはチップ外部へは出力されないととも
にチップ外部からも書込みができないように構成されて
おり、テストモードにおいて、当該セクタの外部からの
書込みと読み出しが可能な領域にて書込み不良または消
去不良が検出された場合に不良（Ｆａｉｌ）を示す状態
に設定される。

【００３９】上記のような構成を有することによって、
この第２の実施例においては、２回目以降のテスト時間
が大幅に短縮される。以下、１回目のテストと２回目の
テストとに分けて、それぞれのテストの手順を、図６お
よび図７のフローチャートを用いて説明する。

【００４０】１回目のテストにおいては、図６に示すよ
うに、書込み（または消去）が開始されると、先ず、最
初のセクタアドレスが設定されコマンドが入力される
（ステップＳ３１）と、このセクタアドレスにより指定
されるメモリセルに対して書込み電圧が印加される（ス
テップＳ３２）。次に、ベリファイ読出しとしきい値電
圧の判定（ステップＳ３３，Ｓ３４）が行われ、選択さ
れたメモリセルの中でしきい値電圧が１つでもベリファ
イレベルに達していないものがあると、書込み動作（ま
たは消去）が最大回数に達したか判定が行なわれる（ス
テップＳ３５）。そして、最大回数に達していないと判
定されたときは、ステップＳ３２へ戻って当該メモリセ
ルに対して再度書込み電圧が印加される。最大回数の設
定は、メモリセルの特性のばらつきおよび特性の劣化を
考慮して、トータルの時間が例えば正常なメモリセルの
平均的な所要時間の約５倍程度になるように設定され
る。

【００４１】ステップＳ３５で書込み動作が最大回数に
達したと判定すると、ステップＳ３６へ移行して当該セ
クタのパス／フェイル・ビットＰ／Ｆに不良を示すコー
ドが書き込まれて、ステップＳ３７へ移行する。ステッ
プＳ３４で全てのメモリセルのしきい値電圧がベリファ
イレベルに達したと判定された場合にもステップＳ３７
へ移行して、最終アドレスか否か判定される。そして、
最終アドレスでない時はセクタアドレスの更新（＋１）
が行なわれ、ステップＳ３２へ戻って次のセクタに対す
る書込み（または消去）が行なわれる（ステップＳ３
８）。一方、ステップＳ３７で最終アドレスと判定され
ると書込み（または消去）動作を終了する。

【００４２】２回目のテストにおいては、図７に示すよ
うに、書込み（または消去）が開始されると、先ず、期
待値レジスタＥＶＲに対する期待値（この場合、正常コ
ード）の設定が行なわれてから、最初のセクタアドレス
が設定され、このセクタアドレスにより指定されたセク
タのビットＰ／Ｆからコードの読出しが行なわれる（ス
テップＳ４１〜Ｓ４３）。そして、読み出されたコード
と期待値との比較が行なわれ、一致するとセクタが正常
であるとして選択中のメモリセルに対する書込み（また
は消去）処理が行なわれる（ステップＳ４４，Ｓ４
５）。このフローにおけるステップＳ４５の書込み（ま
たは消去）処理は図６のフローにおけるステップＳ３２
〜Ｓ３６に相当する。

【００４３】１セクタの書込み（または消去）処理が終
了すると、ステップＳ４７へ移行して最終アドレスか否
かの判定が行われる。また、ステップＳ４４で不一致と
判定されたときは次のステップＳ４６でコマンドの取り
込みを禁止してからステップＳ４７の判定を行なう。そ
して、最終アドレスに達していない時はステップＳ４８
でアドレスを更新してからステップＳ４３へ戻って次の
セクタに対する書込み（または消去）が行われる。一
方、ステップＳ４７で最終アドレスに達した判定される
と書込み（または消去）動作を終了する。

【００４４】このフローでは、ステップＳ４４でパス／
フェイル・ビットＰ／Ｆから読み出されたコードと期待
値との比較が行なわれ、不一致すなわち当該セクタは不
良であると判定されると書込み（消去）処理が行なわれ
ないため、無駄に書込み（消去）動作を繰り返すことが
回避される。そのため、ウェハテストのように複数のチ
ップを同時にテストするような場合に、もともと不良ビ
ットが含まれているセクタを有するチップによって他の
正常なチップのテストが待たされるのを防止することが
できる。

【００４５】なお、本実施例において、メモリアレイに
設けるパス／フェイル・ビットＰ／Ｆは１ビットに限定
されるものでなく、複数ビットで構成して、すべてのビ
ットに“０”を書き込んだ後“１”を書き込むいわゆる
マーチング試験で不良が検出されたセクタと、チェッカ
パターンと呼ばれる“０”と“１”の交番パターンを書
き込む試験で不良が検出されたセクタとをコードで区別
して記憶させるように構成しても良い。

【００４６】また、実施例においては、セクタごとにパ
ス／フェイル・ビットＰ／Ｆを設けた場合を説明した
が、ブロックと呼ばれる複数のセクタを単位として同時
に書き込みや消去を行なうフラッシュメモリにおいて
は、ブロック毎に不良または正常を示すパス／フェイル
・ビットＰ／Ｆを設けるようにしてもよい。パス／フェ
イル・ビットＰ／Ｆを不揮発性記憶素子からなるメモリ
アレイ１０の一部に設ける代わりに、レジスタあるいは
ＲＡＭにパス／フェイル・ビットＰ／Ｆを設けるように
してもよい。さらに、上記実施例では、期待値との比較
をパス／フェイル・ビットＰ／Ｆで行っているが、通常
の読み書き可能な領域で比較を行う構成にしても良い。

【００４７】次に、第２の実施例の変形例を説明する。
この変形例は、メモリアレイに設けられた不良／正常を
示すパス／フェイル・ビットＰ／Ｆの情報を用いて、所
定のコマンドを入力するとメモリアレイのセクタ管理領
域にＭＧＭ（Mostly Good Memory）コードと呼ばれる正
常であることを示すコードをテスタによらずに自動的に
書き込む機能を設けるようにしたものである。

【００４８】この変形例を適用すれば、テスタには不良
セクタのアドレスを記憶するフェールメモリが不要とな
るのみならず、フェールメモリを用いた従来のＭＧＭコ
ードの書き込み処理はテスタにより１チップずつ行なう
必要があったものが、複数のチップにおいて並行してＭ
ＧＭコードの書き込み動作を自動的に行なわせることが
可能となり、テスト時間が大幅に短縮されるという利点
がある。

【００４９】次に、本発明の第３の実施例を説明する。
この実施例は、図８に示すように、通常のベリファイ判
定レベルＶｗｖ１の他に、テスト判定用のベリファイ判
定レベルＶｗｖ２を設けたものである。ここで、書込み
により不揮発性記憶素子のしきい値電圧を高くし消去に
よりしきい値電圧を低くする構成のフラッシュメモリで
は、テスト判定用のベリファイ判定レベルＶｗｖ２は、
通常のベリファイ判定レベルＶｗｖ１よりも低い値に設
定される。図９には、ベリファイ判定レベルＶｗｖ１／
Ｖｗｖ２を切り換え可能にする具体的な構成例が示され
ている。

【００５０】図９において、ＭＣはコントロールゲート
とフローティングゲートを有するＭＯＳＦＥＴ（不揮発
性記憶素子）からなるメモリセル、ＷＬは不揮発性記憶
素子のコントロールゲートに接続（もしくはゲート電極
を構成）されたワード線、ＷＤＲはワード線を選択レベ
ルに駆動するワードドライバである。

【００５１】この実施例では、ベリファイ判定レベルＶ
ｗｖ１よりも高いレベルに昇圧された電圧Ｖｂを、抵抗
で分割してベリファイ判定レベルＶｗｖ１とＶｗｖ２を
発生する抵抗分割回路６０と、該抵抗分割回路６０で発
生されたベリファイ判定レベルＶｗｖ１とＶｗｖ２のう
ちいずれか一方を選択するスイッチＳＷ１と、選択され
た電圧をインピーダンス変換してワードドライバＷＤＲ
に電源電圧として供給するためのボルテージフォロワ６
１などが設けられている。上記スイッチＳＷ１は、例え
ばモードレジスタＭＤＲのテストモードを示すビットの
信号ＴＭに基づいて伝達する電圧を切り換えるようにす
ればよい。

【００５２】上記ベリファイ判定レベルＶｗｖ２は、正
常なメモリセルのうち最も変化の少ないもののしきい値
電圧が１回の書込みパルスによって変化する電圧（図８
の書込み１回目のしきい値電圧分布Ｄ１の下裾）よりも
低く、初期値（消去状態のメモリセルのしきい値電圧分
布Ｄ０の上裾）よりも高い値に設定される。図９には、
この実施例の説明で必要とされる電位Ｖｗｖ１とＶｗｖ
２のみ示したが、これらの電位の他に、消去時のベリフ
ァイ判定レベルＶｅｖ１，Ｖｅｖ２や通常の読出しレベ
ルなども同様にして形成されて、ワードドライバ回路Ｗ
ＤＲに供給される。

【００５３】なお、図９は一例としていわゆるＡＮＤ型
のフラッシュメモリにおけるメモリアレイの例を示した
もので、複数のメモリセルのソース、ドレインがそれぞ
れローカルソース線ＬＳＬとローカルドレイン線ＬＤＬ
に接続され、ローカルソース線ＬＳＬは選択ＭＯＳＦＥ
ＴＱｓを介してコモンソース線ＣＳＬに接続され、さ
らにスイッチＳＷ２を介して接地点に接続可能にされて
いる。また、ローカルドレイン線ＬＤＬは、選択ＭＯＳ
ＦＥＴＱｄを介して主ビット線ＢＬに接続可能に構成
されている。選択ＭＯＳＦＥＴＱｓおよびＱｄは、Ｘ
デコーダによって選択ワード線に対応するものが所定の
タイミングでオン、オフ制御される。

【００５４】図９には示されていないが、各ビット線Ｂ
Ｌの一端にはビット線の電位を増幅するセンスアンプ機
能とデータの保持機能を有するフリップフロップ型のセ
ンスラッチ回路がビット線毎に接続される。また、セン
スラッチ回路は、対応するビット線と電気的に接続した
り切り離すためのスイッチ素子やビット線をディスチャ
ージする手段を備える。さらに、センスラッチ回路に
は、ビット線上のデータの論理を反転するための反転回
路が設けられる。かかる反転回路を備えることにより、
書込みデータの論理と、メモリセルから読出しデータの
論理とが逆になる場合においてもビット線上のデータの
反転を行なうことができる。

【００５５】特に制限されないが、この実施例のフラッ
シュメモリにおいては、書込み時にワード線ＷＬ（コン
トロールゲート）に正の高電圧（例えば＋１６Ｖ）を印
加してメモリセルのフローティングゲートに負の電荷を
注入してそのしきい値電圧を高くする。そのため、ビッ
ト線ＢＬには書込みデータに応じて、しきい値電圧を高
くしたいメモリセル（例えばデータ“１”）が接続され
たビット線はプリチャージされない、つまり０Ｖにされ
る。一方、しきい値電圧を高くしたくないメモリセル
（例えばデータ“０”）が接続されたビット線ＢＬは
５．５Ｖにプリチャージされる。書込みの際、各選択メ
モリセルのソースはフローティング（オープン）にされ
るように構成されている。

【００５６】データ消去時には、ワード線ＷＬ（コント
ロールゲート）に負の高電圧（例えば−１６Ｖ）を印加
するとともにビット線ＢＬおよびローカルソース線ＬＳ
Ｌに０Ｖを印加してメモリセルのフローティングゲート
から負の電荷を引き抜いてそのしきい値電圧を低くする
ように構成されている。なお、図９は一例としていわゆ
るＡＮＤ型のフラッシュメモリの構成を示したが、本発
明は、このような構成に限定されるものでなく、例えば
複数のメモリセルが直列に接続されてなるいわゆるＮＯ
Ｒ型のフラッシュメモリにも適用することができる。

【００５７】図１０には、本実施例を適用したフラッシ
ュメモリにおけるテストモードでの書込み動作の手順が
示されている。なお、このフローは１回のコマンドとア
ドレスの供給によって行なわれる例えば１セクタのよう
な書込み単位の書込み動作の手順を示したものである。
書込み動作が開始されると、先ず書込み回数カウンタの
値Ｎを「１」に設定してから選択されているメモリセル
に書込みパルスを印加する（ステップＳ１０１，Ｓ１０
２）。次に、ベリファイ判定レベルをＶｗｖ２に設定し
て書込みをしたセクタからのベリファイ読出しを行な
い、しきい値電圧ＶｔｈがＶｗｖ２以上に変化したか否
か判定する（ステップＳ１０３，Ｓ１０４）。ここで、
Ｖｗｖ２に達していないものがあると判定されると、ス
テータスレジスタＳＴＲの書込みチェックビットを
“１”（＝Ｆａｉｌ）に設定して書込みを終了する。

【００５８】一方、ステップＳ１０３で選択セクタのす
べてのメモリセルのしきい値電圧ＶｔｈがＶｗｖ２以上
に変化したと判定すると、ステップＳ１０５へ移行して
ベリファイ判定レベルをＶｗｖ１に設定して書込みをし
たセクタからのベリファイ読出しを行ない、しきい値電
圧ＶｔｈがＶｗｖ１以上に変化したか否か判定する（ス
テップＳ１０６）。ここで、選択セクタのすべてのメモ
リセルのしきい値電圧ＶｔｈがＶｗｖ１以上に変化した
と判定すると、ステータスレジスタＳＴＲの書込みチェ
ックビットを“０”（＝Ｐａｓｓ）に設定して当該セク
タの書込みを終了する。

【００５９】上記ステップＳ１０６でＶｗｖ１に達して
いないものがあると判定されると、ステップＳ１０７へ
移行して書込み回数カウンタの値Ｎを更新（＋１）して
から選択されているメモリセルに書込みパルスを印加す
る（ステップＳ１０８）。次に、ベリファイ判定レベル
をＶｗｖ１に設定して書込みをしたセクタからのベリフ
ァイ読出しを行ない、しきい値電圧ＶｔｈがＶｗｖ１以
上に変化したか否か判定する（ステップＳ１０９，Ｓ１
１０）。ここで、Ｖｗｖ１に達していないものがあると
判定されると、ステップＳ１１１へ移行して書込み回数
が予め設定された最大値Ｍａｘに達したか判定し、Ｎ＞
ＭａｘのときはステータスレジスタＳＴＲの書込みチェ
ックビットを“１”（＝Ｆａｉｌ）に設定して書込みを
終了する。

【００６０】上記ステップＳ１１１で書込み回数が最大
値Ｍａｘに達していないと判定すると、ステップＳ１０
７へ戻って書込み回数カウンタの値Ｎを更新してメモリ
セルに再度書込みパルスを印加する動作を繰り返す。ま
た、ステップＳ１１０で、選択セクタのすべてのメモリ
セルのしきい値電圧ＶｔｈがＶｗｖ１以上に変化したと
判定すると、ステータスレジスタＳＴＲの書込みチェッ
クビットを“０”（＝Ｐａｓｓ）に設定して当該セクタ
の書込みを終了する。また、書込みを終了した時はレデ
ィ／ビジー信号Ｒ／Ｂをコマンドの受付け可能な状態に
変化させる。

【００６１】本実施例に従うと、選択セクタに不良ビッ
トが含まれていて図８（Ｂ）に示すように、１回目の書
込みでしきい値電圧がＶｗｖ２を越えないものがある
と、書込みエラーと判定されてそのチップにおける書込
み処理が直ちに終了される。そのため、ウェハテストの
ように複数のチップを同時にテストするような場合に、
もともと不良ビットが含まれているセクタを有するチッ
プによって他の正常なチップの書込みテストが待たされ
るのを防止することができる。

【００６２】本実施例における消去動作は、図１１に示
すように、通常のベリファイ判定レベルＶｅｖ１の他
に、テスト判定用のベリファイ判定レベルＶｅｖ２を設
けて行なう。ここで、テスト判定用のベリファイ判定レ
ベルＶｅｖ２は、通常のベリファイ判定レベルＶｅｖ１
よりも高い値（相対的には低い値）に設定される。具体
的には、ベリファイ判定レベルＶｅｖ２は、正常なメモ
リセルのうち最も変化の少ないもののしきい値電圧が１
回の消去パルスによって変化する電圧（図１１の消去１
回目のしきい値電圧分布Ｄ１１の上裾）よりも高く、初
期値（書込み状態のメモリセルのしきい値電圧分布Ｄ１
０の下裾）よりも低い値に設定される。

【００６３】なお、消去ベリファイ判定レベルＶｅｖ１
とＶｅｖ２の切り換えは図９の書込みベリファイの場合
と同様の構成により、また消去テスト動作は図１０の書
込みテストの場合と同様な手順に従って行なうことがで
きるので、具体的な説明は省略する。このようにするこ
とによって、書込みテストの場合と同様に、消去テスト
においても複数のチップを同時にテストするような場合
に、もともと不良ビットが含まれているセクタを有する
チップによって他の正常なチップの消去テストが待たさ
れるのを防止することができる。

【００６４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例においては、モードレジスタＭＤＲやリミット値設
定用レジスタＲＥＧ、読出し期待値設定用レジスタＥＶ
Ｒは制御回路２２に設けられていると説明したが、制御
回路２２とは別個の回路として構成してもよい。

【００６５】また、前記実施例では、１つの記憶素子に
２ビットのデータを記憶する２値のフラッシュメモリに
適用した場合を説明したが、本発明は１つの記憶素子に
２ビット以上のデータを記憶する多値のフラッシュメモ
リに対しても適用することができる。

【００６６】さらに、前記実施例においては、不良メモ
リセルを救済する冗長回路については触れなかったが、
本発明は冗長回路を用いた不良救済機能を有するフラッ
シュメモリに対しても適用することができ、冗長救済前
のテストはもちろん冗長救済後のテストにおいても有効
に機能する。ただし、冗長救済後のテストの方がより有
効に機能する。

【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、この発
明はそれに限定されるものでなく、本発明は、電圧を印
加して、しきい値電圧を変化させて情報の記憶を行なう
不揮発性記憶素子を有する半導体メモリに広く利用する
ことができる。

【００６８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、本発明に従うと、複数のメ
モリのテストを同時に行なう場合に、不良を有するメモ
リにおける再書込みや再消去の動作によって既に書込み
や消去が終了した正常な他のメモリがテストの続行を待
たされるのを回避することができ、これによってフラッ
シュメモリのような電気的に書込み、消去可能な不揮発
性半導体記憶装置において、テストの所要時間を短縮
し、もってチップ単価を下げることができるようにな
る。

【図面の簡単な説明】

【図１】本発明を適用して有効な不揮発性半導体記憶装
置の一例としてのフラッシュメモリの実施例を示すブロ
ック図である。

【図２】本発明を適用したフラッシュメモリの一実施例
の要部の概略構成を示すブロック図である。

【図３】従来のフラッシュメモリにおけるテスト方法の
手順の一例を示すフローチャートである。

【図４】第１の実施例のフラッシュメモリにおけるテス
ト方法の手順の一例を示すフローチャートである。

【図５】本発明の第２の実施例を適用したフラッシュメ
モリの要部の概略構成を示すブロック図である。

【図６】第２の実施例を適用したフラッシュメモリにお
ける１回目のテストの手順を示すフローチャートであ
る。

【図７】第２の実施例を適用したフラッシュメモリにお
ける２回目以降のテストの手順を示すフローチャートで
ある。

【図８】本発明の第３の実施例を適用したフラッシュメ
モリにおける書込みベリファイレベルとメモリセルのし
きい値電圧分布との関係を示す説明図である。

【図９】本発明の第３の実施例を適用したフラッシュメ
モリにおけるベリファイレベルの切り換え方式の一例を
示す回路構成図である。

【図１０】本発明の第３の実施例を適用したフラッシュ
メモリにおける書込み動作の手順を示すフローチャート
である。

【図１１】本発明の第３の実施例を適用したフラッシュ
メモリにおける消去ベリファイレベルとメモリセルのし
きい値電圧分布との関係を示す説明図である。

【符号の説明】

１０メモリアレイ１１セクタアドレスバッファ１２Ｘデコーダ１４Ｙデコーダ１６Ｙアドレスカウンタ１８マルチプレクサ２２制御回路５１，５３比較回路ＣＭＤコマンドデコーダＳＴＲステータスレジスタＲＥＧリミット値設定レジスタＭＤＲモードレジスタＥＶＲ期待値レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者大室日和東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者大嶋一義東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者星田昭彦東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者間仁田喜一東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者金光道太郎東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者有働信治東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者菊池和枝東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者氏家和聡東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者酒井正裕東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5B025 AA01 AD04 AD05 AD08 AD16 AE05 AE09 5L106 AA10 DD03 DD04 DD06 DD12 DD22 DD25 GG05 GG07

Claims

【特許請求の範囲】

【請求項１】記憶情報を電気的に書込み、消去可能な
複数の不揮発性記憶素子を含むメモリアレイを備え、所
定の単位で書込みおよび消去を行なうように構成された
不揮発性半導体記憶装置であって、上記所定の単位での書込みおよび消去で不良が発生した
数を計数するカウンタ回路と、該カウンタ回路で計数さ
れる不良の数の許容値を設定するレジスタと、該レジス
タに設定された許容値と上記カウンタ回路で計数された
値とを比較する比較回路とを備え、上記カウンタ回路の
計数値が上記レジスタに設定された許容値を越えた場合
には外部から書込みまたは消去の指令が入っても書込み
動作または消去動作を行なわないように構成されてなる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】上記比較回路の出力信号により外部から
入力されるコマンドコードの取り込みを禁止するように
構成されていることを特徴とする請求項１に記載の不揮
発性半導体記憶装置。
【請求項３】上記コマンドコードとアドレス信号が共
通の外部端子から入力されるように構成され、該外部端
子から入力される信号がコマンドコードであるかアドレ
ス信号であるかを示す所定の制御信号が入力される外部
端子を備え、上記比較回路の出力信号により前記外部端
子から入力される制御信号の入力を禁止可能に構成され
ていることを特徴とする請求項２に記載の不揮発性半導
体記憶装置。
【請求項４】上記比較回路の出力信号が所定の外部端
子から出力されるように構成されていることを特徴とす
る請求項１〜３のいずれかに記載の不揮発性半導体記憶
装置。
【請求項５】記憶情報を電気的に書込み、消去可能な
複数の不揮発性記憶素子を含むメモリアレイを備え、所
定の単位で書込みおよび消去を行なうように構成された
不揮発性半導体記憶装置であって、上記所定の単位での書込みおよび消去で不良が発生した
ことを記憶する記憶領域を備え、該記憶領域に不良であ
ることを示す情報が記憶されている場合には、上記メモ
リアレイ内の対応する通常記憶領域に対してはテストモ
ードにおいて書込み動作または消去動作を行なわないよ
うに構成されてなることを特徴とする不揮発性半導体記
憶装置。
【請求項６】上記記憶領域から読み出されるべき期待
値を設定するレジスタと、該レジスタに設定された期待
値と上記記憶領域から読み出されたデータとを比較する
比較回路とを備え、該比較回路の出力信号により外部か
ら入力されるコマンドコードの取り込みを禁止可能に構
成されていることを特徴とする請求項５に記載の不揮発
性半導体記憶装置。
【請求項７】上記記憶領域は、上記メモリアレイの一
部に設けられていることを特徴とする請求項５または６
に記載の不揮発性半導体記憶装置。
【請求項８】上記記憶領域に記憶されているデータ
は、外部へ出力されないように構成されていることを特
徴とする請求項５〜７のいずれかに記載の不揮発性半導
体記憶装置。
【請求項９】コントロールゲートとフローティングゲ
ートを有ししきい値電圧が変化されることにより情報を
記憶する不揮発性記憶素子を含むメモリアレイを備えた
不揮発性半導体記憶装置であって、通常の動作状態でのベリファイ読出しレベルよりも相対
的に低いレベルでテスト動作時のベリファイ読出しが可
能に構成されるとともに、上記相対的に低いレベルによ
るテスト動作時のベリファイ読出しで書込みまたは消去
が不良と判定された場合には当該書込み動作または消去
動作を終了するように構成されてなることを特徴とする
不揮発性半導体記憶装置。
【請求項１０】テスト動作時のベリファイ読出し時に
は、通常の動作状態でのベリファイ読出し時に選択ワー
ド線に印加される電圧よりも相対的に低い電圧が選択ワ
ード線に印加されるように構成されていることを特徴と
する請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】上記不揮発性記憶素子のしきい値電圧
が高い状態が書込み状態とされ、上記不揮発性素子のし
きい値電圧が低い状態が消去状態とされているととも
に、テスト動作時の消去ベリファイ読出し時には、通常
の動作状態での消去ベリファイ読出し時に選択ワード線
に印加される電圧よりも絶対的に高い電圧が選択ワード
線に印加されるように構成されていることを特徴とする
請求項９に記載の不揮発性半導体記憶装置。