KR101527690B1 - 낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법 - Google Patents

낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법 Download PDF

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Abstract

본 발명은 낸드 플래시 메모리 테스트에서 실시간 양불 판정회로를 내장한 낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법에 관한 것으로, 테스트시스템인터페이스부가 낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받으며, 양불 판정의 테스트 결과를 반도체 테스트 시스템으로 전달하여 인식시켜 주며; DUT인터페이스부가 낸드 플래시 메모리의 판독 시에 DUT로부터 DUT출력데이터를 입력받으며; 메모리부가 섹터범위값과 페일비트리미트값을 미리 설정하여 저장하며, 테스트출력데이터 및 양불 판정의 테스트 결과를 저장하며; 제어부가 테스트시스템인터페이스부에서 입력받은 테스트출력데이터를 상기 메모리부에 저장시키며, DUT인터페이스부에서 입력받은 DUT출력데이터와 메모리부에 저장해 둔 테스트출력데이터를 비교하여, 페일비트를 메모리부에 저장해 둔 섹터 단위별로 카운트하며, 카운트한 횟수를 메모리부에 저장해 둔 페일비트리미트값과 비교하여 양불 판정하며, 양불 판정의 테스트 결과를 메모리부에 저장하였다가 테스트시스템인터페이스부로 전달한다.

Description

낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법{NAND flash memory test interface apparatus and operating method thereof}
본 발명은 낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법에 관한 것으로, 특히 낸드 플래시 메모리 테스트에서 실시간 양불 판정회로를 내장한 낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법에 관한 것이다.
에러 복구 회로로는, 리던던시 셀(Redundancy Cell)을 구비하여 노말 셀(Normal Cell)에 결함이 있는 경우 이를 리던던시 셀로 대체하는 리던던시 방식과, 입력 데이터로부터 패리티 비트(Parity Bit)를 생성하여 데이터가 출력될 때 에러를 정정하여 출력하는 에러 체크 수정 방식이 있다.
리던던시 방식의 회로를 갖는 반도체 메모리 장치는, 결함 메모리 셀을 지정하는 어드레스가 입력된 경우, 결함 메모리 셀을 디스에이블시키고, 이를 리던던시 메모리 셀로 대체하여 데이터의 기입 및 판독을 수행하도록 하며, 이는 결함 셀을 지정하는 어드레스에 대응되는 퓨즈를 커팅하는 방식으로 동작을 수행하게 된다.
에러 체크 수정 방식의 회로를 갖는 반도체 메모리 장치는, 데이터 비트가 입력된 경우 이로부터 패리티 비트를 계산하여 따로 저장하고, 데이터가 출력될 때 패리티 비트를 이용하여 데이터의 페일 여부를 계산하며, 그런 후에 데이터와 에러 정정 코드의 배타적 논리 합(XOR) 연산을 통해 에러를 정정하여 출력하도록 한다. 이러한 에러 체크 수정 방식의 회로에 사용되는 에러수정코드(Error Correction Code; ECC)는, 주로 해밍 코드가 이용되는데, 이때 해밍 코드는 알.더블유.해밍(R.W.Hamming)에 의해 발견된 것으로 단지 에러를 검출하는 것에 그치지 않고 오류 정정까지 가능하여 현재 널리 이용되고 있다.
한국공개특허 제10-2007-0112953호(2007.11.28 공개)는 에러 체크 수정 방식의 제어회로, 제어방법 및 반도체 메모리 장치에 관하여 기재되어 있는데, 마스터 퓨즈를 가지며, 마스터 퓨즈의 커팅 유무에 따라 비트교환 인에이블 신호를 생성하는 마스터 퓨즈부, 비트교환 인에이블 신호 및 리드 데이터의 페일 유형에 따라 선택적으로 제어되는 테스트 신호에 응답하여 제어 신호를 생성하는 제어신호 발생부, 및 제1 입력 데이터 비트 그룹 및 제2 입력 데이터 비트 그룹을 입력받고, 제어 신호에 따라 제1 입력 데이터 비트 그룹 중 일부 비트들과 제2 입력 데이터 비트 그룹 중 일부 비트들을 교환하며, 교환된 비트들을 포함하는 제1 출력 데이터 비트 그룹 및 교환된 비트들을 포함하는 제2 출력 데이터 비트 그룹을 출력하는 멀티 플렉싱부를 구비하는 것을 특징으로 한다. 개시된 기술에 따르면, 입력 데이터 비트에 연속적인 에러가 발생하더라도 이를 정정할 수 있게 함으로써 페일 데이터의 오류를 정정할 수 있는 확률을 높일 수 있으며, 또한 데이터 리드 시, 하나의 데이터 비트 그룹에 2 이상의 페일비트가 포함된 경우에도 에러의 수정이 가능하므로, 정정되는 데이터 비트 그룹 단위를 보다 크게 설정할 수 있어 패리티 메모리 셀 어레이의 용량을 줄일 수 있다.
한국등록특허 제10-1035184호(2011.05.09 등록)는 차동 클럭 신호를 출력하는 피시험 디바이스(Device Under Test; DUT)로부터 출력되는 하나의 차동 클럭 신호의 크로스 포인트와, DUT로부터 출력되는 다른 쪽의 데이터 신호에 대한 상대적인 위상차를 시험하는 반도체 시험 장치에 관하여 기재되어 있다. 개시된 기술에 따르면, 피시험 디바이스(DUT)로부터 출력되는 한쪽의 차동 출력 신호의 크로스 포인트의 타이밍을 측정하여 얻은 크로스 포인트 정보를 출력하는 차동 신호 타이밍 측정 수단과, DUT로부터 출력되는 다른 쪽의 비차동 출력 신호의 논리가 천이하는 천이 타이밍을 측정하여 얻은 데이터 변화점 정보를 출력하는 비차동 신호 타이밍 측정 수단과, 양 출력 신호를 동시에 측정하여 얻은 상기 크로스 포인트 정보와 데이터 변화점 정보의 양자 간의 상대적인 위상차를 구하여 얻은 위상차를 출력하는 위상차 산출 수단과, 위상차를 받아서 양부(良否) 판정을 수행하는 소정의 상한의 임계값과 하한의 임계값 또는 한쪽 임계값에 기초하여 DUT로부터 출력되는 한쪽의 차동 출력 신호와 다른 쪽의 비차동 출력 신호와의 위상 관계의 양부를 판정하는 양부 판정 수단을 포함하고, 차동 신호 타이밍 측정 수단은, 차동 출력 신호에서의 한쪽 신호의 천이 파형에 대하여, 크로스 포인트 전후에서 2점이 측정되는 임계 레벨에서 논리 신호로 변환한 후, 다상 스트로브 신호에 기초하여 샘플링 측정한 후, 코드 데이터로 변환한 2점의 타이밍 정보를 출력하는 제1 천이 정보 측정 수단과, 차동 출력 신호에서의 다른 쪽 신호의 천이 파형에 대하여, 크로스 포인트 전후에서 2점이 측정되는 임계 레벨에서 논리 신호로 변환한 후, 다상 스트로브 신호에 기초하여 샘플링 측정한 후, 코드 데이터로 변환한 2점의 타이밍 정보를 출력하는 제2 천이 정보 측정 수단과, 차동 출력 신호에서의 한쪽 신호의 천이 파형으로부터 얻어진 2점의 타이밍 정보의 사이를 통과하는 제1 직선과, 차동 출력 신호에서의 다른 쪽 신호의 천이 파형으로부터 얻어진 2점의 타이밍 정보의 사이를 통과하는 제2 직선에 있어서, 양자의 직선이 교차하는 위치를 크로스 포인트 정보로서 특정하는 크로스 포인트 산출 수단으로 구성되며, 비차동 신호 타이밍 측정 수단은, DUT로부터 출력되는 다른 쪽의 데이터 신호를 받아서, 임계 레벨에서 논리 신호로 변환한 후, 다상 스트로브 신호에 기초하여 샘플링 측정한 후, 데이터 신호의 상승 또는 하강 중 어느 한쪽의 타이밍 정보를 나타내는 코드 데이터로 변환한 데이터 변화점 정보를 출력하는 데이터 천이 시간 정보 수집 수단으로 구성되는 것을 특징으로 한다.
상술한 바와 같은 종래의 반도체 시험 장치는, 낸드 플래시 메모리를 테스트하기 위하여 페일 메모리(Fail Memory)에 결과를 저장하고 별도의 분석용 CPU에서 페일 메모리에 저장된 값을 분석하여 불량 여부를 판단해야 하므로, 대용량의 페일 메모리와 고속의 분석용 CPU가 반드시 필요하다는 단점을 가지고 있었으며, 또한 이에 따라서 테스트 시간이 길어지고 장비가 고가인 단점도 가지고 있었다.
한국공개특허 제10-2007-0112953호 한국등록특허 제10-1035184호
본 발명이 이루고자 하는 기술적 과제는, 전술한 바와 같은 단점들을 해결하기 위한 것으로, 낸드 플래시 메모리 테스트에서 실시간 양불 판정회로를 내장한 낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법을 제공한다.
이러한 과제를 해결하기 위해서는, 본 발명의 한 특징에 따르면, 반도체 테스트 시스템과 DUT 사이의 데이터를 인터페이싱하는 낸드 플래시 메모리 테스트 인터페이스 장치에 있어서, 낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받으며, 양불 판정의 테스트 결과를 반도체 테스트 시스템으로 전달하여 인식시켜 주는 테스트시스템인터페이스부; 낸드 플래시 메모리의 판독 시에 DUT로부터 DUT출력데이터를 입력받는 DUT인터페이스부; 섹터범위값과 페일비트리미트값을 미리 설정하여 저장하며, 테스트출력데이터 및 양불 판정의 테스트 결과를 저장하는 메모리부; 및 상기 테스트시스템인터페이스부에서 입력받은 테스트출력데이터를 상기 메모리부에 저장시키며, 상기 DUT인터페이스부에서 입력받은 DUT출력데이터와 상기 메모리부에 저장해 둔 테스트출력데이터를 비교하여, 페일비트를 상기 메모리부에 저장해 둔 섹터 단위별로 카운트하며, 카운트한 횟수를 상기 메모리부에 저장해 둔 페일비트리미트값과 비교하여 양불 판정하며, 양불 판정의 테스트 결과를 상기 메모리부에 저장하였다가 상기 테스트시스템인터페이스부로 전달하는 제어부를 포함하는 낸드 플래시 메모리 테스트 인터페이스 장치를 제공한다.
일 실시 예에서, 상기 테스트시스템인터페이스부는, 낸드 플래시 메모리의 테스트프로그램을 실행하기 전에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받아 상기 제어부에 미리 전달해 주는 것을 특징으로 한다.
일 실시 예에서, 상기 제어부는, 한 페이지에 다수 개의 섹터로 나누고 나누어진 섹터 단위로 에러수정코드를 처리할 수 있도록, 나누어진 섹터 단위를 섹터범위값으로 미리 설정해 주며, 하나의 섹터 당 수정할 수 있는 에러 비트 수를 페일비트리미트값으로 미리 설정해 주는 것을 특징으로 한다.
일 실시 예에서, 상기 메모리부는, 섹터범위값을 저장하는 섹터사이즈레지스터; 페일비트리미트값을 저장하는 페일비트리미트레지스터; 테스트출력데이터를 기댓값으로 저장하는 버퍼; 및 양불 판정의 테스트 결과를 판정래치값으로 저장하는 판정래치레지스터를 포함하는 것을 특징으로 한다.
본 발명의 다른 한 특징에 따르면, 반도체 테스트 시스템과 DUT 사이의 데이터를 인터페이싱하는 낸드 플래시 메모리 테스트 인터페이스 장치에 있어서, 섹터 단위를 섹터범위값으로 미리 설정하여 저장해 두는 섹터사이즈레지스터부; 페일비트리미트값을 미리 설정하여 저장해 두는 페일비트리미트레지스터부; 낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받아 기댓값으로 저장해 두는 버퍼부; 낸드 플래시 메모리의 판독 시에 DUT로부터 DUT출력데이터를 판독값으로 입력받아 상기 버퍼부에 저장해 둔 기댓값과 비교하여 페일비트를 인식하는 논리비교기부; 상기 논리비교기에서 인식한 페일비트를 상기 섹터사이즈레지스터부에 저장해 둔 섹터 단위별로 카운트하는 페일비트카운터부; 및 상기 페일비트카운터부에서 카운트한 횟수를 상기 페일비트리미트레지스터부에 저장해 둔 페일비트리미트값과 비교하여 양불 판정하며, 양불 판정의 테스트 결과를 판정래치값으로 저장하였다가 반도체 테스트 시스템으로 전달하여 인식시켜 주는 판정래치레지스터부를 포함하는 낸드 플래시 메모리 테스트 인터페이스 장치를 제공한다.
일 실시 예에서, 상기 낸드 플래시 메모리 테스트 인터페이스 장치는, 반도체 테스트 시스템으로부터 입력되는 테스트출력데이터를 상기 버퍼부로 전달하며, 상기 판정래치레지스터부로부터 전달되는 판정래치값을 반도체 테스트 시스템으로 출력하는 제1 양방향버스트랜시버부; 및 상기 제1 양방향버스트랜시버부를 통해 전달되는 테스트출력데이터를 DUT로 출력하며, DUT로부터 입력되는 DUT출력데이터를 판독값으로 전달하는 제2 양방향버스트랜시버부를 더 포함하는 것을 특징으로 한다.
일 실시 예에서, 상기 버퍼부는, 낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받지 않은 경우에, 낸드 플래시 메모리의 테스트프로그래밍을 실행하기 전에, 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받아 기댓값으로 미리 저장해 두는 것을 특징으로 한다.
일 실시 예에서, 상기 버퍼부는, 1페이지 또는 1~2 블럭 사이즈에 해당하는 용량을 가지는 것을 특징으로 한다.
일 실시 예에서, 상기 논리비교기부는, 낸드 플래시 메모리의 판독 시에 DUT에서 출력한 판독값과 상기 버퍼부에 저장된 기댓값을 비교하여 서로 동일한지 여부를 판단하여 페일비트를 인식하는 것을 특징으로 한다.
일 실시 예에서, 상기 판정래치레지스터부는, 상기 페일비트카운터부에서 카운트한 횟수를 상기 페일비트리미트레지스터부에 저장해 둔 페일비트리미트값과 비교하여 양불 판정하는 것을 특징으로 한다.
본 발명의 또 다른 한 특징에 따르면, 반도체 테스트 시스템과 DUT 사이의 데이터를 인터페이싱하는 낸드 플래시 메모리 테스트 인터페이스 장치에 있어서, 섹터범위값과 페일비트리미트값을 미리 설정하여 저장하는 단계; 낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받아 기댓값으로 저장하는 단계; 낸드 플래시 메모리의 판독 시에 DUT로부터 입력되는 DUT출력데이터를 판독값으로 전달받는 단계; 상기 판독값을 상기 기댓값과 비교하여 페일비트를 인식하는 단계; 상기 페일비트를 상기 섹터범위값의 섹터 단위별로 카운트하는 단계; 카운트한 횟수를 상기 페일비트리미트값과 비교하여 양불 판정하는 단계; 및 양불 판정의 테스트 결과를 판정래치값으로 저장하였다가 반도체 테스트 시스템으로 전달하여 인식시켜 주는 단계를 포함하는 낸드 플래시 메모리 테스트 인터페이스 장치의 운용방법을 제공한다.
일 실시 예에서, 상기 낸드 플래시 메모리 테스트 인터페이스 장치의 운용방법은, 낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받지 않은 경우에, 낸드 플래시 메모리의 테스트프로그래밍을 실행하기 전에, 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받아 상기 기댓값으로 미리 저장해 두는 단계를 더 포함하는 것을 특징으로 한다.
일 실시 예에서, 상기 섹터 단위별로 카운트하는 단계는, 한 페이지에 다수 개의 섹터로 나누고, 나누어진 섹터 단위로 ECC를 처리할 수 있도록, 나누어진 섹터 단위별로 페일비트를 카운트하는 것을 특징으로 한다.
일 실시 예에서, 상기 양불 판정하는 단계는, 상기 섹터 단위로 페일비트의 카운트값과 페일비트리미트값을 비교하여 양불 판정을 수행하는 것을 특징으로 한다.
본 발명에 의하면, 낸드 플래시 메모리 테스트에서 실시간 양불 판정회로를 내장한 낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법을 제공해 줌으로써, 대용량의 페일 메모리(Fail Memory)와 분석용 CPU 없이도 실시간으로 낸드 플래시 메모리의 양불 판정을 수행할 수 있으며, 이에 낸드 플래시 메모리를 테스트할 수 없는 반도체 테스트 시스템으로도 낸드 플래시 메모리를 테스트할 수 있으며, 또한 기존 방식보다 테스트 시간을 단축시킬 수 있고 장비의 가격도 낮출 수 있는 효과를 가진다.
본 발명에 의한 낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법은, 내장된 실시간 양불 판정회로를 이용하여 낸드 플래시 메모리에 에러수정코드(Error Correction Code; ECC)를 적용시켜 일정 수의 불량 비트를 허용하도록 할 수 있으며, 이에 에러수정코드에서 허용할 수 있는 불량 비트 수와 비교하여 불량 여부를 판단할 수 있으며, 이에 따라 동시 테스트(Parallel Test)의 수를 증가하여도 테스트 시간이 늘어나지 않는 효과도 가진다.
도 1은 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 테스트 인터페이스 장치를 설명하는 도면이다.
도 2는 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 테스트 인터페이스 장치의 운용방법을 설명하는 순서도이다.
도 3은 도 2에 있는 테스트출력데이터 전달받기 전의 낸드 플래시 메모리 이레이즈를 설명하는 도면이다.
도 4는 본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 테스트 인터페이스 장치를 설명하는 도면이다.
도 5는 도 4에 있는 버퍼부의 낸드 플래시 메모리 테스트프로그래밍 시를 설명하는 도면이다.
도 6은 도 4에 있는 버퍼부에 저장되는 테스트출력데이터를 설명하는 도면이다.
도 7은 도 4에 있는 논리비교기부의 낸드 플래시 메모리 판독 시를 설명하는 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시 예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시 예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시 예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 발명에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
이제 본 발명의 실시 예에 따른 낸드 플래시 메모리 테스트 인터페이스 장치 및 그 운용방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 테스트 인터페이스 장치를 설명하는 도면이다.
도 1을 참조하면, 낸드 플래시 메모리 테스트 인터페이스 장치(100)는, 낸드 플래시 메모리(NAND Flash Memory)를 테스트하기 위한 반도체 테스트 시스템(Test System)과, 낸드 플래시 메모리의 피시험 디바이스인 DUT(Device Under Test) 사이의 데이터를 인터페이싱하는데, 테스트시스템인터페이스부(110), DUT인터페이스부(120), 제어부(130), 메모리부(140)를 포함한다.
테스트시스템인터페이스부(110)는, 반도체 테스트 시스템과의 데이터를 인터페이싱해 주는데, 이때 낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 입력되는 테스트출력데이터(즉, 반도체 테스트 시스템에서 DUT로 출력되는 데이터)를 전달받거나, 낸드 플래시 메모리의 테스트프로그램을 실행하기 전에 반도체 테스트 시스템으로부터 입력되는 테스트출력데이터를 미리 전달받아, 해당 전달받은 테스트출력데이터를 제어부(130)에 입력해 주며, 제어부(140)로부터 전달되는 판정래치값을 반도체 테스트 시스템으로 전달하여, 반도체 테스트 시스템으로 하여금 양불 판정의 테스트 결과를 인식하도록 해 준다.
DUT인터페이스부(120)는, DUT와의 데이터를 인터페이싱해 주는데, 이때 낸드 플래시 메모리의 판독(Read) 시에 DUT로부터 입력되는 DUT출력데이터(즉, DUT에서 출력한 판독값)를 전달받아, 해당 전달받은 DUT출력데이터를 제어부(130)에 입력해 준다.
제어부(130)는, 섹터범위(Sector Size)값(즉, 섹터 단위)과 페일비트리미트(Fail Bit Limit)값을 메모리부(140)에 미리 설정해 주며, 낸드 플래시 메모리의 판독 시에 기댓값으로 사용하기 위해서 테스트시스템인터페이스부(110)로부터 입력되는 테스트출력데이터를 메모리부(140)에 저장해 주며, DUT인터페이스부(120)로부터 입력되는 DUT출력데이터(즉, DUT에서 출력한 판독값)를 전달받아, 메모리부(140)에 저장해 둔 테스트출력데이터를 판독하여 기댓값으로 생성하며, 해당 전달받은 판독값과 해당 생성한 기댓값을 비교한 다음에, 해당 비교한 결과에 따른 페일비트(Fail Bit)를 메모리부(140)에 미리 설정한 섹터 단위별로 카운트(Count)하며, 해당 카운트한 횟수를 메모리부(140)에 미리 설정한 페일비트리미트값과 비교하여 양불 판정하며, 해당 양불 판정의 테스트 결과를 메모리부(140)에 판정래치(Judge Latch)값으로 저장해 주며, 메모리부(140)에 보관중인 판정래치값을 판독하여 테스트시스템인터페이스부(110)로 전달해 준다.
일 실시 예에서, 제어부(130)는, 한 페이지(Page)에 다수 개의 섹터로 나누고 해당 나누어진 섹터 단위로 에러수정코드(Error Correction Code; ECC)를 처리할 수 있도록, 해당 나누어진 섹터 단위를 512바이트, 1키로 바이트, 4키로 바이트 등으로 다양하게 섹터범위값으로 미리 설정해 줄 수 있으며, 또한 하나의 섹터 당 수정할 수 있는 에러 비트 수도 8비트, 12비트, 24비트, 30비트 등으로 다양하게 페일비트리미트값으로 미리 설정해 줄 수 있으며, 이에 다양한 섹터 단위별로 페일비트를 카운트하여 불량 여부를 즉시 판별할 수 있다.
메모리부(140)는, 제어부(130)의 동작에 필요한 프로그램 및 데이터를 저장하는데, 제어부(140)로부터 전달되는 섹터범위값(즉, 섹터 단위)과 페일비트리미트값을 미리 저장해 주며, 제어부(140)로부터 전달되는 테스트출력데이터를 기댓값으로 저장해 주며, 제어부(140)로부터 전달되는 양불 판정의 테스트 결과를 판정래치값으로 저장해 준다.
일 실시 예에서, 메모리부(140)는, 섹터범위값을 저장하는 섹터사이즈레지스터(Register), 페일비트리미트값을 저장하는 페일비트리미트레지스터, 테스트출력데이터를 기댓값으로 저장하는 버퍼(Buffer), 양불 판정의 테스트 결과를 판정래치값으로 저장하는 판정래치레지스터를 내부에 포함할 수 있다.
상술한 바와 같은 구성을 가진 낸드 플래시 메모리 테스트 인터페이스 장치(100)는, 실시간 양불 판정회로를 내장하여 낸드 플래시 메모리 테스트를 수행함에 있어서, 대용량의 페일 메모리(Fail Memory)와 분석용 CPU 없이도 낸드 플래시 메모리의 양불 판정을 실시간으로 수행할 수 있으며, 이에 장비의 가격도 낮출 수 있고, 낸드 플래시 메모리를 테스트할 수 없는 반도체 테스트 시스템으로도 낸드 플래시 메모리를 테스트할 수 있으며, 또한 기존 방식보다 테스트 시간을 단축시킬 수 있고, 동시 테스트(Parallel Test)의 수를 증가하여도 테스트 시간이 늘어나지 않는다.
도 2는 본 발명의 제1 실시 예에 따른 낸드 플래시 메모리 테스트 인터페이스 장치의 운용방법을 설명하는 순서도이이며, 도 3은 도 2에 있는 테스트출력데이터 전달받기 전의 낸드 플래시 메모리 이레이즈(Erase)를 설명하는 도면이다.
도 2 및 도 3을 참조하면, 낸드 플래시 메모리를 테스트하기 위한 반도체 테스트 시스템과, 낸드 플래시 메모리의 피시험 디바이스인 DUT 사이의 데이터를 인터페이싱하는 낸드 플래시 메모리 테스트 인터페이스 장치(100)에 있어서, 제어부(130)에서는, 섹터범위값(즉, 섹터 단위)과 페일비트리미트값을 메모리부(140)에 미리 설정해 주게 된다(S201).
상술한 단계 S201에 있어서, 제어부(130)에서는 메모리부(140) 내에 있는 섹터사이즈레지스터 및 페일비트리미트레지스터를 미리 설정해 주는데, 이때 섹터범위값을 섹터사이즈레지스터에 미리 설정해 줄 수 있으며, 페일비트리미트값을 페일비트리미트레지스터에 미리 설정해 줄 수 있다.
상술한 단계 S201에서 섹터범위값과 페일비트리미트값을 설정한 후에, 반도체 테스트 시스템에서는 도 3에 도시된 예와 같이, 낸드 플래시 메모리에 대한 패턴 프로그램 중에서 낸드 플래시 메모리 이레이즈 커맨드(Erase Command)에 의해서 낸드 플래시 메모리 테스트 인터페이스 장치(100)를 통해 DUT의 낸드 플래시 메모리를 이레이즈하게 된다.
상술한 바와 같이 DUT의 낸드 플래시 메모리를 이레이즈한 다음에, 반도체 테스트 시스템에서는 낸드 플래시 메모리에 대한 패턴 프로그램 중에서 낸드 플래시 메모리 테스트프로그램 커맨드에 의해서 낸드 플래시 메모리 테스트 인터페이스 장치(100)를 통해 DUT의 낸드 플래시 메모리를 테스트프로그래밍하게 된다. 이때, 반도체 테스트 시스템에서의 낸드 플래시 메모리 테스트프로그래밍 시에, 테스트시스템인터페이스부(110)에서는, 반도체 테스트 시스템으로부터 입력되는 테스트출력데이터(즉, 반도체 테스트 시스템에서 DUT로 출력되는 데이터)를 전달받게 된다.
상술한 바와 같이 반도체 테스트 시스템에서의 낸드 플래시 메모리 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받지 않는 경우에는, 테스트시스템인터페이스부(110)는, 반도체 테스트 시스템에서의 낸드 플래시 메모리 테스트프로그래밍을 실행하기 전에, 반도체 테스트 시스템으로부터 입력되는 테스트출력데이터를 미리 전달받게 된다(S202).
상술한 단계 S202에서 테스트출력데이터를 전달받은 다음에, 테스트시스템인터페이스부(110)에서는, 상술한 단계 S202에서 전달받은 테스트출력데이터를 제어부(130)에 입력해 주게 된다. 이에, 제어부(130)는, 반도체 테스트 시스템에서의 낸드 플래시 메모리 판독 시에 기댓값으로 사용하기 위해서 테스트시스템인터페이스부(110)로부터 입력되는 테스트출력데이터를 메모리부(140)에 기댓값으로 저장해 주게 된다(S203).
상술한 단계 S203에 있어서, 제어부(130)에서는 테스트시스템인터페이스부(110)로부터 입력되는 테스트출력데이터를 메모리부(140) 내에 있는 버퍼에 기댓값으로 저장해 줄 수 있다.
상술한 단계 S203에서 기댓값으로 저장한 후에, 반도체 테스트 시스템에서는 낸드 플래시 메모리에 대한 패턴 프로그램 중에서 낸드 플래시 메모리 판독 커맨드에 의해서 낸드 플래시 메모리 테스트 인터페이스 장치(100)를 통해 DUT의 낸드 플래시 메모리를 판독하게 된다. 이때, 반도체 테스트 시스템에서의 낸드 플래시 메모리 판독 시에, DUT인터페이스부(120)에서는, DUT로부터 입력되는 DUT출력데이터(즉, DUT에서 출력한 판독값)를 전달받게 된다(S204).
상술한 단계 S204에서 DUT출력데이터를 전달받은 다음에, DUT인터페이스부(120)에서는, 상술한 단계 S204에서 전달받은 DUT출력데이터를 제어부(130)에 입력해 주게 된다. 이에, 제어부(130)는, DUT인터페이스부(120)로부터 입력되는 DUT출력데이터(즉, DUT에서 출력한 판독값)를 전달받아, 메모리부(140)에 저장해 둔 기댓값을 판독하며, 해당 전달받은 판독값과 해당 판독한 기댓값을 비교하여 페일비트를 인식하게 된다(S205).
상술한 단계 S205에 있어서, 제어부(130)는, 내부에 구비되어 있는 로지컬(Logical) CMP(Comparator)에서 DUT출력데이터(즉, 판독값)와 버퍼에 저장된 테스트출력데이터(즉, 기댓값)를 비교하여 페일비트를 인식할 수 있다.
상술한 단계 S205에서 페일비트를 인식한 다음에, 제어부(130)는, 상술한 단계 S205에서 비교한 결과에 따른 페일비트를 메모리부(140)에 미리 설정한 섹터 단위별로 카운트하게 된다(S206).
상술한 단계 S205에 있어서, 제어부(130)는, 한 페이지(Page)에 512바이트, 1키로 바이트, 4키로 바이트 등의 다양한 다수 개의 섹터로 나누고, 해당 나누어진 하나의 섹터 당 수정할 수 있는 페일비트 수도 8비트, 12비트, 24비트, 30비트 등으로 다양하게 사용할 수 있도록 하여 해당 나누어진 섹터 단위로 ECC를 처리할 수 있도록 하기 위해서, 해당 나누어진 섹터 단위별로 페일비트를 카운트할 수 있다.
상술한 단계 S206에서 페일비트를 카운트한 다음에, 제어부(130)는, 상술한 단계 S206에서 카운트한 횟수를 메모리부(140)에 미리 설정한 페일비트리미트값과 비교하여 양불 판정하게 된다(S207).
상술한 단계 S207에 있어서, 제어부(130)는, 메모리부(140)에 미리 설정한 섹터 단위로 페일비트의 카운트값과 페일비트리미트값을 비교하여 양불 판정을 수행할 수 있는데, 즉 페일비트의 카운트값과 페일비트리미트값이 서로 동일한지 여부를 판단하여 양불 판정을 수행할 수 있다.
상술한 단계 S207에서 양불 판정을 수행한 다음에, 제어부(130)는, 상술한 단계 S207에서 양불 판정의 테스트 결과를 메모리부(140)에 판정래치값으로 저장해 준다(S208).
상술한 단계 S208에 있어서, 제어부(130)에서는 상술한 단계 S207에서 양불 판정의 테스트 결과를 메모리부(140) 내에 있는 판정래치레지스터에 판정래치값으로 저장해 줄 수 있다.
상술한 단계 S208에서 판정래치값으로 저장한 후에, 반도체 테스트 시스템에서는 낸드 플래시 메모리 테스트 인터페이스 장치(100)에 저장된 테스트 결과를 판독하여 불량 여부를 인식하게 되는데, 이때 제어부(130)는, 메모리부(140)에 보관중인 판정래치값을 판독하여 테스트시스템인터페이스부(110)로 전달해 주게 된다. 이에, 테스트시스템인터페이스부(110)에서는, 제어부(140)로부터 전달되는 판정래치값을 반도체 테스트 시스템으로 전달하여, 반도체 테스트 시스템으로 하여금 양불 판정의 테스트 결과를 인식하도록 해 준다(S209).
도 4는 본 발명의 제2 실시 예에 따른 낸드 플래시 메모리 테스트 인터페이스 장치를 설명하는 도면이며, 도 5는 도 4에 있는 버퍼부의 낸드 플래시 메모리 테스트프로그래밍 시를 설명하는 도면이며, 도 6은 도 4에 있는 버퍼부에 저장되는 테스트출력데이터를 설명하는 도면이며, 도 7은 도 4에 있는 논리비교기부의 낸드 플래시 메모리 판독 시를 설명하는 도면이다.
도 4 내지 7을 참조하면, 낸드 플래시 메모리 테스트 인터페이스 장치(200)는, 낸드 플래시 메모리를 테스트하기 위한 반도체 테스트 시스템과, 낸드 플래시 메모리의 피시험 디바이스인 DUT 사이의 데이터를 인터페이싱하는데, 섹터사이즈레지스터부(210), 페일비트리미트레지스터부(220), 버퍼부(230), 논리비교기부(240), 페일비트카운터부(250), 판정래치레지스터부(260), 다수 개의 양방향버스트랜시버부(Bidirectional Bus Transceiver)(D1, D4)(D2, D3)를 포함한다.
섹터사이즈레지스터부(210)는, 섹터범위값(즉, 섹터 단위)을 미리 설정하여 저장해 두었다가, 해당 저장해 둔 섹터범위값을 페일비트카운터부(250)로 전달해 준다.
페일비트리미트레지스터부(220)는, 페일비트리미트값을 미리 설정하여 저장해 두었다가, 해당 저장해 둔 페일비트리미트값을 판정래치레지스터부(260)로 전달해 준다.
버퍼부(230)는, 낸드 플래시 메모리의 테스트프로그래밍 시에, 반도체 테스트 시스템으로부터 입력되는 테스트출력데이터(즉, 반도체 테스트 시스템에서 DUT로 출력되는 데이터)를 전달받거나, 낸드 플래시 메모리의 테스트프로그램을 실행하기 전에 반도체 테스트 시스템으로부터 입력되는 테스트출력데이터를 미리 전달받아, 낸드 플래시 메모리의 판독 시에 기댓값으로 사용하기 위해서, 해당 전달받은 테스트출력데이터를 테스트시스템인터페이스부(110)로부터 입력되는 테스트출력데이터를 기댓값으로 저장해 두었다가, 해당 저장해 둔 기댓값을 논리비교기부(240)로 전달해 준다.
일 실시 예에서, 버퍼부(230)는, 낸드 플래시 메모리의 테스트프로그래밍 시에, 도 5에 도시된 예와 같이, R/B#(Ready/Busy#) 신호가 하이 레벨이고, CE#(Chip Enable) 신호가 로우 레벨이고, CLE(Command Latch Enable) 신호와 ALE(Address Latch Enable) 신호가 로우 레벨이고, RE#(Read Enable) 신호가 하이 레벨인 상태에서, WE#(Write Enable) 신호가 하이 레벨과 로우 레벨을 주기적으로 변하는 시점에 반도체 테스트 시스템으로부터 입력되는 테스트출력데이터를 기댓값으로 저장해 둘 수 있다.
일 실시 예에서, 버퍼부(230)는, 버퍼 메모리로서, 1페이지 또는 1~2 블럭 사이즈에 해당하는 용량을 가질 수 있으며, 프로그램 오퍼레이션에서 DUT에 기록되는 값(즉, 테스트출력데이터)을 저장해 두었다가, 이후에 판독 오퍼레이션 시에 해당 저장해 둔 테스트출력데이터를 기댓값으로 논리비교기부(240)로 전달해 줄 수 있다. 또한, 버퍼부(230)는, 프로그램 오퍼레이션이 아닌 사전 단계에서 테스트출력데이터를 저장해 둘 수도 있으며, 이에 해당 저장해 둔 테스트출력데이터를 프로그램 오퍼레이션과 판독 오퍼레이션에 사용할 수도 있다.
일 실시 예에서, 버퍼부(230)는, 테스트출력데이터로 ECC(Error Correction Code)를 사용할 수 있는데, 이때 반도체 테스트 시스템에서는 공정 미세화에 의한 셀 면적 축소와 MLC(Multi Level Cell)의 잡음 여유 감소로 인해 외부 요인에 의한 오류 발생 가능성이 높아져 낸드 플래시 메모리의 페이지 여분 공간에 ECC를 할당해 줄 수 있으며, 또한 낸드 플래시 메모리는 대용량 고집적을 위해서 3비트 MLC(즉, TLC(Tri Level Cell)를 사용할 수 있으며, 이런 경우에 오류 발생의 소지가 증가하므로 오류 정정 능력이 탁월한 LDPC(Low Density Parity Check) 코드를 사용할 수도 있다. 여기서, ECC는 이진 BCH 부호를 사용하거나, 비이진 부호인 리드-솔로몬(Reed Solomon) 부호를 사용할 수 있으며, 특히 리드-솔로몬 부호를 다차원(2D 또는 3D)으로 확장하여 하이퍼(Hyper) MLC 기반의 고속 SSD(Solid State Drive) 시스템에 적용할 수도 있다. 또한, 1키로 바이트 블럭당 32비트의 오류를 수정할 수 있는 BCH 부호 복호기를 사용함으로써 ECC의 길이가 길어져 동일한 양의 부가 정보로 더욱 높은 신뢰성을 제공할 수 있으며, 고사양의 컨트롤러를 사용하는 경우에 더 많은 ECC 비트를 저장하여 높은 데이터 신뢰도를 유지할 수도 있다. 그리고 ECC는 SLC(Single Level Cell)로 해밍(Hamming)을 사용하고, MLC로 RS(Reed Solomon), BCH, LDPC 등을 사용하는데, 예를 들어 512바이트 당 8/12/24/30비트 ECC, 1키로 바이트 당 16/24/30 비트 ECC 등을 사용할 수 있으며, 섹터 단위는 512바이트, 1키로 바이트, 4키로 바이트 등으로 다양하게 미리 설정하여 사용할 수 있으며, 하나의 섹터 당 수정할 수 있는 에러 비트 수도 8비트, 12비트, 24비트, 30비트 등으로 다양하게 미리 설정하여 사용할 수 있다.
일 실시 예에서, ECC 구조(Organization)는, 도 6의 (가)에 도시된 바와 같이, 2,112바이트의 인접 데이터(Adjacent Data) 및 예비 영역(Spare Areas)으로 512바이트의 제1데이터 영역, 16바이트의 제1예비 영역, 512바이트의 제2데이터 영역, 16바이트의 제2예비 영역, 512바이트의 제3데이터 영역, 16바이트의 제3예비 영역, 512바이트의 제4데이터 영역, 16바이트의 제4예비 영역으로 순차적으로 이루어질 수 있으며, 또는 도 6의 (나)에 도시된 바와 같이, 2,048바이트의 분할 데이터(Separate Date) 및 예비 영역으로 512바이트의 제1데이터 영역, 512바이트의 제2데이터 영역, 512바이트의 제3데이터 영역, 512바이트의 제4데이터 영역, 16바이트의 제1예비 영역, 16바이트의 제2예비 영역, 16바이트의 제3예비 영역, 16바이트의 제4예비 영역으로 순차적으로 이루어질 수 있다.
논리비교기부(240)는, 낸드 플래시 메모리의 판독 시에, DUT로부터 입력되는 DUT출력데이터(즉, DUT에서 출력한 판독값)를 전달받고, 버퍼부(230)로부터 기댓값을 전달받아, 해당 전달받은 판독값과 기댓값을 비교하여 페일비트를 인식하며, 해당 비교한 결과에 따른 페일비트(즉, 해당 인식한 페일비트)를 페일비트카운터부(250)로 전달해 준다.
일 실시 예에서, 논리비교기부(240)는, 낸드 플래시 메모리의 판독 시에, 도 7에 도시된 예와 같이, RE#(Read Enable) 신호가 로우 레벨에서 하이 레벨로 전환된 이후에, CE#(Chip Enable) 신호가 로우 레벨이고, CLE(Command Latch Enable) 신호와 ALE(Address Latch Enable) 신호가 로우 레벨이고, WE#(Write Enable) 신호가 하이 레벨인 상태에서, R/B#(Ready/Busy#) 신호가 하이 레벨와 로우 레벨을 주기적으로 변하는 시점에, 판독값과 기댓값을 비교하여 비트 불량을 판정할 수 있다.
일 실시 예에서, 논리비교기부(240)는, 로지컬(Logical) CMP(Comparator)의 논리회로로서, 판독 오퍼레이션 시에 DUT에서 출력한 판독값과 버퍼부(230)에 저장된 기댓값을 비교하여 서로 동일한지 여부를 판단(즉, 페일비트 인식)할 수 있다.
페일비트카운터부(250)는, 섹터사이즈레지스터부(210)로부터 섹터범위값(즉, 섹터 단위)을 전달받고, 논리비교기부(240)로부터 페일비트를 전달받아, 해당 전달받은 페일비트를 해당 전달받은 섹터 단위별로 카운트하며, 해당 카운트한 횟수(즉, 페일비트카운트값)를 판정래치레지스터부(260)로 전달해 준다.
판정래치레지스터부(260)는, 페일비트리미트레지스터부(220)로부터 페일비트리미트값을 전달받고, 페일비트카운터부(250)로부터 페일비트카운트값을 전달받아, 해당 전달받은 페일비트리미트값과 페일비트카운트값을 비교하여 양불 판정하며, 해당 양불 판정의 테스트 결과를 판정래치값으로 저장해 두었다가, 해당 저장해 둔 판정래치값을 반도체 테스트 시스템으로 전달하여, 반도체 테스트 시스템으로 하여금 양불 판정의 테스트 결과를 인식하도록 해 준다.
양방향버스트랜시버부(D1, D4)(D2, D3)는, 제1 양방향버스트랜시버부(D1, D4)가 반도체 테스트 시스템의 입출력단에 설치되어, 반도체 테스트 시스템으로부터 입력되는 테스트출력데이터(즉, 반도체 테스트 시스템에서 DUT로 출력되는 데이터)를 버퍼부(230) 및 제2 양방향버스트랜시버부(D2)로 입력(전달)해 주며, 판정래치레지스터부(260)로부터 전달되는 판정래치값을 반도체 테스트 시스템으로 출력해 주며, 또한 제2 양방향버스트랜시버부(D2, D3)가 DUT의 입출력단에 설치되어, 제1 양방향버스트랜시버부(D1)를 통해 입력(전달)되는 테스트출력데이터를 DUT로 출력해 주며, DUT로부터 입력되는 DUT출력데이터(즉, DUT에서 출력한 판독값)를 논리비교기부(240)로 전달해 준다.
상술한 바와 같은 구성을 가진 낸드 플래시 메모리 테스트 인터페이스 장치(100)는, 실시간 양불 판정회로를 내장하여 낸드 플래시 메모리의 양불 판정을 실시간으로 수행할 수 있는데, 이때 낸드 플래시 메모리에 에러수정코드(Error Correction Code; ECC)를 적용시켜 일정 수의 불량 비트를 허용하도록 할 수 있으며, 이에 에러수정코드에서 허용할 수 있는 페일비트 수와 비교하여 불량 여부를 판단할 수 있다. 또한, 상술한 바와 같은 구성을 가진 낸드 플래시 메모리 테스트 인터페이스 장치(100)는, 다양한 방식의 에러수정코드로 양불 판정을 할 수 있도록 다양한 섹터 단위별로 페일비트를 카운트하여 불량 여부를 즉시 판별할 수 있으며, 한 페이지(Page)에 여러 개의 섹터로 나누고 섹터 단위로 에러수정코드를 처리할 수 있다.
이상, 본 발명의 실시 예는 상술한 장치 및/또는 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시 예의 구성에 대응하는 기능을 실현하기 위한 프로그램, 그 프로그램이 기록된 기록 매체 등을 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시 예의 기재로부터 본 발명이 속하는 기술 분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100, 200: 낸드 플래시 메모리 테스트 인터페이스 장치
110: 테스트시스템인터페이스부
120: DUT인터페이스부
130: 제어부
140: 메모리부
210: 섹터사이즈레지스터부
220: 페일비트리미트레지스터부
230: 버퍼부
240: 논리비교기부
250: 페일비트카운터부
260: 판정래치레지스터부
D1 ~ D4: 양방향버스트랜시버부

Claims (10)

  1. 반도체 테스트 시스템과 DUT 사이의 데이터를 인터페이싱하는 낸드 플래시 메모리 테스트 인터페이스 장치에 있어서,
    낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받으며, 양불 판정의 테스트 결과를 반도체 테스트 시스템으로 전달하여 인식시켜 주는 테스트시스템인터페이스부;
    낸드 플래시 메모리의 판독 시에 DUT로부터 DUT출력데이터를 입력받는 DUT인터페이스부;
    섹터범위값과 페일비트리미트값을 미리 설정하여 저장하며, 테스트출력데이터 및 양불 판정의 테스트 결과를 저장하는 메모리부; 및
    상기 테스트시스템인터페이스부에서 입력받은 테스트출력데이터를 상기 메모리부에 저장시키며, 상기 DUT인터페이스부에서 입력받은 DUT출력데이터와 상기 메모리부에 저장해 둔 테스트출력데이터를 비교하여, 페일비트를 상기 메모리부에 저장해 둔 섹터 단위별로 카운트하며, 카운트한 횟수를 상기 메모리부에 저장해 둔 페일비트리미트값과 비교하여 양불 판정하며, 양불 판정의 테스트 결과를 상기 메모리부에 저장하였다가 상기 테스트시스템인터페이스부로 전달하는 제어부를 포함하되,
    상기 제어부는,
    한 페이지에 다수 개의 섹터로 나누고 나누어진 섹터 단위로 에러수정코드를 처리할 수 있도록, 나누어진 섹터 단위를 상기 섹터범위값으로 미리 설정해 주며, 하나의 섹터 당 수정할 수 있는 에러 비트 수를 상기 페일비트리미트값으로 미리 설정해 주는 낸드 플래시 메모리 테스트 인터페이스 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 메모리부는,
    섹터범위값을 저장하는 섹터사이즈레지스터;
    페일비트리미트값을 저장하는 페일비트리미트레지스터;
    테스트출력데이터를 기댓값으로 저장하는 버퍼; 및
    판정래치값을 저장하는 판정래치레지스터를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 테스트 인터페이스 장치.
  4. 반도체 테스트 시스템과 DUT 사이의 데이터를 인터페이싱하는 낸드 플래시 메모리 테스트 인터페이스 장치에 있어서,
    섹터 단위를 섹터범위값으로 미리 설정하여 저장해 두는 섹터사이즈레지스터부;
    페일비트리미트값을 미리 설정하여 저장해 두는 페일비트리미트레지스터부;
    낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받아 기댓값으로 저장해 두는 버퍼부;
    낸드 플래시 메모리의 판독 시에 DUT로부터 DUT출력데이터를 판독값으로 입력받아 상기 버퍼부에 저장해 둔 기댓값과 비교하여 페일비트를 인식하는 논리비교기부;
    상기 논리비교기에서 인식한 페일비트를 상기 섹터사이즈레지스터부에 저장해 둔 섹터 단위별로 카운트하는 페일비트카운터부; 및
    상기 페일비트카운터부에서 카운트한 횟수를 상기 페일비트리미트레지스터부에 저장해 둔 페일비트리미트값과 비교하여 양불 판정하며, 양불 판정의 테스트 결과를 판정래치값으로 저장하였다가 반도체 테스트 시스템으로 전달하여 인식시켜 주는 판정래치레지스터부를 포함하는 낸드 플래시 메모리 테스트 인터페이스 장치.
  5. 제4항에 있어서,
    반도체 테스트 시스템으로부터 입력되는 테스트출력데이터를 상기 버퍼부로 전달하며, 상기 판정래치레지스터부로부터 전달되는 판정래치값을 반도체 테스트 시스템으로 출력하는 제1 양방향버스트랜시버부; 및
    상기 제1 양방향버스트랜시버부를 통해 전달되는 테스트출력데이터를 DUT로 출력하며, DUT로부터 입력되는 DUT출력데이터를 판독값으로 전달하는 제2 양방향버스트랜시버부를 더 포함하는 것을 특징으로 하는 낸드 플래시 메모리 테스트 인터페이스 장치.
  6. 제4항에 있어서, 상기 논리비교기부는,
    낸드 플래시 메모리의 판독 시에 DUT에서 출력한 판독값과 상기 버퍼부에 저장된 기댓값을 비교하여 서로 동일한지 여부를 판단하여 페일비트를 인식하는 것을 특징으로 하는 낸드 플래시 메모리 테스트 인터페이스 장치.
  7. 제4항에 있어서, 상기 판정래치레지스터부는,
    상기 페일비트카운터부에서 카운트한 횟수를 상기 페일비트리미트레지스터부에 저장해 둔 페일비트리미트값과 비교하여 양불 판정하는 것을 특징으로 하는 낸드 플래시 메모리 테스트 인터페이스 장치.
  8. 반도체 테스트 시스템과 DUT 사이의 데이터를 인터페이싱하는 낸드 플래시메모리 테스트 인터페이스 장치의 운용방법에 있어서, 섹터범위값과 페일비트리미트값을 미리 설정하여 저장하는 단계;
    낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받아 기댓값으로 저장하는 단계;
    낸드 플래시 메모리의 판독 시에 DUT로부터 입력되는 DUT출력데이터를 판독값으로 전달받는 단계;
    상기 판독값을 상기 기댓값과 비교하여 페일비트를 인식하는 단계;
    상기 페일비트를 상기 섹터범위값의 섹터 단위별로 카운트하는 단계;
    카운트한 횟수를 상기 페일비트리미트값과 비교하여 양불 판정하는 단계; 및
    양불 판정의 테스트 결과를 판정래치값으로 저장하였다가 반도체 테스트 시스템으로 전달하여 인식시켜 주는 단계를 포함하되,
    상기 섹터범위값과 페일비트리미트값을 미리 설정하여 저장하는 단계는,
    한 페이지에 다수 개의 섹터로 나누고 나누어진 섹터 단위로 에러수정코드를 처리할 수 있도록, 나누어진 섹터 단위를 상기 섹터범위값으로 미리 설정해 주며, 하나의 섹터 당 수정할 수 있는 에러 비트 수를 상기 페일비트리미트값으로 미리 설정해 주는 낸드 플래시 메모리 테스트 인터페이스 장치의 운용방법.
  9. 제8항에 있어서,
    낸드 플래시 메모리의 테스트프로그래밍 시에 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받지 않은 경우에, 낸드 플래시 메모리의 테스트프로그래밍을 실행하기 전에, 반도체 테스트 시스템으로부터 테스트출력데이터를 입력받아 상기 기댓값으로 미리 저장해 두는 단계를 더 포함하는 것을 특징으로 하는 낸드 플래시 메모리 테스트 인터페이스 장치의 운용방법.
  10. 제8항에 있어서, 상기 섹터 단위별로 카운트하는 단계는,
    한 페이지에 다수 개의 섹터로 나누고, 나누어진 섹터 단위로 ECC를 처리할 수 있도록, 나누어진 섹터 단위별로 페일비트를 카운트하는 것을 특징으로 하는 낸드 플래시 메모리 테스트 인터페이스 장치의 운용방법.
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