CN112486748B - 测试系统及其测试方法 - Google Patents

Abstract

本发明公开了一种测试系统及其测试方法。其中，该测试系统包括：用户终端，接收测试任务，其中，测试任务包括：测试参数和测试脚本代码；测试用插槽，用于放置待测试的样品；测试控制器，与用户终端进行互联通信，用于运行上传的测试任务，生成控制指令，将控制指令发送给测试执行器；测试执行器，测试执行器与测试控制器互联通信，且与测试用插槽相连，用于将接收到的控制指令通过具有硬件加速器的数据通路经由物理接口发送至样品，控制样品执行对应的测试操作，并收集测试执行结果。本发明解决了现有技术中的测试系统中的接口控制器基于存储器应用进行设计，由于测试过程耗时较长，导致测试效率低的技术问题。

Description

测试系统及其测试方法

技术领域

本发明涉及硬件测试领域，具体而言，涉及一种测试系统及其测试方法。

背景技术

现有技术在NAND FLASH的测试的过程非常耗时，往往长达数月。如果能缩短这个时间，将有助于提高NAND FLASH设计验证和量产效率，将有助于提高基于NAND FLASH存储研究工作中介质特性分析的效率，也有助于提高SSD产品研发时FLASH关键参数的提取分析和SSD量产工作中FLASH芯片原料筛测的效率。

现有的测试系统所用的NAND FLASH接口控制器是针对存储器应用设计的，用它们来实现NAND FLASH测试应用时，在数值比较、错误统计和结果传输任务上消耗时间过长。

针对上述的问题，目前尚未提出有效的解决方案。

发明内容

本发明实施例提供了一种测试系统及其测试方法，以至少解决现有技术中的测试系统中的接口控制器基于存储器应用进行设计，由于测试过程耗时较长，导致测试效率低的技术问题。

根据本发明实施例的一个方面，提供了一种测试系统，所述测试系统包括：用户终端，接收测试任务，其中，所述测试任务包括：测试参数和测试脚本代码；测试用插槽，用于放置待测试的样品；测试控制器，与所述用户终端进行互联通信，用于运行上传的所述测试任务，生成控制指令，将所述控制指令发送给测试执行器；测试执行器，所述测试执行器与所述测试控制器互联通信，且与所述测试用插槽相连，用于将接收到的所述控制指令通过具有硬件加速器的数据通路经由物理接口发送至所述样品，控制所述样品执行对应的测试操作，并通过所述数据通路确定测试执行结果。

可选的，所述测试执行器用于在执行所述测试任务的过程中，统计错误比特数；或者，用于在执行所述测试任务的过程中，统计每次采集操作时的阈值电压分布，其中，所述采集操作为针对采集阈值电压的操作。

可选的，所述测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、特征数据生成逻辑电路、第一存储模块、第一数据采样电路模块、所述硬件加速器和至少一个结果寄存器，其中，控制寄存器组，通过所述数据通路分别与所述特征数据生成逻辑电路、所述第一存储模块、所述第一数据采样电路模块、所述硬件加速器和所述结果寄存器相连，用于控制各电路模块之间的互联关系；所述特征数据生成逻辑电路，用于生成模板数据，其中，所述模板数据与存储介质中写入的所述测试任务的数据模式相同；所述第一存储模块，用于存储所述特征数据生成逻辑电路生成的模板数据；所述第一数据采样电路模块，用于在每一个数据周期读取存储介质中的多个比特数据作为第一待比较数据；所述硬件加速器，用于在每一个数据周期，从所述模板数据中获取与所述第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计所述第一待比较数据和所述第二待比较数据之间不同的比特数量；所述结果寄存器，用于在读取物理页的每一个数据周期，将所述硬件加速器的统计结果与上一个数据周期的统计结果累加，获得错误比特数的总数。

可选的，所述测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、第一存储模块、第二存储模块、第二数据采样电路模块、所述硬件加速器和至少一个结果寄存器，其中，所述控制寄存器组，通过所述数据通路分别与第一存储模块、第二存储模块、第二数据采样电路模块、所述硬件加速器和所述结果寄存器相连，用于控制各电路模块之间的互联关系；所述第二数据采样电路模块，用于在每一个数据周期读取存储介质中的多个比特数据作为第一待比较数据；所述第一存储模块和所述第二存储模块分别用于存储针对同一个物理页的相邻两次读操作所读取的物理页数据，其中，针对同一个物理页的不同读操作的阈值电压的参考电压不同；所述硬件加速器，用于在当前读操作每一个数据周期，从所述存储有上一个读操作的物理页数据的存储模块中获取与第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计所述第一待比较数据和所述第二待比较数据之间不同的比特数量；所述结果寄存器组，用于在当前读操作的每一个数据周期，存储所述硬件加速器的统计结果。

可选的，在所述测试系统具有多个测试执行器的情况下，如果任意一个所述测试执行器出现故障，启动其他测试执行器进行备份，在出现故障的测试执行器修复后，修复成功到测试执行器重新启动工作。

根据本发明实施例的另一方面，还提供了一种测试系统的测试方法，所述测试系统包括：接收测试任务的用户终端、用于放置待测试的样品的测试用插槽、用于基于上传的所述测试任务生成控制指令的测试控制器，以及与所述测试控制器互联通信，且与所述测试用插槽相连的测试执行器，其中，所述测试方法包括：所述测试执行器接收所述控制指令；所述测试执行器通过数据通路将接收到的所述控制指令发送至所述样品，控制所述样品执行对应的测试操作，并通过所述数据通路收集测试执行结果，其中，所述数据通路为具有硬件加速器的传输通路。

可选的，所述测试执行器的所述测试执行结果为在执行所述测试任务的过程中，统计的错误比特数；或者，在执行所述测试任务的过程中，统计的每次采集操作时的阈值电压分布，其中，所述采集操作为针对采集阈值电压的操作。

可选的，所述测试执行器的所述测试执行结果为在执行所述测试任务的过程中，统计的错误比特数，所述测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、特征数据生成逻辑电路、第一存储模块、第一数据采样电路模块、所述硬件加速器和至少一个结果寄存器，通过所述数据通路收集测试执行结果包括：通过第一数据采样电路模块在每一个数据周期读取所述样品中的多个比特数据作为第一待比较数据；通过所述特征数据生成逻辑电路，生成模板数据，其中，所述模板数据与存储介质中写入的所述测试任务的数据模式相同，将所述模板数据存储在第一存储模块中；通过所述硬件加速器在每一个数据周期，从所述模板数据中获取与所述第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计所述第一待比较数据和所述第二待比较数据之间不同的比特数量；通过所述结果寄存器在读取物理页的每一个数据周期，将所述硬件加速器的统计结果与上一个数据周期的统计结果累加，获得错误比特数的总数，作为所述测试执行结果；其中，通过控制寄存器组控制所述特征数据生成逻辑电路、所述第一存储模块、所述第一数据采样电路模块、所述硬件加速器和所述结果寄存器的时序，以使每一个数据周期的读取所述第一待比较数据，生成所述模板数据同时进行，并在根据模板数据生成第二待比较数据，将第一待比较数据与第二待比较数据进行比较的同时，执行对下一个数据周期的读取所述第一待比较数据，生成所述模板数据。

可选的，所述测试执行器的所述测试执行结果为在执行所述测试任务的过程中，统计的每次采集操作时的阈值电压分布，其中，所述采集操作为针对采集阈值电压的操作，所述测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、第一存储模块、第二存储模块、第二数据采样电路模块、所述硬件加速器和至少一个结果寄存器，通过所述数据通路收集测试执行结果包括：通过所述第二数据采样电路模块，在每一个数据周期读取所述样品中的多个比特数据作为第一待比较数据；通过所述第一存储模块和所述第二存储模块分别存储针对同一个物理页的相邻两次读操作所读取的物理页数据，其中，针对同一个物理页的不同读操作的阈值电压的参考电压不同；通过所述硬件加速器，在当前读操作每一个数据周期，从所述存储有上一个读操作的物理页数据的存储模块中获取与第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计所述第一待比较数据和所述第二待比较数据之间不同的比特数量；通过所述结果寄存器组，在当前读操作的每一个数据周期，存储所述硬件加速器的统计结果，并将所述比特数量转化为阈值电压分布；通过所述控制寄存器组，控制所述第一存储模块、第二存储模块、第二数据采样电路模块、所述硬件加速器和所述结果寄存器的时序，以使每一个数据周期的读取所述第一待比较数据，生成所述模板数据同时进行，并在根据模板数据生成第二待比较数据，将第一待比较数据与第二待比较数据进行比较的同时，执行对下一个数据周期的读取所述第一待比较数据，生成所述模板数据。

根据本发明实施例的另一方面，还提供了一种计算机存储介质，所述计算机存储介质包括存储的程序，其中，在所述程序运行时控制所述计算机存储介质所在设备执行上述中任意一项所述的测试系统的测试方法。

根据本发明实施例的另一方面，还提供了一种处理器，所述处理器用于运行程序，其中，所述程序运行时执行上述中任意一项所述的测试系统的测试方法。

在本发明实施例中，采用用户终端，接收测试任务，其中，测试任务包括：测试参数和测试脚本代码；测试用插槽，放置待测试的样品；测试控制器，与用户终端进行互联通信，用于运行上传的测试任务，生成控制指令，将控制指令发送给测试执行器；测试执行器，测试执行器与测试控制器互联通信，且与测试用插槽相连，用于将接收到的控制指令通过具有硬件加速器的数据通路经由物理接口发送至样品，控制样品执行对应的测试操作，并通过数据通路收集测试执行结果的方式，通过测试控制器根据测试任务生成控制指令，通过测试执行器将接收到的控制指令通过具有硬件加速器的数据通路经由物理接口发送至样品，控制样品执行对应的测试操作，并通过数据通路以流水线式确定测试执行结果，达到了对样品快速进行测试的目的，从而实现了提高样品的测试效率的技术效果，进而解决了现有技术中的测试系统中的接口控制器基于存储器应用进行设计，由于测试过程耗时较长，导致测试效率低的技术问题。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是根据本发明实施例的一种测试系统的示意图；

图2是根据本发明实施例的一种测试系统的测试方法的流程图；

图3是根据本发明实施方式的测试系统架构的示意图；

图4是根据本发明实施方式的用户终端的示意图；

图5是根据本发明实施方式的测试控制器的示意图；

图6是根据本发明实施方式的测试执行器的示意图；

图7是根据本发明实施方式的接口控制器的示意图；

图8是根据本发明实施方式的数据信号通路的示意图；

图9是根据现有技术的测试装置的示意图；

图10是根据本发明实施方式的硬件结构的示意图；

图11是根据本发明实施方式的网络连接的示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

图1是根据本发明实施例的一种测试系统的示意图，如图1所示，根据本发明实施例的一个方面，提供了一种测试系统，测试系统包括：用户终端12，接收测试任务，其中，测试任务包括：测试参数和测试脚本代码；测试用插槽14，用于放置待测试的样品；测试控制器16，与用户终端12进行互联通信，用于运行上传的测试任务，生成控制指令，将控制指令发送给测试执行器；测试执行器18，测试执行器18与测试控制器16互联通信，且与测试用插槽14相连，用于将接收到的控制指令通过具有硬件加速器的数据通路经由物理接口发送至样品，控制样品执行对应的测试操作，并通过数据通路收集测试执行结果。

通过上述系统，采用用户终端，接收测试任务，其中，测试任务包括：测试参数和测试脚本代码；测试用插槽，放置待测试的样品；测试控制器，与用户终端进行互联通信，用于运行上传的测试任务，生成控制指令，将控制指令发送给测试执行器；测试执行器，测试执行器与测试控制器互联通信，且与测试用插槽相连，用于将接收到的控制指令通过具有硬件加速器的数据通路经由物理接口发送至样品，控制样品执行对应的测试操作，并收集测试执行结果的方式，通过测试控制器根据测试任务生成控制指令，通过测试执行器将接收到的控制指令通过具有硬件加速器的数据通路经由物理接口发送至样品，控制样品执行对应的测试操作，并收集测试执行结果，达到了对样品快速进行测试的目的，从而实现了提高样品的测试效率的技术效果，进而解决了现有技术中的测试系统中的接口控制器基于存储器应用进行设计，由于测试过程耗时较长，导致测试效率低的技术问题。

上述用户终端为用户操作的终端，用户终端可以包括用户界面和通信模块，通过用户界面供用户进行操作和查看，可以用于对用户操作权限进行管理，还可以用于上传测试脚本，下载测试结果。上述测试脚本上述测试任务中的测试脚本代码。在用户将测试脚本上传至用户终端，用户终端生成测试任务，并将测试人物发送给测试控制器，由测试控制器根据测试执行器对样品进行测试，在测试完成后，还可以通过用户终端下载测试结果，以供用户进行查看。

上述测试用插槽，用于放置待测试的样品，对上述样品可以为NAND FLASH样品，还可以为其他的FLASH样品。上述测试用插槽与测试执行器相连，接收测试执行器的控制指令，对样品进行测试。上述测试系统可以为存储器测试系统，例如闪存测试，测试闪存的存储数据的性能，可以是速度，容量等。

上述测试控制器可以包括通信模块，与用户终端进行数据通信，测试进程管理模块，脚本执行模块，日志与数据存储模块，分析与图表生成模块，以及测试执行器驱动。通信模块接收测试任务后，检测而是任务发送给测试进程管理模块，测试进程管理模块开始对测试任务进行监控，并将测试任务发送给脚本执行模块，对测试任务中的测试脚本进行执行，在执行过程中，生成日志，保存在日志与数据存储模块中，测试脚本执行完毕后，生成控制指令，还可以通过分析与图表生成模块，生成分析图表，还可以通过测试执行器驱动将生成的控制指令发送给测试执行器。

上述测试控制器将控制指令发送给测试执行器，测试执行器包括接口控制器，处理内核，以及样品接口控制器。上述接口控制器用于控制测试执行器与测试控制器之间的数据通信，其数据通信可以采用多种方式，本实施例中，测试控制器与测试执行器之间通过PCIE总线进行通信，快速而且高效。测试执行器的接口控制器接收控制指令后，将控制指令发送给处理器内核进行处理，由处理器内核通过样品接口控制器发送给样品，对样品进行控制。

上述样品接口控制器包括了先后串联的输入接口，时序微控制器，接口控制信号通路，以及用于输出的物理接口。在时序微控制器与物理接口之间通过具有硬件加速器的数据通路相连接，通过时序微控制器，控制上述数据通路将获得测试执行结果的多个步骤，以流水线的方式进行执行，从而达到了对样品快速进行测试的目的，从而实现了提高样品的测试效率的技术效果，进而解决了现有技术中的测试系统中的接口控制器基于存储器应用进行设计，由于测试过程耗时较长，导致测试效率低的技术问题。

上述获得测试执行结果的多个步骤可以包括“准备数据”、“读取数据”和“比对并统计错误”三个步骤。

可选的，测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、特征数据生成逻辑电路、第一存储模块、第一数据采样电路模块、硬件加速器和至少一个结果寄存器，其中，控制寄存器组，通过数据通路分别与特征数据生成逻辑电路、第一存储模块、第一数据采样电路模块、硬件加速器和结果寄存器相连，用于控制各电路模块之间的互联关系；特征数据生成逻辑电路，用于生成模板数据，其中，模板数据与存储介质中写入的测试任务的数据模式相同；第一存储模块，用于存储特征数据生成逻辑电路生成的模板数据；第一数据采样电路模块，用于在每一个数据周期读取存储介质中的多个比特数据作为第一待比较数据；硬件加速器，用于在每一个数据周期，从模板数据中获取与第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计第一待比较数据和第二待比较数据之间不同的比特数量；结果寄存器，用于在读取物理页的每一个数据周期，将硬件加速器的统计结果与上一个数据周期的统计结果累加，获得错误比特数的总数。

具体步骤如下：1)配置NAND FLASH接口控制器，准备进行页的读操作，写入CE、LUN、块号，页号等参数。2)生成待比较数据到存储模块BUFFER_2。3)配置数据比较通路，存储模块BUFFER_2的输出与错误统计路电的输入连接，将NV-DDR数据采样的输出与存储模块BUFFER_1的输入连接。4)发出读命令。5)保存页的比特错误数。

在测试执行器统计已写入已知数据的NAND FLASH的物理页的阈值电压分布时，通过以下结构，进行执行。

可选的，测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、第一存储模块、第二存储模块、第二数据采样电路模块、硬件加速器和至少一个结果寄存器，其中，控制寄存器组，通过数据通路分别与第一存储模块、第二存储模块、第二数据采样电路模块、硬件加速器和结果寄存器相连，用于控制各电路模块之间的互联关系；第二数据采样电路模块，用于在每一个数据周期读取存储介质中的多个比特数据作为第一待比较数据；第一存储模块和第二存储模块分别用于存储针对同一个物理页的相邻两次读操作所读取的物理页数据，其中，针对同一个物理页的不同读操作的阈值电压的参考电压不同；硬件加速器，用于在当前读操作每一个数据周期，从存储有上一个读操作的物理页数据的存储模块中获取与第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计第一待比较数据和第二待比较数据之间不同的比特数量；结果寄存器组，用于在当前读操作的每一个数据周期，存储硬件加速器的统计结果。

具体步骤如下：1)向NAND FLASH发SET FEATURE调整读参考电压。2)

配置NAND FLASH接口控制器，准备进行页的读操作，写入CE、LUN、块号，物理页号等参数。3)配置数据比较通路，存储模块BUFFER_2的输出与错误统计路电的输入连接，将NV-DDR数据采样的输出与存储模块BUFFER_1的输入连接。4)

获取上一次与错误统计路电输入连接的存储模块，将它与本次NV-DDR数据采样的输出连接；获取上一次与与本次NV-DDR数据采样的输出连接的存储模块，将它与本次错误统计路电输入连接。5)发出读命令。6)保存物理页的比特错误数。7)回到步骤1)，直到所有的读参考电压全部被设置过。8)将物理页的比特错误数转化成阈值电压分布，生成可视化图表。

从而对测试结果的比特错误数和阈值电压分布进行有效获取，并通过硬件加速器对控制指令，按照流水线式对多个重复造作进行执行，进而有效缩短了测试时间。达到了对样品快速进行测试的目的，从而实现了提高样品的测试效率的技术效果，进而解决了现有技术中的测试系统中的接口控制器基于存储器应用进行设计，由于测试过程耗时较长，导致测试效率低的技术问题。

可选的，在检测到待测试的样品放入测试用插槽的情况下，启动测试系统开始工作。

检测到待测试的样品放入测试用插槽的情况下，启动测试系统开始工作，有效避免了系统由于误操作，导致的安全隐患。

可选的，测试控制器将接收到的测试任务分成不同的测试操作，并通过执行不同的测试操作生成不同的控制指令。

由于测试任务中包含了大量的重复操作，例如，生成数据模板，读取实际数据，统计错误个数，这个三个步骤，在测试过程中存在大量的循环，将测试任务的测试操作分开，在第一组重复造作进行一个操作的情况下就可以进行下一组重复造作，以流水线式对多个重复造作进行执行，进而有效缩短了测试时间。

可选的，测试执行器将测试执行结果返回给测试控制器，测试控制器保存测试执行结果，并分析测试执行结果。

测试控制器中包括了分析与图表生成模块，可以对接收的测试执行结果进行统计和分析生成图表，传输给用户终端，以便用户接收和查看。

可选的，用户终端下载测试执行结果，以及分析测试结果而产生的分析图表。

用户终端可以在下载测试执行结果的同事，下载该测试执行结果的分析图表，方便理解和对比。

可选的，测试执行器用于在执行测试任务的过程中，统计错误比特数；或者，用于在执行测试任务的过程中，统计每次采集操作时的阈值电压分布，其中，采集操作为针对采集阈值电压的操作。

从而根据错误比特数和阈值电压分布生成最终的测试执行结果。

如图8所示，图中待测试加速器的NAND FLASH接口数据信号通路也即是上述具有硬件加速器的数据通路。包括了控制寄存器，也即是上述控制寄存器组，特征数据生成逻辑电路，BUFFER_1也即是上述第一存储模块，BUFFER_2也即是上述第二存储模块，NV-DDR数据采样模块也即是上述第一数据采样电路模块和/或第二数据采样电路模块，错误统计逻辑也即是上述硬件加速器，至少一个结果寄存器，数据互联通路，锁存，以及NV-DDR数据发送模块。

在测试执行器统计已写入已知数据的NAND FLASH的物理页的比特错误数时，通过以下结构，进行执行。

可选的，在测试系统具有多个测试执行器的情况下，如果任意一个测试执行器出现故障，启动其他测试执行器进行备份，在出现故障的测试执行器修复后，修复成功到测试执行器重新启动工作。

上述测试执行器为多个，在任一测试执行器故障的情况下，启动其他的测试执行器进行备份，防止由于突发状况导致的测试数据丢失的情况，保证了测试的稳定性和可靠性，进一步提高了测试效率。

可选的，使用PCIE作为测试控制器的数据传递通路。

PCIE总线可以保证数据的快速高效传输，进而提高了测试系统的部件之间的数据传输速度，进而提高了测试系统的测试效率，缩短测试时间。

根据本发明实施例，提供了一种测试系统的测试方法的方法实施例，需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

根据本发明实施例的另一方面，还提供了一种测试系统的测试方法，测试系统包括：接收测试任务的用户终端、用于放置待测试的样品的测试用插槽、用于基于上传的测试任务生成控制指令的测试控制器，以及与测试控制器互联通信，且与测试用插槽相连的测试执行器，图2是根据本发明实施例的一种测试系统的测试方法的流程图，如图2所示，该方法包括如下步骤：

步骤S202，测试执行器接收控制指令；上述控制指令是测试控制器运行用户终端上传的测试任务生成的；

步骤S204，测试执行器通过数据通路将接收到的控制指令发送至样品，控制样品执行对应的测试操作，并通过数据通路收集测试执行结果，其中，数据通路为具有硬件加速器的传输通路。

通过上述步骤，采用用户终端，接收测试任务，其中，测试任务包括：测试参数和测试脚本代码；测试用插槽，放置待测试的样品；测试控制器，与用户终端进行互联通信，用于运行上传的测试任务，生成控制指令，将控制指令发送给测试执行器；测试执行器，测试执行器与测试控制器互联通信，且与测试用插槽相连，用于将接收到的控制指令通过具有硬件加速器的数据通路经由物理接口发送至样品，控制样品执行对应的测试操作，并收集测试执行结果的方式，通过测试控制器根据测试任务生成控制指令，通过测试执行器将接收到的控制指令通过具有硬件加速器的数据通路经由物理接口发送至样品，控制样品执行对应的测试操作，并收集测试执行结果，达到了对样品快速进行测试的目的，从而实现了提高样品的测试效率的技术效果，进而解决了现有技术中的测试系统中的接口控制器基于存储器应用进行设计，由于测试过程耗时较长，导致测试效率低的技术问题。

可选的，测试执行器的测试执行结果为在执行测试任务的过程中，统计的错误比特数；或者，在执行测试任务的过程中，统计的每次采集操作时的阈值电压分布，其中，采集操作为针对采集阈值电压的操作。

可选的，测试执行器的测试执行结果为在执行测试任务的过程中，统计的错误比特数，测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、特征数据生成逻辑电路、第一存储模块、第一数据采样电路模块、硬件加速器和至少一个结果寄存器，通过数据通路收集测试执行结果包括：通过第一数据采样电路模块在每一个数据周期读取样品中的多个比特数据作为第一待比较数据；通过特征数据生成逻辑电路，生成模板数据，其中，模板数据与存储介质中写入的测试任务的数据模式相同，将模板数据存储在第一存储模块中；通过硬件加速器在每一个数据周期，从模板数据中获取与第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计第一待比较数据和第二待比较数据之间不同的比特数量；通过结果寄存器在读取物理页的每一个数据周期，将硬件加速器的统计结果与上一个数据周期的统计结果累加，获得错误比特数的总数，作为测试执行结果；其中，通过控制寄存器组控制特征数据生成逻辑电路、第一存储模块、第一数据采样电路模块、硬件加速器和结果寄存器的时序，以使每一个数据周期的读取第一待比较数据，生成模板数据同时进行，并在根据模板数据生成第二待比较数据，将第一待比较数据与第二待比较数据进行比较的同时，执行对下一个数据周期的读取第一待比较数据，生成模板数据。

可选的，测试执行器的测试执行结果为在执行测试任务的过程中，统计的每次采集操作时的阈值电压分布，其中，采集操作为针对采集阈值电压的操作，测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、第一存储模块、第二存储模块、第二数据采样电路模块、硬件加速器和至少一个结果寄存器，通过数据通路收集测试执行结果包括：通过第二数据采样电路模块，在每一个数据周期读取样品中的多个比特数据作为第一待比较数据；通过第一存储模块和第二存储模块分别存储针对同一个物理页的相邻两次读操作所读取的物理页数据，其中，针对同一个物理页的不同读操作的阈值电压的参考电压不同；通过硬件加速器，在当前读操作每一个数据周期，从存储有上一个读操作的物理页数据的存储模块中获取与第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计第一待比较数据和第二待比较数据之间不同的比特数量；通过结果寄存器组，在当前读操作的每一个数据周期，存储硬件加速器的统计结果，并将比特数量转化为阈值电压分布；通过控制寄存器组，控制第一存储模块、第二存储模块、第二数据采样电路模块、硬件加速器和结果寄存器的时序，以使每一个数据周期的读取第一待比较数据，生成模板数据同时进行，并在根据模板数据生成第二待比较数据，将第一待比较数据与第二待比较数据进行比较的同时，执行对下一个数据周期的读取第一待比较数据，生成模板数据。

需要说明的是，本申请实施例还提供了一种可选的实施方式，下面对该实施方式进行详细说明。

本实施方式提供了一种NAND FLASH测试的测试系统，图3是根据本发明实施方式的测试系统架构的示意图，如图3所示，该测试系统是一个分布式结构的系统。由一台用户终端、若干测试控制器、若干测试执行器、若干测试用插槽等硬件和各个可编程器件上的软件组成。用户终端是一台个人计算机，测试控制器也是一台计算机，用户终端作为客户端与多台作为服务端的测试控制器互联通信。测试执行器是基于FPGA的专用测试电路，它通过PCIE总线与测试控制器连接，一个测试控制器与多个测试执行器相连。每个测试执行器与若干测试用插槽相连。

该测试系统基本工作流程如下：

用户将被测试的NAND FLASH样品放入插槽中，并将系统启动。

用户输入与被测试NAND相关的参数和测试脚本代码。

用户终端PC将参数和脚本代码上传至各个测试控制器执行。

测试控制器将测试任务分成不同的测试操作交给测试执行器处理。

测试执行器将测试函数的执行结果返回给测试控制器。

测试控制器将结果保存并跟据测试脚本代码来生成分析图表。

用户终端PC下载测试结果与分析图表。

图4是根据本发明实施方式的用户终端的示意图，如图4所示，用户终端主要包含用户界面和通信模块的客户端部分。它主要完成用户操作权限管理、上传测试脚本、下载测试结果的任务。

图5是根据本发明实施方式的测试控制器的示意图，如图5所示，测试控制器包括通信模块服务器、测试进程管理、脚本执行模块、日志与数据存储、分析与图表生成、测试执行器驱动。它主要完成接收并执行脚本，分析测试结果的作用。

图6是根据本发明实施方式的测试执行器的示意图，如图6所示，测试执行器主要由PCIE接口控制器、MICROBLAZE处理器核、NAND FLASH接口控制器组成。它根据控制器的命令，完成具体的测试操作。

图7是根据本发明实施方式的接口控制器的示意图，如图7所示，带硬件加速器的数据通路的NAND FLASH接口控制器。为了对NAND的存储单元的品质进行分析，需要采集大量数据。在NAND实际测试过程中，可以发现有一些操作耗时且使用频率极高，比如特征数据生成、统计读操作错误、搜集阈值电压分布。使用针对NAND测试过程进行优化方案，大大缩短了对NAND的特性分析时间。

基于如上考虑，在测试执行器的设计中，对常见的“NAND FLASH接口控制器”的结构进行优化，加入“带硬件加速器的数据通路”。

图8是根据本发明实施方式的数据信号通路的示意图，如图8所示，测试任务中时，对NAND发送数据时，要先生成特定的数据，然后再发送给NAND。而读取时，在从NAND接收数据之后，要的把数据与之前发送给NAND的数据进行比对，然后统计错误比特数。特别地，因为测试时每次发给NAND的数据都不一定相同，而NANDFLASH接口控制器没有足够多的存储资源来记录所有曾经发给NAND的原始数据，所以在每次比较操作之前，还要先生成一次数据，再开始比较。

本实施方式中对数据通路的结构进行了优化，让生成操作和比较操作在对NAND进行读写的过程中时实进行，节约了大量生成和比较操作的时间。

在技术实现上，相比于现有公开的实现方案，将执行数据生成和数据比对操作的模块集成到了NAND Flash控制器硬件的数据通路上。以一种流水线式的结构来完成测试过程中大量重复出现的“生成数据模板-读取实际数据-统计错误个数”过程。最终达到有效缩短测试时间的效果。

在实现结构上，图9是根据现有技术的测试装置的示意图，如图9所示，为现有技术的结构，相比于本实施方式的图8所示的数据信号通路，将执行数据生成和数据比对操作的模块集成到了NAND Flash控制器硬件的数据通路上，达到有效缩短测试时间的效果。

在测试用时的效果上，现有技术的用时如表1所示，表1为现有技术的测试用时表；本实施方式的用时如表2所示，表2为本实施方式的测试用时表。

表1 现有技术的测试用时表

G[1]

G[2]

……

G[n]

R[1]

R[2]

……

R[n]

C&S[1]

C&S[2]

……

C&S[n]

t[1]

t[2]

t[n]

t[n+1]

t[n+2]

t[2n]

t[2n+1]

t[2n+2]

t[3n]

表1中，G[x]为数据片段生成，R[x]为读取数据片段，C&S[x]为比较和统计错误，t[x]为时间单元。

表2 本实施方式的测试用时表

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表2中，G[x]为数据片段生成，R[x]为读取数据片段，C&S[x]为比较和统计错误，t[x]为时间单元。

本实施方式中，基于CPU与PCIE的测试服务器的系统结构如下：

在测试服务器的系统结构设计中，使用通用CPU来处理测试结果，使用PCIE作为控制器的数据传递通路。

图10是根据本发明实施方式的硬件结构的示意图，如图10所示，本实施方式利用高速的PCIE总线极大地降低了测试控制器与测试执行器之间传递命令与数据的延时。同时如果单个执行器出现故障，并不会影响其它执行器的正常工作。修复时，单独更换测试执行器即可。

使用通用CPU来完成测试结果的处理，是利用了通用CPU的计算性能与其相对廉价的开发成本。基于通用CPU和OS提供的功能，能以较少的开发成本完成脚本解释、测试进程管理、统计作图这类复杂任务。

本实施方式相对于现有技术，在测试系统中使用了基于计算机外设总线的一对多分布式架构，以增加测试机的并行测试密度。

图11是根据本发明实施方式的网络连接的示意图，如图11所示，便于布署和维护，易于扩展的测试客户机与服务器结构，在应用中，测试系统所支持的测试器件数量根据应用的不同而不同。让不同测试规模的应用场景下，尽量提高测试服务器硬件的复用度。而以太网的连接也降低了改变系统的测试规模的代价。

本实施方式相对于现有技术，在测试系统中使用了基于以太网的远程多机监控技术，减轻了测试员在执行测试作业时的重复劳动——包括维护测试机状态、配置测试任务、搜集测试结果等。

本实施方式提供了一种适用于NAND FLASH测试的测试执行器，用于统计已写入已知数据的NAND FLASH的物理页的比特错误数，包括：控制寄存器组、特征数据生成逻辑电路、存储模块BUFFER_1、NV-DDR数据采样模块、错误统计逻辑电路和结果寄存器组；

控制寄存器组，通过数据互联通路分别与特征数据生成逻辑电路、存储模块BUFFER_1、NV-DDR数据采样模块、错误统计逻辑电路和结果寄存器组相连，用于控制各模块之间的互联关系；

特征数据生成逻辑电路，用于生成模板数据；所述模板数据与FLASH存储介质中写入的数据模式相同；

存储模块BUFFER_1，用于存储所述特征数据生成逻辑电路生成的模板数据；

NV-DDR数据采样模块，用于在每一个数据周期读取FLASH存储介质中的n个比特数据作为第一待比较数据，并锁存；

错误统计逻辑电路，用于在每一个数据周期，从模板数据中获取与第一待比较数据相对应的n个比特数据作为第二待比较数据，并统计第一待比较数据和第二待比较数据之间不同的比特数量；

结果寄存器组，用于在读取物理页的每一个数据周期，将错误统计逻辑电路的统计结果与上一个数据周期的统计结果累加，从而在当前被读取的物理页中的比特数据比较完成时，获得该物理页中总的错误比特数；

其中，n为正整数。

本实施方式通过在NAND FLASH接口控制器的数据通路上增加错误比特数统计加速电路，有效地缩短了统计NAND FLASH物理页的比特错误数的时间。这个操作的总时间原本是读取时间和比较时间之和，使用了本实施方式之后，总时间缩短成只有读取时间。这是因为错误统计逻辑电路将每个的在每次NV-DDR数据采样的周期之后就完成了对这一次的所采样的数据的错误统计。这样，从整体上看，对一个页的比特错误统计的时间就是对这个页的读取时间。从而有效提高测试速度。

进一步地，结果寄存器组，还用于在读取数据段的每一个数据周期，将错误逻辑电路的统计结果与上一个数据周期的统计结果累加，从而在当前被读取的数据段中的比特数据比较完成时，获得该数据段中总的错误比特数；

其中，数据段为物理页中一段连续的比特数据。

在基于NAND FLASH的应用中，往往存在局部错误率不可纠正的情况，本发明以数据段为单位，更加符合NAND FLASH在使用过程中的真实情况，因此能够有效提高测试的准确率。

本实施方式还提供了一种适用于NAND FLASH测试的测试系统，包括：测试控制器以及一个或多个上述适用于NAND FLASH测试的测试执行器；

测试控制器，用于统计NAND FLASH物理页的比特错误数时，给测试执行器发送CE、LUN、块号、页号等参数，将统计结果保存为文件，将统计结果转化为可视化图表等。

本实施方式还提供了一种适用于NAND FLASH测试的测试方法，该测试方法基于上述适用于NAND FLASH测试的测试系统，包括以下步骤：

1)配置NAND FLASH接口控制器，准备进行页的读操作，写入CE、LUN、块号，页号等参数。

2)生成待比较数据到存储模块BUFFER_2。

3)配置数据比较通路，存储模块BUFFER_2的输出与错误统计路电的输入连接，将NV-DDR数据采样的输出与存储模块BUFFER_1的输入连接。

4)发出读命令。

5)保存页的比特错误数。

本实施方式还提供了一种适用于NAND FLASH测试的测试执行器，用于统计已写入已知数据的NAND FLASH的物理页的阈值电压分布，包括：控制寄存器组、NV-DDR数据采样模块、存储模块BUFFER_1、存储模块BUFFER_2、错误统计逻辑电路和结果寄存器组；

控制寄存器组，通过数据互联通路分别与NV-DDR数据采样模块、存储模块BUFFER_1、存储模块BUFFER_2、错误统计逻辑电路和结果寄存器组相连，用于控制各模块之间的互联关系；

NV-DDR数据采样模块，用于在每一个数据周期读取FLASH存储介质中的n个比特数据作为第一待比较数据，并锁存；

存储模块BUFFER_1和存储模块BUFFER_2分别用于存储针对同一个物理页的相邻两次读操作所读取的物理页数据；

错误统计逻辑电路，用于在当前读操作每一个数据周期，从存储有上一个读操作的物理页数据的存储模块中获取与第一待比较数据相对应的n个比特数据作为第二待比较数据，并统计第一待比较数据和第二待比较数据之间不同的比特数量；

结果寄存器组，用于在当前读操作的每一个数据周期，存储错误统计逻辑电路的统计结果；

其中，n为正整数；针对同一个物理页的不同读操作的读参考电压不同。

本实施方式通过在NAND FLASH接口控制器的数据通路上增加阈值电压分布统计加速电路，有效地缩短了一次阈值电压的采集操作的时间。这个时间原本是读取时间、比较时间和移动上一次的读取结果的时间之和，使用了本发明之后，总时间缩短成只有读取时间。这是因为错误统计逻辑电路将每个的在每次NV-DDR数据采样的周期之后就完成了对这一次的所采样的数据的错误统计。而数据互联通路可以通切换数据通路的操作来实现存储模块BUFFER_1、存储模块BUFFER_2的逻辑角色的切换，即本次读取的数据是下一次读操作中的待比较的数据，而本次待比较的数据在下一次读取操作中不再有用，可用于缓冲下一次的读取数据。这样，从整体上看，对一个页的阈值电压分布统计的时间就是对这个页的读取时间。从而有效提高测试速度。

本实施方式还提供了一种适用于NAND FLASH测试的测试系统，包括：测试控制器以及一个或多个上述适用于NAND FLASH测试的测试执行器；

测试控制器，用于统计NAND FLASH物理页的比特错误数时，给测试执行器发送CE、LUN、块号、物理页号等参数，将统计结果保存为文件，将统计结果转化为可视化图表等。

本实施方式还提供了一种适用于NAND FLASH测试的测试方法，该测试方法基于上述适用于NAND FLASH测试的测试系统，包括以下步骤：

1)向NAND FLASH发SET FEATURE调整读参考电压。

2)配置NAND FLASH接口控制器，准备进行页的读操作，写入CE、LUN、块号，物理页号等参数。

3)配置数据比较通路，存储模块BUFFER_2的输出与错误统计路电的输入连接，将NV-DDR数据采样的输出与存储模块BUFFER_1的输入连接。

4)获取上一次与错误统计路电输入连接的存储模块，将它与本次NV-DDR数据采样的输出连接；获取上一次与本次NV-DDR数据采样的输出连接的存储模块，将它与本次错误统计路电输入连接。

5)发出读命令。

6)保存物理页的比特错误数。

7)回到步骤1)，直到所有的读参考电压全部被设置过。

8)将物理页的比特错误数转化成阈值电压分布，生成可视化图表。

本实施方式的整个系统的使用流程：

用户编写测试脚本程序，

通过用户终端将脚本程序输入系统，而系统会自动将测试脚本中的任务分派给指定测试服务器中的各个执行器。

执行器在收到分配的任务后，开始测试工作，并产生测试结果数据。

测试服务器将测试执行器的数据收集汇总。

用户通过用户终端下载测试结果。

测试执行器的关键任务流程：

获取错误比特数时，执行器的工作流程：

准备待比对的模板数据，

读取NAND Flash存储器中的数据，

比较两次数据。

获取阈值电压时，执行器的工作流程：

缓存前一次所读取的数据，如果是第一次则忽略。

读取NAND Flash存储器中的数据。

比较两次数据。

加速的关键在于流水线、硬件比较统计、结构嵌入到数据通路上，这三个的结合。

流水线：把整段数据的“准备数据”、“读取数据”和“比对并统计错误”这三个大环节，由微分成每个字节的“准备数据”、“读取数据”和“比对并统计错误”多个小环节。再以流水线的思路实现。

硬件比较统计：硬件比较和统计每一次运算消耗一个时钟节拍，相比于软件比较统计时每次比较消耗若干指令周期来说，效率成倍提升。

结构嵌入到数据通路：用硬件逻辑代替软件来达到加速。但实际使用时只用硬件完成比较统计的功能效果并不明显，原因是比较前将待比较的数据在各模块之间的复制传输消耗了时间。所以将这个加速结构嵌入在数据通路上，这个问题就解决了。

最后，配合加入流水线的设计，执行器的工作效率就大大得到了提升。

根据本发明实施例的另一方面，还提供了一种计算机存储介质，计算机存储介质包括存储的程序，其中，在程序运行时控制计算机存储介质所在设备执行上述中任意一项的测试系统的测试方法。

根据本发明实施例的另一方面，还提供了一种处理器，处理器用于运行程序，其中，程序运行时执行上述中任意一项的测试系统的测试方法。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种测试系统，其特征在于，所述测试系统包括：

用户终端，接收测试任务，其中，所述测试任务包括：测试参数和测试脚本代码；

测试用插槽，用于放置待测试的样品；

测试控制器，与所述用户终端进行互联通信，用于运行上传的所述测试任务，生成控制指令，将所述控制指令发送给测试执行器；

测试执行器，所述测试执行器与所述测试控制器互联通信，且与所述测试用插槽相连，用于将接收到的所述控制指令通过具有硬件加速器的数据通路经由物理接口发送至所述样品，控制所述样品执行对应的测试操作，并通过所述数据通路确定测试执行结果；

所述测试执行器用于在执行所述测试任务的过程中，统计错误比特数；或者，用于在执行所述测试任务的过程中，统计每次采集操作时的阈值电压分布，其中，所述采集操作为针对采集阈值电压的操作；

当统计错误比特数时，所述测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、特征数据生成逻辑电路、第一存储模块、第一数据采样电路模块、所述硬件加速器和至少一个结果寄存器，其中，

控制寄存器组，通过所述数据通路分别与所述特征数据生成逻辑电路、所述第一存储模块、所述第一数据采样电路模块、所述硬件加速器和所述结果寄存器相连，用于控制各电路模块之间的互联关系；

所述特征数据生成逻辑电路，用于生成模板数据，其中，所述模板数据与存储介质中写入的所述测试任务的数据模式相同；

所述第一存储模块，用于存储所述特征数据生成逻辑电路生成的模板数据；

所述第一数据采样电路模块，用于在每一个数据周期读取存储介质中的多个比特数据作为第一待比较数据；

所述硬件加速器，用于在每一个数据周期，从所述模板数据中获取与所述第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计所述第一待比较数据和所述第二待比较数据之间不同的比特数量；

所述结果寄存器，用于在读取物理页的每一个数据周期，将所述硬件加速器的统计结果与上一个数据周期的统计结果累加，获得错误比特数的总数；

其中，通过控制寄存器组控制所述特征数据生成逻辑电路、所述第一存储模块、所述第一数据采样电路模块、所述硬件加速器和所述结果寄存器的时序，以使每一个数据周期的读取所述第一待比较数据，生成所述模板数据同时进行，并在根据模板数据生成第二待比较数据，将第一待比较数据与第二待比较数据进行比较的同时，执行对下一个数据周期的读取所述第一待比较数据，生成所述模板数据。

2.根据权利要求1所述的测试系统，其特征在于，当统计的每次采集操作时的阈值电压分布时，所述测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、第一存储模块、第二存储模块、第二数据采样电路模块、所述硬件加速器和至少一个结果寄存器，其中，

所述控制寄存器组，通过所述数据通路分别与第一存储模块、第二存储模块、第二数据采样电路模块、所述硬件加速器和所述结果寄存器相连，用于控制各电路模块之间的互联关系；

所述第二数据采样电路模块，用于在每一个数据周期读取存储介质中的多个比特数据作为第一待比较数据；

所述第一存储模块和所述第二存储模块分别用于存储针对同一个物理页的相邻两次读操作所读取的物理页数据，其中，针对同一个物理页的不同读操作的阈值电压的参考电压不同；

所述硬件加速器，用于在当前读操作每一个数据周期，从存储有上一个读操作的物理页数据的存储模块中获取与第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计所述第一待比较数据和所述第二待比较数据之间不同的比特数量；

所述结果寄存器组，用于在当前读操作的每一个数据周期，存储所述硬件加速器的统计结果。

3.根据权利要求1所述的测试系统，其特征在于，在所述测试系统具有多个测试执行器的情况下，如果任意一个所述测试执行器出现故障，启动其他测试执行器进行备份，在出现故障的测试执行器修复后，修复成功到测试执行器重新启动工作。

4.一种测试系统的测试方法，其特征在于，所述测试系统包括：接收测试任务的用户终端、用于放置待测试的样品的测试用插槽、用于基于上传的所述测试任务生成控制指令的测试控制器，以及与所述测试控制器互联通信，且与所述测试用插槽相连的测试执行器，其中，所述测试方法包括：

所述测试执行器接收所述控制指令；

所述测试执行器通过数据通路将接收到的所述控制指令发送至所述样品，控制所述样品执行对应的测试操作，并通过所述数据通路收集测试执行结果，其中，所述数据通路为具有硬件加速器的传输通路；

所述测试执行器的所述测试执行结果为在执行所述测试任务的过程中，统计的错误比特数；或者，在执行所述测试任务的过程中，统计的每次采集操作时的阈值电压分布，其中，所述采集操作为针对采集阈值电压的操作；

所述测试执行器的所述测试执行结果为在执行所述测试任务的过程中，统计的错误比特数，所述测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、特征数据生成逻辑电路、第一存储模块、第一数据采样电路模块、所述硬件加速器和至少一个结果寄存器，通过所述数据通路收集测试执行结果包括：

通过第一数据采样电路模块在每一个数据周期读取所述样品中的多个比特数据作为第一待比较数据；

通过所述特征数据生成逻辑电路，生成模板数据，其中，所述模板数据与存储介质中写入的所述测试任务的数据模式相同，将所述模板数据存储在第一存储模块中；

通过所述硬件加速器在每一个数据周期，从所述模板数据中获取与所述第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计所述第一待比较数据和所述第二待比较数据之间不同的比特数量；

通过所述结果寄存器在读取物理页的每一个数据周期，将所述硬件加速器的统计结果与上一个数据周期的统计结果累加，获得错误比特数的总数，作为所述测试执行结果；

其中，通过控制寄存器组控制所述特征数据生成逻辑电路、所述第一存储模块、所述第一数据采样电路模块、所述硬件加速器和所述结果寄存器的时序，以使每一个数据周期的读取所述第一待比较数据，生成所述模板数据同时进行，并在根据模板数据生成第二待比较数据，将第一待比较数据与第二待比较数据进行比较的同时，执行对下一个数据周期的读取所述第一待比较数据，生成所述模板数据。

5.根据权利要求4所述的测试方法，其特征在于，所述测试执行器的所述测试执行结果为在执行所述测试任务的过程中，统计的每次采集操作时的阈值电压分布，其中，所述采集操作为针对采集阈值电压的操作，所述测试执行器的具有硬件加速器的数据通路包括：控制寄存器组、第一存储模块、第二存储模块、第二数据采样电路模块、所述硬件加速器和至少一个结果寄存器，通过所述数据通路收集测试执行结果包括：

通过所述第二数据采样电路模块，在每一个数据周期读取所述样品中的多个比特数据作为第一待比较数据；

通过所述第一存储模块和所述第二存储模块分别存储针对同一个物理页的相邻两次读操作所读取的物理页数据，其中，针对同一个物理页的不同读操作的阈值电压的参考电压不同；

通过所述硬件加速器，在当前读操作每一个数据周期，从存储有上一个读操作的物理页数据的存储模块中获取与第一待比较数据相对应的多个比特数据作为第二待比较数据，并统计所述第一待比较数据和所述第二待比较数据之间不同的比特数量；

通过所述结果寄存器组，在当前读操作的每一个数据周期，存储所述硬件加速器的统计结果，并将所述比特数量转化为阈值电压分布；

通过所述控制寄存器组，控制所述第一存储模块、第二存储模块、第二数据采样电路模块、所述硬件加速器和所述结果寄存器的时序，以使每一个数据周期的读取所述第一待比较数据，生成模板数据同时进行，并在根据所述模板数据生成第二待比较数据，将第一待比较数据与第二待比较数据进行比较的同时，执行对下一个数据周期的读取所述第一待比较数据，生成所述模板数据。

6.一种计算机存储介质，其特征在于，所述计算机存储介质包括存储的程序，其中，在所述程序运行时控制所述计算机存储介质所在设备执行权利要求4至5中任意一项所述的测试系统的测试方法。

7.一种处理器，其特征在于，所述处理器用于运行程序，其中，所述程序运行时执行权利要求4至5中任意一项所述的测试系统的测试方法。