CN117077588B - 硬件加速仿真调试系统 - Google Patents

Abstract

本发明涉及芯片技术领域，尤其涉及一种硬件加速仿真调试系统，实现步骤S1、基于R1_i ^m生成对应的第一监测模块MO1_i ^m，将MO1_i ^m与Bus_i ^m相连接；步骤S2、基于R2_i ^m生成对应的第二监测模块MO2_i ^m，将MO2_i ^m与R2_i ^m所对应的所有Bus_i ^m相连接；步骤S3、执行第一次运行硬件加速仿真，生成对应的第一预警信息U1_i ^m、第二预警信息U2_i ^m；步骤S4、确定候选信号集合和波形获取时间窗；步骤S5、执行第二次运行硬件加速仿真，在波形获取时间窗中，获取候选信号对应的波形数据；步骤S6、基于所有候选信号对应的波形数据调试所述待调试芯片设计。本发明提高了硬件加速仿真调试的准确性和效率。

Description

硬件加速仿真调试系统

技术领域

本发明涉及芯片技术领域，尤其涉及一种硬件加速仿真调试系统。

背景技术

在芯片设计、芯片验证过程中，可能存在软件仿真调试阶段和硬件加速仿真（Hardware Emulation）调试阶段。软件仿真调试阶段可以直接采用EDA（ElectronicDesign Automation）工具转存（dump）波形进行分析。但由于芯片规模大，例如GPU芯片，当进行硬件加速仿真时，故如果dump所有信号的波形进行调试，需要耗费大量资源，且速度很慢，很难实现。且当硬件加速仿真出现挂死（halt）时，可能是当前时刻出现了问题，导致挂死。但由于芯片规模庞大，组成单元之间可能相互关联，因此硬件加速仿真出现挂死的真正原因，也可能并非当前时刻所出现的问题导致，可能需要再往前追溯问题源头，现有技术中并没有能够准确快速实现硬件加速仿真调试的技术。由此可知，如何提高硬件加速仿真调试的准确性和效率，成为亟待解决的技术问题。

发明内容

本发明目的在于，提供一种硬件加速仿真调试系统，提高了硬件加速仿真调试的准确性和效率。

根据本发明一方面，提供了一种硬件加速仿真调试系统，包括待调试芯片设计的M个设计互联组装{DIY₁,DIY₂,…,DIY_m,…,DIY_M}、存储有计算机程序的存储器和处理器；

其中，DIY_m 为待调试芯片设计的第m个设计互联组装，m的取值范围为1到M，DIY_m用于定义DIY_m的顶层与DIY_m的组成模块之间、以及DIY_m的组成模块之间的互联关系；DIY_m={X₁ ^m_Y₁ ^m_IDF₁ ^m_R2₁ ^m,X₂ ^m_Y₂ ^m_IDF₂ ^m_R2₂ ^m,…,X_i ^m_Y_i ^m_IDF_i ^m_R2_i ^m,…,X_f(m) ^m_Y_f(m) ^m_IDF_f(m) ^m_R2_f(m) ^m}， X_i ^m_Y_i ^m_IDF_i ^m_R2_i ^m为DIY_m中的第i个互联关系信息，i的取值范围为1到f(m)，f(m)为 DIY_m中互联关系总数；X_i ^m为DIY_m的顶层或DIY_m的组成模块；Y_i ^m为DIY_m的组成模块；IDF_i ^m用于生成X_i ^m和Y_i ^m之间的互联总线Bus_i ^m；IDF_i ^m还包括Bus_i ^m对应的第一约束信息R1_i ^m；R2_i ^m为X_i ^m和Y_i ^m对应的第二约束信息；若R2_i ^m不为空，则DIY_m中存在至少两组包含相同R2_i ^m的互联关系信息，且包含相同R2_i ^m的互联关系信息对应的X_i ^m和Y_i ^m也相同；当所述处理器执行所述计算机程序时，实现以下步骤：

步骤S1、若R1_i ^m不为空，则基于R1_i ^m生成对应的第一监测模块MO1_i ^m，将MO1_i ^m与Bus_i ^m相连接；

步骤S2、若R2_i ^m不为空，则确定R2_i ^m所对应的所有Bus_i ^m，基于R2_i ^m生成对应的第二监测模块MO2_i ^m，将MO2_i ^m与R2_i ^m所对应的所有Bus_i ^m相连接；

步骤S3、基于所述待调试芯片设计执行第一次运行硬件加速仿真，当MO1_i ^m监测到Bus_i ^m不符合R1_i ^m时，生成对应的第一预警信息U1_i ^m；当MO2_i ^m不符合R2_i ^m时，生成对应的第二预警信息U2_i ^m；

步骤S4、基于所有U1_i ^m、U2_i ^m、DIY_m确定候选信号集合和波形获取时间窗；

步骤S5、基于所述待调试芯片设计执行第二次运行硬件加速仿真，在所述波形获取时间窗中，获取候选信号集合中所有候选信号对应的波形数据；

步骤S6、基于所获取的所有候选信号对应的波形数据调试所述待调试芯片设计。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种硬件加速仿真调试系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：

本发明通过设置第一约束信息、第二约束信息，为互联总线生成对应的监测模块，基于所述待调试芯片设计执行第一次运行硬件加速仿真，基于监测模块生成的预警信息确定候选信号集合和波形获取时间窗，明确需要获取波形的时间范围和空间范围，在基于所述待调试芯片设计执行第二次运行硬件加速仿真过程中，直接在获取波形的时间范围内获取对应的候选信号的波形，无需将所有信号波形全部获取，提高了硬件加速仿真调试的准确性和效率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的硬件加速仿真调试流程图；

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种硬件加速仿真调试系统，包括待调试芯片设计的M个设计互联组装{DIY₁,DIY₂,…,DIY_m,…,DIY_M}、存储有计算机程序的存储器和处理器。

其中，DIY_m 为待调试芯片设计的第m个设计互联组装，m的取值范围为1到M。DIY_m用于定义DIY_m的顶层与DIY_m的组成模块之间、以及DIY_m的组成模块之间的互联关系，可以理解的是芯片组成模块是层级设置的，每一层级的每一组成模块均设置有对应的设计互联组装，因此所有的DIY_m能够完整表述整个待调试芯片设计的互联关系。需要说明的是，每一组成模块可以为预设的最小组成单元，或者为最小组成单元和/或其他组成模块通过互联构建的多层级结构。最小组成单元设置有预先编写好的RTL（Register Transfer Level）代码，具体可以为Verilog代码、System Verilog代码、VHDL代码等。

DIY_m={X₁ ^m_Y₁ ^m_IDF₁ ^m_R2₁ ^m,X₂ ^m_Y₂ ^m_IDF₂ ^m_R2₂ ^m,…,X_i ^m_Y_i ^m_IDF_i ^m_R2_i ^m,…,X_f(m) ^m_Y_f(m) ^m_IDF_f(m) ^m_R2_f(m) ^m}， X_i ^m_Y_i ^m_IDF_i ^m_R2_i ^m为DIY_m中的第i个互联关系信息，i的取值范围为1到f(m)，f(m)为 DIY_m中互联关系总数。X_i ^m为DIY_m的顶层或DIY_m的组成模块；Y_i ^m为DIY_m的组成模块；可以理解的是，X_i ^m和Y_i ^m互为兄弟关系或父子关系。IDF_i ^m用于生成X_i ^m和Y_i ^m之间的互联总线Bus_i ^m；IDF_i ^m还包括Bus_i ^m对应的第一约束信息R1_i ^m。作为示例，IDF_i ^m为总线接口描述重构，具体可以包括总线接口标识、至少一个信号标识、每一信号的信号方向、信号宽度、复位值和默认值等信息，基于上述信息，可以生成X_i ^m和Y_i ^m之间的互联总线Bus_i ^m，每一IDF_i ^m对应一种总线协议，例如是AMBA总线、PCIE总线、SATA总线、USB总线、HBM总线或自定义总线类型等。所述信号方向可被设置为输入方向（Input）、输出方向（Output）和双向方向（InOut）。需要说明的是，基于所有的DIY_m、最小组成单元对应的RTL代码以及每一IDF_i ^m，能够自动生成整个待调试芯片设计的RTL代码。R2_i ^m为X_i ^m和Y_i ^m对应的第二约束信息；若R2_i ^m不为空，则DIY_m中存在至少两组包含相同R2_i ^m的互联关系信息，且包含相同R2_i ^m的互联关系信息对应的X_i ^m和Y_i ^m也相同。需要说明的是，第一约束信息定义的是一根总线对应的约束信息。第二约束信息定义的是多根具有依赖关系的总线之间的约束信息。

当所述处理器执行所述计算机程序时，如图1所示，实现以下步骤：

步骤S1、若R1_i ^m不为空，则基于R1_i ^m生成对应的第一监测模块MO1_i ^m，将MO1_i ^m与Bus_i ^m相连接。

需要说明的是，每一不为空的R1_i ^m均会生成一个对应的第一监测模块MO1_i ^m。

步骤S2、若R2_i ^m不为空，则确定R2_i ^m所对应的所有Bus_i ^m，基于R2_i ^m生成对应的第二监测模块MO2_i ^m，将MO2_i ^m与R2_i ^m所对应的所有Bus_i ^m相连接。

需要说明的是，同一X_i ^m_Y_i ^m之间，多根设置了相同的R2_i ^m具有依赖关系的总线对应设置一个第二监测模块MO2_i ^m，同时监测多根具有依赖关系的总线。

步骤S3、基于所述待调试芯片设计执行第一次运行硬件加速仿真，当MO1_i ^m监测到Bus_i ^m不符合R1_i ^m时，生成对应的第一预警信息U1_i ^m；当MO2_i ^m不符合R2_i ^m时，生成对应的第二预警信息U2_i ^m。

可以理解的是，基于所述待调试芯片设计执行第一次运行硬件加速仿真，是在所有MO1_i ^m和MO2_i ^m都同时运行的情况下执行的。

步骤S4、基于所有U1_i ^m、U2_i ^m、DIY_m确定候选信号集合和波形获取时间窗。

通过基于所述待调试芯片设计执行第一次运行硬件加速仿真，能够确定对待调试芯片设计执行硬件加速仿真调试所需要获取波形的时间范围和空间范围，时间范围即为波形获取时间窗，空间范围即为候选信号集合。可以理解的是，候选信号集合中包括至少一个候选信号，若包括多个候选信号，多个候选信号可能分布在待调试芯片设计的不同层级中。

步骤S5、基于所述待调试芯片设计执行第二次运行硬件加速仿真，在所述波形获取时间窗中，获取候选信号集合中所有候选信号对应的波形数据。

步骤S6、基于所获取的所有候选信号对应的波形数据调试所述待调试芯片设计。

需要说明的是，在基于所述待调试芯片设计执行第二次运行硬件加速仿真是不需要运行MO1_i ^m和MO2_i ^m的。由于已经通过所有U1_i ^m、U2_i ^m、DIY_m确定候选信号集合和波形获取时间窗，已经极大缩小了需要获取波形的空间范围和时间范围，且空间范围和时间范围是涵盖目标调试点的，因此极大提高了硬件加速仿真调试的准确性和效率。

作为一种示例，若R1_i ^m不为空，R1_i ^m包括Bus_i ^m发出请求信息和收到回复信息的第一时间间隔阈值T1_i ^m，所述步骤S3包括：

步骤S31、MO1_i ^m实时记录第一次运行硬件加速仿真的时钟数。

步骤S32、当MO1_i ^m监测到Bus_i ^m发出请求信息时，记录发出请求信息对应的时钟数C_i ^m。

步骤S33、若Bus_i ^m未在时钟数为（C_i ^m+T1_i ^m）之前收到对应的回复信息，则生成对应的第一预警信息U1_i ^m，U1_i ^m包括Bus_i ^m发出请求信息对应的待测信号和C_i ^m。

需要说明的是，R1_i ^m不为空的Bus_i ^m中至少存在一组信号线，用于发送请求信息和接收回复信息，U1_i ^m中发出请求信息对应的待测信号，即为发出请求信息对应的信号线所对应的待测信号。

作为一种示例，若R2_i ^m不为空，R2_i ^m包括X_i ^m、Y_i ^m之间的待测请求总线能够发送的最大请求数量Q_i ^m和收到回复信息的第二时间间隔阈值T2_i ^m，这种情况下，发送请求系信息的信号线和接收请求信息的信号线不在用一个总线中，所述步骤S3包括：

步骤S311、MO2_i ^m实时记录第一次运行硬件加速仿真的时钟数。

步骤S312、当MO2_i ^m监测到X_i ^m、Y_i ^m之间的待测请求总线发出的第一个请求信息对应的时钟数D_i ^m，并实时记录待测请求总线累计发出的请求信息数量Sum_i ^m。

步骤S313、当MO2_i ^m监测到Sum_i ^m=Q_i ^m，且在（D_i ^m+T2_i ^mm）之前未收到任何一个待测请求总线所发出的请求信息所对应的回复信息，则生成对应的第二预警信息U2_i ^m，U2_i ^m包括待测请求总线对应的待测信号和D_i ^m。

U2_i ^m中的待测请求总线对应的待测信号为X_i ^m、Y_i ^m之间的待测请求总线发出对应请求信息对应的信号线所对应的待测信号。

作为一种示例，所述步骤S4包括：

步骤S41、根据所有DIY_m中的互联关系和所有U1_i ^m、U2_i ^m中对应的待测信号确定所有待测路径。

步骤S42、将所有待测路径中的源头待测信号确定为候选信号，生成所述候选信号集合。

通过步骤S42可以进一步确定需要调试的信号，减少不必要的计算量，提高调试效率。

步骤S43、将所有候选信号对应的D_i ^m或D_i ^m的最小时钟数确定为t1,将所有候选信号对应的D_i ^m或D_i ^m的最大时钟数确定为t2。

步骤S44、基于t1、t2确定所述波形获取时间窗。

作为一种示例，所述步骤S44中，直接将t1至t2确定为所述波形获取时间窗。

在一些情况下，真正需要关注的波形数据可能处于t1之前或t2之后，因此需要进一步向前或向后扩展一段时间，作为一种示例，所述步骤S44中，将t1向前延展第一预设数量的时钟，和/或，将t2向后延展第二预设数量的时钟，将延展后的时钟范围确定为所述波形获取时间窗。

作为一种示例，所述步骤S3中，将生成的第一预警信息U1_i ^m和第二预警信息U2_i ^m采用文件格式写入预设的日志文件中。

需要说明的是，每一MO1_i ^m、MO2_i ^m可以设置单独的小文件，分别存储每一MO1_i ^m、MO2_i ^m生成的第一预警信息U1_i ^m和第二预警信息U2_i ^m。也可以设置一个大文件，存储所有MO1_i ^m、MO2_i ^m生成的第一预警信息U1_i ^m和第二预警信息U2_i ^m。

但可以理解的是，多次执行文件操作需要执行多次IO操作，效率低，性能差，因此作为一种示例，所述步骤S3中，将生成的第一预警信息U1_i ^m和第二预警信息U2_i ^m采用API调用的方式写入存储器（Memory）的预留空间内。当需要分析第一预警信息U1_i ^m和第二预警信息U2_i ^m时，可以通过EDA工具来访问存储器的预留空间,通过EDA工具把存储器的预留空间中的信息dump生成一个日志文件，相较于直接既有第一预警信息U1_i ^m和第二预警信息U2_i ^m逐个生成文件的方式，提升了读写效率，也提升了系统性能。

在芯片设计过程中，通常先基于逻辑互联生成原始目标设计信息，但在建立物理互联过程中，根据版图物理位置、综合需求等因素，往往需要部分组成部件的重组，重组后的所有最小组成单元之间的互联关系保持不变。需要说明的是，当待调试芯片设计从芯片逻辑互联转换为物理互联的重组时，可以将所有的MO1_i ^m、MO2_i ^m划分至一个监测组别中，每一MO1_i ^m、MO2_i ^m仍与对应的总线连接，监测对应的总线。基于上述步骤，将所有待调试芯片设计替换为重组后的待调试芯片设计，执行两次硬件加速仿真，实现对重组后的待调试芯片设计的硬件加速仿真调试，在此不再赘述。

需要说明的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时处理可以被终止，但是还可以具有未包括在附图中的附加步骤。处理可以对应于方法、函数、规程、子例程、子程序等等。

本发明实施例通过设置第一约束信息、第二约束信息，为互联总线生成对应的监测模块，基于所述待调试芯片设计执行第一次运行硬件加速仿真，基于监测模块生成的预警信息确定候选信号集合和波形获取时间窗，明确需要获取波形的时间范围和空间范围，在基于所述待调试芯片设计执行第二次运行硬件加速仿真过程中，直接在获取波形的时间范围内获取对应的候选信号的波形，无需将所有信号波形全部获取，提高了硬件加速仿真调试的准确性和效率。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (8)

1.一种硬件加速仿真调试系统，其特征在于，

包括待调试芯片设计的M个设计互联组装{DIY₁,DIY₂,…,DIY_m,…,DIY_M}、存储有计算机程序的存储器和处理器；

其中，DIY_m为待调试芯片设计的第m个设计互联组装，m的取值范围为1到M，DIY_m用于定义DIY_m的顶层与DIY_m的组成模块之间、以及DIY_m的组成模块之间的互联关系；DIY_m={X₁ ^m_Y₁ ^m_IDF₁ ^m_R2₁ ^m,X₂ ^m_Y₂ ^m_IDF₂ ^m_R2₂ ^m,…,X_i ^m_Y_i ^m_IDF_i ^m_R2_i ^m,…,X_f(m) ^m_Y_f(m) ^m_IDF_f(m) ^m_R2_f(m) ^m}，X_i ^m_Y_i ^m_IDF_i ^m_R2_i ^m为DIY_m中的第i个互联关系信息，i的取值范围为1到f(m)，f(m)为DIY_m中互联关系总数；X_i ^m为DIY_m的顶层或DIY_m的组成模块；Y_i ^m为DIY_m的组成模块；IDF_i ^m用于生成X_i ^m和Y_i ^m之间的互联总线Bus_i ^m；IDF_i ^m还包括Bus_i ^m对应的第一约束信息R1_i ^m；R2_i ^m为X_i ^m和Y_i ^m对应的第二约束信息；若R2_i ^m不为空，则DIY_m中存在至少两组包含相同R2_i ^m的互联关系信息，且包含相同R2_i ^m的互联关系信息对应的X_i ^m和Y_i ^m也相同；当所述处理器执行所述计算机程序时，实现以下步骤：

步骤S1、若R1_i ^m不为空，则基于R1_i ^m生成对应的第一监测模块MO1_i ^m，将MO1_i ^m与Bus_i ^m相连接；

步骤S2、若R2_i ^m不为空，则确定R2_i ^m所对应的所有Bus_i ^m，基于R2_i ^m生成对应的第二监测模块MO2_i ^m，将MO2_i ^m与R2_i ^m所对应的所有Bus_i ^m相连接；

步骤S3、基于所述待调试芯片设计执行第一次运行硬件加速仿真，当MO1_i ^m监测到Bus_i ^m不符合R1_i ^m时，生成对应的第一预警信息U1_i ^m；当MO2_i ^m不符合R2_i ^m时，生成对应的第二预警信息U2_i ^m；

步骤S4、基于所有U1_i ^m、U2_i ^m、DIY_m确定候选信号集合和波形获取时间窗；

步骤S5、基于所述待调试芯片设计执行第二次运行硬件加速仿真，在所述波形获取时间窗中，获取候选信号集合中所有候选信号对应的波形数据；

步骤S6、基于所获取的所有候选信号对应的波形数据调试所述待调试芯片设计。

2.根据权利要求1所述的系统，其特征在于，

若R1_i ^m不为空，R1_i ^m包括Bus_i ^m发出请求信息和收到回复信息的第一时间间隔阈值T1_i ^m，所述步骤S3包括：

步骤S31、MO1_i ^m实时记录第一次运行硬件加速仿真的时钟数；

步骤S32、当MO1_i ^m监测到Bus_i ^m发出请求信息时，记录发出请求信息对应的时钟数C_i ^m；

步骤S33、若Bus_i ^m未在时钟数为（C_i ^m+T1_i ^m）之前收到对应的回复信息，则生成对应的第一预警信息U1_i ^m，U1_i ^m包括Bus_i ^m发出请求信息对应的待测信号和C_i ^m。

3.根据权利要求2所述的系统，其特征在于，

若R2_i ^m不为空，R2_i ^m包括X_i ^m、Y_i ^m之间的待测请求总线能够发送的最大请求数量Q_i ^m和收到回复信息的第二时间间隔阈值T2_i ^m，所述步骤S3包括：

步骤S311、MO2_i ^m实时记录第一次运行硬件加速仿真的时钟数；

步骤S312、当MO2_i ^m监测到X_i ^m、Y_i ^m之间的待测请求总线发出的第一个请求信息对应的时钟数D_i ^m，并实时记录待测请求总线累计发出的请求信息数量Sum_i ^m；

步骤S313、当MO2_i ^m监测到Sum_i ^m=Q_i ^m，且在（D_i ^m+T2_i ^mm）之前未收到任何一个待测请求总线所发出的请求信息所对应的回复信息，则生成对应的第二预警信息U2_i ^m，U2_i ^m包括待测请求总线对应的待测信号和D_i ^m。

4.根据权利要求3所述的系统，其特征在于，

所述步骤S4包括：

步骤S41、根据所有DIY_m中的互联关系和所有U1_i ^m、U2_i ^m中对应的待测信号确定所有待测路径；

步骤S42、将所有待测路径中的源头待测信号确定为候选信号，生成所述候选信号集合；

步骤S43、将所有候选信号对应的D_i ^m的最小时钟数确定为t1,将所有候选信号对应的D_i ^m的最大时钟数确定为t2；

步骤S44、基于t1、t2确定所述波形获取时间窗。

5.根据权利要求4所述的系统，其特征在于，

所述步骤S44中，直接将t1至t2确定为所述波形获取时间窗。

6.根据权利要求4所述的系统，其特征在于，

所述步骤S44中，将t1向前延展第一预设数量的时钟，和/或，将t2向后延展第二预设数量的时钟，将延展后的时钟范围确定为所述波形获取时间窗。

7.根据权利要求1所述的系统，其特征在于，

所述步骤S3中，将生成的第一预警信息U1_i ^m和第二预警信息U2_i ^m采用文件格式写入预设的日志文件中。

8.根据权利要求1所述的系统，其特征在于，

所述步骤S3中，将生成的第一预警信息U1_i ^m和第二预警信息U2_i ^m采用API调用的方式写入存储器的预留空间内。