CN111739577A - 一种基于dsp的高效的ddr测试方法 - Google Patents

一种基于dsp的高效的ddr测试方法 Download PDF

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Abstract

本发明公开了一种基于DSP的高效的DDR测试方法，涉及DDR测试技术领域，包括处理器模块、内存控制器模块、内存模块和显示模块，内存控制器模块、内存模块和显示模块均与处理器模块电性连接，处理器模块操作内存控制器模块，通过EDMA访问DDR内存模块，实现DDR的高效测试。本发明的有益效果是：采用随机数测试和跳变数测试，并使用EDMA加速器写数据到DDR或者从DDR读数据，不使用常规读写指令直接读写DDR，DSP在1.25G主频时，DDR控制器在666M时钟时，实现最多每秒10G字节数量级的DDR数据burst读或写速度压力测试，每秒2G字节的数据判断速度，测试效率提升数倍或数十倍，DDR故障只需要数分钟或数十分钟就能复现，在包含处理器的板卡故障快速定位时，能很快定位DDR故障。

Description

一种基于DSP的高效的DDR测试方法
技术领域
本发明涉及DDR测试技术领域，具体为一种基于DSP的高效的DDR测试方法。
背景技术
含处理器的各种板卡或系统运行时，容易因各种原因出现死机，如算法bug、应用代码bug、DDR故障、FLASH故障等、各种通信接口故障等，而DDR是故障排查中需要重点排查的对象。DDR的工作容易受焊接影响、温度影响、配置时序影响、DDR芯片差异影响、处理器控制器差异影响，PCB板材影响，故障排查时现象多变，如在温度循环测试时，某个温度要出错，温度变化一点就不易出错，测试手段慢了，不易定位。
常规DDR测试方式往往强调用什么方法测试，为实现相应方法的测试，写很多效率很低的代码，如特定数测试、随机数测试至虽然测试原理看起来能覆盖某些特定DDR故障，但由于DDR问题往往都是特定环境下的特定问题，其故障概率通常较低，通常一个低效的测试算法连续测试24小时都不容易浮现。
常规DDR测试方式通过处理器的常规读写指令测试，实现写入一定位宽特定数据，并回读数据，判断数据的正确性，该测试方式简单，容易实现，但是由于采用常规读写指令实现，该方式效率容易受不同的cache配置方式影响、预取值操作影响、数据总线位宽影响、不同处理器的stall时间影响、编译器优化效率影响，一个DDR读指令可能就需要消耗几十上百个周期，DDR读、写速度太慢，故障复现太慢。
常规DDR测试方式通过单核处理器测试DDR，测试速度除了受DDR总线及DDR颗粒读写带宽影响，还受判断指令的速度影响，单核处理器对大容量DDR测试速度瓶颈越来越明显。
发明内容
本发明的目的在于提供一种基于DSP的高效的DDR测试方法，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种基于DSP的高效的DDR测试方法，包括处理器模块、内存控制器模块、内存模块和显示模块，内存控制器模块、内存模块和显示模块均与处理器模块电性连接，包括以下步骤：
S1、将待测试DDR内存地址区域设置成不可cache区域；
S2、将测试激励缓存和对比缓存地址区域设置成可cache区域；
S3、使能L1P cache、L1D cache、L2 cache，使能程序和数据预取指操作；
S4、测试代码在每核的片内内存中运行；
S5、处理器模块通过程序产生256K字节的测试激励数据，存入测试激励缓存中，并通过cache指令将cache中的数据回写入测试激励缓存物理地址中；
S6、将待测试DDR内存平均分成连续8段，编号为待测试DDR内存块1至待测试DDR内存块8；处理器模块的8核核号为核1至核8，核1用于测试待测试DDR内存块1，核2用于测试待测试DDR内存块2至核8用于测试待测试DDR内存块8；
S7、DDR的写测试；
S8、DDR的读测试和数据校验；
S9、将测试结果通过显示模块输出，显示所有内存块的所有内存页的测试状态；
S10、采用另一种测试激励数据进行上述S5-S9步测试；
S11、重复上述S5-S10步骤，直到测试出错退出或达到指定测试数量后退出或手动退出。
作为优选，所述处理器模块为8核DSP处理器，内存控制器模块为处理器模块的内存控制器，所述内存模块为处理器模块内存控制器外挂的DDR内存，所述显示模块用于显示测试结果为调试串口通过通用调试串口软件、调试网口通过通用调试网口软件、仿真器通过仿真器软件中的一种或多种，实现测试结果输出显示。
作为优选，所述测试激励缓存用于存储测试激励数据，对比缓存用于存储对比数据，在有高速片内内存的DSP芯片中，测试激励缓存和对比缓存需设置到片内高速内存中，若无片内高速内存，则设置到外部DDR中，所述测试激励缓存和对比缓存物理地址需以8字节对齐。
作为优选，所述步骤S6中每个DDR内存块按128K字节连续地址分成若干个页，即从该内存块的第1字节开始的连续128K字节内存为该块DDR内存页1，从该内存块的第1+128k*（N-1）字节开始的连续128K字节内存为该块DDR内存页N。
作为优选，所述步骤S7中待测试DDR内存块1测试时，使用处理器模块核1通过EDMA的通道1进行数据搬移，第1次搬移时从测试激励数据中的第1字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页1，搬移完成后，第N次搬移时，继续从测试激励数据中的第1+8*(N-1)字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页N；一直重复上述操作，直到该待测试DDR内存块1完全被测试完毕。
作为优选，所述步骤S8中DDR的读测试和数据校验的操作方法为通过核1将待测试DDR内存块1的内存页1的128k连续地址区域的数据通过EDMA的通道1进行数据搬移，搬移到对比缓存中，即为对比缓存数据，通过cache无效指令，将对比缓存中的数据存入cache中，用于CPU判断指令访问；将测试激励数据地址1开始的数据和对比缓存数据中的地址1开始的数据对比，对比128k字节数据，判断数据正确性；通过核1将待测试DDR内存块1的内存页N的128k连续地址区域的数据通过EDMA的通道1进行数据搬移，搬移到对比缓存中，即为对比缓存数据，通过cache无效指令，将对比缓存中的数据存入cache中，用于CPU判断指令访问，依次对比测试激励数据的第1+（8*（N-1））字节地址开始的128K字节数据和对比缓存数据第1字节开始的128K字节数据，通过判断写入和回读数据的一致性判断DDR内存是否有故障；进行数据对比时，需定义处理器支持的最大位宽的指针指向待对比的数据，通过指针操作数据进行数据对比；一直重复上述操作，直到该待测试DDR内存块1完全被测试完毕。
作为优选，所述步骤S7、S8中写测试和读测试采用核1实现内存块1的测试，核2到核8的其他7核采用所述S7至S11步骤相同的操作，即核N通过EDMA的通道N测试相应核的待测试DDR内存块N。
作为优选，所述测试激励数据为随机数序列和最大跳变序列两种序列，需分别测试，即测试完一轮随机数序列后，第二轮测试时，采用最大跳变序列测试。
作为优选，所述随机数序列即通过常规算法产生的伪随机数序列，所述最大跳变序列是指产生一个DDR控制器外挂的DDR内存宽度的随机数A，作为第一个测试数据，将该随机数A按位取反，得到取反数A’，作为第二个测试数据，重复产生随机数和随机数按位取反的数，直到产生256K字节测试激励数据，即所有测试数据按DDR内存控制器外挂的DDR内存数据位宽度为数据宽度，在DDR内存中按地址数据依次为AA’BB’至ZZ’，即第一个随机数，第一个随机数取反，第二个随机数，第二个随机数取反，第n个随机数，第n个随机数取反。
作为优选，所述cache使能操作、cache回写操作、cache无效操作、EDMA操作、预取指操作使用DSP官方的BSP包中的标准函数实现，且使用编译器的优化功能，优化测试代码。
与现有技术相比，本发明的有益效果是：通过提前产生测试激励数据，每轮测试时不用每次重新产生激励数据，只是从测试激励数据的不同地址取数，且通过EDMA加速器写数据到DDR或者从DDR读数据，不使用常规读写指令直接读写DDR，并通过cache优化、预取指优化、数据操作优化等各种优化，DSP在1.25G主频时，DDR控制器在666M时钟时，实现最高每秒10G字节的DDR数据burst读或写速度压力测试，每秒2G字节的DDR数据判断速度，测试效率提升数倍或数十倍，测试数据采用随机数测试和最大跳变数测试，能避免周期性数据测试带来的测试结果判断出错问题和数据变化量不够带来的地址线或数据线或内存颗粒存储区域测试覆盖不全问题，DDR故障只需要数分钟或数十分钟就能测试出来，在包含处理器的板卡故障快速定位时，能很快定位DDR故障。
附图说明
图1为本发明DDR多核并行测试结构；
图2为本发明核N对DDR内存块N写测试结构；
图3为本发明核N对DDR内存块N读测试结构；
图4为本发明DDR内存测试流程。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-4，本发明提供一种技术方案：一种基于DSP的高效的DDR测试方法，包括处理器模块、内存控制器模块、内存模块和显示模块，内存控制器模块、内存模块和显示模块均与处理器模块电性连接，包括以下步骤：
S1、将待测试DDR内存地址区域设置成不可cache区域；
S2、将测试激励缓存和对比缓存地址区域设置成可cache区域；
S3、使能L1P cache、L1D cache、L2 cache，使能程序和数据预取指操作；
S4、测试代码在每核的片内内存中运行；
S5、处理器模块通过程序产生256K字节的测试激励数据，存入测试激励缓存中，并通过cache指令将cache中的数据回写入测试激励缓存物理地址中；
S6、将待测试DDR内存平均分成连续8段，编号为待测试DDR内存块1至待测试DDR内存块8；处理器模块的8核核号为核1至核8，核1用于测试待测试DDR内存块1，核2用于测试待测试DDR内存块2至核8用于测试待测试DDR内存块8；
S7、DDR的写测试；
S8、DDR的读测试和数据校验；
S9、将测试结果通过显示模块输出，显示所有内存块的所有内存页的测试状态；
S10、采用另一种测试激励数据进行上述S5-S9步测试；
S11、重复上述S5-S10步骤，直到测试出错退出或达到指定测试数量后退出或手动退出。
其中，所述处理器模块为8核DSP处理器，内存控制器模块为处理器模块的内存控制器，所述内存模块为处理器模块内存控制器外挂的DDR内存，所述显示模块用于显示测试结果为调试串口通过通用调试串口软件、调试网口通过通用调试网口软件、仿真器通过仿真器软件中的一种或多种，实现测试结果输出显示。
其中，所述测试激励缓存用于存储测试激励数据，对比缓存用于存储对比数据，在有高速片内内存的DSP芯片中，测试激励缓存和对比缓存需设置到片内高速内存中，若无片内高速内存，则设置到外部DDR中，所述测试激励缓存和对比缓存物理地址需以8字节对齐。
其中，所述步骤S6中每个DDR内存块按128K字节连续地址分成若干个页，即从该内存块的第1字节开始的连续128K字节内存为该块DDR内存页1，从该内存块的第1+128k*（N-1）字节开始的连续128K字节内存为该块DDR内存页N。
其中，所述步骤S7中待测试DDR内存块1测试时，使用处理器模块核1通过EDMA的通道1进行数据搬移，第1次搬移时从测试激励数据中的第1字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页1，搬移完成后，第N次搬移时，继续从测试激励数据中的第1+8*(N-1)字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页N；一直重复上述操作，直到该待测试DDR内存块1完全被测试完毕。
其中，所述步骤S8中DDR的读测试和数据校验的操作方法为通过核1将待测试DDR内存块1的内存页1的128k连续地址区域的数据通过EDMA的通道1进行数据搬移，搬移到对比缓存中，即为对比缓存数据，通过cache无效指令，将对比缓存中的数据存入cache中，用于CPU判断指令访问；将测试激励数据地址1开始的数据和对比缓存数据中的地址1开始的数据对比，对比128k字节数据，判断数据正确性；通过核1将待测试DDR内存块1的内存页N的128k连续地址区域的数据通过EDMA的通道1进行数据搬移，搬移到对比缓存中，即为对比缓存数据，通过cache无效指令，将对比缓存中的数据存入cache中，用于CPU判断指令访问，依次对比测试激励数据的第1+（8*（N-1））字节地址开始的128K字节数据和对比缓存数据第1字节开始的128K字节数据，通过判断写入和回读数据的一致性判断DDR内存是否有故障；进行数据对比时，需定义处理器支持的最大位宽的指针指向待对比的数据，通过指针操作数据进行数据对比；一直重复上述操作，直到该待测试DDR内存块1完全被测试完毕。
其中，所述步骤S7、S8中写测试和读测试采用核1实现内存块1的测试，核2到核8的其他7核采用所述S7至S11步骤相同的操作，即核N通过EDMA的通道N测试相应核的待测试DDR内存块N。
其中，所述测试激励数据为随机数序列和最大跳变序列两种序列，需分别测试，即测试完一轮随机数序列后，第二轮测试时，采用最大跳变序列测试。
其中，所述随机数序列即通过常规算法产生的伪随机数序列，所述最大跳变序列是指产生一个DDR控制器外挂的DDR内存宽度的随机数A，作为第一个测试数据，将该随机数A按位取反，得到取反数A’，作为第二个测试数据，重复产生随机数和随机数按位取反的数，直到产生256K字节测试激励数据，即所有测试数据按DDR内存控制器外挂的DDR内存数据位宽度为数据宽度，在DDR内存中按地址数据依次为AA’BB’至ZZ’，即第一个随机数，第一个随机数取反，第二个随机数，第二个随机数取反，第n个随机数，第n个随机数取反。
其中，所述cache使能操作、cache回写操作、cache无效操作、EDMA操作、预取指操作使用DSP官方的BSP包中的标准函数实现，且使用编译器的优化功能，优化测试代码。
实施例：
S1、将DDR地址区域设置成不可cache区域；
S2、将测试激励缓存和对比缓存地址区域设置成可cache区域；
S3、使能L1P cache、L1D cache、L2 cache，使能程序和数据预取指操作；
S4、测试代码在每核的片内内存中运行；
S5、处理器模块通过程序产生256K字节的测试激励数据，存入测试激励缓存中，并通过cache指令将cache中的数据回写入测试激励缓存物理地址中；
S6、将待测试DDR内存平均分成连续8段，编号为待测试DDR内存块1至待测试DDR内存块8；处理器模块的8核为核1至核8，核1用于测试待测试DDR内存块1，核2用于测试待测试DDR内存块2至核8用于测试待测试DDR内存块8；其中每个DDR内存块按128K字节连续地址分成若干个页，即从该内存块的第1字节开始的连续128K字节内存为该块DDR内存页1，从该内存块的第1+128k*（N-1）字节开始的连续128K字节内存为该块DDR内存页N；
S7、待测试DDR内存块1测试时，使用处理器模块核1通过EDMA的通道1进行数据搬移，第1次搬移时从测试激励数据中的第1字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页1；搬移完成后，第N次搬移时，继续从测试激励数据中的第1+8*(N-1)字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页N；一直重复上述操作，直到该待测试DDR内存块1完全被测试完毕，上述操作即为DDR的写测试（尾数）；通过核1将待测试DDR内存块1的内存页1的128k连续地址区域的数据通过EDMA的通道1进行数据搬移，搬移到对比缓存中，即为对比缓存数据，通过cache无效指令，将对比缓存中的数据存入cache中，用于CPU判断指令访问；将测试激励数据地址1开始的数据和对比缓存数据中的地址1开始的数据对比，对比128k字节数据，判断数据正确性；通过核1将待测试DDR内存块1的内存页N的128k连续地址区域的数据通过EDMA的通道1进行数据搬移，搬移到对比缓存中，即为对比缓存数据，通过cache无效指令，将对比缓存中的数据存入cache中，用于CPU判断指令访问；依次对比测试激励数据的第1+（8*（N-1））字节地址开始的128K字节数据和对比缓存数据第1字节开始的128K字节数据；通过判断写入和回读数据的一致性判断DDR内存是否有故障；进行数据对比时，需定义处理器支持的最大位宽的指针指向待对比的数据，通过指针操作数据进行数据对比；一直重复上述操作，直到该待测试DDR内存块1完全被测试完毕。上述操作即为DDR的读测试和数据校验；
S8、核2到核8的其他7核采用所述第3、4步骤类似的操作，即核N通过EDMA的通道N测试相应核的待测试DDR内存块N；通过判断写入和回读数据的一致性判断DDR内存是否有故障；
S9、将测试结果通过显示模块打印到调试终端，显示所有内存块的所有内存页的测试状态；
S10、采用另一种测试激励数据进行上述S5-S9步测试；
S11、重复上述S5-S10个步骤，直到测试出错退出或达到一定测试数量后退出。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (10)

1.一种基于DSP的高效的DDR测试方法，包括处理器模块、内存控制器模块、内存模块和显示模块，内存控制器模块、内存模块和显示模块均与处理器模块电性连接，其特征在于：包括以下步骤：
S1、将待测试DDR内存地址区域设置成不可cache区域；
S2、将测试激励缓存和对比缓存地址区域设置成可cache区域；
S3、使能L1P cache、L1D cache、L2 cache，使能程序和数据预取指操作；
S4、测试代码在每核的片内内存中运行；
S5、处理器模块通过程序产生256K字节的测试激励数据，存入测试激励缓存中，并通过cache指令将cache中的数据回写入测试激励缓存物理地址中；
S6、将待测试DDR内存平均分成连续8段，编号为待测试DDR内存块1至待测试DDR内存块8；处理器模块的8核核号为核1至核8，核1用于测试待测试DDR内存块1，核2用于测试待测试DDR内存块2至核8用于测试待测试DDR内存块8；
S7、DDR的写测试；
S8、DDR的读测试和数据校验；
S9、将测试结果通过显示模块输出，显示所有内存块的所有内存页的测试状态；
S10、采用另一种测试激励数据进行上述S5-S9步测试；
S11、重复上述S5-S10步骤，直到测试出错退出或达到指定测试数量后退出或手动退出。
2.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述处理器模块为8核DSP处理器，内存控制器模块为处理器模块的内存控制器，所述内存模块为处理器模块内存控制器外挂的DDR内存，所述显示模块用于显示测试结果为调试串口通过通用调试串口软件、调试网口通过通用调试网口软件、仿真器通过仿真器软件中的一种或多种，实现测试结果输出显示。
3.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述测试激励缓存用于存储测试激励数据，对比缓存用于存储对比数据，在有高速片内内存的DSP芯片中，测试激励缓存和对比缓存需设置到片内高速内存中，若无片内高速内存，则设置到外部DDR中，所述测试激励缓存和对比缓存物理地址需以8字节对齐。
4.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述步骤S6中每个DDR内存块按128K字节连续地址分成若干个页，即从该内存块的第1字节开始的连续128K字节内存为该块DDR内存页1，从该内存块的第1+128k*（N-1）字节开始的连续128K字节内存为该块DDR内存页N。
5.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述步骤S7中待测试DDR内存块1测试时，使用处理器模块核1通过EDMA的通道1进行数据搬移，第1次搬移时从测试激励数据中的第1字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页1，搬移完成后，第N次搬移时，继续从测试激励数据中的第1+8*(N-1)字节开始搬移数据，搬移128K字节数据到待测试DDR内存块1的内存页N；一直重复上述操作，直到该待测试DDR内存块1完全被测试完毕。
6.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述步骤S8中DDR的读测试和数据校验的操作方法为通过核1将待测试DDR内存块1的内存页1的128k连续地址区域的数据通过EDMA的通道1进行数据搬移，搬移到对比缓存中，即为对比缓存数据，通过cache无效指令，将对比缓存中的数据存入cache中，用于CPU判断指令访问；将测试激励数据地址1开始的数据和对比缓存数据中的地址1开始的数据对比，对比128k字节数据，判断数据正确性；通过核1将待测试DDR内存块1的内存页N的128k连续地址区域的数据通过EDMA的通道1进行数据搬移，搬移到对比缓存中，即为对比缓存数据，通过cache无效指令，将对比缓存中的数据存入cache中，用于CPU判断指令访问，依次对比测试激励数据的第1+（8*（N-1））字节地址开始的128K字节数据和对比缓存数据第1字节开始的128K字节数据，通过判断写入和回读数据的一致性判断DDR内存是否有故障；进行数据对比时，需定义处理器支持的最大位宽的指针指向待对比的数据，通过指针操作数据进行数据对比；一直重复上述操作，直到该待测试DDR内存块1完全被测试完毕。
7.根据权利要求1所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述步骤S7、S8中写测试和读测试采用核1实现内存块1的测试，核2到核8的其他7核采用所述S7至S11步骤相同的操作，即核N通过EDMA的通道N测试相应核的待测试DDR内存块N。
8.根据权利要求1、3、5或6中任意一项所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述测试激励数据为随机数序列和最大跳变序列两种序列，需分别测试，即测试完一轮随机数序列后，第二轮测试时，采用最大跳变序列测试。
9.根据权利要求7中所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述随机数序列即通过常规算法产生的伪随机数序列，所述最大跳变序列是指产生一个DDR控制器外挂的DDR内存宽度的随机数A，作为第一个测试数据，将该随机数A按位取反，得到取反数A’，作为第二个测试数据，重复产生随机数和随机数按位取反的数，直到产生256K字节测试激励数据，即所有测试数据按DDR内存控制器外挂的DDR内存数据位宽度为数据宽度，在DDR内存中按地址数据依次为AA’BB’至ZZ’，即第一个随机数，第一个随机数取反，第二个随机数，第二个随机数取反，第n个随机数，第n个随机数取反。
10.根据权利要求7所述的一种基于DSP的高效的DDR测试方法，其特征在于：所述cache使能操作、cache回写操作、cache无效操作、EDMA操作、预取指操作使用DSP官方的BSP包中的标准函数实现，且使用编译器的优化功能，优化测试代码。
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