CN105373456A - 降低缓存命中率的内存测试方法 - Google Patents
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Abstract
本发明提供一种降低缓存命中率的内存测试方法，包括：将待测内存划分为若干预设大小的内存区段；将预设的内存测试算法划分为若干测试步骤；对所述若干内存区段依次执行所述若干测试步骤；其中，在每一所述内存区段执行任意两个连续的所述测试步骤之间，至少对另一所述内存区段执行一所述测试步骤。本发明通过依次对不同的内存区段执行测试步骤，实现了缓存无法持续形成有效的关注区段，使得缓存状态一直在抖动，降低了缓存命中率，从而提高了内存测试的有效性；并进一步通过监测并统计所述内存测试算法执行过程的执行时间与缓存命中，根据统计结果优化内存测试算法的测试步骤划分，从而兼顾考虑内存测试的效率和有效性，优化所述内存测试方法。
Description
技术领域
本发明涉及内存测试技术领域，尤其涉及一种降低缓存命中率的内存测试方法。
背景技术
内存测试的有效性一直是衡量测试质量的一个非常重要的标准，对于整合测试阶段的diag程序而言更是如此。现今的处理器都带有多级缓存(cache)，而且每一级缓存的大小都随着科技的进步而逐渐增大，目前高端的intel处理器基本都分为3级缓存，而且第三级缓存大小已经达到4M乃至更大。因此在内存的测试中如何有效且最大限度的保证每一次读写操作真的操作到内存，而不是落入多级缓存中，这是一个很重要的问题。目前市面上的diag程序对于这一个问题没有作出有效的优化和针对性的处理，因此测试的有效性会受到一定的影响。
发明内容
在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
本发明提供一种降低缓存命中率的内存测试方法，最大限度的保证每一次读写操作操作到内存而非多级缓存，从而提高内存测试的有效性。
本发明提供一种降低缓存命中率的内存测试方法，包括：
将待测内存划分为若干预设大小的内存区段；
将预设的内存测试算法划分为若干测试步骤；
对所述若干内存区段依次执行所述若干测试步骤；
其中，在每一所述内存区段执行任意两个连续的所述测试步骤之间，至少对另一所述内存区段执行一所述测试步骤。
本发明诸多实施例提供的内存测试方法通过依次对不同的内存区段执行测试步骤，实现了缓存无法持续形成有效的关注区段，使得缓存状态一直在抖动，降低了缓存命中率，从而提高了内存测试的有效性；
本发明一些实施例提供的内存测试方法通过对所有内存区段依次执行每一步骤，固定测试步骤的排序，在保持降低缓存命中率的同时维持测试的效率；
本发明一些实施例提供的内存测试方法通过监测并统计所述内存测试算法执行过程的执行时间与缓存命中，根据统计结果优化内存测试算法的测试步骤划分，从而兼顾考虑内存测试的效率和有效性，进一步优化所述内存测试方法。
附图说明
参照下面结合附图对本发明实施例的说明，会更加容易地理解本发明的以上和其它目的、特点和优点。附图中的部件只是为了示出本发明的原理。在附图中，相同的或类似的技术特征或部件将采用相同或类似的附图标记来表示。
图1为本发明一实施例提供的降低缓存命中率的内存测试方法的流程图。
图2为图1所示内存测试方法的一优选实施例的流程图。
图3为图1所示内存测试方法的另一优选实施例的流程图。
具体实施方式
下面参照附图来说明本发明的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。
图1为本发明一实施例提供的降低缓存命中率的内存测试方法的流程图。
如图1所示，在本实施例中，本发明所提供的降低缓存命中率的内存测试方法包括：
S10：将待测内存划分为若干预设大小的内存区段；
S30：将预设的内存测试算法划分为若干测试步骤；
S50：对所述若干内存区段依次执行所述若干测试步骤；
其中，在每一所述内存区段执行任意两个连续的所述测试步骤之间，至少对另一所述内存区段执行一所述测试步骤。
具体地，在本实施例中，内存区段的预设大小为4M，以待测内存大小16M为例，步骤S10将待测内存划分为内存区段1、内存区段2、内存区段3和内存区段4；
步骤S30将预设的内存测试算法划分为测试步骤a、测试步骤b和测试步骤c；
步骤S50对内存区段1-4依次执行测试步骤a-c，并确保对每一内存区段执行任意两个连续的测试步骤之间，至少对另一内存区段执行一测试步骤，例如：
对内存区段1执行测试步骤a；
对内存区段2执行测试步骤a；
对内存区段3执行测试步骤a；
对内存区段1执行测试步骤b；
对内存区段2执行测试步骤b；
对内存区段4执行测试步骤a；
对内存区段1执行测试步骤c；
对内存区段3执行测试步骤b；
对内存区段4执行测试步骤b；
对内存区段2执行测试步骤c；
对内存区段3执行测试步骤c；
对内存区段4执行测试步骤c；
从而确保了执行下一测试步骤的是不同的内存区段，使得缓存无法持续关注同一内存区段。
因此，在本实施例中，本发明提供的内存测试方法通过依次对不同的内存区段执行测试步骤，实现了缓存无法持续形成有效的关注区段，使得缓存状态一直在抖动，降低了缓存命中率，从而提高了内存测试的有效性。
图2为图1所示内存测试方法的一优选实施例的流程图。
如图2所示，在一优选实施例中，在步骤S50中，当每一所述内存区段执行完前一测试步骤后，再对所述若干内存区段执行后一测试步骤。
具体地，相对于上一实施例，在本实施例中，处理器对内存区段1-4均执行完测试步骤a后，再分别对内存区段1-4执行测试步骤b，最后分别对内存区段1-4执行测试步骤c。
本实施例通过固定测试步骤的排序，在保持降低缓存命中率的同时维持测试的效率。
在实际内存测试的应用中，采用本实施例提供的内存测试方法可以起到明显的降低缓存命中率的效果：
在采用同样内存测试算法的前提下，普通内存测试方法的缓存命中率在0.5-0.9之间；而本实施例提供的内存测试方法的缓存命中率在0.1-0.2之间。
图3为图1所示内存测试方法的另一优选实施例的流程图。
如图3所示，在一优选实施例中，本发明所提供的内存测试方法在步骤S50之后还包括：
S70：监测并统计所述内存测试算法执行过程的执行时间与缓存命中，根据统计结果优化所述内存测试算法的测试步骤划分。
具体地，在一定范围内，内存测试算法的测试步骤划分的越细，缓存越难以持续形成有效的关注区段，缓存命中率越低，内存测试的有效性越高；但同时，内存测试算法的测试步骤划分的越细，则测试步骤越多，执行时间越长，测试效率越低。
因此本发明所提供的内存测试方法可以通过步骤S70进一步找到一个兼顾有效性和测试效率的平衡点，进一步优化内存测试方法。
在一优选实施例中，所述预设大小为测试所采用处理器的三级缓存大小。
在一优选实施例中，所述处理器为多核处理器。
具体地，多核处理器通常存在缓存的一致性问题，而所述缓存的一致性问题恰好可以为缓存难以持续形成有效的关注区段、保持缓存状态一直在抖动、降低了缓存命中率提供多重保障。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (5)
1.一种降低缓存命中率的内存测试方法，其特征在于，包括：
将待测内存划分为若干预设大小的内存区段；
将预设的内存测试算法划分为若干测试步骤；
对所述若干内存区段依次执行所述若干测试步骤；
其中，在每一所述内存区段执行任意两个连续的所述测试步骤之间，至少对另一所述内存区段执行一所述测试步骤。
2.根据权利要求1所述的内存测试方法，其特征在于，当每一所述内存区段执行完前一测试步骤后，再对所述若干内存区段执行后一测试步骤。
3.根据权利要求1或2所述的内存测试方法，其特征在于，所述对所述若干内存区段依次执行所述若干测试步骤之后还包括：
监测并统计所述内存测试算法执行过程的执行时间与缓存命中，根据统计结果优化所述内存测试算法的测试步骤划分。
4.根据权利要求1或2所述的内存测试方法，其特征在于，所述预设大小为测试所采用处理器的三级缓存大小。
5.根据权利要求4所述的内存测试方法，其特征在于，所述处理器为多核处理器。
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