CN100476837C - 一种支持随机指令测试的微处理器fpga验证装置 - Google Patents

Abstract

本发明公开了一种通用微处理器设计的仿真验证中FPGA物理原型验证装置。该装置包括：一主控制电路，该主控制电路具有一处理器接口用于连接被验证微处理器；一电源及时钟产生电路，与被验证微处理器连接；一工作内存和一参考内存分别通过主控制电路上的存储器接口与所述主控制电路连接；所述主控制电路还具有一个与外部工作站连接的通讯接口。本发明的验证装置可以不用启动操作系统软件就可以完成对系统的初始化工作，同时可以将随机指令序列装载到相应的内存中，而且可以对运行的结果进行正确性检测，能够完成随机指令测试，并且测试速度快。

Description

一种支持随机指令测试的微处理器FPGA验证装置

技术领域

本发明涉及微处理器设计验证，尤其是涉及通用微处理器设计的仿真验证中FPGA(Field Programmable Gates Array，简称FPGA)物理原型验证装置。

背景技术

目前，在通用微处理器设计的功能验证中，动态模拟仿真仍然是占主导地位的验证方法。动态的模拟仿真验证主要包括软件HDL(Hardware DescriptionLanguage，简称HDL)模拟仿真和硬件的FPGA物理原型进仿真。使用软件HDL仿真方法具有的优点：第一，使用软件仿真的灵活性较高，对设计的模块级、微体系结构级和系统级各种层次都可以进行仿真验证；第二，使用软件仿真的方法可以提供非常良好的调试环境，通常可以使用图形界面进行信号级调试，而且具有信号完全地可见性；第三，使用软件仿真能够通过带约束的随机测试和设计覆盖率分析等多种方法进行验证。

在现代微处理器的系统级设计验证中，随机指令测试成为主要的测试手段，该手段需要运行海量的随机指令以达到充分的验证。但是，随着现代微处理器性能的提高，微处理器的设计复杂度也越来越大，在使用软件模拟器进行随机指令验证时仿真速度成为全部验证流程中的瓶颈，要达到比较充分的验证就需要大量的硬件资源来支持。例如INTEL公司在进行PentiumIV的逻辑功能验证时，使用软件模拟器对设计进行仿真的速度是5-10Hz，设计验证人员使用了6000个节点的PC Farm同时并行进行仿真才保证了验证的充分性。而对于其它一些设计团队来说是无法提供如此庞大的硬件资源进行仿真验证，因此需要新的方法来加速仿真验证的速度。

现有技术中，实现加速仿真的主要方法是使用FPGA物理原型验证系统，在传统的FPGA环境中包括系统主板和相应的外部设备。如图1所示，在系统主板上有系统芯片1(包括北桥芯片2和南桥芯片3)，储存器4，显示设备5和电源及时钟发生器8，还有其它接口电路如USB接口6、以太网接口7等。将微处理器的RTL(RegisterTransfer Level，简称RTL)设计通过综合和布局布线过程生成相应的FPGA物理网表烧入到FPGA中，运行相应的系统软件和应用软件。使用FPGA物理原型验证的优点是：(1)能够非常快的运行测试程序，测试程序主要是系统程序比如操作系统和应用程序，速度可以是软件仿真的1000倍以上；(2)测试过程工作在实际的目标系统环境中。但是，使用这样的FPGA系统无法完成随机指令的测试工作，原因有两点：首先，现有的FPGA验证系统在不运行操作系统的情况下无法将随机指令装载到内存中去；其次，现有的FPGA系统没有提供对随机指令程序的结果进行正确性检验机制。

在软件HDL模拟器上运行随机测试指令的正确性检验方法是由ISS生成每条指令所对应的正确结果，在程序运行期通过专门设计的结果检测模块负责将模拟仿真的结果与正确结果相比较，从而发现设计的运行错误。而这样的检测机制在现有的FPGA系统中是不提供支持的。

因此，针对现有技术的不足，人们就希望有一种支持随机指令测试的微处理器FPGA验证装置。

发明内容

本发明的目的是克服现有技术的不足，提供一种新的能够支持微处理器的随机指令验证测试的FPGA物理原型仿真验证装置。

为了达到上述目的，本发明采取如下技术方案。

一种支持随机指令测试的微处理器FPGA验证装置，如图2所示，包括：

一主控制电路10，该主控制电路10具有一处理器接口用于连接被验证微处理器11；

一电源及时钟产生电路12，与被验证微处理器11连接；

一工作内存13和一参考内存14分别通过主控制电路10上的存储器接口与所述主控制电路10连接；

所述主控制电路10还具有一个与外部工作站连接的通讯接口。

在上述技术方案中，所述主控制电路由FPGA实现。

在上述技术方案中，所述主控制电路由10四个模块组成：与工作站通讯模块101、与处理器通讯模块102、存储器控制模块103和结果检测模块104。

在上述技术方案中，所述主控制电路10通过PCI总线与工作站通讯，主控制电路10通过与工作站通讯接口接收工作站端生成的数据，包括启动仿真指令、用于测试随机指令序列、微处理器11的初始化数据、存储器的初始化数据、随机指令执行后存储器的正确结果数据、随机指令执行后微处理器11内部寄存器的正确结果数据；所述主控制电路10将工作站生成的随机指令下载到所述工作内存13中，将工作站生成的正确结果数据下载到所述参考内存14中；所述主控制电路10对被验证微处理器11初始化，读取被验证微处理器11内部寄存器的状态值；主控制电路10提供对被验证微处理器11执行随机指令的结果进行正确性检测，包括对工作内存13内容的比较和对微处理器11内部寄存器内容的比较。

在上述技术方案中，所述工作内存13和参考内存14采用SDRAM或者DDRSDRAM。

如图2所示，本发明的工作流程描述如下：

1)根据微处理器11的指令集，配置随机指令测试生成软件，生成相应的测试指令序列；工作站修改指令模拟器用来生成新的指令运行结果；

2)主控制电路10进入系统初始化工作状态，通过专用接口电路将工作站上生成的指令序列和结果下载到系统仿真板的相应内存13中；

3)完成系统主板的初始化过程，进入系统仿真工作状态，启动微处理器11根据指令序列运行，同时主控制电路主要监测运行过程，直到本次仿真结束。

4)完成系统的仿真工作状态，进入系统检测状态，主控制电路10通过微处理器11的检测通路将内部寄存器信息导出，与期望结果相比较，然后对存储器内容进行结果检测，通过与工作站的通讯在监视器显示结果信息；如果运行结果正确则等待下一次仿真；如果运行结果错误则给出错误信息，进行调试。

与现有技术相比，本发明的优点在于：

1)通过该装置可以不用启动操作系统软件就可以完成对系统的初始化工作，同时可以将随机指令序列装载到相应的内存中，而且可以对运行的结果进行正确性检测。

2)能够完成随机指令测试，并且测试速度快。

附图说明

图1是现有技术的FPGA物理原型仿真验证装置示意图；

图2是本发明的支持随机指令测试的微处理器FPGA验证装置示意图；

图3是本发明微处理器FPGA验证装置的工作流程图；

图4是本发明的主控制电路工作状态示意图；

图5是本发明的主控制电路内部结构示意图；

图6是本发明一实施例中虚地址和实地址转换的逻辑图。

具体实施方式

下面结合附图和具体实施方式对本发明作进一步详细描述：

本实施例以龙芯2微处理器设计验证为验证对象，对本发明的支持随机指令测试的微处理器FPGA验证装置进行详细说明。根据本实施例的详细描述，制造对不同微处理器进行设计验证的装置，对于本领域技术人员来说是能够胜任的。

制作本实施微处理器FPGA验证装置，分为两个主要的阶段，首先是系统主板的制作，然后是主板上主控制电路的逻辑设计。

系统主板的制作：

系统主板的结构如图2所示。该主板能够保证微处理器11正确运行的硬件环境，例如电源及时钟产生电路12主要提供该主板上所有硬件模块工作所需的电源，产生系统工作所需要的时钟信号。由于不需要在随机指令测试时运行操作系统软件，所以在主板的设计中去掉了传统FPGA仿真系统主板的一些电路，例如显示设备、USB、以太网接口等。在主板的制作中，本发明不同于现有技术的包括两部分：一个是存储器模块的设计和主控制电路10的设计，在主板设计时主要考虑各硬件模块的接口互连设计，因此下面对这两个部分做详细说明。

存储器模块分为两个部分：第一部分存储器作为微处理器工作时使用的内存，存储用于测试的随机指令序列和中间结果数据，称为工作内存13；第二部分用来存储从工作站端下载的内存结果数据，称为参考内存14。工作内存13在系统初始化阶段时由主控制电路10控制，主控制电路10将从工作站端得到的指令序列和内存初始化数据，并将这些数据写入到该存储器相应的单元中；在系统仿真阶段工作内存13则由被验证微处理器11控制读写；在系统检测阶段还是由主控制电路10控制将工作内存13中的数据与参考内存14中的数据进行比较。参考内存14，在系统初始化阶段由主控制电路10进行控制，将工作站端生成的内存结果数据下载到相应的参考内存14中，在系统仿真阶段该参考内存14不参与工作，在系统检测阶段再次由主控制电路10控制，将其中的结果数据与仿真结果进行比较。在实际的操作中可以根据微处理器11对存储器类型的要求使用SDRAM或者DDR SDRAM来实现工作内存13和参考内存14，同时主控制模块的内存控制也要根据存储器的类型不同而采用不同的逻辑设计。本实施例中工作内存13和参考内存14采用SDRAM。

主控制电路10对外的接口主要三个主要部分：

1)与工作站的通讯接口：可以使用高速的PCI或者低速的串行接口和并行接口。本实施例使用PCI作为该通讯接口的协议标准。通过该接口系统主板和工作站间进行的通讯(数据交换)主要包括：接受工作站的命令开始仿真过程；接受存储器的初始化数据；接受微处理器11内寄存器初始化数据；接受用于测试的随机指令序列；接受随机指令序列执行后的存储器结果数据；接受随机指令执行后处理器内部寄存器结果数据。在仿真结束后将结果信息返回到工作站，通过监视器给出，同时等待下一次仿真的命令。

2)与存储器的通讯接口：主要负责控制工作内存13，和参考内存14的读写操作，在初始化模式下由主控制电路10控制主板上工作内存13和参考内存14的读写，在仿真模式下，主控制电路10将工作内存13读写的控制权交与微处理器11，这时的主控制电路10相当于一个简单的北桥电路，主要负责接收微处理器11发出的内存读写请求，然后访问工作存储器，将数据返回给微处理器11。在结果检测阶段主控制电路10通过该接口分别读取工作内存13和参考内存14中的数据进行比较，以此来检验随机程序执行的正确性。

3)与被验证微处理器11的通讯接口：通过该接口实现对微处理器11初始状态的设置，同时在随机指令的结果检测阶段读取微处理器11内部的寄存器值。该接口还包括微处理器11系统总线的接口，使得微处理器11可以正常的工作。主控制电路10的逻辑设计：

主控制电路10的主要四个工作状态：等待状态；系统初始化状态；系统仿真状态和结果检测状态，如图4所示。在验证装置上电后自动进入到等待状态，在得到工组站端发来的开始仿真命令后进入系统初始化状态；在进入初始化状态后，通过与工作站的接口通讯得到仿真所需要的数据同时完成对系统的初始化，初始化工作主要包括对存储器的初始化，对微处理器11内部状态的初始化；将随机指令下载的工作内存13中，将正确的执行结果下载到参考内存14中。完成初始化工作后，进入系统仿真状态；在系统仿真状态时启动微处理器11工作，在微处理器11完成随机指令序列后进入结果检测状态。在结果检测状态中主控制电路10同时读取工作内存13和参考内存14的数据，并进行结果比较，发现不同则产生执行错误信号，发送到工作站。内存结果数据检测完成后进行微处理器11内部寄存器结果检测，通过与微处理器11的接口读取微处理器11内部寄存器数据与工作站产生的结果数据比较，发现不同则产生执行错误信号。如果没有发现错误则向工作站发送执行正确信号，然后回到等待状态，等待工作站发出下一次仿真命令。

主控制电路10的主要结构如图5所示，内部的主要逻辑模块有以下几个：与工作站的通讯模块101；存储器控制模块103；与处理器的通讯模块102；结果检测模块104。下面分别做详细的说明。

与工作站的通讯模块101：

该模块实现与工作站通讯的接口逻辑，设计该模块具体步骤如下：

步骤1：实现与工作站的通讯接口协议，例如使用PCI总线协议与工作站进行通讯就需要在模块中实现PCI总线标准的逻辑设计；

步骤2：设计对得到的数据的处理逻辑，将通过步骤1设计的接口逻辑得到的工作站产生的存储器初始化数据，随机指令序列，执行后存储器结果数据传送给存储器控制模块；将微处理器11内部状态初始化数据传送给处理器通讯模块；将微处理器11执行后内部状态数据传送给结果检测模块。

步骤3：将从结果检测模块得到的结果信息(执行是否正确)，通过接口步骤1实现的接口逻辑传送给工作站。

存储器控制模块103，其逻辑设计步骤如下：

步骤1：根据系统使用的内存类型设计相应的存储器控制器逻辑；例如本实施例使用的是SDRAM，则根据SDRAM协议标准实现SDRAM控制器的逻辑设计；

步骤2：将从工作站通讯模块得到的初始化数据通过步骤1设计的内存控制器写入存储器中，由于在本实施例中随机指令生成器提供的地址是虚地址，在写入内存前需要完成虚实地址的转换，在设计中使用了CAM来完成这个工作，如图6所示，CAM的内容是由随机指令产生器生成的虚页号，将要写入内存的数据的虚页号在CAM中查询得到相应实地址表项的索引，根据该索引可以在实地址表中得到该数据的实地址。

步骤3：使用步骤2相同的方法将从工作站通讯模块得到的随机指令写入到工作内存中。

步骤4：使用步骤2相同的方法将从工作站通讯模块得到的存储器结果数据写入到参考内存中去。

步骤5：接收从处理器接口模块发出的对内存的读写请求，通过步骤1设计的内存控制器对工作内存进行相应的读写操作，并将结果返回给处理器接口模块。

步骤6：在结果检测阶段，根据结果检测模块发出的读请求，通过步骤1实现的内存控制器对工作内存13和参考内存14进行读操作。并将得到的数据传送给结果检测模块。

与微处理器11的通讯模块102，其逻辑设计步骤如下：

步骤1：首先实现微处理器11的总线接口协议，进行逻辑设计，可以保证主控制电路和微处理器11之间的正常通讯。

步骤2：在初始化阶段根据工作站接口模块传送来的微处理器11初始化数据(主要是通用寄存器，浮点寄存器和控制寄存器的数据)，通过步骤1实现的总线接口逻辑，将这些数据写入微处理器11内部寄存器和内部cache。

步骤3：在仿真阶段根据微处理器11发出的读写请求，将这些读写请求传送给存储器控制模块。

步骤4：将存储器控制模块返回的数据通过步骤1实现的接口传送给微处理器11。

步骤5：在结果检测阶段通过步骤1实现的接口逻辑，根据结果检测模块发出的对微处理器11内部寄存器的读写请求，并将得到的数据传送给结果检测模块。

结果检测模块104，其逻辑设计步骤如下：

步骤1：在随机指令运行结束后，首先进行寄存器的比较工作，在初始化阶段，通过工作站接口模块得到寄存器的正确结果数据，该数据是针对逻辑寄存器的，而从微处理器11中得到的数据是物理寄存器内容，根据不同的处理器结构不同，在逻辑寄存器和物理寄存器之间可以是一一对应的，也可以是一对多。在本实施例中龙芯2处理器使用的是一对多的寄存器分配机制，因此在对处理器内部寄存器读取操作时需要查看寄存器重命名表(Register Rename Table)确定逻辑寄存器和物理寄存器的对应关系。

步骤2：将从微处理器11读取的寄存器值与从工作站通讯模块得到的寄存器结果值相比较，如果发现不一致则向工作站通讯模块发送运行错误信号。

步骤3：向存储器控制模块发出读请求，分别顺讯读取工作内存和参考内存的值，并进行比较，发现不一致则向工作站通讯模块发送运行错误信号。

以上实施例介绍了可支持随机指令测试的FPGA硬件仿真平台的具体实施方案，本领域技术人员都清楚，在具体的代码编写过程中可以根据不同的微处理器设计进行适当的修改，但是必须能够实现上面描述的每个模块的主要逻辑功能，只有这样才能完成随机指令的仿真验证工作。

最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (4)

1、一种支持随机指令测试的微处理器FPGA验证装置，包括：一电源及时钟产生电路(12)，与被验证微处理器(11)连接；其特征在于，还包括：

一主控制电路(10)，该主控制电路(10)具有一处理器接口用于连接被验证微处理器(11)；

一工作内存(13)和一参考内存(14)分别通过主控制电路(10)上的存储器接口与所述主控制电路(10)连接；

所述主控制电路(10)还具有一个与外部工作站连接的通讯接口；

所述主控制电路(10)通过PCI总线与工作站通讯，主控制电路(10)通过与工作站通讯接口接收工作站端生成的数据，包括启动仿真指令、用于测试随机指令序列、被验证微处理器(11)的初始化数据、存储器的初始化数据、随机指令执行后存储器的正确结果数据、随机指令执行后微处理器(11)内部寄存器的正确结果数据；所述主控制电路(10)将工作站生成的随机指令下载到所述工作内存(13)中，将工作站生成的正确结果数据下载到所述参考内存(14)中；所述主控制电路(10)对被验证微处理器(11)初始化，读取被验证微处理器(11)内部寄存器的状态值；主控制电路(10)提供对被验证微处理器(11)执行随机指令的结果进行正确性检测，该正确性检测包括对工作内存(13)内容的比较和对微处理器(11)内部寄存器内容的比较。

2、根据权利要求1所述支持随机指令测试的微处理器FPGA验证装置，其特征在于，所述主控制电路(10)由FPGA实现。

3、根据权利要求1或2所述支持随机指令测试的微处理器FPGA验证装置，其特征在于，所述主控制电路由(10)四个模块组成：与工作站通讯模块(101)、与处理器通讯模块(102)、存储器控制模块(103)和结果检测模块(104)。

4、根据权利要求1所述支持随机指令测试的微处理器FPGA验证装置，其特征在于，所述工作内存(13)和参考内存(14)采用SDRAM或者DDR SDRAM。

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