CN102142050A - 一种高端容错计算机单结点原型验证系统及验证方法 - Google Patents
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Abstract
本发明提供了一种高端容错计算机单结点原型验证系统及验证方法，该系统包括：计算板，为一4路紧耦合计算板；芯片验证板，包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；互联板，包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联。该系统能够实现多路CPU的系统集成，有效实现了全局存储器共享，均衡系统传输带宽和延迟，增加了调试接口和验证手段，有效解决了多路CPU系统中超大规模集成电路设计验证复杂度的问题，具有很高的技术价值。
Description
技术领域
本发明涉及高端计算机设计和大规模集成电路设计领域，具体涉及高端容错计算机单结点原型验证系统及验证方法。
背景技术
随着计算机技术和集成电路技术的飞速发展，为了满足经济社会发展的需要，高性能、高可靠的计算机系统成为制约社会发展关键领域的瓶颈之一。庞大的数据计算和数据分析，复杂的图形分析和科学预算等信息领域对计算机系统的性能要求极高。因此需要构建庞大的多路计算机系统，以便更好适应当今各领域的应用需求，但是另一方面也陷入了多路计算机系统互连的技术难题中，系统互连芯片组的设计越来越复杂，庞大的逻辑量和复杂的功能实现为系统结点互连芯片的现场可编程门阵列(FPGA)验证带来的极大的难度。
发明内容
本发明要解决的技术问题是，提供一种高端容错计算机单结点原型验证系统及验证方法，能够实现多路CPU的系统集成，有效实现了全局存储器共享，均衡系统传输带宽和延迟，增加了调试接口和验证手段，有效解决了多路CPU系统中超大规模集成电路设计验证复杂度的问题，具有很高的技术价值。
为了解决上述技术问题，本发明提出一种高端容错计算机单结点原型验证系统，包括：
计算板，为一4路紧耦合计算板；
芯片验证板，包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；
互联板，包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联。
进一步地，上述系统还可具有以下特点：
所述4路紧耦合计算板包括4个CPU，所述4个CPU内部互联，彼此共享存储器。
进一步地，上述系统还可具有以下特点：
所述结点控制器的逻辑包括：高速缓冲存储器(Cache)一致性控制和互联网络接口控制。
进一步地，上述系统还可具有以下特点：
所述芯片验证板具有多个网络接口(NI)。
为了解决上述技术问题，本发明还提出一种高端容错计算机单结点原型验证方法，包括：
选择计算板，所述计算板为一4路紧耦合计算板；
选择芯片验证板，所述芯片验证板包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；
选择互联板，所述互联板包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联；
将所述计算板中每2路经所述互联板中的1个FPGA芯片连接至所述计算板中的一个结点控制器芯片组；
执行所述芯片验证板中的逻辑，并根据执行结果验证所述逻辑的正确性。
进一步地，上述方法还可具有以下特点：
所述4路紧耦合计算板包括4个CPU，所述4个CPU内部互联，彼此共享存储器。
进一步地，上述方法还可具有以下特点：
所述结点控制器的逻辑包括：高速缓冲存储器(Cache)一致性控制和互联网络接口控制。
进一步地，上述方法还可具有以下特点：
所述芯片验证板具有多个网络接口(NI)。
为了解决上述技术问题，本发明还提出一种高端容错计算机单结点原型验证系统的实现方法，包括：
选择计算板，所述计算板为一4路紧耦合计算板；
选择芯片验证板，所述芯片验证板包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；
选择互联板，所述互联板包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联；
将所述计算板中每2路经所述互联板中的1个FPGA芯片连接至所述计算板中的一个结点控制器芯片组。
本发明提供的一种高端容错计算机单结点原型验证系统及验证方法，能够实现多路CPU的系统集成，有效实现了全局存储器共享，均衡系统传输带宽和延迟，增加了调试接口和验证手段，有效解决了多路CPU系统中超大规模集成电路设计验证复杂度的问题，具有很高的技术价值。
附图说明
图1是本发明实施例一种高端容错计算机单结点原型验证系统方框图；
图2是本发明实施例一种高端容错计算机单结点原型验证方法流程图；
图3是本发明实施例一种高端容错计算机单结点原型验证系统的实现方法流程图。
具体实施方式
下面将结合附图来详细说明本发明实施方案。
参见图1，该图示出了本发明实施例一种高端容错计算机单结点原型验证系统，包括：
计算板，为一4路紧耦合计算板。
芯片验证板，包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑。
互联板，包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联。
其中，所述4路紧耦合计算板包括4个CPU，所述4个CPU内部互联，彼此共享存储器。
其中，所述结点控制器的逻辑可以包括：高速缓冲存储器(Cache)一致性控制和互联网络接口控制。
其中，互联板的2个FPGA芯片除了实现物理层逻辑，保证互连链路握手初始化以及信号传输质量外，还可以为验证工作提供了多种调试手段和测试方法。
其中，所述芯片验证板可以具有多个网络接口(NI)，例如如图1中所示的8个NI接口，为系统可扩展性提供保证。上述高端容错计算机单结点原型验证系统可以通过每个所述NI接口实现与一个所述高端容错计算机单结点原型验证系统的NI接口级联，从而实现多CPU系统集成，能够有效实现全局存储器共享，有效解决了多路CPU系统中超大规模集成电路设计验证复杂度的问题，具有很高的技术价值。同时板级多级互连为调试验证提供了大量的调试接口和验证手段，大大减少了验证难度和复杂度，节约了项目研制开销，缩短了项目研制周期。
本发明巧妙地采用多单元板互连方式实现大规模结点控制器芯片组FPGA验证，经过深入研究和反复试验，最终设计出上述实施例所述的单结点原型验证系统，其为一4路单结点系统，其中：
在选择系统最小的计算单元时，从实现最的优化角度出发，充分考虑到4路以上会增加计算板规模不利于制版，4路以下会增加计算板数量，不利于全系统集成，因此，综合考虑后选择4路紧耦合计算板作为系统最小的计算单元。
自主设计逻辑验证单元，即结点控制器芯片组，实现系统Cache一致性控制和互联网络接口控制：通过采用2片大容量高端FPGA芯片实现1个结点控制器芯片组逻辑，从而有效保证结点控制器芯片组FPGA验证覆盖率，确保对结点控制器逻辑进行全面验证，为芯片ASIC实现打下基础。其中，基于选定的计算单元(即4路紧耦合计算板)的设计规格和接口，需为所述计算单元配备2个结点控制器芯片组，分别负责两路CPU的互连。
基于选定的计算单元(即4路紧耦合计算板)的设计规格和接口，选择4端口互连单板完成计算单元与逻辑验证单元的4端口协议互连，以2片高端FPGA芯片分别提供2个高速互联端口，保证整个系统的高速互联协议。
上述单结点原型验证系统还具有很好的扩展性，能够方便地将多个上述单结点原型验证系统级联，从而实现多CPU系统集成，有效实现全局存储器共享，有效解决多路CPU系统中超大规模集成电路设计验证复杂度的问题，具有很高的技术价值。
本发明实施例还提供了一种高端容错计算机单结点原型验证方法，如图2所示，包括：
步骤S201：选择计算板，所述计算板为一4路紧耦合计算板；
所述4路紧耦合计算板包括4个CPU，所述4个CPU内部互联，彼此共享存储器。
步骤S202：选择芯片验证板，所述芯片验证板包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；
所述结点控制器的逻辑包括：高速缓冲存储器(Cache)一致性控制和互联网络接口控制。
步骤S203：选择互联板，所述互联板包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联；
步骤S204：将所述计算板中每2路经所述互联板中的1个FPGA芯片连接至所述计算板中的一个结点控制器芯片组；
步骤S205：执行所述芯片验证板中的逻辑，并根据执行结果验证所述逻辑的正确性。
本发明实施例通过步骤S201-S204巧妙地构建出合理的单结点原型验证系统，其为一4路单结点系统，然后据以实现结点控制器的逻辑验证。
其中，步骤S202选择的芯片验证板具有多个网络接口(NI)。每个所述NI接口用以将2个上述高端容错计算机单结点原型验证系统级联，从而实现多CPU系统集成。因此，步骤S205之前，还可以包括，通过NI接口将多个通过步骤S201-S204构建的单结点原型验证系统级联，得到需要的多CPU系统。例如，需要对32路系统进行验证时，可以通过NI接口级联8个上述单结点原型验证系统实现。
参见图3，该图是本发明实施例一种高端容错计算机单结点原型验证系统的实现方法，包括步骤：
步骤S301：选择计算板，所述计算板为一4路紧耦合计算板；
所述4路紧耦合计算板包括4个CPU，所述4个CPU内部互联，彼此共享存储器。
步骤S302：选择芯片验证板，所述芯片验证板包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；
所述结点控制器的逻辑包括：高速缓冲存储器(Cache)一致性控制和互联网络接口控制。
步骤S303：选择互联板，所述互联板包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联；
步骤S304：将所述计算板中每2路经所述互联板中的1个FPGA芯片连接至所述计算板中的一个结点控制器芯片组。
本发明实施例通过步骤S301-S304巧妙地构建出合理的单结点原型验证系统，其为一4路单结点系统。
其中，步骤S302选择的芯片验证板还具有多个网络接口(NI)。每个所述NI接口用以将2个上述高端容错计算机单结点原型验证系统级联，从而实现多CPU系统集成。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，本领域技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (9)
1.一种高端容错计算机单结点原型验证系统，其特征在于，包括：
计算板，为一4路紧耦合计算板；
芯片验证板，包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；
互联板，包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联。
2.如权利要求1所述的系统，其特征在于：
所述4路紧耦合计算板包括4个CPU，所述4个CPU内部互联，彼此共享存储器。
3.如权利要求1所述的系统，其特征在于：
所述结点控制器的逻辑包括：高速缓冲存储器(Cache)一致性控制和互联网络接口控制。
4.如权利要求1所述的系统，其特征在于：
所述芯片验证板具有多个网络接口(NI)。
5.一种高端容错计算机单结点原型验证方法，其特征在于，包括：
选择计算板，所述计算板为一4路紧耦合计算板；
选择芯片验证板，所述芯片验证板包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；
选择互联板，所述互联板包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联；
将所述计算板中每2路经所述互联板中的1个FPGA芯片连接至所述计算板中的一个结点控制器芯片组；
执行所述芯片验证板中的逻辑，并根据执行结果验证所述逻辑的正确性。
6.如权利要求5所述的方法，其特征在于：
所述4路紧耦合计算板包括4个CPU，所述4个CPU内部互联，彼此共享存储器。
7.如权利要求5所述的方法，其特征在于：
所述结点控制器的逻辑包括：高速缓冲存储器(Cache)一致性控制和互联网络接口控制。
8.如权利要求5所述的方法，其特征在于：
所述芯片验证板具有多个网络接口(NI)。
9.一种高端容错计算机单结点原型验证系统的实现方法，其特征在于，包括：
选择计算板，所述计算板为一4路紧耦合计算板；
选择芯片验证板，所述芯片验证板包括2个结点控制器芯片组，其中：每一结点控制器芯片组包括2个现场可编程门阵列(FPGA)芯片，共同承载1个结点控制器的逻辑；
选择互联板，所述互联板包括2个FPGA芯片，其中：每个FPGA芯片提供一个高速互联端口，用于实现所述计算板中的2路与1个所述结点控制器芯片组之间的协议互联；
将所述计算板中每2路经所述互联板中的1个FPGA芯片连接至所述计算板中的一个结点控制器芯片组。
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20110803 |