CN101320344A - 一种多核或众核处理器功能验证设备及方法 - Google Patents

Abstract

本发明提供一种多核或众核处理器功能验证设备，包括重复逻辑电路、片上存储以及其它逻辑电路；重复逻辑电路包括用于模拟多核或众核处理器中的各个结点的复用结点、用于对复用结点的功能验证过程进行控制的控制模块和用于存储与所述复用结点的功能验证过程相关数据的存储模块；其中，片上存储和存储模块在所述FPGA的片上存储资源上实现；其它逻辑电路、控制模块和复用结点在FPGA的可编程逻辑资源上实现。本发明突破了FPGA芯片可编程逻辑容量大小对多核或众核处理器功能验证的限制，以增加运行时间为代价，减小硬件资源的开销，提供了一种通用的对多核或众核处理器功能验证的方法，具有良好的灵活性和扩展性。

Description

一种多核或众核处理器功能验证设备及方法

技术领域

本发明涉及微处理器，特别涉及微处理器的功能验证。

背景技术

在处理器的设计过程中，在对所设计的处理器进行流片前，需要对处理器进行验证，以避免由于设计问题而在流片过程中造成重大损失。对处理器的验证可以包括功能验证和后仿真，其中的功能验证通常在FPGA(Field-Programmable Gate Array，现场可编程门阵列)芯片上实现。

FPGA通常由可编程逻辑资源、片上存储等部分构成。采用FPGA对处理器进行功能验证的传统方法中，整个处理器的所有逻辑单元都会通过FPGA中的可编程逻辑资源实现，而对FPGA的片上存储资源的使用则相对较少。随着处理器的发展，采用FPGA对处理器进行功能验证的此类传统方法遇到了一系列新的问题。

首先，单片FPGA的容量已经无法赶上处理器硬件资源的增长速度，这一问题在多核/众核处理器验证领域尤为突出。当前的主流通用处理器均已经由单核过渡到了双核、四核或者更多，而某些高性能处理器、向量处理器、多媒体处理器，更是有着向众核发展的趋势。但在市面上，即使是高端的FPGA也难以在一个芯片上游刃有余地容纳多个处理器核。

其次，搭建硬件资源较大的FPGA验证平台需要巨大的花费，且高端的FPGA价格十分昂贵。

上述问题都对基于FPGA技术的验证工作提出了很大的挑战，在这种情况下，设计出一种能有效节省FPGA硬件资源的设备和方法显得十分必要和迫切。

发明内容

本发明的目的是克服现有方法和设备不适合采用FPGA对多核或众核处理器进行功能验证的缺陷，从而提供一种能够有效地实现多核或众核处理器的功能验证的设备及方法。

为了实现上述目的，本发明提供了一种多核或众核处理器功能验证设备，包括重复逻辑电路、片上存储以及其它逻辑电路；所述的重复逻辑电路包括用于模拟所述多核或众核处理器中的各个结点的复用结点、用于对所述复用结点的功能验证过程进行控制的控制模块和用于存储与所述复用结点的功能验证过程相关数据的存储模块；其中，

所述的片上存储和所述的存储模块在所述FPGA的片上存储资源上实现；所述的其它逻辑电路、控制模块和复用结点在所述的FPGA的可编程逻辑资源上实现。

上述技术方案中，所述的复用结点在所述处理器中的同构结点的基础上，为所述同构结点中每一个寄存器增加一条由外部输入输出数据的数据通路，并为所述数据通路设置一个使能信号，还要为所述同构结点增加用于控制结点运行与否的结点运行使能信号。

上述技术方案中，所述的复用结点在所述处理器中的相似结点的基础上，将各个所述相似结点的相同部分以及各个相似结点的不同部分整合在一起，为所述不同部分分别设置一个使能信号；为整合后的结点中的每一个寄存器增加一条由外部输入输出数据的数据通路，并为所述数据通路设置一个使能信号；增加用于控制结点运行与否的结点运行使能信号。

上述技术方案中，所述的控制模块利用用于记录存储地址分配的表结构和用于记录特定功能逻辑电路块端口互连关系的表结构对所述复用结点的功能验证过程进行控制。

上述技术方案中，所述的用于记录存储地址分配的表结构包括所述多核或众核处理器中所有结点的输入端口、输出端口、内部寄存器的值，以及所述输入端口、输出端口和内部寄存器的存储器号、首地址、长度和有效位数。

上述技术方案中，所述的用于记录特定功能逻辑电路块端口互连关系的表结构记录了所述多核或众核处理器中一个结点中的一个输入信号是否由其它某个结点的输出产生，包括用于判断输入是否由某一个结点的输出产生的VA有效位，用于记录产生输出的结点的编号的CID，拥有记录输出的编号OID。

本发明还提供了一种采用所述的任一多核或众核处理器功能验证设备进行功能验证的功能验证方法，包括：

步骤1)、对存储模块、用于记录存储地址分配的表结构、以及用于记录特定功能逻辑电路块端口互连关系的表结构进行初始化；

步骤2)、在一轮全局时钟内，在所述的复用结点上对所述多核或众核处理器中的结点依次进行功能验证；

步骤3)、输出功能验证的结果。

上述技术方案中，所述的步骤2)包括：

步骤2-1)、将全局输入信号中包括数据、地址和控制信号的信号输入到所述的存储模块；

步骤2-2)、所述的控制模块从所述的存储模块读取端口和寄存器信息，并写入到所述的复用结点；

步骤2-3)、运行所述的复用结点，进行功能验证；

步骤2-4)、将所述的复用结点的寄存器和端口信息保存到所述的存储模块中；

步骤2-5)、在本轮全局时钟内，若所述多核或众核处理器中的每一个结点都已经在所述复用结点上运行一次，则转入步骤3)；否则，从所述存储模块中的用于记录特定功能逻辑电路块端口互连关系的表结构读取下一个待验证的结点的输入端口信号，并更新，然后重新执行步骤2-2)。

上述技术方案中，所述的寄存器和端口信息在所述的用于记录存储地址分配的表结构的作用下进行读取和保存。

本发明的优点在于：突破了FPGA芯片可编程逻辑容量大小对多核或众核处理器功能验证的限制，通过采用复用结点来对处理器中的多个相似或同构的结点进行功能验证，以增加运行时间来减小硬件资源的开销，提供了一种通用的对多核或众核处理器功能验证的方法，具有良好的灵活性和扩展性。

附图说明

以下，结合附图来详细说明本发明的实施例，其中：

图1为在本发明的一个实施例中所涉及的一个多核处理器的结构示意图；

图2为采用传统的方法用FPGA对图1所示处理器进行功能验证的相应设备的结构示意图；

图3为采用本发明的方法对图1所示处理器进行功能验证的相应设备的结构示意图；

图4为图3所示设备的具体结构图；

图5为将图1所示多核处理器中的同构结点转换为本发明中的复用结点的示意图；

图6为本发明的功能验证方法的流程图；

图7为将多核处理器中的相似结点转换为本发明中的复用结点的示意图。

具体实施方式

在多核或众核处理器结构中，内部的逻辑电路块在结构上具有相同或相似性，因而具有重复性的特点。本发明中就是利用现有处理器的这一特点，在FPGA上用一个逻辑电路块代替相同或相似的多个逻辑电路块，从而达到用较小的FPGA资源完成相对大规模的多核或众核处理器的功能验证的目的。

下面结合附图和具体实施方式对本发明做进一步说明。

在本发明的一个实施例中，如图1所示，以一个具有16个结点的SMP(symmetric multi processing)微处理器1为例，对该处理器进行功能验证的设备进行相应的说明。在该处理器中，除了16个结点4外，还包括处理器中所必需的片上存储3以及其它逻辑电路2。如果采用传统的方法用FPGA对处理器进行功能验证，则如图2所示，需要将所有的结点4、其它逻辑电路2都实例化到FPGA芯片的可编程逻辑资源，而将片上存储3实例化到FPGA芯片的片上存储。但由于FPGA中的可编程逻辑资源有限，这种方式对FPGA的要求很高，且会随着同构结点数目的增多而变得难以实现。考虑到FPGA中的片上存储资源易于扩展，因此，在本发明的功能验证设备中，通过对片上存储资源的更多利用，降低了对可编程逻辑资源的依赖。

在FPGA的基础上所实现的本发明的功能验证设备的一个实施例如图3、图4所示，它包括重复逻辑电路5、片上存储3以及其它逻辑电路2。其中的重复逻辑电路块5可包括存储模块6、控制模块7和复用结点8。控制模块7和复用结点8在FPGA的可编程逻辑资源上实现，而存储模块6则在FPGA的片上存储资源上实现。至于片上存储3和其它逻辑电路2，与现有技术的实现相比没有发生。

上述的复用结点8由前述的结点4转换得到，在一个实施例中，结点4为功能完全相同的同构结点，由于各个结点4的功能一致，因此，在本发明中可以用一个复用结点8在不同的时刻分别完成各个结点4的功能，从而实现对所有结点4的功能验证。将结点4转换成复用结点8的操作如图5所示，在一个结点4中包括有寄存器堆以及输入端口、输出端口。在转换过程中，为结点4的每一个寄存器增加一条可由外部打入数据的数据通路，以实现寄存器的数据输入和输出，并为每一个寄存器的数据通路设置一个使能信号，增加一个用于控制结点运行与否的结点运行使能信号。

控制模块7用于对复用结点8的功能验证过程进行控制。控制模块7控制分时复用的整个过程、存储模块的读写以及初始化。如前所述，由于复用结点8需要在不同的时刻完成不同结点的功能，因此，如何对结点的功能验证顺序进行安排，如何控制功能验证过程，如何处理结点功能验证的结果都要由控制模块7实现。在控制模块7的控制过程中，涉及到了两个数据表结构，分别为用于记录存储地址分配的表结构9和用于记录特定功能逻辑电路块端口互连关系的表结构10。

在表1中给出了用于记录存储地址分配的表结构9所记录的具体信息，它包括所有结点的输入端口、输出端口、内部寄存器的值，对于每一个输入端口、输出端口或寄存器，都要记录相应的存储器号、首地址、长度和有效位数。在表中，为结点的每一个非全局输入(input)进行编号，为Input0，Input1，Input2，......；为结点的输出(output)进行编号，为Output0，Output1，Output2，......；为结点的寄存器进行编号，为Register0，Register1，Register2，......。为了便于寻址，按Input0，Input1，......，Output0，Output1，......，Register0，Register1，......的序列分配统一的编号。结点中的上述输入、输出和寄存器之间并不存在一一对应关系，例如，通过Input0输入的信息可以存在Register1中，并可由Output2输出。

表1

在表2中给出了用于记录特定功能逻辑电路块端口互连关系的表结构10所记录的信息。在该表中为每一个结点记录了其每一个Input信号是否由其他某个结点的输出产生，因此其对每一个非全局的input有三个字段，分别是：VA有效位，表示该输入是否由某一个结点的输出产生；CID，记录产生输出的结点的编号；OID，记录输出(output)的编号。

由于本实施例中以SMP微处理器为例，该处理器的结点之间仅存在简单的连接关系，因此用表2中的相关表结构就已经足够。但若要表示“与”、“或”、或更复杂的组合逻辑关系，须对该表作进一步扩充，如何对表进行扩充，本领域的普通技术人员可根据本发明的相关思想实现，在此不再进行详述。

表2

存储模块6专用于存储与复用结点8的功能验证过程相关的数据，如前述的表结构9和表结构10。

本实施例中的功能验证设备在控制模块7的控制下，实现对处理器的功能验证，参考图6，具体实现过程如下：

步骤1)、分别对存储模块6、用于记录存储地址分配的表结构9、以及用于记录特定功能逻辑电路块端口互连关系的表结构10进行初始化；

在本步骤中，对用于记录存储地址分配的表结构9的初始化包括指定每一个结点的输入端口、输出端口、内部寄存器的值在存储模块中的存储地址，在后续的步骤中，当要读取与写入与端口、寄存器相关的信息时，都要用到表结构9中的相关内容。

对用于记录特定功能逻辑电路块端口互连关系的表结构10的初始化包括指定每一个结点的端口信号和其他结点的端口信号的互联关系。

步骤2)、在一轮全局时钟的开始端，将全局输入信号中不包括时钟和复位信号的其它信号11在控制模块7的控制下输入至存储模块6。

由于在本发明中，用一个复用结点实现对处理器中的多个核进行功能验证，因此在功能验证过程中，需要用时间开销来弥补硬件资源的不足，即处理器在一个时钟节拍中所要完成的操作，在本发明中需要在多个时钟节拍内在复用结点上依次完成。因此，本步骤中所提到的一轮全局时钟就是指在复用结点上完成对处理器中所有结点的一次功能验证所要耗费的时间。本步骤中所提到的其它信号包括数据、地址和控制信号等。其它信号中的具体值会随着全局时钟的变化而发生改变。

步骤3)、控制模块7读取存储模块6所存储的端口信息和寄存器信息，然后写入到复用结点8，为后续的运行做好数据准备；

步骤4)、运行复用结点8，进行功能验证；

步骤5)、将复用结点8的寄存器信息和端口信息保存到存储模块6中；

步骤6)、若对于全局时钟输入的一拍，每一个结点都已经在复用结点上运行一次，则转入步骤7)；否则，从存储模块6中的用于记录特定功能逻辑电路块端口互连关系的表结构10读取下一个待验证的结点的输入端口信号，并更新，转入步骤3)；

在本步骤中，下一个待验证的结点可由用户设定的规则得到。

步骤7)、控制模块7从存储模块6读取输入端口、输出端口以及内部寄存器中的信息，产生全局输出信号12，并转入步骤2)，开始下一个全局时钟输入的下一轮复用验证。

在上述实施例中，结点4之间是同构结点，因此，上述设备能够对具有同构结点的处理器进行功能验证，在实际应用中，结点4也可以是相似结点，本发明的设备同样可以用于具有结点结构不完全相同但存在相似性的多核/众核处理器。

在某些多核/众核处理器中，为了达到较好的性能并节省硬件消耗，各结点除具有共同的取指、译码、定点功能部件等，有些结点增加浮点处理部件，有些增加向量运算部件。这类处理器称为异构的多核/众核处理器。这样，在这些处理器中，各个结点之间的大部分是相同的，只有其中的一小部分存在差异，称这些结点彼此相似。针对这种情况，如图7所示，在复用结点8中，可以将相似结点的相同部分，以及各个相似结点的不同部分整合在一起，并为每一个不同的部分设置一个使能信号，再对经上述异构整合后的复用结点的每一个寄存器增加一条可由外部打入数据的数据通路，为每一个寄存器的数据通路设置一个使能信号；并且，在控制模块7内，对这些使能信号进行控制。将具有上述结构的复用结点8与前述实施例中的设备其它部分相结合，即可实现对具有相似结点的处理器的功能验证。

本发明并不局限于上述实施例中所描述的内容，如CPU中的结点数目、结点类型等都可以根据需要做相应的改变。以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (9)

1、一种多核或众核处理器功能验证设备，其特征在于，包括重复逻辑电路(5)、片上存储(3)以及其它逻辑电路(2)；所述的重复逻辑电路(5)包括用于模拟所述多核或众核处理器中的各个结点的复用结点(8)、用于对所述复用结点(8)的功能验证过程进行控制的控制模块(7)和用于存储与所述复用结点(8)的功能验证过程相关数据的存储模块(6)；其中，

所述的片上存储(3)和所述的存储模块(6)在所述FPGA的片上存储资源上实现；所述的其它逻辑电路(2)、控制模块(7)和复用结点(8)在所述的FPGA的可编程逻辑资源上实现。

2、根据权利要求1所述的多核或众核处理器功能验证设备，其特征在于，所述的复用结点(8)在所述处理器中的同构结点的基础上，为所述同构结点中每一个寄存器增加一条由外部输入输出数据的数据通路，并为所述数据通路设置一个使能信号，还要为所述同构结点增加用于控制结点运行与否的结点运行使能信号。

3、根据权利要求1所述的多核或众核处理器功能验证设备，其特征在于，所述的复用结点(8)在所述处理器中的相似结点的基础上，将各个所述相似结点的相同部分以及各个相似结点的不同部分整合在一起，为所述不同部分分别设置一个使能信号；为整合后的结点中的每一个寄存器增加一条由外部输入输出数据的数据通路，并为所述数据通路设置一个使能信号；增加用于控制结点运行与否的结点运行使能信号。

4、根据权利要求1所述的多核或众核处理器功能验证设备，其特征在于，所述的控制模块(7)利用用于记录存储地址分配的表结构(9)和用于记录特定功能逻辑电路块端口互连关系的表结构(10)对所述复用结点(8)的功能验证过程进行控制。

5、根据权利要求4所述的多核或众核处理器功能验证设备，其特征在于，所述的用于记录存储地址分配的表结构(9)包括所述多核或众核处理器中所有结点的输入端口、输出端口、内部寄存器的值，以及所述输入端口、输出端口和内部寄存器的存储器号、首地址、长度和有效位数。

6、根据权利要求4所述的多核或众核处理器功能验证设备，其特征在于，所述的用于记录特定功能逻辑电路块端口互连关系的表结构(10)记录了所述多核或众核处理器中一个结点中的一个输入信号是否由其它某个结点的输出产生，包括用于判断输入是否由某一个结点的输出产生的VA有效位，用于记录产生输出的结点的编号的CID，拥有记录输出的编号OID。

7、一种采用权利要求1-6所述的任一多核或众核处理器功能验证设备进行功能验证的功能验证方法，包括：

步骤1)、对存储模块(6)、用于记录存储地址分配的表结构(9)、以及用于记录特定功能逻辑电路块端口互连关系的表结构(10)进行初始化；

步骤2)、在一轮全局时钟内，在所述的复用结点(8)上对所述多核或众核处理器中的结点依次进行功能验证；

步骤3)、输出功能验证的结果。

8、根据权利要求7所述的功能验证方法，其特征在于，所述的步骤2)包括：

步骤2-1)、将全局输入信号中包括数据、地址和控制信号的信号输入到所述的存储模块(6)；

步骤2-2)、所述的控制模块(7)从所述的存储模块(6)读取端口和寄存器信息，并写入到所述的复用结点(8)；

步骤2-3)、运行所述的复用结点(8)，进行功能验证；

步骤2-4)、将所述的复用结点(8)的寄存器和端口信息保存到所述的存储模块(6)中；

步骤2-5)、在本轮全局时钟内，若所述多核或众核处理器中的每一个结点都已经在所述复用结点(8)上运行一次，则转入步骤3)；否则，从所述存储模块(6)中的用于记录特定功能逻辑电路块端口互连关系的表结构(10)读取下一个待验证的结点的输入端口信号，并更新，然后重新执行步骤2-2)。

9、根据权利要求8所述的功能验证方法，其特征在于，所述的寄存器和端口信息在所述的用于记录存储地址分配的表结构(9)的作用下进行读取和保存。

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