CN111435337B - 存储器系统和数据处理系统 - Google Patents
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Abstract
本公开的实施例涉及存储器系统和数据处理系统。一种数据处理系统,可以包括:主机;包括多个存储器单元的存储器系统;以及耦合到多个存储器单元的控制器。控制器可以包括存储器管理器,存储器管理器适于:在供电时,从多个存储器单元中的串行存在检测(SPD)部件获取特性数据;向主机提供特性数据;基于特性数据,设置多个存储器单元中的每个存储器单元的操作模式;以及执行存储器训练,并且主机可以利用控制器执行接口训练。
Description
相关申请的交叉引用
本申请要求2019年01月15日提交的韩国专利申请No.10-2019-0005161的优先权,其全部内容通过引用合并于此。
技术领域
各种实施例涉及一种存储器系统,包括该存储器系统的数据处理系统以及该数据处理系统的操作方法。
背景技术
随着第四次工业革命的到来,数据已成为公司业务的最重要资源。因此,对于能够快速传输和分析大规模数据的最新技术的需求逐渐增加。例如,预计人工智能(AI)、自动驾驶、机器人、数字医疗、虚拟现实(VR)、增强现实(AR)和智能家居的普及将增加对服务器或数据中心的需求。
传统数据中心具有在一件设备中包括资源(例如,计算、网络和存储)的结构。但是,未来的大型数据中心可能具有单独配置资源并且在逻辑上重新配置资源的结构。例如,大型数据中心可以具有一种结构,该结构可以在机架级别上模块化资源,根据资源的预期用途重新配置资源,并且提供该资源。因此,需要适合未来的大型数据中心的会聚存储或存储器设备。
用于未来的大型数据中心的会聚存储可以包括多个存储器单元。在数据中心的引导(booting)操作期间,当像在传统数据中心中那样主机感测所有存储资源(即多个存储器单元),设置存储资源的操作模式,以及执行存储器训练时,主机的处理负担和引导时间可能增加。
发明内容
各种实施例涉及一种存储器系统、包括该存储器系统的数据处理系统,以及该数据处理系统的操作方法,该存储器系统能够在数据处理系统的引导操作期间感测多个存储器单元,设置存储器单元的操作模式,并且缩短执行存储器训练所需的时间。
在一个实施例中,数据处理系统可以包括:主机;包括多个存储器单元的存储器系统;以及耦合到多个存储器单元的控制器。控制器可以包括存储器管理器,存储器管理器适于:在供电时,从多个存储器单元中的串行存在检测(SPD)部件获取特性数据;向主机提供特性数据;基于特性数据,设置多个存储器单元中的每个存储器单元的操作模式;以及执行存储器训练,并且其中主机可以利用控制器执行接口训练。
在一个实施例中,提供了一种数据处理系统的操作方法,该数据处理系统包括主机和具有多个存储器单元的存储器系统。操作方法可以包括:当供电时,由存储器系统从相应的存储器单元的串行存在检测(SPD)部件获取特性数据;由存储器系统向主机提供特性数据;由存储器系统基于特性数据设置存储器单元中的每个存储器单元的操作模式,以及执行存储器训练;并且由主机执行利用存储器系统的接口训练。
在一个实施例中,存储器系统可以包括:多个存储器单元;以及耦合到多个存储器单元的控制器。控制器包括存储器管理器,存储器管理器适于:在供电时,从多个存储器单元中的串行存在检测(SPD)部件获取特性数据;向主机提供特性数据;基于特性数据,设置多个存储器单元中的每个存储器单元的操作模式;以及执行存储器训练。
在一个实施例中,数据处理系统可以包括:主机以及存储器系统。存储器系统可以包括存储器池和耦合到存储器池的控制器组,存储器池包括多个存储器组,每个存储器组包括多个存储器单元,多个存储器单元中的每个存储器单元包括用于存储特性数据的串行存在检测(SPD)部件,控制器组包括多个控制器,控制器中的每个控制器耦合到对应的存储器组,其中控制器中的每个控制器包括存储器管理器,存储器管理器适于:当供电时,扫描对应的存储器组,以从对应的存储器组的SPD部件获取特性数据;基于获取的特性数据,对对应的存储器组执行存储器训练;以及向主机提供特性数据以及关于与存储器训练相关联的对应的存储器组的存储器单元的信息,并且其中主机基于该特性数据和该信息,利用控制器执行接口训练,并且对对应的存储器组的存储器单元执行数据输入和输出测试。
附图说明
图1图示了根据一个实施例的数据处理系统的结构。
图2图示了根据一个实施例的数据处理系统中的存储器系统的结构。
图3是图示根据一个实施例的数据处理系统的操作的流程图。
图4图示了根据一个实施例的数据处理系统中的存储器系统的结构。
图5是图示根据一个实施例的数据处理系统的操作的流程图。
图6至图8图示了根据多个实施例的数据处理系统的结构。
具体实施方式
参考附图详细描述了各种实施例。然而,本发明的方面和特征可以与这里描述的实施例不同地布置或配置。因此,本发明不限于所公开的实施例。
当一个部件被称为“连接”或“耦合”到另一个部件时,两个部件可以被直接或间接地连接或耦合。在间接连接或耦合的情况下,一个或多个其他部件可以介于两个部件之间。
下面参考附图详细描述本发明的各种实施例。注意,以下描述集中在本发明的多个方面和特征;为了不混淆本发明的主题,可以省略对公知材料的描述。
在整个说明书中,对“一个实施例”、“另一实施例”等的引用不一定是针对一个实施例,并且对任何这种短语的不同引用不一定是相同的实施例。
如这里所使用的,单数形式也可以包括复数形式,反之亦然,除非上下文另外明确指示。除非另外指定或从上下文清楚地理解是针对单数形式,否则在本申请和所附权利要求中使用的冠词“一”和“一个”通常应当被解释为意指“一个或多个”。
图1图示了根据一个实施例的数据处理系统100的结构。
参考图1,数据处理系统100可以包括主机110和存储器系统130。
主机110可以包括基本输入和输出(输入/输出)系统(BIOS)112和输入/输出(I/O)接口114。
当向数据处理系统100供电时,BIOS 112可以感测耦合到主机110的外围设备。
I/O接口114可以支持主机110和存储器系统130之间的对接。在使用与一种或多种有线或无线通信技术有关的协议的情况下,I/O接口114可以将从主机110提供的数据输出到存储器系统130,并且可以将从存储器系统130接收的数据输入到主机110。例如,I/O接口114可以根据诸如外围部件互连快速(PCIe)、快速路径互连(QPI)和/或以太网的各种协议中的任何一个来支持主机110与存储器系统130之间的通信。对于另一示例,I/O接口114可以根据各种接口规范(诸如用于加速器的高速缓存一致性互连(CCIX)和/或GEN-Z)中的任何一种来支持主机110与存储器系统130之间的通信。I/O接口114可以被实施成主机110中包括的I/O端口、处理资源和存储器资源。
存储器系统130可以包括:存储器池170,包括多个存储器单元;以及控制器组150,包括用于控制存储器池170的一个或多个控制器。
在一个实施例中,存储器系统130可以包括具有不同特性的存储器单元,以便满足各种用户工作负载。即,一个存储器系统130可以是会聚存储器设备,其中会聚了诸如动态随机存取存储器(DRAM)、相变RAM(PCRAM)、磁RAM(MRAM)、自旋转移转矩RAM(STT-RAM)和闪存的多个存储器。由于相应的存储器具有不同的特性,因此这种会聚存储器设备可以用于各种使用模型。
在一个实施例中,存储器池170中的多个存储器单元可以以相同种类的存储器单元分组。图1例示了将多个存储器单元分组成第一存储器组170a、第二存储器组170b和第三存储器组170c的情况。第一存储器组170a可以包含第一种类的存储器单元,第二存储器组170b可以包含第二种类的存储器单元,第三存储器组170c可以包含第三种类的存储器单元,其中第一、第二和第三种类可以不同。
存储器单元中的每个存储器单元可以包括串行存在检测(SPD)部件。存储器单元中的每个存储器单元中的SPD部件可以存储诸如对应的存储器单元的类型的信息。另外,SPD部件可以存储诸如存储器单元中的存储器设备的类型、操作时序信息、容量信息和制造信息之类的信息。即使切断对存储器系统130的电源,SPD部件也需要保留存储在其中的数据。因此,SPD部件可以配置成非易失性存储器设备,例如,电可擦除可编程只读存储器(EEPROM)。
一个或多个控制器可以控制主机110和与其电耦合的存储器单元之间的数据通信。控制器中的每个控制器可以包括处理器、存储器和I/O端口。处理器可以被实施成微处理器或中央处理单元(CPU)。存储器可以用作控制器的工作存储器,并且存储用于驱动控制器的数据。
在一个实施例中,多个存储器单元可以电耦合到一个控制器。例如,第一控制器150a可以耦合到第一存储器组170a的存储器单元。第一控制器150a可以控制主机110与第一存储器组170a的存储器单元之间的数据通信。类似地,第二控制器150b可以控制主机110和第二存储器组170b的存储器单元之间的数据通信,第三控制器150c可以控制主机110和第三存储器组170c的存储器单元之间的数据通信。
主机110的BIOS 112可以感测存储器系统130,并且执行接口训练,诸如I/O接口114的时钟训练。
根据一个实施例,存储器系统130中的控制器组150的一个或多个控制器可以感测存储器池170中的多个存储器单元,设置存储器单元的操作模式,以及执行存储器训练,从而减轻了主机110的处理负担。另外,当一个或多个控制器感测多个存储器单元,设置存储器单元的操作模式以及执行存储器训练时,BIOS 112可以执行另一引导操作,从而改进了数据处理系统100的引导性能。
由于控制器并行操作以分别获取不同存储器组的特性数据并且执行存储器训练,因此可以缩短数据处理系统100的引导时间。另外,由于控制器中的每个控制器获取相同种类的存储器单元的特性数据并执行存储器训练,所以可以减少包括不同种类的存储器单元的存储器系统130的数据处理复杂度。
图2示意性地图示了根据一个实施例的数据处理系统100中的存储器系统130的结构。
图2仅示意性地图示了存储器系统130中的第一控制器150a以及耦合到第一控制器150a的第一存储器组170a的存储器单元。
第一控制器150a可以包括I/O接口152a、存储器管理器(MM)154a和存储器控制器(MC)156a。
I/O接口152a可以支持主机110和第一控制器150a之间的对接。
在使用与一种或多种有线或无线通信技术有关的协议的情况下,I/O接口152a可以将第一控制器150a的数据提供给主机110,并且将从主机110接收的数据提供给MM 154a和MC 156a。例如,I/O接口152a可以根据诸如PCIe、QPI和以太网的各种协议中的任何一种来支持主机110与第一控制器150a之间的通信。另外,I/O接口152a可以根据诸如CCIX和GEN-Z的接口规范来支持主机110与第一控制器150a之间的通信。
存储器控制器156a可以支持第一控制器150a和第一存储器组170a的存储器单元之间的对接。存储器控制器156a和第一存储器组170a的存储器单元中的每个存储器单元可以电耦合到用于交换命令、地址和数据的接口。另外,存储器控制器156a可以通过芯片-芯片接口(C2CI)(例如,系统管理总线(SMBus)、串行外围接口(SPI)、内部集成电路(I2C)或改进的内部集成电路(I3C))电耦合到存储器单元中的每个存储器单元中的SPD部件。
在一个实施例中,当向存储器系统130供电时,存储器管理器154a可以通过经过存储器控制器156a,从相应的SPD部件获取存储器单元的特性数据,来感测第一存储器组170a的存储器单元。
基于所获取的特性数据,存储器管理器154a可以设置存储器单元的操作模式,并且执行存储器训练以优化第一控制器150a与相应的存储器单元之间的存储器通道。
例如,存储器管理器154a可以将存储器单元的操作模式设置为各种操作模式中的任何一种,操作模式诸如是突发长度、突发类型、列访问选通(CAS)延时、测试模式和延迟锁定环(DLL)复位。存储器管理器154a可以控制存储器控制器156a来执行写和/或读均衡、地址训练和时钟训练。
存储器管理器154a可以通过I/O接口152a将所获取的特性数据提供给主机110。
第二控制器150b和第三控制器150c的结构可以与第一控制器150a的结构对应。
图3是图示根据一个实施例的数据处理系统100的操作的流程图。
功率可以被提供给数据处理系统100中的主机110和存储器系统130。在步骤S302中,当功率被提供给存储器系统130时,控制器组150的一个或多个控制器可以从存储器单元的SPD部件获取特性数据,存储器单元通过C2CI(例如,SMBus、SPI、I2C、I3C等)电耦合到一个或多个控制器。
在一个实施例中,一个或多个控制器中的每个控制器可以感测相同种类的存储器单元,使得存储器系统130可以感测具有不同特性的多个存储器单元。
在步骤S304中,一个或多个控制器可以将特性数据提供给主机110。
例如,主机110的BIOS 112可以感测电耦合到主机110的第一控制器150a。BIOS112可以执行I/O接口114的初始训练,以利用第一控制器150a执行数据输入和输出。当初始训练完成时,主机110可以从存储器管理器154a获取第一存储器组170a的存储器单元的特性数据。
也就是说,尽管BIOS 112不访问各个存储器单元的SPD部件,但是主机110可以从一个或多个控制器获取多个存储器单元的特性数据,从而获取关于耦合到主机110的存储器单元的类型的信息,以及存储器单元中的每个存储器单元中的存储器设备的类型、操作时序信息、容量信息和制造信息。
在一个实施例中,一个或多个控制器可以以表格格式向主机110提供与其耦合的存储器单元的特性数据。表格格式可以包括作为字段的存储器单元的类型,以及存储器单元中的每个存储器单元中包括的存储器设备的类型、操作时序信息、容量信息和制造信息。
在步骤S306中,一个或多个控制器中的每个控制器可以基于从SPD部件获取的特性数据来设置与其电耦合的存储器单元的操作模式。另外,每个控制器可以基于从SPD部件获取的特性数据,而在控制器和对应的存储器单元之间执行存储器训练。
在一个实施例中,一个或多个控制器中的每个控制器可以执行与其电耦合的相同种类的存储器单元的训练。因此,多个控制器可以分别对不同种类的存储器单元执行训练。结果,存储器系统130可以对存储器池170中包括的具有不同特性的多个存储器单元执行存储器训练。
在一个实施例中,在训练结束之后,一个或多个控制器可以存储操作模式设置数据和存储器训练结果数据。参考图4和图5更详细地描述存储器管理器154a存储操作模式设置数据和存储器训练结果数据的一个实施例。
在步骤S308中,主机110可以执行I/O接口114的精细训练,即,接口训练。
例如,主机110可以精细地调整I/O接口114的时钟,以便通过第一控制器150a的I/O接口152a,执行与第一存储器组170a的存储器单元的数据输入和输出(I/O)操作。
当一个或多个控制器利用与其电耦合的存储器单元完成存储器训练并且主机110完成对I/O接口114的训练时,主机110可以对存储器池170的存储器单元中的每个存储器单元执行数据I/O操作。因此,BIOS 112可以不对存储器单元中的每个存储器单元执行存储器训练。
在步骤S310中,主机110可以向多个存储器单元提供读取和写入命令,以便测试主机110和存储器单元之间的数据I/O操作。
当步骤S302至S310完成时,主机110可以基于从一个或多个控制器接收的特性数据来分配多个存储器单元中的一个或多个存储器单元。另外,主机110可以将数据存储在所分配的一个或多个存储器单元中。
根据本实施例,可以减轻主机110在数据处理系统100的引导操作期间的处理负担。另外,在控制器组150的一个或多个控制器感测存储器池170的多个存储器单元,设置存储器单元的操作模式以及执行存储器训练时,主机110可以执行另一个引导操作。因此,可以缩短数据处理系统100的引导时间。
图4示意性地图示了根据一个实施例的数据处理系统100中的存储器系统130的另一种结构。
图4仅示意性地图示了存储器系统130中的第一控制器150a和电耦合到第一控制器150a的第一存储器组170a。
在一个实施例中,除了I/O接口152a、存储器管理器154a和存储器控制器(MC)156a之外,第一控制器150a还可以包括电耦合到存储器管理器(MM)154a的非易失性存储器(NVM)设备158a。在一个实施例中,非易失性存储器设备158a可以被包括在第一控制器150a中。备选地,非易失性存储器设备158a可以被提供在第一控制器150a的外部,并且电耦合到第一控制器150a。
在一个实施例中,非易失性存储器设备158a可以存储存储器管理器154a从第一存储器组170a的存储器单元的SPD部件已经获取的特性数据。非易失性存储器设备158a可以存储第一存储器组170a的存储器单元的操作模式设置数据和存储器训练结果数据。在一个实施例中,非易失性存储器设备158a可以彼此关联地存储第一存储器组170a的存储器单元的特性数据、操作模式设置数据和存储器训练结果数据。
第二控制器150b和第三控制器150c的结构可以与第一控制器150a的结构对应。即,第二控制器150b和第三控制器150c中的每个可以包括用于存储特性数据、操作模式设置数据和存储器训练结果数据的非易失性存储器设备。不管非易失性存储器设备是被包括在控制器中的每个控制器中还是被提供在控制器的外部,应当理解,非易失性存储器设备与相应的控制器相关联。因此,以下描述是基于这样的假设:在一个或多个控制器的每个控制器中包括对应的非易失性存储器设备。
在一个实施例中,当向存储器系统130供电时,一个或多个控制器中的每个控制器可从与其电耦合的存储器单元的SPD部件获取特性数据。另外,一个或多个控制器中的每个控制器可以将所获取的特性数据与其中包括的非易失性存储器设备158a中存储的特性数据进行比较,以确定存储器单元中的每个存储器单元是否曾经被包括在存储器系统130中。基于确定结果,一个或多个控制器中的每个控制器可以使用存储在内部非易失性存储器设备中的操作模式设置数据和存储器训练结果数据,来快速完成操作模式设置以及存储器单元与电耦合到该存储器单元的控制器之间的存储器训练。
图5是图示根据一个实施例的数据处理系统100的操作的流程图。
参考图5,在步骤S502中,当向数据处理系统100供电时,控制器组150中的一个或多个控制器可以通过从相应的存储器单元的SPD中获取特性数据,来感测存储器池170中的多个存储器单元。
在步骤S504中,一个或多个控制器可以将特性数据提供给主机110。为了执行步骤S504,BIOS 112可以提前完成I/O接口114的初始训练。
在步骤S506中,一个或多个控制器中的每个控制器可以确定内部非易失性存储器设备中存储的特性数据与从SPD部件获取的特性数据是否一致。
相应的存储器单元的特性数据可能与存储在非易失性存储器设备中的特性数据一致,或者可能与存储在非易失性存储器设备中的特性数据不一致。特性数据与存储在非易失性存储器设备中的特性数据一致的存储器单元可以是曾经被包括在存储器系统130中的存储器单元。特性数据与存储在非易失性存储器设备中的特性数据不一致的存储器单元可以是从未被包括在存储器系统130中的新存储器单元。
当确定存储器单元的特性数据与存储在非易失性存储器设备中的特性数据一致时(在步骤S506中为“是”),一个或多个控制器可以执行步骤S508和S510。
具体地,在向数据处理系统100供电之前,非易失性存储器设备可以存储与对应的存储器单元的特性数据相关联的操作模式设置数据和存储器训练结果数据。
因此,在步骤S508中,一个或多个控制器中的每个控制器可以从内部非易失性存储器设备,获取电耦合到该一个或多个控制器的存储器单元中的一个存储器单元的操作模式设置数据和存储器训练结果数据。该存储器单元可以具有与存储在非易失性存储器设备中的特性数据一致的特性数据。
在步骤S510中,一个或多个控制器可以使用操作模式设置数据和存储器训练结果数据,从而减少了操作模式设置和存储器训练所需的时间。
当确定存储器单元的特性数据与存储在非易失性存储器设备中的特性数据不一致时(步骤S506中为“否”),一个或多个控制器可以执行步骤S512和S514。
具体地,非易失性存储器设备可能没有存储对应的存储器单元的特性数据和对应的存储器单元的存储器训练结果数据。
因此,在步骤S512中,一个或多个控制器中的每个控制器可以基于特性数据,设置电耦合到该控制器的存储器单元中的对应的存储器单元的操作模式并且执行对应的存储器单元的存储器训练。可以从特性数据与存储在非易失性存储器设备中的特性数据不一致的存储器单元的SPD部件中获取特性数据。
在步骤S514中,一个或多个控制器中的每个控制器可以将设置的操作模式设置数据和存储器训练结果数据存储在内部非易失性存储器设备中。
在步骤S516中,主机110可以执行I/O接口114的精细训练,即,接口训练。
在步骤S518中,主机110可以向存储器池170中的存储器单元提供读取和写入命令,以便执行数据I/O测试。
当步骤S502至S518完成时,主机110可以基于从一个或多个控制器接收的特性数据,来分配多个存储器单元中的一个或多个存储器单元,并且将数据存储在所分配的一个或多个存储器单元中。
根据本实施例,可以减轻主机110在数据处理系统100的引导操作期间的处理负担。另外,一个或多个控制器可以通过存储存储器单元的存储器训练结果数据,快速地执行存储器系统130中的存储器单元的存储器训练,从而减少数据处理系统100的引导时间。
参考图6至图8描述应用了上述数据处理系统100的服务器系统,例如具有机架规模结构的数据处理系统10。
图6是图示数据处理系统10的框图。
参考图6,数据处理系统10可以包括多个计算机架20、管理接口30以及用于在计算机架20和管理接口30之间进行通信的网络40。具有这种机架规模架构的数据处理系统10可以被数据中心使用以处理大规模数据。
计算机架20中的每个计算机架可以单独地实施一个计算设备。备选地,计算机架20中的每个计算机架可以与一个或多个其他计算机架组合以实施一个计算设备。下面描述计算机架20的示例结构和操作。
管理接口30可以为用户提供交互式接口,以控制、管控或管理数据处理系统10。管理接口30可以被实施成任何类型的计算设备,包括计算机、多处理器系统、服务器、机架式服务器、板载服务器、膝上型计算机、笔记本计算机、平板计算机、可穿戴计算设备、网络设备、web设备、分布式计算系统、基于处理器的系统、消费类电子设备等中的任意一种。
在本发明的一些实施例中,管理接口30可以被实施成分布式系统,该分布式系统具有可由计算机架20执行的操作功能或具有可由管理接口30执行的用户接口功能。在本发明的其他实施例中,管理接口30可以被实施成包括通过网络40分布的多个计算设备的虚拟云服务器。管理接口30可以包括处理器、输入/输出子系统、存储器、数据存储设备、通信电路等。
网络40可以提供计算机架20和管理接口30之间和/或在计算机架20之间的数据接口。可以利用合适数量的各种有线和/或无线网络来实施网络40。例如,网络40可以包括公共可访问的全球网络,诸如有线或无线局域网(LAN)、广域网(WAN)、蜂窝网络和/或因特网。另外,网络40可以包括合适数量的辅助网络设备,诸如辅助计算机、路由器、交换机等。
图7图示了根据本发明的一个实施例的计算机架20的架构。
参考图7,计算机架20可以包括各种形式和结构的组成元件。例如,计算机架20可以包括多个抽屉21至29。抽屉21至29中的每个抽屉可以包括多个模块,模块中的每个模块可以包括多个板。
在本发明的各种实施例中,可以通过合适数量的计算板、存储器板和/或互连板的组合来实施计算机架20。在其他实施例中,可以由诸如抽屉、模块、托盘、板、窗扇或其他合适的单元的其他元件来实施计算机架20。计算机架20可以具有这种结构,其中其构成元素根据它们的功能而被分解和分类。计算机架20可以具有处于自上而下的分类顺序的互连板、计算板和存储器板的结构,但是计算机架20不限于这种结构。计算机架20和包括计算机架20的计算设备可以被称为机架规模系统或分解系统。
在本发明的一个实施例中,一个计算设备可以被实施成一个计算机架20。在其他实施例中,该计算设备可以由两个或多个计算机架20的全部或一些组成元件或者由一个计算机架20的一些组成元件来实施。
在本发明的各种实施例中,可以通过被包括在计算机架20中的合适数量的计算板、存储器板和互连板的组合来实施计算设备。如图7中所图示的,计算机架20A可以包括两个计算板、三个存储器板和一个互连板。作为另一示例,计算机架20B可以包括三个计算板、两个存储器板和一个互连板。作为又一示例,计算机架20C可以包括一个计算板、四个存储器板和一个互连板。
尽管图7图示了计算机架20包括合适数量的计算板、存储器板和互连板的示例,但是计算机架20可以包括附加的组成元件,该附加的组成元件可以被包括在通常的服务器中,诸如电力系统、冷却系统、输入/输出设备等。
图8图示了根据本发明的一个实施例的计算机架20。
参考图8,计算机架20可以包括多个计算板200、多个存储器板400和互连板300。计算板200可以是合并的计算板或合并的计算系统。存储器板可以是合并的存储器板或合并的存储器系统。计算设备100还可以由诸如抽屉、模块、托盘、板、窗扇或其他合适的单元的元件来实施。
计算板200中的每个计算板可以包括处理元件,诸如一个或多个处理器、处理/控制电路和中央处理单元(CPU)。参考图1描述的主机110可以对应于计算板200。
存储器板400中的每个存储器板可以包括各种类型的存储器,诸如多个易失性存储器和/或非易失性存储器。例如,存储器板400中的每个存储器板可以包括多个动态随机存取存储器(DRAM)、闪存、存储器卡、硬盘驱动器(HDD)、固态驱动器(SSD)和/或其组合。
参考图1至图5描述的存储器系统130可以与存储器板400中的每个存储器板对应。根据一个实施例,存储器板400中的每个存储器板可以获取其中包括的多个存储器单元的特性数据,并将获取的数据提供给计算板200。存储器板400可以基于该特性数据来设置多个存储器单元的操作模式。存储器板400可以在其中包括的控制器与存储器单元中的每个存储器单元之间执行存储器训练。存储器板400可以将特性数据、操作模式设置数据和存储器训练结果数据存储在内部非易失性存储器设备中。
当互连板300的接口训练完成时,计算板200可以对各个存储器单元执行数据I/O。例如,计算板200可以基于特性数据分配存储器板400中的每个存储器板中包括的存储器单元中的一个或多个存储器单元,并将数据存储在所分配的一个或多个存储器单元中。
根据一个实施例,在计算机架20的引导操作期间,可以减轻计算板200的处理负担,并且可以改善计算机架20的引导性能。
存储器板400中的每个存储器板可以由被包括在计算板200中的每个计算板中的一个或多个处理元件划分、分配或指定和使用。而且,存储器板400中的每个存储器板可以存储一个或多个可由计算板200初始化和/或执行的操作系统(OS)。
互连板300可以包括通信电路、通信设备或其组合,其可以由被包括在计算板200中的每个计算板中的一个或多个处理元件划分、分配或指定和使用。例如,可以由任何合适数量的网络接口端口、接口卡或接口交换机来实施互连板300。互连板300可以使用与一个或多个有线通信技术有关的协议来进行通信。例如,互连板300可以基于诸如外围部件互连快速(PCIe)、快速路径互连(QPI)、以太网等的一个或多个协议来支持计算板200与存储器板400之间的通信。
根据多个实施例,可以提供一种存储器系统,包括该存储器系统的数据处理系统,以及该数据处理系统的操作方法,存储器系统能够在数据处理系统的引导操作期间感测多个存储器单元,设置存储器单元的操作模式,并缩短执行存储器训练所需的时间。
尽管已经图示和描述了各种实施例,但是根据本公开,对于本领域技术人员而言清楚的是,可以在不脱离如以上权利要求限定的本发明的精神和范围的情况下,进行各种改变和修改。
Claims (12)
1.一种数据处理系统,包括:
主机,包括I/O接口;以及
存储器系统,包括多个存储器单元和耦合到所述多个存储器单元的控制器,
其中所述控制器包括存储器管理器,所述存储器管理器适于:在被供电时,从所述多个存储器单元中的串行存在检测SPD部件获取特性数据;向所述主机提供所述特性数据;基于所述特性数据,设置所述多个存储器单元中的每个存储器单元的操作模式;以及执行存储器训练,并且
其中所述I/O接口连接在所述主机与所述存储器系统之间,并且所述主机执行所述I/O接口的接口训练。
2.根据权利要求1所述的数据处理系统,其中所述控制器还包括非易失性存储器设备,所述非易失性存储器设备适于存储所述特性数据、与所述操作模式的设置相关联的操作模式设置数据以及指示执行所述存储器训练的结果的存储器训练结果数据。
3.根据权利要求2所述的数据处理系统,其中所述存储器管理器从所述非易失性存储器设备,获取所述多个存储器单元中从对应的SPD部件获取的所述特性数据与存储在所述非易失性存储器设备中的所述特性数据一致的存储器单元的所述操作模式设置数据和所述存储器训练结果数据,基于所述操作模式设置数据来设置所述存储器单元的所述操作模式,并且基于所述存储器训练结果数据来执行所述存储器单元的所述存储器训练。
4.根据权利要求1所述的数据处理系统,其中所述主机还利用所述多个存储器单元执行数据输入和输出(I/O)测试。
5.根据权利要求1所述的数据处理系统,其中所述存储器系统还包括芯片-芯片接口,所述芯片-芯片接口适于支持所述控制器与所述多个存储器单元中的所述SPD部件中的每个SPD部件之间的通信。
6.根据权利要求1所述的数据处理系统,其中所述存储器管理器以表格格式向所述主机提供所述特性数据,所述表格格式包括作为字段的存储器单元的类型以及所述存储器单元中的存储器设备的类型、操作时序信息、容量信息和制造信息。
7.一种存储器系统,包括:
多个存储器单元;以及
控制器,耦合到所述多个存储器单元,
其中所述控制器包括存储器管理器,所述存储器管理器适于:在被供电时,从所述多个存储器单元中的串行存在检测SPD部件获取特性数据;向主机提供所述特性数据;基于所述特性数据,设置所述多个存储器单元中的每个存储器单元的操作模式;以及执行存储器训练,
其中所述主机包括I/O接口,并且所述I/O接口连接在所述主机与所述存储器系统之间,并且所述主机执行所述I/O接口的接口训练。
8.根据权利要求7所述的存储器系统,其中所述控制器还包括非易失性存储器设备,所述非易失性存储器设备适于存储:所述特性数据、与所述操作模式的设置相关联的操作模式设置数据以及指示执行所述存储器训练的结果的存储器训练结果数据。
9.根据权利要求8所述的存储器系统,其中所述存储器管理器从所述非易失性存储器设备,获取从对应的SPD部件获取的所述特性数据与存储在所述非易失性存储器设备中的所述特性数据一致的所述多个存储器单元中的存储器单元的所述操作模式设置数据和所述存储器训练结果数据,基于所述操作模式设置数据来设置所述存储器单元的所述操作模式,并且基于所述存储器训练结果数据来执行所述存储器单元的所述存储器训练。
10.根据权利要求7所述的存储器系统,还包括芯片-芯片接口,所述芯片-芯片接口适于支持所述控制器与所述多个存储器单元中的所述SPD部件中的每个SPD部件之间的通信。
11.根据权利要求7所述的存储器系统,其中所述存储器管理器以表格格式向所述主机提供所述特性数据,所述表格格式包括作为字段的所述多个存储器单元中的存储器单元的类型以及所述存储器单元中的存储器设备的类型、操作时序信息、容量信息和制造信息。
12.一种数据处理系统,包括:
主机,包括I/O接口;以及
存储器系统,包括存储器池和耦合到所述存储器池的控制器组,所述存储器池包括多个存储器组,每个存储器组包括多个存储器单元,所述多个存储器单元中的每个存储器单元包括用于存储特性数据的串行存在检测SPD部件,所述控制器组包括多个控制器,所述控制器中的每个控制器耦合到对应的存储器组,
其中所述控制器中的每个控制器包括存储器管理器,所述存储器管理器适于:
当被供电时,扫描所述对应的存储器组,以从所述对应的存储器组的SPD部件获取特性数据;
基于获取的特性数据,对所述对应的存储器组执行存储器训练;以及
向所述主机提供所述特性数据以及关于与所述存储器训练相关联的所述对应的存储器组的存储器单元的信息,并且
其中所述I/O接口连接在所述主机与所述存储器系统之间,并且所述主机执行所述I/O接口的接口训练,并且针对所述对应的存储器组的存储器单元执行数据输入和输出测试。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11886702B2 (en) | 2021-02-03 | 2024-01-30 | Micron Technology, Inc. | Speed bins to support memory compatibility |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102804156A (zh) * | 2009-06-17 | 2012-11-28 | 超威半导体公司 | 动态随机存取存储器通道控制器的并行训练 |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7024517B1 (en) | 2001-09-27 | 2006-04-04 | Emc Corporation | System and method for configuring data storage in accordance with workload requirements |
US20040054776A1 (en) | 2002-09-16 | 2004-03-18 | Finisar Corporation | Network expert analysis process |
JP4267420B2 (ja) | 2003-10-20 | 2009-05-27 | 株式会社日立製作所 | ストレージ装置及びバックアップ取得方法 |
KR20050033060A (ko) | 2005-03-17 | 2005-04-08 | (주)제타스톰 | 네트워크를 이용한 핫 스페어 구성 시스템 및 방법 |
US7644148B2 (en) | 2005-05-16 | 2010-01-05 | Hewlett-Packard Development Company, L.P. | Historical data based workload allocation |
US20080222348A1 (en) | 2007-03-08 | 2008-09-11 | Scandisk Il Ltd. | File system for managing files according to application |
US20080309349A1 (en) | 2007-06-15 | 2008-12-18 | Computer Access Technology Corporation | Flexible interposer system |
US8670971B2 (en) | 2007-07-31 | 2014-03-11 | Hewlett-Packard Development Company, L.P. | Datacenter workload evaluation |
JP2009238114A (ja) | 2008-03-28 | 2009-10-15 | Hitachi Ltd | ストレージ管理方法、ストレージ管理プログラム、ストレージ管理装置およびストレージ管理システム |
US7971013B2 (en) | 2008-04-30 | 2011-06-28 | Xiotech Corporation | Compensating for write speed differences between mirroring storage devices by striping |
JP5108667B2 (ja) | 2008-07-23 | 2012-12-26 | 株式会社日立製作所 | リモートコピーシステム、及びリモートサイトの省電力化方法 |
WO2010064286A1 (ja) | 2008-12-01 | 2010-06-10 | 富士通株式会社 | 制御回路、情報処理装置及び情報処理装置の制御方法 |
JP5326673B2 (ja) | 2009-03-06 | 2013-10-30 | 富士通株式会社 | 制御回路、情報処理装置及び情報処理装置の制御方法 |
US8645610B2 (en) | 2009-06-29 | 2014-02-04 | Hewlett-Packard Development Company, L.P. | Organizing and managing a memory blade with super pages and buffers |
US20110041005A1 (en) | 2009-08-11 | 2011-02-17 | Selinger Robert D | Controller and Method for Providing Read Status and Spare Block Management Information in a Flash Memory System |
US8839032B2 (en) | 2009-12-08 | 2014-09-16 | Hewlett-Packard Development Company, L.P. | Managing errors in a data processing system |
JP5368285B2 (ja) | 2009-12-11 | 2013-12-18 | 株式会社日立製作所 | 計算機システム、計算機リソースの管理方法及びプログラム |
US8938582B2 (en) | 2010-07-01 | 2015-01-20 | Infinidat Ltd. | Storage systems with reduced energy consumption |
JP2012094030A (ja) | 2010-10-28 | 2012-05-17 | Hitachi Ltd | 計算機システム及び処理制御方法 |
KR20120085968A (ko) * | 2011-01-25 | 2012-08-02 | 삼성전자주식회사 | 컴퓨팅 시스템의 부팅 방법 및 이를 수행하는 컴퓨팅 시스템 |
US8775988B2 (en) | 2011-06-01 | 2014-07-08 | International Business Machines Corporation | Decentralized dynamically scheduled parallel static timing analysis |
TWI581267B (zh) | 2011-11-02 | 2017-05-01 | 諾瓦晶片加拿大公司 | 快閃記憶體模組及記憶體子系統 |
US9128662B2 (en) | 2011-12-23 | 2015-09-08 | Novachips Canada Inc. | Solid state drive memory system |
WO2013100896A1 (en) | 2011-12-27 | 2013-07-04 | Intel Corporation | Methods and apparatus to manage workload memory allocation |
US8954698B2 (en) | 2012-04-13 | 2015-02-10 | International Business Machines Corporation | Switching optically connected memory |
US8910017B2 (en) | 2012-07-02 | 2014-12-09 | Sandisk Technologies Inc. | Flash memory with random partition |
US9442854B2 (en) | 2012-11-15 | 2016-09-13 | Elwha Llc | Memory circuitry including computational circuitry for performing supplemental functions |
US9110592B2 (en) | 2013-02-04 | 2015-08-18 | Microsoft Technology Licensing, Llc | Dynamic allocation of heterogenous memory in a computing system |
US9294263B2 (en) | 2014-01-02 | 2016-03-22 | Advanced Micro Devices, Inc. | Methods and systems of synchronizer selection |
US9678797B2 (en) | 2014-03-10 | 2017-06-13 | Microsoft Technology Licensing, Llc | Dynamic resource management for multi-process applications |
CN103902474B (zh) | 2014-04-11 | 2017-02-08 | 华中科技大学 | 一种支持固态盘缓存动态分配的混合存储系统和方法 |
US20160055058A1 (en) | 2014-08-19 | 2016-02-25 | Hongzhong Zheng | Memory system architecture |
KR101644712B1 (ko) | 2014-12-15 | 2016-08-02 | 한국과학기술원 | 블록 단위 연접 비씨에이치 부호의 성능을 향상시키는 오류 정정 방법 및 복호 방법 |
US9535606B2 (en) | 2014-12-22 | 2017-01-03 | Intel Corporation | Virtual serial presence detect for pooled memory |
US9886285B2 (en) * | 2015-03-31 | 2018-02-06 | Western Digital Technologies, Inc. | Communication interface initialization |
US10025747B2 (en) * | 2015-05-07 | 2018-07-17 | Samsung Electronics Co., Ltd. | I/O channel scrambling/ECC disassociated communication protocol |
KR20160144560A (ko) | 2015-06-08 | 2016-12-19 | 삼성전자주식회사 | 호스트에 의해 접근되는 오류 정보를 생성하는 불휘발성 메모리 모듈, 스토리지 장치, 및 전자 장치 |
KR102449193B1 (ko) | 2015-12-04 | 2022-09-29 | 삼성전자주식회사 | 버퍼를 포함하는 메모리 패키지, 확장 가능한 메모리 모듈 및 멀티-모듈 메모리 시스템 |
US10311236B2 (en) * | 2016-11-22 | 2019-06-04 | Advanced Micro Devices, Inc. | Secure system memory training |
KR20180083975A (ko) * | 2017-01-13 | 2018-07-24 | 삼성전자주식회사 | 트레이닝 동작을 수행하는 메모리 시스템 |
US11003381B2 (en) | 2017-03-07 | 2021-05-11 | Samsung Electronics Co., Ltd. | Non-volatile memory storage device capable of self-reporting performance capabilities |
KR102505913B1 (ko) * | 2018-04-04 | 2023-03-07 | 삼성전자주식회사 | 메모리 모듈 및 메모리 모듈을 포함하는 메모리 시스템 |
-
2019
- 2019-01-15 KR KR1020190005161A patent/KR20200088634A/ko not_active Application Discontinuation
- 2019-11-05 US US16/674,935 patent/US11221931B2/en active Active
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102804156A (zh) * | 2009-06-17 | 2012-11-28 | 超威半导体公司 | 动态随机存取存储器通道控制器的并行训练 |
Also Published As
Publication number | Publication date |
---|---|
US20200226044A1 (en) | 2020-07-16 |
US11221931B2 (en) | 2022-01-11 |
KR20200088634A (ko) | 2020-07-23 |
CN111435337A (zh) | 2020-07-21 |
JP2020113256A (ja) | 2020-07-27 |
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