CN102804156A - 动态随机存取存储器通道控制器的并行训练 - Google Patents

动态随机存取存储器通道控制器的并行训练 Download PDF

Info

Publication number
CN102804156A
CN102804156A CN2010800269056A CN201080026905A CN102804156A CN 102804156 A CN102804156 A CN 102804156A CN 2010800269056 A CN2010800269056 A CN 2010800269056A CN 201080026905 A CN201080026905 A CN 201080026905A CN 102804156 A CN102804156 A CN 102804156A
Authority
CN
China
Prior art keywords
training
controller
separately
channel controller
storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010800269056A
Other languages
English (en)
Inventor
奥斯温·E·霍斯蒂
哈罗德·H·鲍蒂斯塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN102804156A publication Critical patent/CN102804156A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Communication Control (AREA)

Abstract

为了减少计算机系统中的训练时间及由此而减少启动时间，而同时训练多个存储器通道。训练同步器接收用于多个存储器通道控制器的训练数据和参数，并包括经过通信接口与存储器通道控制器同时通信的多个通信接口。存储器通道控制器响应训练同步器，以同时训练多个耦合到各自的存储器通道控制器的存储器通道。

Description

动态随机存取存储器通道控制器的并行训练
技术领域
本发明涉及计算机系统中的存储器，特别涉及计算机系统中的有效地训练(training)存储器。
发明背景
参照图1，在当前的x86架构中，x86处理器的北桥101包括：提供一个或多个通道控制器105的高层次控制的耦合的存储器控制器103，每一个通道控制器105通过例如双数据率(DDR)通道之类的通信链路107与同步动态随机存取存储器器件109接口。通道控制器包含可以调整通道控制器的发射器和接收器的延迟的电路，以确保来自控制器的写和从DRAM的读取工作正确。这是以通过DDR通道向DRAM器件BIOS写入数据模式和从DRAM器件读取存储的数据模式、同时通过PCI访问动态设置延迟和其他训练参数来实现的。这一动态过程被称为“DDR训练。”
在DDR训练期间，通道控制器将数据模式写到存储器中，然后从存储器读取数据，并比较写入数据和读取数据。如果比较成功，那么写延迟和读延迟执行令人满意。如果出现不匹配，写延迟和/或读延迟是不正确的。在每次比较后，将新的延迟设置写入通道控制器。这个过程重复进行，直到完成比较为止。请注意，一个以上的延迟设置可以工作。训练识别成功的延迟设置，选取具有最大差额(margin)即在“眼”的中间的特定设置。因此，对每一个读延迟，测试多个写延迟，对每一个写延迟，可利用多个读延迟，直到得到满意的结果为止。这个过程对系统中的每一个通道控制器以串行方式反复进行，即每一次只训练一个通道控制器。
在计算机系统中的存储器的越来越多的使用增加了训练时间的负担。此外，读延迟和写延迟之外的其他参数正在被利用或将很快被利用，如接收器上的确定1或0的参考电压。随着为额外的参数训练更多的通道控制器，产生了额外的延迟。众多的训练每一个DDR通道所必需的从存储器控制器到每一个通道控制器的PCI访问进一步增加了训练时间。对通道控制器的每一个PCI访问，需要BIOS软件来查询表明到通道控制器的以前的访问完成、通道控制器可进行另一个读/写访问的完成位。向通道控制器写入的或从通道控制器读取的每一个延迟设置是通过查询完成位设置或读取的。
发明内容
因此，为了减少计算机系统中的训练时间和由此而减少启动(boot)时间，同时训练多个存储器通道。训练包括在通道控制器中的发射器和接收器以及在存储器器件自身中的发射器和接收器，训练到它们可配置的程度。
在一个实施例中，提供了一种方法，该方法包括将与存储器训练有关的通信发送到存储器控制器同步器。存储器控制器同步器将训练参数发送到与存储器控制器同步器耦合的多个通道控制器，以设置多个通道控制器中的训练参数。通道控制器通过各自的通信通道从各自的通道控制器向与通道控制器耦合的各自的存储器器件并行写训练数据。写的训练数据被从各自的存储器器件并行读入各自的通道控制器，用每一个控制器将用每一个通道控制器读取的数据与发送到存储器器件的数据进行比较，以确定用于在特定通道上使用的一个或多个训练参数是否可以接受。
该方法可以进一步包括将从存储器器件读取的数据存储在各自的通道控制器的各自的第一存储位置，将要写入存储器器件的数据存储在各自的通道控制器的各自的第二存储位置。
在一个实施例中，训练参数包括写延迟、读延迟和电压设置中的一个或多个。对每一个通道控制器，训练参数可以相同。
该方法可包括从多核(core)设备中的单核控制通道控制器中的多个。
在另一个实施例中，提供了一种设备，该设备包括耦合以通过通信链路接收训练信息的训练同步器。训练同步器包括多个通信接口，可操作为通过通讯接口与多个存储器通道控制器(多个存储器通道控制器响应一个或多个来自训练同步器的包括训练信息中的至少一些的通信)同时通信，以同时训练与存储器通道控制器中的各自的存储器通道控制器耦合的多个存储器通道。
该设备可进一步包括：与存储器控制器中的各自的存储器控制器关联的各自的第一存储位置，用于存储通过存储器通道写入存储器器件的数据模式；和与存储器通道控制器中的各自的存储器通道控制器关联的各自的第二存储位置，用于存储通过存储器通道从存储器器件读取的数据模式。
该设备可进一步包括在每一个存储器通道控制器中的比较逻辑以比较在每一个通道控制器中的写入的数据模式和读取的数据模式。
在一个实施例中，训练同步器是可操作的，以比较由每一个存储器通道控制器写入的数据模式和读取的数据模式。
在一个实施例中，训练同步器通过多个通信路径耦合，以同时为每一个存储器通道控制器提供延迟值。
在一个实施例中，训练信息包括数据模式和延迟值。
附图说明
通过参照附图，本领域的技术人员可更好地理解本发明及其众多的目的、特征和优点。
图1示出了现有的计算机系统。
图2示出了根据本发明的一个实施例的计算机系统。
图3示出了训练同步器的进一步的细节。
图4示出了根据本发明的一个实施例的系统的框图。
图5示出了根据本发明的一个实施例的写操作。
图6示出了根据本发明的一个实施例的读操作。
图7示出了说明本发明的一个实施例的流程图。
在不同的附图中使用相同的参考符号来标示相似或相同的部件。
具体实施方式
DDR设备的串行训练的一个问题是，它增加了计算机系统的启动时间。参照说明根据本发明的实施例的计算机系统的一部分的图2，DDR通道的训练作为在系统启动期间的系统初始化的一部分发生。训练并行发生，而不是如现有技术中的串行发生。BIOS软件通常是存储在非易失性存储器(NVM)中，它被用来训练DDR存储器系统。南桥202检索来自存储器器件的串行存在检测(SPD)，这表明哪些设备存在以及因此哪些通道控制器需要训练。BIOS软件的执行导致是北桥的一部分的存储器控制器203开始与训练同步器205通信。存储器控制器203为训练同步器205提供高层次的控制功能。通讯包括向训练同步器205发送数据模式。数据模式存储在训练同步器205的缓冲区中。存储器控制器203也提供了关于哪些DRAM控制器(DCT)207需要训练的训练同步器信息。从存储器控制器203来的通讯可通过内部PCI总线204或其它内部通信链接发生。然而，存储器控制器并不是必须要与每一个DCT单独通信来进行每一个DCT的串行训练，与训练同步器的通信能包括诸如用于系统中的所有DCT的数据模式之类的信息。除数据模式和指示哪些DCT需要训练外，训练同步器还需要被告知使用的通道训练参数的值(例如，读写延迟、参考电压和所有其它需要训练的参数)。
在一个实施例中，训练同步器将为所有的DCT赋予相同的通道训练参数。训练同步器通过独立的通信路径208为DCT 207提供通道训练参数和数据模式。此外，因为路径是独立的，训练同步器也可为每一个DCT从存储器控制器203接收独特的训练参数，并同时将独特的训练参数提供给通道控制器207。
图3示出了训练同步器的一个实施例的框图。PCI接口301与存储器控制器通信。缓冲区303为DCT存储诸如数据模式和信道参数之类的训练数据。控制逻辑309控制在本文中说明的关于训练同步器的功能。控制逻辑可以使用状态机和/或诸如微控制器之类本领域公知的其它控制结构来常规性地实施。训练信息可通过PCI总线204单块或多个块地发送，包括用于每一个通道控制器的一个或多个训练模式和用于每一个通道控制器的合适的通道训练参数。在一些实施例中，训练模式和通道训练参数对每一个通道控制器是相同的，这使得使用训练同步器相比于与每一个通道控制器串行通信特别有优势。接口305与通道控制器207独立通信，并且能同时通信。在一个实施例中，将合适的通道帧参数通过PCI总线208a单块或多个块地发送到每一个通道控制器。将一个或多个训练模式和指令通过数据/CMD总线208b发送到每一个控制器。在一个实施例中，训练同步器将数据模式同时提供给通道控制器。在一个实施例中，训练同步器同时将相同的或独有的训练参数提供给通道控制器以提高开机时的效率。在数据被通道控制器写入后，控制逻辑(309)通过数据/CMD总线208b向通道控制器发布读指令，以从通道获取数据。在一个实施例中，通道控制器207通过数据/CMD总线208b同时提供数据给控制逻辑309。对每一个通道控制器207，控制逻辑309将读数据与写数据进行比较。根据比较结果，将其他的通道定时参数通过PCI总线208a单块或多个块地发送给每一个通道控制器。
现在参照图2和图4，每一个控制器207具有存储通过DDR通道写入DRAM的数据模式的相关的写缓冲区209。通道控制器被训练同步器提供给要写的合适的训练参数值和数据模式。数据模式存储在写数据缓冲区209。如上所述，数据模式可以对所有的通道控制器都是共同的，或者，可以将不同的数据模式提供给一个或多个通道控制器。
参照图5，通道控制器通过DDR通道210将它们存储在写缓冲区209的数据模式同时写到DRAM设备212，训练参数由训练同步器205指定。参照图6，控制器将已写入到存储器器件的数据模式同时读入读缓冲区214。将读数据与写数据进行比较，以确定所使用的训练参数是否满意。在一个实施例中，用于执行比较的比较逻辑例如作为控制/比较逻辑309的一部分位于通道控制器中。在每一个通道控制器中增加的能力提供了多通道控制器的更快的训练。为提高训练速度的代价是在每一个通道控制器中的增加的逻辑。
在特定的写/读/比较完成后，每一个通道控制器可继续以新的训练参数进行训练。通道控制器将每一个写/读/比较的结果提供给训练同步器，将新的训练参数提供给通道控制器以用于需要继续训练的那些通道控制器的下一个读/写/比较的周期。一旦训练完成，用于每一个通道的参数就根据训练结果进行设置。
在一个实施例中，在完成特定的写/读/比较后，每一个通道控制器以训练同步器已经提供的新的训练参数或作为列表或作为开始值、结束值和增量继续训练，通道控制器自行循环通过所有的训练参数。在通道训练完成后，由每一个通道控制器通知训练同步器。通道控制器可自行设置最优训练参数，即提供最优差额的或基于其它的合适标准的那些参数值。
在其他的实施例中，在每一个写/读/比较周期后，将成功的训练参数或读写数据的比较结果返回提供给训练同步器，训练同步器、存储器控制器或软件确定使用哪一个训练参数值作为最终参数值或训练参数值。确定使用哪一个训练参数通常是在软件中完成。
参照图7，流程图说明了本发明的一个实施例的操作。在701，由延迟同步器将诸如延迟值之类的训练参数发送到所有的通道控制器。在一个实施例中，训练参数是在同一时间发送。在其他实施例中，训练同步器将延迟值串行发送到每一个通道控制器。即使延迟是串行发送，传输的数据量小，通信开销也低。在703，将数据模式存储在每一个通道控制器的写数据缓冲区中。数据模式可同时提供给所有的通道控制器。在705，通道控制器设置它们的训练参数。一旦设置了训练参数，通道控制器就响应一个或多个控制信号或从训练同步器来的指令或响应已有训练数据模式和训练参数提供而开始接受训练。在707，通道控制器同时写存储器器件。在709，通道控制器同时从存储器器件读出，在711，通道控制器存储从读缓冲区读取的数据。在713，将读数据与写数据进行比较。说明的是，不是对数据本身进行比较，而是可以为写数据和读数据产生一个哈希(hash)值，该值可以在通道控制器、同步器或软件中进行比较。如果读数据等于写数据，就发现了例如读和写延迟的训练参数的有效设置。如果没有，训练参数就不合格。在715，将结果回报到软件，软件被给与成功或不合格的信息，然后确定是否需要额外的扫描，如果是，就再次重复步骤701-715。
这样，已经说明了同时有效地训练多个DDR通道的各个实施例。需要说明的是，本文进行的发明的说明是说明性的，无意对在下面的权利要求书中设定的发明范围进行限制。例如，虽然是说明了SDRAM和DDR通道，但这种方法适用于任何的存储器器件和将存储器器件与需要训练的控制器耦合的通信信道。可以根据在本文进行的说明，不偏离在下面的权利要求书中设定的发明范围，而对本文公开的实施例进行变化和修改。

Claims (11)

1.一种方法，其包括：
将与存储器训练有关的通信发送到存储器控制器同步器；
将训练参数发送到与所述存储器控制器同步器耦合的多个通道控制器；
设置所述多个通道控制器中的所述训练参数；
通过各自的通信通道从各自的通道控制器向与所述通道控制器耦合的各自的存储器器件并行写训练数据；
将所写的所述训练数据从各自的存储器器件并行读入所述通道控制器中的各自的通道控制器；和
用每一个控制器将用每一个通道控制器读取的数据与发送到存储器器件的数据进行比较，以确定用于在特定通道上使用的一个或多个训练参数是否可以接受。
2.如权利要求1所述的方法，还包括：
将要写入所述存储器器件的数据存储在各自的通道控制器的各自的第一存储位置；以及
将从所述存储器器件读取的所述数据存储在所述各自的通道控制器的各自的第二存储位置。
3.如权利要求1或2所述的方法，其中所述训练参数包括写延迟、读延迟和电压设置中的一个或多个。
4.如权利要求1所述的方法，其中所述训练参数对每一个通道控制器都相同。
5.如权利要求1所述的方法，还包括从多核设备中的单核来控制所述通道控制器中的多个通道控制器。
6.一种设备，其包括：
耦合以通过通信链路接收训练信息的训练同步器，所述训练同步器包括多个通信接口，并可操作为通过所述通讯接口同时通信；
与所述训练同步器的各自的通讯接口耦合并响应一个或多个来自所述训练同步器的包括所述训练信息中的至少一些的通信、以同时训练与所述存储器通道控制器中的各自的存储器通道控制器耦合的各自的多个存储器通道的多个存储器通道控制器。
7.如权利要求6所述的设备，还包括：
与所述存储器控制器中的各自的存储器控制器关联的各自的第一存储位置，用于存储通过所述存储器通道写入存储器器件的数据模式；和
与所述存储器通道控制器中的各自的存储器通道控制器关联的各自的第二存储位置，用于存储通过所述存储器通道从所述存储器器件读取的数据模式。
8.如权利要求6或7所述的设备，还包括：
在每一个所述存储器通道控制器中的比较逻辑，以比较在每一个所述通道控制器中的写入的所述数据模式和读取的所述数据模式。
9.如权利要求6或7所述的设备，其中所述训练同步器是可操作的，以比较由每一个所述存储器通道控制器写入的所述数据模式和读取的所述数据模式。
10.如权利要求6或7所述的设备，其中所述训练同步器通过多个通信路径耦合，以同时为每一个所述存储器通道控制器提供延迟值。
11.如权利要求6或7所述的设备，其中所述训练信息包括数据模式和延迟值。
CN2010800269056A 2009-06-17 2010-06-17 动态随机存取存储器通道控制器的并行训练 Pending CN102804156A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/486,488 US20100325372A1 (en) 2009-06-17 2009-06-17 Parallel training of dynamic random access memory channel controllers
US12/486,488 2009-06-17
PCT/US2010/039014 WO2010148213A1 (en) 2009-06-17 2010-06-17 Parallel training of dynamic random access memory channel controllers

Publications (1)

Publication Number Publication Date
CN102804156A true CN102804156A (zh) 2012-11-28

Family

ID=42712024

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010800269056A Pending CN102804156A (zh) 2009-06-17 2010-06-17 动态随机存取存储器通道控制器的并行训练

Country Status (6)

Country Link
US (1) US20100325372A1 (zh)
EP (1) EP2443556B1 (zh)
JP (1) JP2012530970A (zh)
KR (1) KR20120036323A (zh)
CN (1) CN102804156A (zh)
WO (1) WO2010148213A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107111600A (zh) * 2015-03-31 2017-08-29 西部数据技术公司 通信接口初始化
WO2017166449A1 (zh) * 2016-03-30 2017-10-05 百度在线网络技术（北京）有限公司 机器学习模型生成方法和装置
CN108090025A (zh) * 2018-01-19 2018-05-29 福州瑞芯微电子股份有限公司 动态多通道的神经网络soc芯片及其通道资源分配方法
CN109690512A (zh) * 2016-10-18 2019-04-26 超威半导体公司 具有触发操作的gpu远程通信
CN109871340A (zh) * 2017-12-04 2019-06-11 三星电子株式会社 对存储器装置执行训练的电子装置及其训练方法
CN110007970A (zh) * 2019-03-04 2019-07-12 湖北三江航天万峰科技发展有限公司 一种COMe板的内核启动时长优化方法
CN111435337A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 存储器系统和数据处理系统

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120284576A1 (en) 2011-05-06 2012-11-08 Housty Oswin E Hardware stimulus engine for memory receive and transmit signals
US8850155B2 (en) * 2011-12-19 2014-09-30 Advanced Micro Devices, Inc. DDR 2D Vref training
CN104054133B (zh) * 2012-01-20 2017-06-16 英特尔公司 经由每dram可寻址性模式的多用途寄存器编程
US9772651B2 (en) * 2012-09-14 2017-09-26 Samsung Electronics Co., Ltd. Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system including the use of a switch command defining an adjustment delay for a data signal
US10055370B2 (en) * 2014-07-09 2018-08-21 Advanced Micro Devices, Inc. Method and apparatis for processor standby
KR102282401B1 (ko) 2015-01-02 2021-07-26 삼성전자주식회사 기준 전압 트레이닝 장치 및 방법
US10067689B1 (en) * 2016-08-29 2018-09-04 Cadence Design Systems, Inc. Method and apparatus for high bandwidth memory read and write data path training
KR20180034738A (ko) * 2016-09-26 2018-04-05 삼성전자주식회사 메모리 장치 및 그것의 분주 클록 보정 방법
CN111095228A (zh) * 2017-09-29 2020-05-01 英特尔公司 具有一个存储器通道的第一启动
KR102368966B1 (ko) 2017-10-23 2022-03-03 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치들을 포함하는 스토리지 장치, 그리고 제어기와 불휘발성 메모리 장치들 사이에서 데이터 입력 및 출력 라인들을 트레이닝하는 방법
KR102433040B1 (ko) 2017-12-12 2022-08-18 삼성전자주식회사 메모리 모듈, 메모리 시스템 및 메모리 모듈의 동작 방법
KR102564163B1 (ko) * 2018-04-13 2023-08-04 삼성전자주식회사 비휘발성 메모리 익스프레스(NVMe) 기반 SSD(Solid State Drive) 컨트롤러에서 명령 ID 충돌 시나리오를 핸들링하는 방법
JP2021043870A (ja) 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置、及びストレージデバイス
KR20210136203A (ko) 2020-05-06 2021-11-17 삼성전자주식회사 저장 장치 및 그것의 리트레이닝 방법
US11810638B2 (en) 2020-09-29 2023-11-07 Samsung Electronics Co., Ltd. Memory device including multiple memory chips and data signal lines and a method of operating the memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1363899A (zh) * 2000-12-28 2002-08-14 松下电器产业株式会社 文本分类参数生成器和使用所生成参数的文本分类器
CN1510579A (zh) * 2002-10-04 2004-07-07 前摄存储器管理的方法和机制
JP2006050102A (ja) * 2004-08-02 2006-02-16 Fujitsu Ltd 基準信号を用いて同期伝送を行う装置および方法
US7107424B1 (en) * 2004-03-25 2006-09-12 Emc Corporation Memory read strobe pulse optimization training system

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2688941B2 (ja) * 1988-08-29 1997-12-10 株式会社アドバンテスト 位相補正装置
US6032107A (en) * 1998-05-19 2000-02-29 Micron Technology, Inc. Calibrating test equipment
US20040073617A1 (en) * 2000-06-19 2004-04-15 Milliken Walter Clark Hash-based systems and methods for detecting and preventing transmission of unwanted e-mail
JP2003216509A (ja) * 2002-01-24 2003-07-31 Matsushita Electric Ind Co Ltd 半導体メモリカード検査システム
US6979996B2 (en) * 2003-09-15 2005-12-27 International Business Machines Corporation Apparatus and method for automatic elimination of round-trip delay errors induced by automatic test equipment calibration
US20060184556A1 (en) * 2005-02-17 2006-08-17 Sensory Networks, Inc. Compression algorithm for generating compressed databases
DE102006008958A1 (de) * 2005-03-10 2006-09-28 Continental Teves Ag & Co. Ohg Elektronisches Kraftfahrzeugbremsensteuergerät
JP4641900B2 (ja) * 2005-08-24 2011-03-02 ルネサスエレクトロニクス株式会社 半導体装置及びテスト方法
US7647331B2 (en) * 2006-03-28 2010-01-12 Microsoft Corporation Detecting duplicate images using hash code grouping
DE102006039797B4 (de) * 2006-08-24 2013-11-07 Qimonda Ag Verfahren zum Trainieren von Verbindungen in einer Speicheranordnung und entsprechend ausgestaltete Speicheranordnungen
US7822887B2 (en) * 2006-10-27 2010-10-26 Stec, Inc. Multi-channel solid-state storage system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1363899A (zh) * 2000-12-28 2002-08-14 松下电器产业株式会社 文本分类参数生成器和使用所生成参数的文本分类器
CN1510579A (zh) * 2002-10-04 2004-07-07 前摄存储器管理的方法和机制
US7107424B1 (en) * 2004-03-25 2006-09-12 Emc Corporation Memory read strobe pulse optimization training system
JP2006050102A (ja) * 2004-08-02 2006-02-16 Fujitsu Ltd 基準信号を用いて同期伝送を行う装置および方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107111600B (zh) * 2015-03-31 2021-05-28 西部数据技术公司 通信接口初始化
CN107111600A (zh) * 2015-03-31 2017-08-29 西部数据技术公司 通信接口初始化
WO2017166449A1 (zh) * 2016-03-30 2017-10-05 百度在线网络技术（北京）有限公司 机器学习模型生成方法和装置
US11531926B2 (en) 2016-03-30 2022-12-20 Baidu Online Network Technology (Beijing) Co., Ltd. Method and apparatus for generating machine learning model by using distributed computing framework
CN109690512A (zh) * 2016-10-18 2019-04-26 超威半导体公司 具有触发操作的gpu远程通信
CN109690512B (zh) * 2016-10-18 2023-07-18 超威半导体公司 具有触发操作的gpu远程通信
CN109871340A (zh) * 2017-12-04 2019-06-11 三星电子株式会社 对存储器装置执行训练的电子装置及其训练方法
CN109871340B (zh) * 2017-12-04 2024-02-13 三星电子株式会社 对存储器装置执行训练的电子装置及其训练方法
CN108090025B (zh) * 2018-01-19 2021-08-27 瑞芯微电子股份有限公司 动态多通道的神经网络soc芯片及其通道资源分配方法
CN108090025A (zh) * 2018-01-19 2018-05-29 福州瑞芯微电子股份有限公司 动态多通道的神经网络soc芯片及其通道资源分配方法
CN111435337A (zh) * 2019-01-15 2020-07-21 爱思开海力士有限公司 存储器系统和数据处理系统
CN111435337B (zh) * 2019-01-15 2023-07-04 爱思开海力士有限公司 存储器系统和数据处理系统
CN110007970A (zh) * 2019-03-04 2019-07-12 湖北三江航天万峰科技发展有限公司 一种COMe板的内核启动时长优化方法

Also Published As

Publication number Publication date
WO2010148213A1 (en) 2010-12-23
US20100325372A1 (en) 2010-12-23
KR20120036323A (ko) 2012-04-17
EP2443556A1 (en) 2012-04-25
JP2012530970A (ja) 2012-12-06
EP2443556B1 (en) 2014-02-19

Similar Documents

Publication Publication Date Title
CN102804156A (zh) 动态随机存取存储器通道控制器的并行训练
CN104239243B (zh) 接口控制电路、存储系统和控制接口控制电路的方法
US20050278495A1 (en) Hub, memory module, memory system and methods for reading and writing to the same
CN102422360A (zh) 校准存储器系统中的写平整的起始值的方法
CN108694964B (zh) 数据存储装置
US10770123B2 (en) Storage device and operating method of storage device
CN100458977C (zh) 一种自适应控制闪存接口读写速度的装置和方法
CN101681670A (zh) 存储器系统中的时钟同步
CN112069110A (zh) 对存储器控制器进行读训练
KR102368966B1 (ko) 불휘발성 메모리 장치, 불휘발성 메모리 장치들을 포함하는 스토리지 장치, 그리고 제어기와 불휘발성 메모리 장치들 사이에서 데이터 입력 및 출력 라인들을 트레이닝하는 방법
US9430423B2 (en) Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system
CN105701042A (zh) 内存控制接口信号质量的优化方法和系统
DE102007060058A1 (de) Verfahren und Vorrichtung zum Steuern eines gemeinschaftlich verwendeten Busses
CN102122234B (zh) 半导体器件和包括半导体器件的半导体系统
CN104252875A (zh) 半导体集成电路
CN101261611A (zh) 一种外围设备间的数据传输装置和传输方法
TWI557636B (zh) 儲存媒體、存取系統及方法
CN112612406A (zh) 存储设备和包括该存储设备的存储系统
CN110265075B (zh) 一种内存接口的控制方法和系统
US6917994B2 (en) Device and method for automatically generating an appropriate number of wait cycles while reading a nonvolatile memory
CN102027424B (zh) 用于控制从多个进程出发的对存储器的区域的访问的方法以及用于实现该方法的带有消息存储器的通信模块
CN100476782C (zh) 一种存储卡数据传输方法
US11308010B2 (en) Memory system having memories of different capacities
US20160357453A1 (en) Semiconductor memory device
US20130019055A1 (en) Memory control device and method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C05 Deemed withdrawal (patent law before 1993)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20121128