KR20210136203A - 저장 장치 및 그것의 리트레이닝 방법 - Google Patents

저장 장치 및 그것의 리트레이닝 방법 Download PDF

Info

Publication number
KR20210136203A
KR20210136203A KR1020200053797A KR20200053797A KR20210136203A KR 20210136203 A KR20210136203 A KR 20210136203A KR 1020200053797 A KR1020200053797 A KR 1020200053797A KR 20200053797 A KR20200053797 A KR 20200053797A KR 20210136203 A KR20210136203 A KR 20210136203A
Authority
KR
South Korea
Prior art keywords
retraining
channel
controller
interface chip
volatile memory
Prior art date
Application number
KR1020200053797A
Other languages
English (en)
Inventor
김동성
이장우
이선규
윤치원
임정돈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200053797A priority Critical patent/KR20210136203A/ko
Priority to US17/030,635 priority patent/US11550498B2/en
Priority to EP21156539.5A priority patent/EP3907625B1/en
Priority to CN202110356638.9A priority patent/CN113625940A/zh
Publication of KR20210136203A publication Critical patent/KR20210136203A/ko
Priority to US18/077,406 priority patent/US11921664B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4072—Drivers or receivers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F18/00—Pattern recognition
    • G06F18/20—Analysing
    • G06F18/21—Design or setup of recognition systems or techniques; Extraction of features in feature space; Blind source separation
    • G06F18/214—Generating training patterns; Bootstrap methods, e.g. bagging or boosting
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Data Mining & Analysis (AREA)
  • Computer Hardware Design (AREA)
  • Bioinformatics & Cheminformatics (AREA)
  • Artificial Intelligence (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Bioinformatics & Computational Biology (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Evolutionary Biology (AREA)
  • Evolutionary Computation (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명의 저장 장치는, 제 1 비휘발성 메모리 장치들; 제 2 비휘발성 메모리 장치들, 및 제 1 내부 채널을 통하여 제 1 비휘발성 메모리 장치들과 연결되고, 제 2 내부 채널을 통하여 제 2 비휘발성 메모리 장치들과 연결되고, 상기 제어기로부터 수신된 동작 요청에 따라 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 어느 하나를 선택하고, 상기 선택된 내부 채널을 상기 채널과 연결하는 인터페이스 칩을 갖는 비휘발성 메모리 패키지를 포함하고, 상기 인터페이스 칩은 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 비선택 내부 채널을 이용하여 리트레이닝의 필요성을 판별하고, 상기 판별 결과로써 상기 비선택 내부 채널에 리트레이닝이 필요할 때 리트레이닝 요청을 상기 제어기로 전송할 수 있다.

Description

저장 장치 및 그것의 리트레이닝 방법{STORAGE DEVICE AND RETRAINING METHEOD THREOF}
본 발명은 저장 장치 및 그것의 리트레이닝 방법에 관한 것이다.
일반적으로, 저장 장치는 저전력 조건에서 동작 주파수가 점점 빨라지게 됨에 따라 노이즈(noise)나 스큐(skew)에 의한 전파(propagation) 지연 및 신호 무결성(signal integrity)의 저하를 야기하고 있다. 이에 따라, 저장 장치는, 제어기와 메모리 장치 사이에서 트레이닝(training)을 통해 최적의 신호 윈도우를 찾거나, 신호 스큐를 보상할 필요가 있다.
본 발명의 목적은 시간적/공간적 제약 없이 리트레이닝을 수행하는 저장 장치 및 그것의 리트레이닝 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 저장 장치는, 비휘발성 메모리 패키지; 및 채널을 통하여 상기 비휘발성 메모리 패키지에 연결되고, 상기 비휘발성 메모리 패키지를 제어하는 제어기를 포함하고, 상기 비휘발성 메모리 패키지는, 제 1 비휘발성 메모리 장치들; 제 2 비휘발성 메모리 장치들; 및 제 1 내부 채널을 통하여 제 1 비휘발성 메모리 장치들과 연결되고, 제 2 내부 채널을 통하여 제 2 비휘발성 메모리 장치들과 연결되고, 상기 제어기로부터 수신된 동작 요청에 따라 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 어느 하나를 선택하고, 상기 선택된 내부 채널을 상기 채널과 연결하는 인터페이스 칩을 포함하고, 상기 인터페이스 칩은 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 비선택 내부 채널을 이용하여 리트레이닝의 필요성을 판별하고, 상기 판별 결과로써 상기 비선택 내부 채널에 리트레이닝이 필요할 때 리트레이닝 요청을 상기 제어기로 전송하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 저장 장치는, 제 1 비휘발성 메모리 장치들; 제 2 비휘발성 메모리 장치들; 및 제 1 내부 채널을 통하여 제 1 비휘발성 메모리 장치들과 연결되고, 제 2 내부 채널을 통하여 제 2 비휘발성 메모리 장치들과 연결되고, 동작 요청에 따라 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 어느 하나를 선택하고, 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 비선택된 내부 채널에 대한 리트레이닝 필요성을 판별하고, 상기 판별 결과에 따라 리트레이닝 요청을 출력하는 인터페이스 칩을 포함하는 비휘발성 메모리 패키지; 및 채널을 통하여 상기 인터페이스 칩에 연결되고, 상기 인터페이스 칩으로부터 상기 리트레이닝 요청을 수신하고, 상기 리트레이닝 요청에 응답하여 리트레이닝 커맨드를 상기 비휘발성 메모리 패키지로 전송하는 제어기를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 장치의 리트레이닝 방법은, 인터페이스 칩에서 비선택된 내부 채널을 이용하여 리트레이닝이 필요한 지를 판별하는 단계; 및 상기 판별 결과로써 상기 리트레이닝이 필요할 때, 상기 인터페이스 칩에서 리트레이닝 요청을 제어기로 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 저장 및 그것의 리트레이닝 방법은, 비선택 채널을 이용하여 리트레이닝의 필요성을 판별하고, 판별 결과에 따른 리트레이닝 요청을 제어기로 전송하는 인터페이스 칩을 구비함으로써, 주파수, 전압, 혹은 온도에 따른 타이밍 변화에 자동으로 대응할 수 있다.
본 발명의 실시 예에 따른 저장 및 그것의 리트레이닝 방법은, 인터페이스 칩에서 리트레이닝 요청을 제어기로 전송함으로써, 시간적/공간적 제약 없이 리트레이닝을 수행할 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(NVM)를 예시적으로 보여주는 도면이다.
도 3a은 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 3b는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 인터페이스 칩(110)을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 인터페이스 칩(110)의 리트레이닝 체크를 개념적으로 설명하기 위한 도면이다.
도 6은 BIST 회로로 구현된 리트레이닝 체크 회로(111)의 동작을 예시적으로 설명하는 도면이다.
도 7은 오실레이터로 구현된 리트레이닝 체크 회로(111)의 동작을 예시적으로 설명하는 도면이다.
도 8은 본 발명의 실시 예에 따른 DQ/DQS/nRE 혹은 라이트/리드 커맨드 신호를 이용한 리트레이닝 체크 회로(RCC)의 활성화 과정을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 DQ/DQS/nRE 혹은 라이트/리드 커맨드 신호를 이용한 리트레이닝 체크 회로(RCC)의 활성화 과정을 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 저장 장치(10)의 리트레이닝 체크 동작을 예시적으로 보여주는 래더 다이어그램이다.
도 11은 본 발명의 다른 실시 예에 따른 저장 장치(10)의 리트레이닝 체크 동작을 예시적으로 보여주는 래더 다이어그램이다.
도 12는 본 발명의 실시 예에 따른 인터페이스 칩(100)의 리트레이닝 요청을 제어기(200)로 전송하는 방식을 예시적으로 보여주는 도면이다.
도 13은 본 발명의 다른 실시 예에 따른 인터페이스 칩(100)의 리트레이닝 요청을 제어기(200)로 전송하는 방식을 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 스택형으로 구현된 비휘발성 메모리 패키지(100)를 예시적으로 보여주는 도면이다.
도 15는 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다.
도 16은 본 발명의 또 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여주는 도면이다.
도 17은 본 발명의 또 다른 실시 예에 따른 저장 장치(40)를 예시적으로 보여주는 도면이다.
도 18은 본 발명의 실시 예에 따른 인터페이스 칩의 동작을 보여주는 흐름도이다.
도 19는 본 발명의 실시 예에 따른 제어기의 동작을 보여주는 흐름도이다.
도 20은 본 발명의 실시 예에 따른 저장 장치(1000)를 예시적으로 보여주는 도면이다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 시스템(2000)을 예시적으로 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 도면이다.
도 23은 본 발명의 실시 예에 따른 전장 시스템(4000)을 예시적으로 보여주는 블록도이다.
도 24는 본 발명의 실시 예에 따른 메모리 장치가 적용된 데이터 센터를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명의 실시 예에 따른 저장 장치는, 버퍼 칩(buffer chip)을 이용한 메모리 입출력 구조에서 비선택 경로(unselected path)를 이용하여 리트레이닝(retraining) 필요성을 판별하고, 판별 결과에 따라 리트레이닝을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 저장 장치(10)는 비휘발성 메모리 패키지(NVM PCKG, 100) 및 비휘발성 메모리 패키지(100)를 제어하는 메모리 제어기(CNTL, 200)를 포함할 수 있다.
비휘발성 메모리 패키지(NVM PCKG, 100)는 인터페이스 칩(FBI(frequency boosting interface chip), 110, 혹은 '버퍼 칩') 및 내부 채널들(ICH1, ICH2)에 연결된 복수의 비휘발성 메모리 장치들(NVMs, 120)을 포함할 수 있다. 한편, 도 1에 도시된 내부 채널들(ICH1, ICH2)의 개수는 2이지만, 본 발명의 내부 채널들의 개수는 여기에 제한되지 않을 것이다.
인터페이스 칩(FBI, 110)은 제어기(200)와 채널(CH)을 통하여 연결될 수 있다. 여기서 채널(CH1)은 인터페이스 칩(110)을 통하여 제 1 내부 채널(ICH1) 및/혹 제 2 내부 채널(ICH2)에 연결될 수 있다.
인터페이스 칩(110)은 내부적으로 리트레이닝의 필요성을 판별하는 리트레이닝 체크 회로(RCC, 111)를 포함할 수 있다.
리트레이닝 체크 회로(RCC, 111)는, 내부 채널들(ICH1, ICH2) 중에서 비선택 채널을 이용하여 리트레이닝의 필요성을 판별하도록 구현될 수 있다. 실시 예에 있어서, 리트레이닝 체크 회로(111)는 BIST(Built-In Self-Test) 회로, 오실레이터, 혹은 DLL(Delayed Locked Loop) 회로를 포함할 수 있다. 예를 들어, 리트레이닝 체크 회로(111)는 비선택 채널의 데이터 전송 경로를 통과한 테스트 패턴 데이터(기대 데이터) 및 비선택 채널의 클록 전송 경로를 통과한 클록 신호 사이의 정렬 상태를 체크하고, 이에 따라 비선택 채널에 리트레이닝이 필요한지 여부를 판별할 수 있다.
비휘발성 메모리 장치(NVM, 120)의 각각은, 데이터를 저장하도록 구현될 수 있다. 내부 채널들(ICH1, ICH2) 각각에 복수의 비휘발성 메모리 장치들이 연결될 수 있다. 한편, 도 1에서는 내부 채널들(ICH1, ICH2) 각각에 4개의 비휘발성 메모리 장치들이 연결되지만, 본 발명의 내부 채널들(ICH1, ICH2)에 연결되는 비휘발성 메모리 장치들의 개수는 여기에 제한되지 않을 것이다.
실시 예에 있어서, 비휘발성 메모리 장치들(120) 중 적어도 하나는 부트 로더(boot loader)를 저장할 수 있다. 여기서 부트 로더는 저장 장치(10)를 초기화시키는데 필요한 초기화 프로그램 데이터일 수 있다. 실시 예에 있어서, 비휘발성 메모리 패키지(100)는 비휘발성 메모리 장치들(120)이 스택된 구조로 구현될 수 있다.
메모리 제어기(CNTL, 200)는 비휘발성 메모리 패키지(100)의 전반적인 동작을 제어하도록 구현될 수 있다. 제어기(200)는, 어드레스 맵핑, 에러 정정, 가비지 컬렉션(garbage collection), 웨어-레벨링(wear-leveling), 배드 블록 관리(bad block management), 혹은 데이터 복구(data correction) 등 비휘발성 메모리 패키지(100)의 데이터 관리에 필요한 기능들을 수행할 수 있다. 여기서 이러한 기능들은, 하드웨어적, 소프트웨어적, 혹은 펌웨어적으로 구현될 수 있다.
제어기(200)는 비휘발성 메모리 패키지(100)로부터 수신한 리트레이닝 요청을 수신하고, 리트레이닝 커맨드를 발행하고, 리트레이닝 커맨드를 비휘발성 메모리 패키지(100)로 전송할 수 있다. 이에, 비휘발성 메모리 패키지(100)는 비선택 채널에 대응하는 리트레이닝 동작을 수행할 수 있다. 여기서 리트레이닝 동작은, 데이터 트레이닝 동작을 포함할 수 있다. 데이터 트레이닝 동작은 리드 트레이닝 동작, 라이트 트레이닝 동작을 포함할 수 있다. 여기서, 리드 트레이닝 동작은 비선택 채널에 연결된 비휘발성 메모리 장치로부터 출력되는 데이터 스트로브(DQS)를 데이터의 아이 패턴(eye pattern)의 센터에 위치시키는 동작을 포함할 수 있다. 여기서 라이트 트레이닝 동작은 비선택 채널에 연결된 비휘발성 메모리에 쓰여지는 데이터의 아이 패턴을 정렬하는 동작을 포함할 수 있다.
일반적인 저장 장치는 파워 온 이후에 비휘발성 메모리 장치에 대한 트레이닝(training) 동작을 수행함으로써, 데이터 및 클록 신호 간의 최적의 정렬 조건을 맞추고, 라이트 동작, 리드 동작과 같은 동작을 제어하고 있다. 그런데 이러한 트레이닝 동작 이후, 소정의 시간이 흐르면 메모리 동작 환경에 의한 변화(variation) 등으로 인하여 데이터 및 클록 신호간 스큐(skew)가 발생하거나, 데이터 및 클록 신호간 정렬이 벗어남으로 인해, 라이트 동작 혹은 리드 동작 시에 페일(fail)이 발생할 수 있다. 일반적인 저장 장치는 메모리 입출력의 리트레이닝 필요성 체크를 위하여 unmatched DQ-DQS를 비롯한 트레이닝을 이용했던 I/O 블록들에서 레프리카 패스(replica path)를 만들거나, 주기적으로 정상 I/O 동작 중간의 구간을 이용하여 진행하고 있다. 이러한 방식들은 시간적인 제약 혹은 레프리카 패스를 만들어 주기 위한 영역적 제약을 갖고 있다.
반면에, 본 발명의 실시 예에 따른 저장 장치는, 시간적 및 공간적 제약 없이 리트레이닝 필요성을 인터페이스 칩(110)에서 체크하고, 그 결과를 제어기(200)로 알려 줌으로써, 직접 리트레이닝을 수행할 수 있다. 예를 들어, 본 발명의 저장 장치(10)는 선택 채널을 통하여 정상 동작을 진행하면서 동시에 비선택 채널을 통하여 리트레이닝 필요성을 판별하고, 판별 결과에 따라 리트레이닝 동작을 수행할 수 있다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치(NVM)를 예시적으로 보여주는 도면이다. 도 2을 참조하면, 비휘발성 메모리 장치(NVM)는 메모리 셀 어레이(121), 어드레스 디코더(122), 전압 발생 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
비휘발성 메모리 장치(NVM)은, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치(NVM)이 수직형 낸드 플래시 메모리 장치라고 하겠다.
메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1 ~ BLKz)을 포함할 수 있다. 메모리 블록들(BLK1 ~ BLKz)의 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(122)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(124)에 연결될 수 있다. 실시 예에 있어서, 워드라인들(WLs)은 적층된 판 형태 구조일 수 있다.
복수의 메모리 블록들(BLK1 ~ BLKz)의 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함할 수 있다. 여기서 복수의 스트링들의 각각은, 비트라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들을 포함할 수 있다. 여기서 복수의 메모리 셀들의 각각은 워드라인들(WLs)과 비트라인들(BLs)이 교차하는 곳에 적어도 하나의 비트를 저장하도록 구현될 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.
어드레스 디코더(122)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택하도록 구현될 수 있다. 또한, 어드레스 디코더(122)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(121)에 연결될 수 있다. 어드레스 디코더(122)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(122)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(124)에 전송될 것이다. 실시 예에 있어서, 어드레스 디코더(122)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.
전압 발생 회로(123)는 동작에 필요한 전압들(프로그램 전압, 패스 전압, 리드 전압, 리드 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생하도록 구현될 수 있다. 전압 발생 회로(123)는 프로그램/리드/소거 동작에 필요한 워드라인 전압을 발생할 수 있다.
입출력 회로(124)는 비트라인들(BLs)을 통해 메모리 셀 어레이(121)에 연결될 수 있다. 입출력 회로(124)는 어드레스 디코더(122)로부터 디코딩된 컬럼 어드레스를 수신하도록 구현될 것이다. 입출력 회로(124)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다. 입출력 회로(124)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 리드 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함할 수 있다. 여기서 복수의 페이지 버퍼들의 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램 될 수 있다. 리드 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 입출력 회로(124)는 메모리 셀 어레이(121)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(121)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(124)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.
제어 로직(125)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/리드/소거 등)을 제어하도록 구현될 수 있다. 제어 로직(125)은 외부로부터 입력된 제어 신호들(CTRL) 혹은 커맨드에 응답하여 동작할 수 있다.
도 3a은 본 발명의 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 3a을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판(SUB)에는 n+ 도핑 영역이 형성된다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착 될 수 있다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성될 수 있다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결될 수 있다. 필라의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인들(BL1 ~ BL3)과 연결될 수 있다. 도 3a에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1 ~ WL8), 그리고 3개의 비트 라인(BL1 ~ BL3)을 갖는 것으로 도시되지만, 본 발명이 여기에 제한되지 않을 것이다.
도 3b는 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 3b를 참조하면, 메모리 블록(BLKb)은 설명의 편의를 위하여 워드라인의 층수가 4라고 하였다. 메모리 블록(BLKb)은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 BiCS(bit cost scalable) 구조로 구현될 수 있다. 메모리 블록(BLKb)은 mХn (m, n은 자연수)의 스트링들(NS)을 포함할 수 있다.
각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함할 수 있다. 여기서 메모리 셀들(MC1 ~ MC8)의 제 1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제 2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결될 수 있다. 스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층 됨으로써 형성될 수 있다. 각 스트링(NS)은 제 1 필라(PL11), 제 2 필라(PL12), 제 1 필라(PL11) 및 제 2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함할 수 있다. 제 1 필라(PL11)는 비트라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성될 수 있다. 제 2 필라(PL12)는 공통소스라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성될 수 있다. 도 3b에 도시된 바와 같이, 스트링(NS)은 U 자형 필라 형태로 구현될 수 있다.
실시 예에 있어서, 백-게이트(BG)는 기판 위에 형성되고, 백-게이트(BC) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLKb)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.
도 4는 본 발명의 실시 예에 따른 인터페이스 칩(110)을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 인터페이스 칩(110)은, 리트레이닝 체크 회로(111), 스테이터스 디시젼 로직(112) 및 리트레이닝 회로(114)를 포함할 수 있다. 도 4에서는 설명의 편의를 위하여 인터페이스 칩(110)이 낸드 플래시 메모리 장치의 인터페이스에 적합하다고 가정 하겠다.
리트레이닝 체크 회로(111)는 리드 인에이블 신호(RE/nRE), 데이터 스트로브신호(DQS/nDQS), 라이트 커맨드, 혹은 리드 커맨드를 수신하고, 비선택 채널을 통하여 리트레이닝 동작의 필요성을 판별하도록 구현될 수 있다. 즉, 리트레이닝 체크 회로(111)는 리드 인에이블 신호(RE/nRE), 데이터 스트로브신호(DQS/nDQS), 라이트 커맨드 신호, 혹은 리드 커맨드 신호 이용하여 활성화 될 수 있다. 한편, 리트레이닝 체크 회로(111)가 nRE상술된 신호들에 의해서만 활성화 된다고 제한되지 않을 것이다.
스테이터스 디시젼 로직(112)은 적어도 하나의 제어 신호(nCE[n:1], nRE, ALE/CLE, nWE, DQS/nDQS) 혹은 데이터 신호들(DQ[k:1], n, k는 2 이상의 정수)을 이용하여, 리트레이닝 회로(114)의 동작 모드(수신(RX) 모드 혹은 송신(TX) 모드)을 결정하는 적어도 하나의 선택 신호를 발생할 수 있다.
리트레이닝 회로(114)는 스테이터스 디시젼 로직(112)으로부터 출력되는 선택 신호에 응답하여 동작 모드를 선택하고, 선택된 동작에 적합한 데이터 신호들(DQ[k:1]) 혹은 데이터 스트로브 신호들(DQS/nDQS)의 타이밍들을 조절하도록 구현될 수 있다.
실시 예에 있어서, 리트레이닝 회로(114)는, 적어도 하나의 클록 기반 샘플러 및 샘플러에 입력되는 클록을 발생하는 지연 동기 루프(delay locked loop; DLL) 회로를 포함할 수 있다. 다른 실시 예에 있어서, 리트레이닝 회로(114)는, 적어도 하나의 클록 기반 샘플러 및 샘플러에 입력되는 클록을 발생하는 지연 셀들을 포함할 수 있다. 리트레이닝 회로(114)는 타이밍을 조절하기 위한 다양한 방법으로 구현될 수 있다고 이해되어야 할 것이다. 실시 예에 있어서, 리트레이닝 회로(114)는 셀프 트레이닝 회로를 이용하여 기준 전압을 탐색함으로써, 트레이닝 시간을 감소하도록 구현될 수 있다. 예를 들어, 셀프 트레이닝 회로는, 비휘발성 메모리 패키지(100)에서, 서로 다른 입출력 패드들을 통하여 복수의 비휘발성 메모리 장치들에 대한 각각의 기준 전압들을 동시에 탐색함으로써, 트레이닝 시간을 감소할 수 있다.
실시 예에 있어서, 리트레이닝 회로(114)는 비휘발성 메모리 장치에서 들어오는 DQS의 듀티 사이클 왜곡으로 인한 지터를 개선하기 위한 듀티 사이클 보정 (Duty Cycle Correction) 회로를 포함할 수 있다. 실시 예에 있어서, 리트레이닝 회로(114)는 ZQ 교정을 이용하여 비휘발성 메모리의 드라이버 강도(driving strength)를 교정할 수 있다.
한편, 도 4를 다시 참조하면, 패드들의 연결 관계는 다음과 같다. 데이터 신호들(DQ[k:1]) 입출력하는 데이터 패드들은 리트레이닝 회로(114)를 통하여 제 1 내부 데이터 신호들(DQ1[k:1]을 입출력하는 제 1 내부 데이터 패드들 및 제 1 내부 데이터 신호들(DQ1[k:1]을 입출력하는 제 2 내부 데이터 패드들 중 어느 하나로 연결될 수 있다. 데이터 스트로브 신호들(DQS/nDQS)이 입출력되는 데이터 스트로브 패드들은 리트레이닝 회로(114)를 통하여 제 1 데이터 스트로브 신호들(DQS1/nDQS1)을 입출력하는 제 1 내부 데이터 스트로브 패드들 및 제 2 데이터 스트로브 신호들(DQS2/nDQS2)을 입출력하는 제 2 내부 데이터 스트로브 패드들 중 어느 하나로 연결될 수 있다.
제어기(200)로부터 리드 인에이블 신호들(RE/nRE)을 입력 받는 패드들은 출력 드라이버들을 통하여 비휘발성 메모리 쪽으로 제 1 리드 인에이블 신호들(RE1/nRE1)을 출력하는 제 1 내부 리드 인에이블 패드들 및 제 2 리드 인에이블 신호들(RE2/nRE2)을 출력하는 제 2 내부 리드 인에이블 패드들에 분기됨으로써 연결될 수 있다.
칩 인에이블 신호들(CE[n:1])은 와이어 본딩을 통하여 인터페이스 칩(110)과 비휘발성 메모리(NVM)에 동시에 수신될 수 있다.
제어기(200)로부터 어드레스 래치 인에이블 신호/커맨드 래치 인에이블 신호(ALE/CLE)를 수신하는 어드레스 래치 인에이블/커맨드 래치 인에이블 패드들은 스테이터스 디시젼 로직(112)을 통하여 비휘발성 메모리 쪽으로 어드레스 래치 인에이블 신호/커맨드 래치 인에이블 신호(ALE/CLE) 출력하는 내부 어드레스 래치 인에이블/커맨드 래치 인에이블 패드들에 연결될 수 있다.
제어기(200)로부터 라이트 인에이블 신호(nWE)를 수신하는 라이트 인에이블 패드는 스테이터스 디시젼 로직(112)를 통하여 비휘발성 메모리 쪽으로 라이트 인에이블 신호(nEB)를 출력하는 내부 라이트 인에이블 패드에 연결될 수 있다.
도 4에 도시된 바와 같이, 스테이터스 디시젼 로직(112)은 제어기(200)로 패스/페일 정보를 DQ/DQS 신호를 이용하여 전달할 수 있다. 스테이터스 디시젼 로직(112)은 리드 인에이블 신호(nRE)를 수신할 수 있다.
제어기(200)는 데이터 신호 혹은 라이트 인에이블 신호(DQ/nWE)를 이용하여 스테이터스 리드 커맨드를 스테이터스 디시젼 로직(112)으로 전송할 수 있다. 또한 제어기(200)는 리드 인에이블 신호(nRE)를 스테이터스 디시젼 로직(112)으로 전송할 수 있다. 리트레이닝 체크 회로(113)는 리드 인에이블 신호(nRE)를 이용하여 스테이터스 리드 데이터를 래치하고, 데이터 신호 혹은 데이터 스트로브 신호(DQ/DQS)를 통해 스테이터스 리드 데이터를 제어기(200)로 전송할 수 있다.
실시 예에 있어서, 스테이터스 리드 데이터는 인터페이스 칩(110) 스테이터스 리드 데이터 및 낸드 스테이터스 리드 데이터로 분리될 수 있다.
실시 예에 있어서, 스테이터스 리드 데이터는 인터페이스 칩 스테이터스 리드 데이터 및 낸드 스테이터스 리드 데이터 중에서 어느 하나로 선택될 수 있다. 본 발명의 인터페이스 칩 스테이터스 리드 데이터는, 리트레이닝 체크 회로(111)의 판별 결과값을 포함할 수 있다.
한편, 본 발명의 인터페이스 칩(100)의 패드 연결 관계가 반드시 도 4에 도시된 것에 제한되지 않는다고 이해되어야 할 것이다.
도 5는 본 발명의 실시 예에 따른 인터페이스 칩(110)의 리트레이닝 체크를 개념적으로 설명하기 위한 도면이다. 도 5를 참조하면, 인터페이스 칩(110)은, 적어도 하나의 칩 인에이블 패드들(116), 제어기(200)와 인터페이스 칩(110) 사이의 채널(CH)에 대응하는 데이터 패드들(117), 제 1 내부 채널(ICH1)에 대응하는 제 1 데이터 패드들(118), 및 제 2 내부 채널(ICH2)에 대응하는 제 2 데이터 패드들(119)를 포함할 수 있다. 설명의 편의를 위하여, 제 1 내부 채널(ICH1)은 비선택 채널이고, 제 2 내부 채널(ICH2)은 선택 채널이라고 하겠다.
리트레이닝 체크 회로(RCC, 111)는, 칩 인에이블 신호 디코더(113)으로부터 칩 선택 정보, 및 선택된 채널(예를 들어, 제 2 내부 채널(ICH2))로부터 적어도 하나의 동작 정보를 수신하여 활성화 될 수 있다. 여기서 동작 정보는, 라이트 동작(프로그램 동작, 소거 동작) 혹은 리드 동작에 관련된 정보일 수 있다.
리트레이닝 체크 회로(111)는, 비선택 채널(예를 들어, 제 1 내부 채널(ICH1))에 대응하는 송신 경로를 이용하여 데이터 패드들(118)로 테스트 데이터를 전송하고, 비선택 채널(ICH1)에 대응하는 수신 경로를 이용하여 데이터 패드들(118)로부터 테스트 데이터를 수신하고, 리트레이닝 필요성을 판별할 수 있다. 리트레이닝 체크 회로(111)의 센싱 부분은, 비선택 채널(ICH1)의 송신 경로 및 수신 경로 관련 부분들이다.
채널 선택기(115)는 칩 인에이블 신호 디코더(113)으로부터 칩 선택 정보에 근거로 하여, 채널(CH)을 제 1 내부 채널(ICH1)에 연결할 지 혹은 채널(CH)을 제 2 내부 채널(ICH2)에 연결할 지를 선택할 수 있다.
본 발명의 실시 예에 따른 인터페이스 칩(110)은, 비선택 경로에 대하여, 선택된 경로의 정상 동작을 하는 동안에, 리트레이닝 체크 회로(111)를 이용하여 비선택된 경로의 리트레이닝 필요성 확인할 수 있다. 또한, 본 발명의 인터페이스 칩(110)은 스테이터스 리드(status read) 혹은 전용 핀(Extra Pin)을 통해 제어기(200)로 리트레이닝 필요성에 대한 정보를 전송할 수 있다. 이에 따라, 본 발명의 인터페이스 칩(10)은 주파수, 전압, 온도 등에 따른 타이밍 변화에 자동적으로 대응 가능하다.
한편, 본 발명의 실시 예에 따른 리트레이닝 체크 회로(111)는 BIST(Built In Self Test) 회로 혹은 DQS 오실레이터로 구현될 수 있다.
도 6은 BIST 회로로 구현된 리트레이닝 체크 회로(111)의 동작을 예시적으로 설명하는 도면이다. 도 6을 참조하면, 리트레이닝 체크 회로(111)는 BIST 회로에서 출력된 DQ 신호와 DQS 신호 사이의 매칭을 이용하여 패스/페일을 체크할 수 있다. 예를 들어, 플립플롭(DFF)은 데이터 스트로브 패드로부터 데이터 스트로브 신호(DQS)에 응답하여 데이터 패드로 데이터 신호(DQ)를 래치 할 수 있다. 비교 회로는 플립플롭의 래치 결과값을 수신하고, 리트레이닝 동작의 필요성에 대응하는 패스/페일 신호를 출력할 수 있다. 리트레이닝 체크 회로(111)는 BIST 회로에서 발생한 DQ 신호 및 DQS 신호를 전송 경로 및 수신 경로를 통과시킨 후에, DQ신호와 DQS 신호의 매칭에 따라 패스/페일 신호들을 생성할 수 있다.
도 7은 오실레이터로 구현된 리트레이닝 체크 회로(111)의 동작을 예시적으로 설명하는 도면이다. 도 7를 참조하면, 오실레이터에서 출력된 클록에 대하여 비선택 채널을 통하여 DQS 신호의 입출력에 따른 카운트 값(DQS_OSC_CNT)이 출력될 수 있다. 리트레이닝 체크 회로(111)는 이렇게 출력된 카운트 값(DQS_OSC_CNT)을 이용하여 패스/페일 신호를 생성할 수 있다.
한편, 본 발명의 실시 예에 따른 리트레이닝 체크 회로(111)는 다양한 방식으로 활성화될 수 있다. 예를 들어, 리트레이닝 체크 회로(111)는 리드 인에이블 신호(nRE)를 이용하여 활성화 될 수 있다.
도 8는 본 발명의 실시 예에 따른 DQ/DQS/nRE(혹은 라이트/리드 커맨드) 신호를 이용한 리트레이닝 체크 회로(RCC, 111)의 활성화 과정을 예시적으로 보여주는 도면이다. 도 8를 참조하면, 활성화 신호 발생기(RCC EN GNRT, 111-1)는 칩 인에이블 신호 디코더로부터 칩 선택 정보를 수신하고, 리드 인에이블 신호(nRE)에 응답하여 활성화 신호(EN)를 출력할 수 있다. 여기서 활성화 신호(EN)는 리트레이닝 체크 회로(RCC, 111)를 활성화시키는데 이용될 수 있다. 예를 들어, 칩 선택 정보가 비선택이고, 리드 인에이블 신호(nRE)가 하이 레벨일 때, 활성화 신호 발생기(111-1)는 비선택 채널에 리트레이닝 필요성을 체크하기 위하여 활성화 신호(EN)를 출력할 수 있다.
한편, 본 발명의 실시 예에 따른 활성화 신호 발생기는, 리드 인에이블 신호(nRE)를 대신하여 라이트 혹은 리드 커맨드 신호에 응답하여 활성화 신호(EN)를 출력할 수도 있다.
한편, 도 8에 도시된 리트레이닝 체크 회로(RCC)는 리드 인에이블 신호(nRE)에 응답하여 비주기적으로 활성화 될 수 있다. 하지만, 본 발명이 여기에 제한될 필요는 없다.
도 9는 본 발명의 실시 예에 따른 라이트/리드 커맨드(혹은 라이트/리드 커맨드) 신호를 이용한 리트레이닝 체크 회로(RCC)의 활성화 과정을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 카운터(111-2)는 라이트 혹은 리드 커맨드 신호를 카운트하고, 카운트된 값과 기준값을 비교함으로써, 활성화 신호(EN)를 출력할 수 있다. 여기서 기준값은 기준값 저장기(111-3)에 저장되어 있다. 실시 예에 있어서, 기준값 저장기(111-3)는 휘발성 혹은 비휘발성 메모리일 수 있다. 예를 들어, 라이트 커맨드 신호 혹은 리드 커맨드 신호가 1000 번 카운트될 때, 리트레이닝 체크 회로는 리트레이닝 필요성을 체크할 수 있다.
한편, 본 발명의 실시 예에 따른 리트레이닝 체크 회로는, 라이트 혹은 리드 커맨드 신호를 대신하여 리드 인에이블 신호(nRE)를 카운트하고, 이렇게 카운트된 값과 기준값을 비교함으로써 활성화 신호를 출력할 수도 있다.
한편, 리트레이닝 체크 회로(RCC)는, 내부 오실레이터를 사용하거나, nRE/RE나 DQS/nDQS를 사용하여 구현될 수 있다.
도 10은 본 발명의 실시 예에 따른 저장 장치(10)의 리트레이닝 체크 동작을 예시적으로 보여주는 래더 다이어그램이다. 도 10을 참조하면, 저장 장치(10)의 리트레이닝 체크 동작은 다음과 같이 진행될 수 있다.
제어기(200, 도 1 참조)는 라이트 요청을 인터페이스 칩(FBI, 110)으로 전송할 수 있다(S11). 여기서 라이트 요청은 라이트 커맨드, 라이트 어드레스, 라이트 데이터를 포함할 수 있다. 인터페이스 칩(110)은 제어기(200)로부터 수신된 라이트 요청을 선택된 채널을 통하여 선택된 비휘발성 메모리 장치(들)로 전송할 수 있다(S12). 이후에, 선택된 비휘발성 메모리 장치는 라이트 요청에 대응하는 라이트 동작을 수행할 수 있다(S13).
이러한 라이트 동작을 수행하면서 동시에, 인터페이스 칩(110)은 리트레이닝 체크 회로(RCC, 111)를 활성화시킬 수 있다(S14). 이후에 리트레이닝 체크 회로(111)는 비선택 채널(혹은 비선택 경로)을 통하여 기대 데이터를 비선택 비휘발성 메모리 장치(들)로 전송하고(S15), 비선택 채널을 통하여 비선택 비휘발성 메모리 장치(들)로부터 대응하는 샘플링 데이터를 수신할 수 있다(S16). 리트레이닝 체크 회로(111)는 기대 데이터와 샘플링 데이터를 비교함으로써, 리트레이닝의 필요성을 판별할 수 있다(S17). 만일, 리트레이닝이 필요하다면, 리트레이닝 체크 회로(111)는 리트레이닝 요청을 제어기(200)로 전송할 수 있다(S18).
또한, 선택된 비휘발성 메모리 장치는 라이트 동작을 완료하고 완료 정보를 제어기(200)로 전송할 수 있다(S19).
한편, 도 10에 도시된 리트레이닝 체크 동작은 라이트 동작과 함께 진행하고 있다. 하지만, 본 발명이 여기에 제한되지 않는고 이해되어야 할 것이다. 본 발명의 리트레이닝 체크 동작은 리드 동작과 함께 진행될 수도 있다.
도 11은 본 발명의 다른 실시 예에 따른 저장 장치(10)의 리트레이닝 체크 동작을 예시적으로 보여주는 래더 다이어그램이다. 도 11을 참조하면, 저장 장치(10)의 리트레이닝 체크 동작은 다음과 같이 진행될 수 있다.
제어기(200, 도 1 참조)는 리드 요청을 인터페이스 칩(FBI, 110)으로 전송할 수 있다(S21). 여기서 리드 요청은 리드 커맨드, 리드 어드레스를 포함할 수 있다. 인터페이스 칩(110)은 제어기(200)로부터 수신된 리드 요청을 선택된 채널을 통하여 선택된 비휘발성 메모리 장치(들)로 전송할 수 있다(S22). 이후에, 선택된 비휘발성 메모리 장치는 리드 요청에 대응하는 리드 동작을 수행할 수 있다(S23). 비휘발성 메모리 장치는 읽혀진 데이터를 제어기(200)로 전송할 수 있다(S24).
이러한 리드 동작을 수행하면서 동시에, 인터페이스 칩(110)은 리트레이닝 체크 회로(RCC, 111)를 활성화시킬 수 있다(S26). 이후에 리트레이닝 체크 회로(111)는 비선택 채널을 통하여 기대 데이터를 비선택 비휘발성 메모리 장치(들)로 전송하고(S26), 비선택 채널을 통하여 비선택 비휘발성 메모리 장치(들)로부터 대응하는 샘플링 데이터를 수신할 수 있다(S27). 리트레이닝 체크 회로(111)는 기대 데이터와 샘플링 데이터를 비교함으로써, 리트레이닝의 필요성을 판별할 수 있다(S28). 만일, 리트레이닝이 필요하다면, 리트레이닝 체크 회로(111)는 리트레이닝 요청을 제어기(200)로 전송할 수 있다(S29).
한편, 본 발명의 실시 예에 따른 인터페이스 칩(110)은 다양한 방식으로 리트레이닝 요청을 제어기(200)로 전송할 수 있다.
도 12는 본 발명의 실시 예에 따른 인터페이스 칩(100)의 리트레이닝 요청을 제어기(200)로 전송하는 방식을 예시적으로 보여주는 도면이다. 도 12를 참조하면, 스테이트터스 리드(status read) 동작을 이용하여 리트레이닝 요청이 전송될 수 있다. 실시 예에 있어서, 스테이터스 리드 동작은 제어기(200)의 스테이트터스 리드 커맨드에 의해 수행될 수 있다. 다른 실시 예에 있어서, 스테이터스 리드 동작은, 선택 채널의 정상 동작의 적어도 하나의 동작 신호에 응답하여 비선택 채널에 연결된 비휘발성 메모리 장치(들)에서 수행될 수 있다.
인터페이스 칩(110)은 리트레이닝 체크 회로(RCC)의 패스/페일 결과값과 스테이트 결정 로직(112)의 상태 값을 OR 연산한 결과값을 스테이터스 리드 정보로써 제어기(200)로 전송할 수 있다. 실시 예에 있어서, 스테이터스 리드 정보는 인터페이스 칩에 대한 스테이터스 리드 정보 및 비휘발성 메모리에 대한 스테이터스 리드 정보 중 적어도 하나를 포함할 수 있다. 제어기(200)는 인터페이스 칩(100)로부터 수신된 스테이터스 리드 정보에 응답하여 리트레이닝 커맨드를 발행하고, 리트레이닝 커맨드를 인터페이스 칩(110)으로 전송할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 인터페이스 칩(100)의 리트레이닝 요청을 제어기(200)로 전송하는 방식을 예시적으로 보여주는 도면이다. 도 13를 참조하면, 인터페이스 칩(100)은 별도의 전용 핀(EXP)을 통하여 비선택 채널에 대응하는 리트레이닝 요청을 제어기(200)로 전송할 수 있다. 여기서 리트레이닝 요청은 리트레이닝 체크 회로(RCC)의 패스/페일 결과값을 포함할 수 있다. 제어기(200)는 별도의 핀(EXP)을 통하여 수신된 리트레이닝 요청에 응답하여 리트레이닝 커맨드를 인터페이스 칩(110)으로 전송할 수 있다.
한편, 본 발명의 실시 예에 따른 비휘발성 메모리 패키지(100)는 스택형으로 구현될 수 있다.
도 14는 본 발명의 실시 예에 따른 스택형으로 구현된 비휘발성 메모리 패키지(100)를 예시적으로 보여주는 도면이다. 도 14를 참조하면, 비휘발성 메모리 패키지(NVM PKG, 100)는, 제어기(200)의 기판(PCB)에 채널(CH)을 통하여 연결된 인터페이스 칩(110, 다른 말로, 입출력 버퍼 칩), 인터페이스 칩(110)에 제 1 내부 채널(ICH1)을 통하여 연결된 제 1 비휘발성 메모리 장치들(NVM1 ~ NVM4), 및 인터페이스 칩(110)에 제 2 내부 채널(ICH2)를 통하여 연결된 제 2 비휘발성 메모리 장치들(NVM5 ~ NVM8)을 포함할 수 있다. 여기서 제 1 비휘발성 메모리 장치들(NVM1 ~ NVM4)은 서로 스택형으로 배치될 수 있다. 또한 제 2 비휘발성 메모리 장치들(NVM5 ~ NVM8)은 서로 스택형으로 배치될 수 있다.
한편, 본 발명의 실시 예에 따른 스택된 비휘발성 메모리 장치의 개수는 도 4에 도시된 그것에 제한되지 않는다고 이해되어야 할 것이다.
한편, 도 14에 도시된 인터페이스 칩(110)은 스택된 비휘발성 메모리 장치들(NVM1 ~ NVM8)의 옆에 배치되고 있다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 인터페이스 칩(110)은 스택된 비휘발성 메모리 장치들(NVM1 ~ NVM8)의 사이에 배치되거나, 스택된 비휘발성 메모리 장치들(NVM1 ~ NVM8)의 최하부/최상부에 배치될 수 있다.
한편, 도 14에 도시된 제 1 및 제 2 내부 채널들(ICH1, ICH2)은 와이어 채널이다. 하지만, 본 발명의 내부 채널이 와이어 채널이라고 제한될 필요는 없다.
도 15는 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다. 도 15를 참조하면, 저장 장치(20)는 복수의 비휘발성 메모리 패키지들(100a-1, 100a-i, i는 2 이상의 정수) 및 그것들을 제어하는 제어기(200a)를 포함할 수 있다.
제 1 비휘발성 메모리 패키지(100a-1)는 제 1 채널(CH1)에 의해 메모리 제어기(200a)에 연결될 수 있다. 제 1 비휘발성 메모리 패키지(100a-1)는, 도 1에 도시된 비휘발성 메모리 패키지(100)와 동일하게 구현될 수 있다. 나머지 비휘발성 패키지(100a-i)는 도 1에 도시된 비휘발성 메모리 패키지(100)와 동일하게 구현될 수 있다. 비휘발성 메모리 패키지들(100a-1, 100a-i)의 각각은 도 1 내지 도 14에서 설명한 리트레이닝 체크 회로(RCC) 및 그것의 동작 방법으로 구현될 수 있다.
메모리 제어기(200a)는 복수의 비휘발성 메모리 매니저들(201, ?? , 20i)를 포함할 수 있다. 복수의 비휘발성 메모리 매니저들(201, ?? , 20i)의 각각은 대응하는 비휘발성 메모리 패키지(100a-1, ?? , 100a-i)를 독립적으로 제어할 수 있다.
한편, 도 15에 도시된 비휘발성 메모리 매니저들(201, ?? , 20i)은 비휘발성 메모리 패키지들(100a-1, ?? , 100a-i)의 각각에 대응하여 독립적으로 존재하고 있다. 하지만, 본 발명이 여기에 제한될 필요는 없다. 하나의 비휘발성 메모리 매니저에서 복수의 비휘발성 메모리 패키지들을 관리할 수도 있다.
도 16은 본 발명의 또 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여주는 도면이다. 도 16를 참조하면, 저장 장치(30)는 도 15에 도시된 저장 장치(20)와 비교하여 하나의 비휘발성 메모리 매니저(201b)로 구현된 제어기(200b)를 갖는 차이점을 갖는다.
한편, 도 1 내지 도 15에서 싱글 레이어 인터페이스 칩(110)에 의해 채널 분기를 수행하고 있다. 하지만, 본 발명이 여기에 제한되지 않을 것이다. 본 발명은 멀티 레이어 인터페이스 칩들에 의해 채널 분기를 수행할 수도 있다.
도 17은 본 발명의 또 다른 실시 예에 따른 저장 장치(40)를 예시적으로 보여주는 도면이다. 도 17을 참조하면, 저장 장치(40)는 비휘발성 메모리 패키지(100c) 및 그것을 제어하는 제어기(200c)를 포함할 수 있다.
비휘발성 메모리 패키지(100c)는 멀티 레이어 인터페이스 칩들(FBI-1, FBI-2, FBI-3)으로 구성된 인터페이스 회로(110c) 및 내부 채널들(ICH1 ~ ICH4) 각각에 연결된 복수의 비휘발성 메모리 장치들을 포함할 수 있다.
인터페이스 회로(110c)는 제 1 레이어의 제 1 인터페이스 칩(FBI-1), 및 제 2 레이어의 제 2 및 제 3 인터페이스 칩들(FBI-2, FBI-3)을 포함할 수 있다. 제 1 인터페이스 칩(FBI-1)은 제 1 채널(CH1)을 두 개의 분기 채널들(DCH1, DCH2)로 분기할 수 있다. 제 2 및 제 3 인터페이스 칩들(FBI-2, FBI-3)의 각각은 분기 채널들(DCH1, DCH2)의 각각을 대응하는 2개의 내부 채널들((ICH1,ICH2), 혹은 (ICH3,ICH4))로 분기할 수 있다.
실시 예에 있어서, 제 1, 제 2, 및 제 3 인터페이스 칩들(FBI-1, FBI-2, FBI-3)은 동일하게 구현될 수 있다. 실시 예에 있어서, 제 1, 제 2, 및 제 3 인터페이스 칩들(FBI-1, FBI-2, FBI-3)의 각각은, 도 1 내지 도 14에서 설명한 리트레이닝 동작의 필요성을 체크하는 회로 및 동작을 구현한 리트레이닝 체크 회로(RCC)를 포함할 수 있다.
제어기(200c)는 제 1, 제 2, 및 제 3 인터페이스 칩들(FBI-1, FBI-2, FBI-3)의 적어도 하나로부터 수신한 리트레이닝 요청에 응답하여 대응하는 채널에 리트레이닝 동작을 지시할 수 있다.
도 18은 본 발명의 실시 예에 따른 인터페이스 칩의 동작을 보여주는 흐름도이다. 도 1 내지 도 18을 참조하면, 인터페이스 칩(110, 도 1 참조)은 다음과 같이 동작할 수 있다. 인터페이스 칩(110, 도 1 참조)은 노멀 모드에서 비선택 채널을 이용하여 리트레이닝 동작의 필요성을 판별할 수 있다(S110). 리트레이닝 동작이 필요할 때, 인터페이스 칩(110)은 스테이터스 리드 혹은 특수 핀을 이용하여 리트레이닝 요청을 제어기(200, 도 1 참조)로 전송할 수 있다.
실시 예에 있어서, 인터페이스 칩(110)은 선택된 내부 채널을 이용하여 라이트 요청 혹은 리드 요청을 대응하는 비휘발성 메모리 장치로 전송할 수 있다.
실시 예에 있어서, 리트레이닝이 필요한 지를 판별하는 것은, 리드 인에이블 신호에 응답하여 리트레이닝 체크 회로를 활성화하는 것, 비선택된 내부 채널로 기대 데이터를 출력하는 것, 비선택된 내부 채널로부터 샘플 데이터를 수신하는 것, 기대 데이터와 상기 샘플 데이터를 비교하는 것과, 비교 결과에 따라 상기 리트레이닝 요청을 생성하는 것을 포함할 수 있다.
실시 예에 있어서, 리트레이닝이 필요한 지를 판별하는 것은, 비선택 내부 채널의 DQS 신호를 카운팅 하는 것, 카운트 값과 기준 값을 비교하는 것과, 비교 결과에 따라 상기 리트레이닝 요청을 생성하는 것을 포함할 수 있다.
실시 예에 있어서, 리트레이닝 요청을 제어기로 전송하는 것은, 스테이터스 리드 커맨드에 대응하는 스테이터스 리드값과 판별 결과에 대응하는 리트레이닝 요청을 OR 연산하는 것과, 연산값을 제어기로 전송하는 것을 포함할 수 있다.
실시 예에 있어서, 리트레이닝 요청을 제어기로 전송하는 것은, 판별 결과에 대응하는 리트레이닝 요청을 적어도 하나의 전용 핀을 통하여 제어기로 전송하는 것을 포함할 수 있다.
도 19는 본 발명의 실시 예에 따른 제어기의 동작을 보여주는 흐름도이다. 도 1 내지 도 19를 참조하면, 제어기(200, 도 1 참조)는 다음과 같이 동작할 수 있다. 제어기(200)는 인터페이스 칩(FBI Chip)에 동작 커맨드를 전송할 수 있다. 여기서 동작 커맨드는 라이트 커맨드 혹은 리드 커맨드일 수 있다(S210). 이후에, 제어기(200)는 인터페이스 칩으로부터 스테이터스 리드 혹은 특수 핀을 통하여 리트레이닝 요청을 수신할 수 있다(S220). 제어기(200)는 수신된 리트레이닝 요청에 응답하여 인터페이스 칩에 리트레이닝 커맨드를 전송할 수 있다(S230).
도 20은 본 발명의 실시 예에 따른 저장 장치(1000)를 예시적으로 보여주는 도면이다. 도 20를 참조하면, 저장 장치(1000)는 적어도 하나의 비휘발성 메모리패키지(NVM PCKG 1100) 및 메모리 제어기(1200)를 포함할 수 있다.
비휘발성 메모리 패키지(1100)는 데이터 신뢰성을 향상시키기 위하여 도 1 내지 도 19에서 설명된 리트레이닝 체크 동작 및 리트레이닝 동작 수행하도록 구현될 수 있다. 특히, 비휘발성 메모리 패키지(1100)는 리트레이닝 필요성을 판별하는 적어도 하나의 리트레이닝 체크 회로(RCC)를 포함할 수 있다. 실시 예에 있어서, 비휘발성 메모리 장치는 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다.
메모리 제어기(1200)는 비휘발성 메모리 패키지(1110)에 연결될 수 있다. 메모리 제어기(1200)는, 적어도 하나의 프로세서(CPU(s), 1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 코드 메모리(1240), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함할 수 있다.
프로세서(1210)는 전반적인 동작을 제어하도록 구현될 수 있다. 프로세서(1210)는 중앙 처리 장치(CPU, Central Processing Unit) 혹은 어플리케이션 프로세서(AP, Application Processor)일 수 있다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 동작에 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 도 20에 도시된 버퍼 메모리(1220)는 메모리 제어기(1200)의 내부에 배치되지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. 본 발명의 버퍼 메모리(1220)는 메모리 제어기(1200)의 외부에 별도의 IP(intellectual property)로 배치될 수 있다.
에러 정정 회로(1230)는 라이트 동작에서 프로그램 될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 패키지(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 에러 정정 회로(1230)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다. 코드 메모리(1240)는 메모리 제어기(1200)를 동작하는 데 필요한 코드 데이터를 저장할 수 있다. 여기서 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공하도록 구현될 수 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 패키지(1100)와 인터페이스 기능을 제공하도록 구현될 수 있다. 한편, 도시되지 않았지만, 메모리 제어기(1200)는 무선 통신 기능(예를 들어, Wi-Fi)을 탑재할 수 있다.
본 발명의 실시 예에 따른 저장 장치(1000)는, 선택 채널을 통하여 정상 동작을 수행하면서 동시에 리트레이닝 동작을 주기적/비주기적으로 비선택 채널에 수행함으로써, 시스템의 성능을 현저하게 향상시킬 수 있다.
한편, 본 발명은 컴퓨팅 시스템에 적용 가능하다.
도 21은 본 발명의 실시 예에 따른 컴퓨팅 시스템(2000)을 예시적으로 보여주는 블록도이다. 도 21을 참조하면, 컴퓨팅 시스템(2000)은 적어도 하나의 메모리 모듈(DIMM; 2100), 적어도 하나의 비휘발성 메모리 모듈(NVDIMM, 2200), 및 적어도 하나의 프로세서(2300)를 포함할 수 있다. 여기서 적어도 하나의 메모리 모듈(2100)과 적어도 하나의 비휘발성 메모리 모듈(1200)의 각각은, 상술된 리트레이닝 체크 동작을 수행하는 리트레이닝 체크 회로(RCC)를 내장할 수 있다.
한편, 본 발명은 다양한 종류의 컴퓨팅 시스템(예, CPU(Central Processing Unit)/GPU(Graphic Processing Unit)/NPU(Neural Processing Unit) 플랫폼)에 적용 가능하다.
한편, 본 발명은 모바일 장치에도 적용 가능하다.
도 22는 본 발명의 실시 예에 따른 모바일 장치(3000)를 예시적으로 보여주는 도면이다. 도 22을 참조하면, 모바일 장치(3000)는 어플리케이션 프로세서(AP, 3100), 적어도 하나의 버퍼 메모리(3200), 적어도 하나의 저장 장치(3300), 적어도 하나의 센서(3400), 및 디스플레이/터치 모듈(3500)을 포함할 수 있다. 예를 들어, 모바일 장치(3000)는 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC (tablet personal computer), 혹은 웨어러블 컴퓨터로 구현될 수 있다.
어플리케이션 프로세서(AP, 3100)는 모바일 장치(3000)의 전반적인 동작을 제어하도록 구현될 수 있다. 어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시 예에 있어서, 어플리케이션 프로세서(3100)는 싱글 코어(single core) 혹은 멀티-코어(multi-core)을 포함할 수 있다. 실시 예에서, 어플리케이션 프로세서(3100)는 내부 혹은 외부에 위치한 캐시 메모리를 더 포함할 수 있다. 또한, 어플리케이션 프로세서(3100)는 제어기, NPU(neural processing unit) 등을 옵션적으로 포함할 수 있다.
실시 예에 있어서, 어플리케이션 프로세서(3100)는 SoC(System-on-Chip)로 구현될 수 있다. 시스템 온 칩(SoC)에서 구동되는 운영 체제의 커널은 입출력 스케줄러 및 저장 장치(3300)를 제어하기 위한 장치 드라이버를 포함할 수 있다. 장치 드라이버는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 저장 장치(3300)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS 레벨 등을 제어할 수 있다.
버퍼 메모리(3200)는 어플리케이션 프로세서(3100)의 동작에 필요한 데이터를 저장하도록 구현될 수 있다. 예를 들어, 버퍼 메모리(3200)는 OS(operating system) 및 어플리케이션 데이터를 임시로 저장하거나, 각종 소프트웨어 코드의 실행 공간으로 이용될 수 있다. 또한, 버퍼 메모리(3200)는 인공 지능 연산 관련한 데이터를 저장할 수 있다. 실시 예에 있어서, 버퍼 메모리(3200)는 DRAM 혹은 PRAM으로 구현될 수 있다.
저장 장치(3300)는 사용자 데이터를 저장하도록 구현될 수 있다. 저장 장치(3300)는 임베디드 형태로 모바일 장치(3000)에 포함될 수 있다. 다른 실시 예에 있어서, 저장 장치(3300)는 착탈 방식으로 모바일 장치(3000)에 포함될 수 있다.
저장 장치(3300)는 적어도 하나의 센서로부터 수집된 데이터를 저장하거나, 데이터 네트워크 데이터, AR(augmented reality)/VR(virtual reality) 데이터, HD(High Definition) 컨텐츠를 저장할 수 있다. 저장 장치(3300)는, SSD(Solid State Driver), eMMC (embedded Multimedia Card) 등을 포함할 수 있다.
적어도 하나의 센서(3400)는 다양한 감지 동작을 수행하도록 구현될 수 있다.
디스플레이/터치 모듈(3500)는 데이터를 출력하거나, 터치를 통하여 입력하도록 구현될 수 있다. 예를 들어, 디스플레이/터치 모듈(3500)는 적어도 하나의 센서를 이용하여 센싱된 이미지 데이터를 출력하거나, 어플리케이션 프로세서(3100)를 이용하여 연산된 데이터를 출력할 수 있다. 또한, 디스플레이/터치 모듈(3500)은 사용자의 터치를 인식할 수 있다.
한편, 본 발명은 전장 시스템에 적용 가능하다.
도 23은 본 발명의 실시 예에 따른 전장 시스템(4000)를 예시적으로 보여주는 블록도이다. 도 23을 참조하면, 차량용 전장 시스템(4000)은, ECU(electronic control unit, 4100), 메모리 장치(4200), 적어도 하나의 DVS(dynamic range sensor; 4300), 디스플레이 장치(4400), 통신 프로세서(4500), 보안 ECU(4600)를 포함할 수 있다.
ECU(4100)는 전반적인 동작을 제어하도록 구현될 수 있다. ECU(4100)는 DVS(4300)로부터 수신된 이미지 데이터를 처리할 수 있다. ECU(4100)는 NPU(neural processing unit)을 포함할 수 있다. NPU는 DVS(4300)로부터 수신된 이미지를 학습 모델과 비교하여 주행을 위한 최적의 이미지를 빠르게 도출할 수 있다.
메모리 장치(4200)는 NPU의 동작 관련된 학습 모델을 저장하도록 구현될 수 있다. 메모리 장치(4200)는 휘발성 혹은 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 메모리 장치(4200)는 DRAM, PRAM, NAND 플래시 메모리 등 일 수 있다. 본 발명의 메모리 장치(4200)는 도 1 내지 도 19에서 설명된 리트레이닝 체크 동작 및 리트레이닝 동작 수행하도록 구현될 수 있다.
DVS(4300)는 차량 외부의 환경을 감지하도록 구현될 수 있다. DVS(4300)는 상대적인 빛의 강도 변화에 응답하여 이벤트 신호를 출력할 수 있다. DVS(4300)는 복수의 DVS 픽셀들을 포함하는 픽셀 어레이와, 어드레스 이벤트 처리기들을 포함할 수 있다.
디스플레이 장치(4400)는 ECU(4100)에서 처리된 이미지 혹은 통신 프로세서(4500)에 의해 전송된 이미지를 디스플레이 하도록 구현될 수 있다.
통신 프로세서(4500)는 처리된 이미지를 외부장치, 예를 들어 외부 차량으로 전송하거나, 외부 차량으로부터 이미지를 수신하도록 구현될 수 있다. 즉, 통신 프로세서(4500)는 외부 장치와 유선 혹은 무선 통신하도록 구현될 수 있다.
한편, 본 발명은 데이터 서버 시스템에 적용 가능하다.
도 24는 본 발명의 실시 예에 따른 메모리 장치가 적용된 데이터 센터를 예시적으로 보여주는 도면이다. 도 24를 참조하면, 데이터 센터(7000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 스토리지 센터라고 지칭될 수도 있다. 데이터 센터(7000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 혹은 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(7000)는 어플리케이션 서버들(7100 내지 7100n) 및 스토리지 서버들(7200 내지 7200m)을 포함할 수 있다. 어플리케이션 서버들(7100 내지 7100n)의 개수 및 스토리지 서버들(7200 내지 7200m)의 개수는 실시 예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(7100 내지 7100n)의 개수 및 스토리지 서버들(7200 내지 7200m)의 개수는 서로 다를 수 있다.
어플리케이션 서버(7100) 혹은 스토리지 서버(7200)는 프로세서(7110, 7210) 및 메모리(7120, 7220) 중 적어도 하나를 포함할 수 있다. 스토리지 서버(7200)를 예시로 설명하면, 프로세서(7210)는 스토리지 서버(7200)의 전반적인 동작을 제어할 수 있고, 메모리(7220)에 액세스하여 메모리(7220)에 로딩된 명령어 및/혹은 데이터를 실행할 수 있다. 메모리(7220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 혹은 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시예에 따라, 스토리지 서버(7200)에 포함되는 프로세서(7210)의 개수 및 메모리(7220)의 개수는 다양하게 선택될 수 있다. 일 실시예에서, 프로세서(7210)와 메모리(7220)는 프로세서-메모리 페어를 제공할 수 있다. 일 실시예에서, 프로세서(7210)와 메모리(7220)의 개수는 서로 다를 수도 있다. 프로세서(7210)는 단일 코어 프로세서 혹은 다중 코어 프로세서를 포함할 수 있다. 스토리지 서버(7200)에 대한 상기 설명은, 어플리케이션 서버(7100)에도 유사하게 적용될 수 있다. 실시예에 따라, 어플리케이션 서버(7100)는 저장 장치(7150)를 포함하지 않을 수도 있다. 스토리지 서버(7200)는 적어도 하나 이상의 저장 장치(7250)를 포함할 수 있다. 스토리지 서버(7200)에 포함되는 저장 장치(7250)의 개수는 실시예에 따라 다양하게 선택될 수 있다.
어플리케이션 서버들(7100 내지 7100n) 및 스토리지 서버들(7200 내지 7200m)은 네트워크(7300)를 통해 서로 통신할 수 있다. 네트워크(7300)는 FC(Fiber Channel) 혹은 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(7300)의 액세스 방식에 따라 스토리지 서버들(7200 내지 7200m)은 파일 스토리지, 블록 스토리지, 혹은 오브젝트 스토리지로서 제공될 수 있다.
일 실시예에서, 네트워크(7300)는 SAN(Storage Area Network)와 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 다른 예를 들어, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 혹은 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 다른 실시예에서, 네트워크(7300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(7300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.
이하에서는, 어플리케이션 서버(7100) 및 스토리지 서버(7200)를 중심으로 설명하기로 한다. 어플리케이션 서버(7100)에 대한 설명은 다른 어플리케이션 서버(7100n)에도 적용될 수 있고, 스토리지 서버(7200)에 대한 설명은 다른 스토리지 서버(7200m)에도 적용될 수 있다.
어플리케이션 서버(7100)는 사용자 혹은 클라이언트가 저장 요청한 데이터를 네트워크(7300)를 통해 스토리지 서버들(7200 내지 7200m) 중 하나에 저장할 수 있다. 또한, 어플리케이션 서버(7100)는 사용자 혹은 클라이언트가 리드 요청한 데이터를 스토리지 서버들(7200 내지 7200m) 중 하나로부터 네트워크(7300)를 통해 획득할 수 있다. 예를 들어, 어플리케이션 서버(7100)는 웹 서버 혹은 DBMS(Database Management System) 등으로 구현될 수 있다.
어플리케이션 서버(7100)는 네트워크(7300)를 통해 다른 어플리케이션 서버(7100n)에 포함된 메모리(7120n) 혹은 저장 장치(7150n)에 액세스할 수 있고, 혹은 네트워크(7300)를 통해 스토리지 서버(7200 ~ 7200m)에 포함된 메모리(7220 ~ 7220m) 혹은 저장 장치(7250 ~ 7250m)에 액세스할 수 있다. 이로써, 어플리케이션 서버(7100)는 어플리케이션 서버들(7100 ~ 7100n) 및/혹은 스토리지 서버들(7200 ~ 7200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 어플리케이션 서버(7100)는 어플리케이션 서버들(7100 ~ 7100n) 및/혹은 스토리지 서버들(7200 ~ 7200m) 사이에서 데이터를 이동 혹은 카피(copy)하기 위한 커맨드를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(7200 ~ 7200m)의 저장 장치로(7250 ~ 7250m)부터 스토리지 서버들(7200 ~ 7200m)의 메모리들(7220 ~ 7220m)을 거쳐서, 혹은 바로 어플리케이션 서버들(7100 ~ 7100n)의 메모리(7120 ~ 7120n)로 이동될 수 있다. 네트워크(7300)를 통해 이동하는 데이터는 보안 혹은 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 서버(7200)를 예시로 설명하면, 인터페이스(7254)는 프로세서(7210)와 제어기(7251)의 물리적 연결 및 NIC(7240)와 제어기(7251)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(7254)는 저장 장치(7250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(1254)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
스토리지 서버(7200)는 스위치(7230) 및 NIC(7240)을 더 포함할 수 있다. 스위치(7230)는 프로세서(7210)의 제어에 따라 프로세서(7210)와 저장 장치(7250)를 선택적으로 연결시키거나, NIC(7240)과 저장 장치(7250)를 선택적으로 연결시킬 수 있다.
일 실시예에서 NIC(7240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(7240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(7300)에 연결될 수 있다. NIC(7240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(7210) 및/혹은 스위치(7230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(7254)의 예시들 중 하나로 구현될 수도 있다. 일 실시예에서, NIC(7240)는 프로세서(7210), 스위치(7230), 저장 장치(7250) 중 적어도 하나와 통합될 수도 있다.
스토리지 서버(7200 ~ 7200m) 혹은 어플리케이션 서버(7100 ~ 7100n)에서 프로세서는 저장 장치(7130 ~ 7130n, 7250 ~ 7250m) 혹은 메모리(7120 ~ 7120n, 7220 ~ 7220m)로 커맨드를 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 혹은 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 혹은 프라이버시를 위해 암호화된 데이터일 수 있다.
저장 장치(7150 ~ 7150m, 7250 ~ 7250m)는 프로세서로부터 수신된 리드 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 NAND 플래시 메모리 장치(7252 ~ 7252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(7252 ~ 7252m)로부터 데이터를 리드하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)를 생성할 수 있다. 커맨드와 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 혹은 하강 엣지에 따라 페이지 버퍼에 래치될 수 있다.
실시 예에 있어서, 저장 장치(7150 ~ 7150m, 7250 ~ 7250m)는 도 1 내지 도 19에서 설명된 저장 장치 및 그것의 리트레이닝 동작으로 구현될 수 있다.
제어기(7251)는 저장 장치(7250)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 제어기(7251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 제어기(7251)는 라이트 커맨드에 응답하여 낸드 플래시(7252)에 데이터를 라이트할 수 있고, 혹은 리드 커맨드에 응답하여 낸드 플래시(7252)로부터 데이터를 리드할 수 있다. 예를 들어, 라이트 커맨드 및/혹은 리드 커맨드는 스토리지 서버(7200) 내의 프로세서(7210), 다른 스토리지 서버(7200m) 내의 프로세서(7210m) 혹은 어플리케이션 서버(7100, 7100n) 내의 프로세서(7110, 7110n)로부터 제공될 수 있다. DRAM(7253)은 낸드 플래시(7252)에 라이트 될 데이터 혹은 낸드 플래시(7252)로부터 리드된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(7253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 혹은 낸드 플래시(7252)를 관리하기 위해 제어기(7251)에서 생성된 데이터이다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
10: 저장 장치
100: 비휘발성 메모리 패키지
200: 제어기
110: 인터페이스 칩
120: 비휘발성 메모리 장치들
CH: 채널
ICH1: 제 1 내부 채널
ICH2: 제 2 내부 채널
111, RCC: 리트레이닝 체크 회로

Claims (10)

  1. 비휘발성 메모리 패키지; 및
    채널을 통하여 상기 비휘발성 메모리 패키지에 연결되고, 상기 비휘발성 메모리 패키지를 제어하는 제어기를 포함하고,
    상기 비휘발성 메모리 패키지는,
    제 1 비휘발성 메모리 장치들;
    제 2 비휘발성 메모리 장치들; 및
    제 1 내부 채널을 통하여 제 1 비휘발성 메모리 장치들과 연결되고, 제 2 내부 채널을 통하여 제 2 비휘발성 메모리 장치들과 연결되고, 상기 제어기로부터 수신된 동작 요청에 따라 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 어느 하나를 선택하고, 상기 선택된 내부 채널을 상기 채널과 연결하는 인터페이스 칩을 포함하고,
    상기 인터페이스 칩은 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 비선택 내부 채널을 이용하여 리트레이닝의 필요성을 판별하고, 상기 판별 결과로써 상기 비선택 내부 채널에 리트레이닝이 필요할 때 리트레이닝 요청을 상기 제어기로 전송하는 것을 특징으로 하는 저장 장치.
  2. 제 1 항에 있어서,
    상기 인터페이스 칩은, 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 비선택 내부 채널을 이용하여 리트레이닝의 필요성을 판별하고 리트레이닝 체크 회로를 포함하는 저장 장치.
  3. 제 2 항에 있어서,
    상기 동작 요청은 리드 요청이고,
    상기 인터페이스 칩은, 칩 선택 정보를 수신하고, 상기 리트레이닝 체크 회로를 활성화하기 위하여 리드 인에이블 신호에 응답하여 활성화 신호를 생성하는 활성화 신호 발생기를 더 포함하는 저장 장치.
  4. 제 3 항에 있어서,
    상기 인터페이스 칩은, 상기 제어기로부터 적어도 하나의 칩 인에이블 신호를 수신하고, 상기 칩 선택 정보를 출력하는 칩 인에이블 신호 디코더를 더 포함하는 저장 장치.
  5. 제 2 항에 있어서,
    상기 동작 요청은 리드 요청이고,
    상기 인터페이스 칩은, 칩 선택 정보를 수신하고, 상기 리트레이닝 체크 회로를 활성화하기 위하여 리드 인에이블 신호를 카운트 하고, 상기 카운트된 값을 기준값과 비교하여 활성화 신호를 생성하는 카운터를 더 포함하는 저장 장치.
  6. 제 1 항에 있어서,
    상기 판별 결과로써 리트레이닝이 필요할 때, 상기 인터페이스 칩은 리트레이닝 요청을 스테이터스 리드를 이용하여 상기 제어기로 출력하는 것을 특징으로 하는 저장 장치.
  7. 제 6 항에 있어서,
    상기 인터페이스 칩은,
    상기 리트레이닝 체크 회로의 출력값과 스테이터스 리드 커맨드에 대응하는스테이터스 리드 결과값을 논리 연산하고, 상기 논리 연산 결과값을 상기 제어기로 출력하는 논리 회로를 더 포함하는 저장 장치.
  8. 제 1 비휘발성 메모리 장치들; 제 2 비휘발성 메모리 장치들; 및 제 1 내부 채널을 통하여 제 1 비휘발성 메모리 장치들과 연결되고, 제 2 내부 채널을 통하여 제 2 비휘발성 메모리 장치들과 연결되고, 동작 요청에 따라 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 어느 하나를 선택하고, 상기 제 1 내부 채널 및 상기 제 2 내부 채널 중에서 비선택된 내부 채널에 대한 리트레이닝 필요성을 판별하고, 상기 판별 결과에 따라 리트레이닝 요청을 출력하는 인터페이스 칩을 포함하는 비휘발성 메모리 패키지; 및
    채널을 통하여 상기 인터페이스 칩에 연결되고, 상기 인터페이스 칩으로부터 상기 리트레이닝 요청을 수신하고, 상기 리트레이닝 요청에 응답하여 리트레이닝 커맨드를 상기 비휘발성 메모리 패키지로 전송하는 제어기를 포함하는 저장 장치.
  9. 저장 장치의 리트레이닝 방법에 있어서,
    인터페이스 칩에서 비선택된 내부 채널을 이용하여 리트레이닝이 필요한 지를 판별하는 단계; 및
    상기 판별 결과로써 상기 리트레이닝이 필요할 때, 상기 인터페이스 칩에서 리트레이닝 요청을 제어기로 전송하는 단계를 포함하는 방법.
  10. 제 9 항에 있어서,
    선택된 내부 채널을 이용하여 라이트 요청 혹은 리드 요청을 대응하는 비휘발성 메모리 장치로 전송하는 단계를 더 포함하는 방법.
KR1020200053797A 2020-05-06 2020-05-06 저장 장치 및 그것의 리트레이닝 방법 KR20210136203A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200053797A KR20210136203A (ko) 2020-05-06 2020-05-06 저장 장치 및 그것의 리트레이닝 방법
US17/030,635 US11550498B2 (en) 2020-05-06 2020-09-24 Storage device and retraining method thereof
EP21156539.5A EP3907625B1 (en) 2020-05-06 2021-02-11 Storage device and retraining method thereof
CN202110356638.9A CN113625940A (zh) 2020-05-06 2021-04-01 存储装置和存储装置的重新训练方法
US18/077,406 US11921664B2 (en) 2020-05-06 2022-12-08 Storage device and retraining method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200053797A KR20210136203A (ko) 2020-05-06 2020-05-06 저장 장치 및 그것의 리트레이닝 방법

Publications (1)

Publication Number Publication Date
KR20210136203A true KR20210136203A (ko) 2021-11-17

Family

ID=74591840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200053797A KR20210136203A (ko) 2020-05-06 2020-05-06 저장 장치 및 그것의 리트레이닝 방법

Country Status (4)

Country Link
US (2) US11550498B2 (ko)
EP (1) EP3907625B1 (ko)
KR (1) KR20210136203A (ko)
CN (1) CN113625940A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109582508B (zh) * 2018-12-29 2023-12-26 西安紫光国芯半导体股份有限公司 用于nvdimm的数据备份和恢复方法、nvdimm控制器以及nvdimm
US20230162766A1 (en) * 2021-11-25 2023-05-25 Samsung Electronics Co., Ltd. Semiconductor device and memory system including the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7834615B2 (en) * 2007-07-02 2010-11-16 Texas Instruments Incorporated Bist DDR memory interface circuit and method for self-testing the same using phase relationship between a data signal and a data strobe signal
US20100325372A1 (en) 2009-06-17 2010-12-23 Housty Oswin E Parallel training of dynamic random access memory channel controllers
US8520455B2 (en) * 2012-01-10 2013-08-27 Apple Inc. Method and apparatus for training a DLL in a memory subsystem
US8760946B2 (en) 2012-05-22 2014-06-24 Advanced Micro Devices Method and apparatus for memory access delay training
US9021154B2 (en) * 2013-09-27 2015-04-28 Intel Corporation Read training a memory controller
US9767868B2 (en) 2014-01-24 2017-09-19 Qualcomm Incorporated Providing memory training of dynamic random access memory (DRAM) systems using port-to-port loopbacks, and related methods, systems, and apparatuses
US9396065B2 (en) 2014-06-25 2016-07-19 Intel Corporation Extensible memory hub
US10216420B1 (en) * 2016-07-24 2019-02-26 Pure Storage, Inc. Calibration of flash channels in SSD
JP6832777B2 (ja) * 2017-03-31 2021-02-24 ルネサスエレクトロニクス株式会社 半導体装置
US10545866B1 (en) 2017-06-30 2020-01-28 Cadence Design Systems, Inc. Method and system for efficient re-determination of a data valid window
KR102392055B1 (ko) * 2017-08-09 2022-04-28 삼성전자주식회사 리트레이닝 동작의 수행 여부를 효율적으로 결정하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템
KR102340446B1 (ko) 2017-09-08 2021-12-21 삼성전자주식회사 스토리지 장치 및 그것의 데이터 트레이닝 방법
KR102447499B1 (ko) 2017-10-19 2022-09-26 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US10679698B2 (en) 2018-03-28 2020-06-09 Intel Corporation Memory preset adjustment based on adaptive calibration
KR102499794B1 (ko) 2018-05-21 2023-02-15 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법

Also Published As

Publication number Publication date
US20210349660A1 (en) 2021-11-11
US20230105222A1 (en) 2023-04-06
EP3907625A1 (en) 2021-11-10
EP3907625B1 (en) 2024-04-03
US11550498B2 (en) 2023-01-10
CN113625940A (zh) 2021-11-09
US11921664B2 (en) 2024-03-05

Similar Documents

Publication Publication Date Title
US11921664B2 (en) Storage device and retraining method thereof
US11901321B2 (en) Three-dimensional (3D) storage device using wafer-to-wafer bonding
EP4184509A1 (en) Non-volatile memory device, storage device and method of manufacturing the same using wafer-to-wafer bonding
US20230153245A1 (en) Method of operating disaggregated memory system for context-aware prefetch and disaggregated memory system preforming the same
KR102547251B1 (ko) 비휘발성 메모리 장치를 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법
EP4187398A1 (en) Controller controlling non-volatile memory device, storage device including the same, and operating method thereof
US20230143943A1 (en) Method of operating storage device for retention enhancement and storage device performing the same
US11921625B2 (en) Storage device for graph data
US20230038363A1 (en) Three-dimensional storage device using wafer-to-wafer bonding
US20230146540A1 (en) Storage device and an operating method of a storage controller thereof
US11977447B2 (en) Storage device, operating method for the same and memory system
US11488640B2 (en) Method of resetting storage device, storage device performing the same and data center including the same
US20230141409A1 (en) Storage device and operating method thereof
US20230154529A1 (en) Storage controller and storage device including the same
US20230152984A1 (en) Storage devices configured to obtain data of external devices for debugging
US20230139519A1 (en) Storage device supporting multi-tenant operation and methods of operating same
KR20230068939A (ko) 스토리지 장치 및 그 구동 방법
CN117349076A (zh) 存储控制器、其操作方法和包括其的存储装置的操作方法
KR20230041864A (ko) 메모리 장치를 제어하도록 구성된 메모리 컨트롤러의 동작 방법
CN116107799A (zh) 存储设备