KR102392055B1 - 리트레이닝 동작의 수행 여부를 효율적으로 결정하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

리트레이닝 동작의 수행 여부를 효율적으로 결정하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 메모리 장치는, 상기 메모리 장치의 소정의 데이터 전송 경로 및 소정의 클록 전송 경로가 포함된 신호 전송 경로들의 상태를 체크하는 경로 상태 체크 회로를 포함하고, 상기 경로 상태 체크 회로는, 상기 데이터 전송 경로를 통과한 패턴 데이터 및 상기 클록 전송 경로를 통과한 클록 신호를 이용하여 샘플링 동작을 수행하고, 샘플 데이터를 생성하는 샘플링 회로 및 상기 샘플 데이터와 상기 패턴 데이터를 비교하고, 상기 메모리 장치에 대한 리트레이닝(Re-Training) 동작이 필요한지 여부를 나타내는 체크 결과 정보를 상기 비교 결과를 기반으로 관리하는 관리 회로를 포함한다.

Description

리트레이닝 동작의 수행 여부를 효율적으로 결정하기 위한 메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE FOR EFFICIENTLY DETERMINING WHETHER OR NOT TO PERFORM A RE-TRAINING OPERATION AND MEMORY SYSTME INCLUDING THE SAME}
본 개시의 기술적 사상은 메모리 장치에 대한 트레이닝 동작 수행 후에, 데이터와 클록 신호간의 정렬을 시키기 위한 리트레이닝 동작의 수행 여부를 효율적으로 결정하는 메모리 장치에 관한 것으로, 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 컨트롤러는 파워 온(Power On) 이후에 메모리 장치에 대한 트레이닝(Training) 동작을 수행하여 데이터 및 클록 신호간의 최적의 정렬(Align) 조건을 맞추고, 라이트(Write) 동작, 리드(Read) 동작과 같은 메모리 동작을 제어할 수 있다. 트레이닝 동작 이후 소정의 시간이 흐르면 메모리 동작 환경에 의한 변화(Variation) 등으로 인하여 데이터 및 클록 신호간 스큐(Skew)가 발생하거나, 데이터 및 클록 신호간 정렬이 틀어짐으로 인해, 라이트 동작 또는 리드 동작 시에 페일(Fail)이 발생할 수 있다. 데이터 및 클록 신호를 정렬시키기 위하여 메모리 장치에 대한 리트레이닝 동작을 수행할 수 있다. 리트레이닝 동작을 수행하기 위하여 메모리 컨트롤러가 메모리 동작의 페일 여부를 판단하고, 판단 결과를 기반으로 리트레이닝 동작 수행 여부를 결정하여, 메모리 장치에 대한 리트레이닝(Re-Training) 동작을 제어할 수 있다.
다만, 메모리 컨트롤러가 리트레이닝 동작을 제어하기 위해 메모리 동작의 페일 여부를 판단하고, 리트레이닝 동작 수행 여부를 결정하는 등의 동작들을 수행할 때에 시간적 손실 및 그에 따른 메모리 성능 저하가 발생하는 문제가 있었다.
본 개시의 기술적 사상이 해결하려는 과제는 메모리 시스템의 성능을 향상시키기 위해 리트레이닝 동작의 수행 여부를 효율적으로 결정하는 메모리 장치 및 이를 포함하는 메모리 시스템을 제공하는 데에 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 상기 메모리 장치의 소정의 데이터 전송 경로 및 소정의 클록 전송 경로가 포함된 신호 전송 경로들의 상태를 체크하는 경로 상태 체크 회로를 포함하고, 상기 경로 상태 체크 회로는, 상기 데이터 전송 경로를 통과한 패턴 데이터 및 상기 클록 전송 경로를 통과한 클록 신호를 이용하여 샘플링 동작을 수행하고, 샘플 데이터를 생성하는 샘플링 회로 및 상기 샘플 데이터와 상기 패턴 데이터를 비교하고, 상기 메모리 장치에 대한 리트레이닝(Re-Training) 동작이 필요한지 여부를 나타내는 체크 결과 정보를 상기 비교 결과를 기반으로 관리하는 관리 회로를 포함한다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 상기 메모리 장치 의 소정의 데이터 전송 경로 및 소정의 클록 전송 경로가 포함된 신호 전송 경로들의 상태를 체크하는 경로 상태 체크 회로를 포함하고, 상기 경로 상태 체크 회로는, 상기 데이터 전송 경로를 통과한 패턴 데이터 및 상기 클록 전송 경로를 통과한 위상이 각각 다른 복수의 클록 신호들을 이용하여 복수의 샘플링 동작을 수행하고, 복수의 샘플 데이터를 생성하는 샘플링 회로, 상기 복수의 샘플 데이터와 상기 패턴 데이터를 각각 비교하여, 상기 비교 결과들을 기반으로 상기 패턴 데이터와 상기 클록 신호들 중 기준 클록 신호와의 정렬(Align) 정도를 나타내는 경로 상태 정보를 관리하는 관리 회로를 포함한다.
본 개시의 기술적 사상의 일측면에 따른 메모리 시스템은, 메모리 장치 및 상기 메모리 장치의 메모리 동작을 제어하는 메모리 컨트롤러를 포함하며, 상기 메모리 장치는, 상기 메모리 장치의 소정의 신호 전송 경로를 각각 통과한 패턴 데이터 및 클록 신호를 이용하여 상기 신호 전송 경로의 상태를 체크하는 동작을 수행한 결과, 상기 메모리 장치에 대한 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보를 생성하고, 상기 메모리 컨트롤러는, 상기 체크 결과 정보를 기반으로, 상기 메모리 장치에 대한 상기 리트레이닝 동작을 제어한다.
본 개시의 기술적 사상의 일측면에 따른 저장 장치는, 소정의 데이터를 저장하기 위한 신호 전송 경로를 각각 포함하는 복수의 슬레이브들(Slaves) 및 상기 슬레이브들의 동작을 제어하는 마스터(Master)를 포함하고, 상기 슬레이브들 각각은, 상기 신호 전송 경로를 각각 통과한 패턴 데이터 및 클록 신호를 이용하여 샘플링 동작을 수행함으로써 생성된 샘플 데이터와 상기 패턴 데이터를 비교하고, 상기 비교 결과를 기반으로, 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보를 생성하여 상기 마스터에 제공하며, 상기 마스터는, 상기 슬레이브들로부터 수신한 복수의 체크 결과 정보들을 기반으로 상기 슬레이브들에 대한 리트레이닝 동작을 제어한다.
본 개시의 기술적 사상에 따른 메모리 장치는 신호 전송 경로의 상태를 체크하고, 메모리 장치에 대한 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보를 생성하여 메모리 컨트롤러에 제공함으로써, 메모리 컨트롤러는 메모리 장치에 대한 리트레이닝 동작 수행 여부를 신속하게 결정하고, 리트레이닝 동작을 수행할 수 있다. 이와 같이, 리트레이닝 동작 수행 여부를 효율적으로 결정함으로써, 메모리 시스템(1)의 성능을 향상시킬 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 나타내는 블록도이다.
도 3a 및 도 3b는 도 2의 경로 상태 체크 회로를 구체적으로 나타내는 블록도이다.
도 4는 도 3a의 샘플링 회로를 나타내는 회로도이다.
도 5a 및 도 5b는 도 3a의 샘플링 회로의 샘플링 동작을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 개시의 일 실시예에 따른 비교부의 비교 동작을 설명하기 위한 도면이다.
도 7은 본 개시의 일 실시예에 따른 체크 결과 정보 생성부의 체크 결과 정보를 생성하는 동작을 설명하기 위한 도면이다.
도 8은 본 개시의 일 실시예에 따른 경로 상태 체크 회로의 블록도이다.
도 9a 및 도 9b는 도 8의 체크 결과 정보 생성부의 체크 결과 정보 생성 방법을 설명하기 위한 도면이다.
도 10a 및 도 10b는 본 개시의 일 실시예에 따라 패턴 데이터와 클록 신호간 정렬 정도를 기반으로 체크 결과 정보를 생성하는 경로 상태 체크 회로의 블록도이다.
도 11은 도 10a의 기준 상태 정보에 대한 설명을 하기 위한 도면이다.
도 12a 내지 도 13b는 본 개시의 일 실시예에 따른 경로 상태 정보를 이용하여 체크 결과 정보를 생성하는 경로 상태 체크 회로의 동작을 설명하기 위한 도면이다.
도 14a 내지 도 14d는 본 개시에 따른 경로 상태 체크 회로가 신호 전송 경로에 대한 체크 동작을 수행하는 타이밍을 설명하기 위한 타이밍도이다.
도 15a 내지 도 15c는 라이트 데이터와 패턴 데이터의 배치 관계에 따른 경로 상태 체크 회로의 체크 동작 및 메모리 장치의 라이트 동작을 설명하기 위한 도면이다.
도 16a 내지 도 16c는 본 개시에 따른 경로 상태 체크 회로로부터 생성된 체크 결과 정보를 기반으로 한 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 17a 및 도 17b는 도 16a 내지 도 16c의 메모리 장치의 라이트 동작 중지에 대한 다른 예를 설명하기 위한 도면이다.
도 18a 및 도 18b는 메모리 컨트롤러가 메모리 장치로부터 체크 결과 정보를 수신하는 실시예를 설명하기 위한 메모리 시스템의 블록도이다.
도 19은 본 개시의 일 실시예에 따른 저장 장치를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(1)을 개략적으로 나타내는 블록도이다 .
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다. 메모리 장치(20)는 메모리 셀 어레이(22) 및 경로 상태 체크 회로(24)를 포함할 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않고, 경로 상태 체크 회로(24)는 아날로그 회로 및/또는 디지털 회로를 포함하는 하드웨어 블록일 수 있고, 메모리 컨트롤러(10) 등에 의해 실행되는 복수의 명령어들을 포함하는 소프트웨어 블록일 수도 있다. 이하에서는, 예시적인 실시예로서, 도 1에 도시된 메모리 시스템(1)의 구성 요소들에 대하여 상술한다.
메모리 컨트롤러(10)는 메모리 장치(20)에 대한 제어 동작을 수행할 수 있다. 구체적으로, 메모리 컨트롤러(10)는 메모리 장치(20)에 어드레스 신호(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20)에 대한 라이트, 리드 및 이레이즈 동작을 제어할 수 있다. 메모리 셀 어레이(22)는 복수의 워드 라인들(미도시)과 복수의 비트라인들(미도시)이 교차하는 영역들에 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 더 나아가, 메모리 셀 어레이(22)는 워드라인들, 적어도 하나의 스트링 선택 라인 및 적어도 하나의 그라운드 선택 라인을 포함하고, 복수의 메모리 블록들을 포함할 수 있다.
일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(22)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들이거나, 더 나아가, 메모리 셀들은 DRAM(dynamic RAM)과 같은 휘발성 메모리 셀일 수 있다.
본 개시의 일 실시예에 따른 경로 상태 체크 회로(24)는 메모리 장치(20) 내의 신호 전송 경로들의 상태를 체크하고, 체크 결과 정보를 생성할 수 있다. 체크 결과 정보는 메모리 컨트롤러(10)가 메모리 장치(20)에 대한 리트레이닝 동작을 제어할 때에, 참조되는 정보일 수 있다. 경로 상태 체크 회로(24)는 체크 결과 정보를 메모리 컨트롤러(10)에 제공할 수 있으며, 메모리 컨트롤러(10)는 메모리 장치(20)의 메모리 동작에 대한 페일 여부를 별도로 판별하는 동작 없이, 체크 결과 정보를 참조하여 메모리 장치(20)에 대한 리트레이닝 동작 수행 여부를 신속하게 결정할 수 있다.
일 실시예로, 경로 상태 체크 회로(24)는 메모리 장치(20) 내의 소정의 데이터 전송 경로를 통과한 패턴 데이터 및 메모리 장치(20) 내의 소정의 클록 전송 경로를 통과한 클록 신호 간의 정렬 상태를 체크하고, 메모리 장치(20)에 대한 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보를 생성할 수 있다. 일 예로, 메모리 컨트롤러(10)로부터 신호 전송 경로 상태 체크 관련 커맨드를 수신하거나 특정 값을 갖는 어드레스 신호를 수신한 경우, 또는 메모리 장치(20)의 트레이닝 동작 후 소정의 주기마다 경로 상태 체크 회로(24)는 신호 전송 경로의 상태를 체크하여 체크 결과 정보를 생성하는 동작을 수행할 수 있다.
패턴 데이터는 데이터 전송 경로의 상태를 체크하기 위하여 소정의 패턴 비트들을 포함하는 데이터일 수 있다. 소정의 데이터 전송 경로는 메모리 셀 어레이(22)에 라이트되는 일반 데이터가 통과하는 데이터 전송 경로와 대응될 수 있으며, 소정의 클록 전송 경로는 메모리 셀 어레이(22)에 일반 데이터가 라이트될 때에 필요한 클록 신호가 통과하는 클록 전송 경로와 대응될 수 있다. 신호 전송 경로는 데이터 전송 경로와 클록 전송 경로를 포함할 수 있으며, 경로 상태 체크 회로(24)가 체크하는 데이터 전송 경로 및 클록 전송 경로에 대한 구체적인 내용은 후술한다.
본 개시에 따른 경로 상태 체크 회로(24)는 신호 전송 경로의 상태를 체크하고, 메모리 장치(20)에 대한 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보를 생성하여 메모리 컨트롤러(10)에 제공함으로써, 메모리 컨트롤러(10)는 메모리 장치(20)에 대한 리트레이닝 동작 수행 여부를 신속하게 결정하고, 리트레이닝 동작을 수행할 수 있다. 이와 같이, 리트레이닝 동작 수행 여부를 효율적으로 결정함으로써, 메모리 시스템(1)의 성능을 향상시킬 수 있는 효과가 있다.
도 2는 도 1의 메모리 시스템(1)에 포함된 메모리 장치(20)의 일 예를 나타내는 블록도이다 .
도 2를 참조하면, 메모리 장치(100)는 제어 로직(110), 페이지 버퍼 회로(120), 입출력 회로(130), 전압 발생기(140), 로우 디코더(150), 메모리 셀 어레이(160) 및 경로 상태 체크 회로(170)를 포함할 수 있다.
메모리 셀 어레이(160)는 워드 라인들(WLs; Word Line(s)), 스트링 선택 라인(SSL; String Select Line(s)) 및 그라운드 선택 라인(GSL; Ground Select Line(s))을 통해 로우 디코더(150)에 연결되고, 비트 라인들(BLs; Bit Lines)을 통해 페이지 버퍼 회로(120)에 연결될 수 있다. 메모리 셀 어레이(160)는 복수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(160)는 복수의 낸드형 셀 스트링(NAND Cell String)을 포함할 수 있다. 각각의 셀 스트링은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 메모리 셀 어레이(160)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다.
로우 디코더(150)는 어드레스를 디코딩하여 메모리 셀 어레이(160)의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 로우 디코더(150)는 메모리 셀 어레이(160)의 선택 워드라인에 전압 발생기(140)로부터 제공되는 워드 라인 전압을 제공할 수 있다.
페이지 버퍼 회로(120)는 제어 로직(110)에 의해 수행되는 동작에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 페이지 버퍼 회로(120)는 라이트 동작시에 입출력 회로(130)로부터 데이터 라인들(DLs; Data Lines)을 통해 수신한 데이터를 선택 메모리 셀들에 라이트하고, 리드 동작시에 선택 메모리 셀에 저장된 데이터를 비트 라인들(BLs)을 통해 감지하여 입출력 회로(130)로 제공할 수 있다.
입출력 회로(130)는 페이지 버퍼 회로(120)와 데이터 라인들(DLs)을 통해 연결될 수 있으며, 메모리 컨트롤러(MCTR)와 DQ 패드(132) 및 DQS 패드(134)를 통해 연결될 수 있다. 입출력 회로(130)는 DQ 패드(132)를 통해 데이터(또는 DQ)를 메모리 컨트롤러(MCTR)로부터 입력받거나, 메모리 컨트롤러(MCTR)로 출력할 수 있고, DQS 패드(134)를 통해 DQ 스트로브(DQ Strobe) 신호를 메모리 컨트롤러(MCTR)로부터 입력받거나, 메모리 컨트롤러(MCTR)로 출력할 수 있다. DQ 스트로브 신호로부터 메모리 동작에 필요한 클록 신호가 생성될 수 있다. 도 2에서는 서술의 편의상 DQ 패드(132)가 하나로 도시되어 있지만, 이는 예시적인 것으로, 이에 국한되지 않으며, 메모리 장치(100)는 복수의 DQ 패드들을 더 포함할 수 있으며, DQ 패드들을 통해 복수의 데이터를 병렬적으로 입출력할 수 있다. 입출력 회로(130)는 입력되는 어드레스 또는 커맨드를 제어 로직(110)이나 로우 디코더(150)에 제공할 수 있다.
제어 로직(110)은 입출력 회로(130)로부터 전달되는 커맨드에 응답하여, 데이터와 클록 신호를 정렬하는 트레이닝 동작, 트레이닝 동작 후 데이터와 클록 신호의 정렬이 틀어진 때에 리트레이닝 동작, 라이트 동작, 리드 동작, 그리고 이레이즈 동작 등을 포함하는 메모리 동작을 제어할 수 있다.
경로 상태 체크 회로(170)는 샘플링 회로(172) 및 관리 회로(174)를 포함할 수 있다. 샘플링 회로(172)는 입출력 회로(130)에 포함되어 페이지 버퍼 회로(120) 및/또는 메모리 셀 어레이(160)에 데이터를 라이트할 때에 이용될 수 있다. 경로 상태 체크 회로(170)는 메모리 장치(100) 내의 소정의 데이터 전송 경로를 통과한 패턴 데이터와 메모리 장치(100) 내의 소정의 클록 전송 경로를 통과한 클록 신호간의 정렬 상태를 체크할 수 있다. 소정의 데이터 전송 경로는 일반 라이트 동작시에 라이트 데이터의 전송 경로의 일부 또는 전부일 수 있으며, 소정의 클록 전송 경로는 일반 라이트 동작시에 필요한 클록 신호의 전송 경로의 일부 또는 전부일 수 있다.
소정의 데이터 전송 경로는 메모리 컨트롤러(MCTR)와 DQ 패드(132) 사이의 제1 데이터 전송 경로(DQ_P1) 및 DQ 패드(132)와 샘플링 회로(172) 사이의 제2 데이터 전송 경로(DQ_P2)를 포함할 수 있다. 소정의 클록 전송 경로는 메모리 컨트롤러(MCTR)와 DQS 패드(134) 사이의 제1 클록 전송 경로(DQS_P1) 및 DQS 패드(134)와 샘플링 회로(172) 사이의 제2 클록 전송 경로(DQS_P2)를 포함할 수 있다. 다만, 이는 예시적 실시예로, 이에 국한되지 않으며, 소정의 데이터 전송 경로 및 소정의 클록 신호는 입출력 회로(130)에 포함된 기준 주파수 이상의 고속 동작을 수행하는 블록의 경로를 각각 더 포함하도록 설정될 수 있다. 더 나아가, 소정의 데이터 전송 경로 및 소정의 클록 전송 경로는 라이트 동작을 수행할 때의 데이터 및 클록 신호의 신호 전송 경로와 동일 또는 유사한 레플리카(Replica) 신호 전송 경로에 해당될 수 있다. 경로 상태 체크 회로(170)의 구체적인 동작은 이하 서술하도록 한다.
도 3a 및 도 3b는 도 2의 경로 상태 체크 회로(170)를 구체적으로 나타내는 블록도이다.
도 3a를 참조하면, 경로 상태 체크 회로(200a)는 샘플링 회로(220a) 및 관리 회로(240a)를 포함할 수 있다. 관리 회로(240a)는 비교부(242a), 체크 결과 정보 생성부(244a) 및 저장 회로(246a)를 포함할 수 있다. 경로 상태 체크 회로(200a)는 신호 전송 경로(STP)의 상태를 체크하기 위하여, 신호 전송 경로(STP)를 통과한(또는, 겪은) 패턴 데이터(PT_D') 및 클록 신호(CLK')를 이용할 수 있다. 일 예로, 패턴 데이터(PT_D) 및 클록 신호(CLK)는 도 1의 메모리 컨트롤러(1)로부터 수신된 것일 수 있다. 샘플링 회로(220a)는 패턴 데이터(PT_D') 및 클록 신호(CLK')를 이용하여 샘플링 동작을 수행하고, 샘플 데이터(Sample_D)를 생성할 수 있다. 예를 들어, 샘플링 회로(220a)는 클록 신호(CLK')의 라이징 엣지(Rising edge) 및/또는 폴링 엣지(Falling edge)에서 패턴 데이터(PT_D')의 값을 샘플링하여 샘플 데이터(Sample_D)를 생성할 수 있다.
비교부(242a)는 샘플링 회로(220a)로부터 샘플 데이터(Sample_D)를 수신하고, 비교 기준이 되는 패턴 데이터(PT_D)를 수신할 수 있다. 비교부(242a)는 패턴 데이터(PT_D)와 샘플 데이터(Sample_D)를 비교하여, 비교 결과(Comp_R)를 생성할 수 있다. 체크 결과 정보 생성부(244a)는 비교부(242a)로부터 비교 결과(Comp_R)를 수신하고, 비교 결과(Comp_R)를 기반으로 메모리 장치에 대한 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보(C_RI)를 생성할 수 있다.
저장 회로(246a)는 체크 결과 정보 생성부(244a)로부터 체크 결과 정보(C_RI)를 수신하여, 이를 저장할 수 있다. 저장 회로(246a)는 적어도 하나의 레지스터를 포함할 수 있으며, 메모리 장치의 상태를 나타내는 상태 레지스터(Status Register)에 체크 결과 정보(C_RI)를 저장할 수 있다. 구체적으로, 저장 회로(246a)는 메모리 장치에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값을 갖는 체크 결과 정보(C_RI)를 수신한 때에는, 소정의 레지스터에 제1 값을 갖는 체크 결과 정보(C_RI)를 저장할 수 있다. 이후, 저장 회로(246a)는 메모리 장치에 대한 리트레이닝 동작이 필요함을 나타내는 제2 값을 갖는 체크 결과 정보(C_RI)를 수신한 때에는, 소정의 레지스터에 저장된 체크 결과 정보(C_RI)의 제1 값을 제2 값으로 변경할 수 있다. 이와 같이, 본 개시의 일 실시예에 따른 관리 회로(240a)는 저장 회로(246a)에 저장된 체크 결과 정보(C_RI)를 관리할 수 있으며, 도 3a에는 도시되지 않았지만, 체크 결과 정보(C_RI)는 도 1의 메모리 컨트롤러(10)에 제공될 수 있으며, 메모리 컨트롤러(10)는 체크 결과 정보(C_RI)를 통해 메모리 장치에 대한 리트레이닝 동작이 필요한지 여부를 손쉽게 알 수 있다.
도 3b의 경로 상태 체크 회로(200b)는 도 3a의 경로 상태 체크 회로(200a)와 비교하여, 패턴 데이터 생성부(270b) 및 클록 신호 생성부(280b)를 더 포함할 수 있다. 패턴 데이터 생성부(270b)는 신호 전송 경로(STP)의 상태를 체크하기 위하여 소정의 패턴 비트들을 포함하는 패턴 데이터(PT_D)를 생성할 수 있다. 패턴 데이터 생성부(270b)는 소정의 패턴 비트들을 랜덤하게 포함하는 패턴 데이터(PT_D)를 생성할 수 있다. 또한, 패턴 데이터 생성부(270b)는 다양한 패턴 데이터가 저장된 이퓨즈 회로(E-fuse circuit)를 포함할 수 있으며, 이퓨즈 회로에 저장된 다양한 패턴 데이터 중 어느 하나를 선택하여 패턴 데이터(PT_D)를 생성할 수 있다.
클록 신호 생성부(280b)는 신호 전송 경로(STP)의 상태를 체크하기 위하여 소정의 주파수를 갖는 클록 신호(CLK)를 생성할 수 있다. 클록 신호 생성부(280b)는 메모리 컨트롤러로부터 수신된 DQ 스트로브 신호를 기반으로 클록 신호(CLK)를 생성할 수 있다. 클록 신호 생성부(280b)는 라이트 동작시에 필요한 클록 신호의 주파수와 동일한 주파수를 갖는 클록 신호를 생성할 수 있다. 도 3a의 경로 상태 체크 회로(200a)는 외부로부터 패턴 데이터(PT_D) 및 클록 신호(CLK)를 수신하는 반면, 도 3b의 경로 상태 체크 회로(200b)는 내부에서 패턴 데이터(PT_D) 및 클록 신호(CLK)를 생성할 수 있다. 따라서, 메모리 장치에 대한 트레이닝 동작 후에, 경로 상태 체크 회로(200b)는 메모리 컨트롤러로부터 별도의 신호를 수신하지 않아도, 능동적으로 신호 전송 경로의 상태를 체크하는 동작을 수행할 수 있다.
도 4는 도 3a의 샘플링 회로(220a)를 나타내는 회로도이다.
도 4를 참조하면, 샘플링 회로(220)는 적어도 하나의 플립 플롭(FF; Flip-Flop)을 포함할 수 있다. 플립 플롭(FF)은 신호 전송 경로를 통과한 패턴 데이터(PT_D') 및 클록 신호(CLK')를 수신할 수 있다. 플립 플롭(FF)은 클록 신호(CLK')의 라이징 엣지 및 폴링 엣지에서 패턴 데이터(PT_D')의 값을 샘플링하여 샘플 데이터(Sample_D)를 생성하고, 샘플 데이터(Sample_D)를 출력할 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않고, 샘플링 회로(220a)는 클록 신호(CLK')를 기반으로 패턴 데이터(PT_D')를 샘플링할 수 있는 다양한 구성을 포함할 수 있다.
도 5a 및 도 5b는 도 3a의 샘플링 회로(220a)의 샘플링 동작을 설명하기 위한 도면이다.
도 5a에서는 신호 전송 경로 상태가 양호하여, 패턴 데이터(PT_D')와 클록 신호(CLK')간 정렬이 맞는 상태에서 샘플링 동작이 수행된 경우를 전제한다.
도 3a 및 도 5a를 참조하면, 샘플링 회로(220a)는 제1 비트 데이터(D_1) 및 제2 비트 데이터(D_2)를 포함하는 패턴 데이터(PT_D')에 대한 샘플링 동작을 수행할 수 있다. 즉, 샘플링 회로(220a)는 패턴 데이터(PT_D')의 값을 클록 신호(CLK')의 라이징 엣지 및 폴링 엣지 타이밍에서 샘플링할 수 있다. 일 예로, 클록 신호(CLK')의 라이징 엣지에서 제1 비트 데이터(D_1)를 샘플링하고, 폴링 엣지에서 제2 비트 데이터(D_2)를 샘플링할 수 있다. 이를 통해, 샘플링 회로(220a)는 제1 비트 데이터(D_1) 및 제2 비트 데이터(D_2)를 포함하는 샘플 데이터(Sample_D)를 생성할 수 있다.
도 5b에서는 신호 전송 경로 상태가 나빠 패턴 데이터(PT_D')와 클록 신호(CLK')간 정렬이 맞지 않은 상태에서 샘플링 동작이 수행된 경우를 전제한다.
도 3a 및 도 5b를 참조하면, 샘플링 회로(220a)는 제1 비트 데이터(D_1) 및 제2 비트 데이터(D_2)를 포함하는 패턴 데이터(PT_D')에 대한 샘플링 동작을 수행할 수 있다. 일 예로, 클록 신호(CLK')의 라이징 엣지 및 폴링 엣지에서 패턴 데이터(PT_D')를 각각 샘플링하여, 제1 비트 데이터(D_1)와 상이한 데이터(W_D) 및 제2 비트 데이터(D_2)와 상이한 데이터(W_D)를 포함하는 샘플 데이터(Sameple_D)를 생성할 수 있다. 다만, 이는 샘플링 동작의 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 더 많은 패턴 비트들을 포함하는 패턴 데이터를 이용하여 다양한 방법으로 샘플링 동작을 수행할 수 있다.
도 6a 및 도 6b는 본 개시의 일 실시예에 따른 비교부(242)의 비교 동작을 설명하기 위한 도면이다.
도 6a는 도 5a의 샘플 데이터(Sample_D)와 패턴 데이터(PT_D)를 비교하는 경우를 나타내는 도면이며, 도 6b는 도 5b의 샘플 데이터(Sample_D)와 패턴 데이터(PT_D)를 비교하는 경우를 나타내는 도면이다.
도 6a를 참조하면, 비교부(242)는 적어도 하나의 논리 회로(LC)를 포함할 수 있으며, 일 예로, 논리 회로(LC)는 XOR 논리 회로일 수 있다. 논리 회로(LC)는 샘플 데이터(Sample_D) 및 비교 기준이 되는 패턴 데이터(PT_D)를 수신하여, 샘플 데이터(Sample_D)와 패턴 데이터(PT_D)를 비교할 수 있다. 패턴 데이터(PT_D) 및 샘플 데이터(Sample_D)는 각각 제1 비트 데이터(D_1) 및 제2 비트 데이터(D_2)를 포함할 수 있다. 비교부(242)는 샘플 데이터(Sample_D)와 패턴 데이터(PT_D)를 비교하고, 비교 결과(Comp_R)로서 패턴 데이터(PT_D)와 샘플 데이터(Sample_D)가 일치함을 나타내는 패스 데이터(Pass_D)를 생성할 수 있다.
도 6b를 참조하면, 비교부(242)의 논리 회로(LC)는 샘플 데이터(Sample_D) 및 패턴 데이터(PT_D)를 수신하여, 샘플 데이터(Sample_D)와 패턴 데이터(PT_D)를 비교할 수 있다. 샘플 데이터(Sample_D)는 제1 비트 데이터(D_1), 제2 비트 데이터(D_2)와 각각 상이한 데이터(W_D)를 포함할 수 있다. 비교부(242)는 샘플 데이터(Sample_D)와 패턴 데이터(PT_D)를 비교하고, 비교 결과(Comp_R)로서 패턴 데이터(PT_D)와 샘플 데이터(Sample_D)가 상이함을 나타내는 페일 데이터(Fail_D)를 생성할 수 있다.
도 7은 본 개시의 일 실시예에 따른 체크 결과 정보 생성부(244)의 체크 결과 정보(C_RI)를 생성하는 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 체크 결과 정보 생성부(244)는 샘플 데이터와 패턴 데이터가 일치함을 나타내는 패스 데이터(Pass_D)를 수신한 때에, 메모리 장치에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값(또는, 로직 하이, H)을 갖는 체크 결과 정보(C_RI)를 생성할 수 있다. 또한, 체크 결과 정보 생성부(244)는 샘플 데이터와 패턴 데이터가 불일치함을 나타내는 페일 데이터(Fail_D)를 수신한 때에, 메모리 장치에 대한 리트레이닝 동작이 필요함을 나타내는 제2 값(또는, 로직 로우, L)을 갖는 체크 결과 정보(C_RI)를 생성할 수 있다.
체크 결과 정보 생성부(244)는 저장 회로(246)에 체크 결과 정보(C_RI)를 저장할 수 있다. 일 실시예로, 저장 회로(246)는 메모리 장치의 상태를 나타내는 정보가 저장되는 상태 레지스터(SR; Status register)를 포함할 수 있다. 상태 레지스터(SR)는 체크 결과 정보(C_RI)의 값을 저장하는 소정의 메모리 공간을 포함할 수 있다. 저장 회로(246)는 메모리 컨트롤러(또는 외부)로부터 상태 리드(Status read)를 수신한 때에, 메모리 장치에 대한 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보(C_RI)가 포함된 메모리 상태 정보를 메모리 컨트롤러(또는, 외부)에 제공할 수 있다.
도 8은 본 개시의 일 실시예에 따른 경로 상태 체크 회로(300)의 블록도이다 .
도 8에서는 메모리 컨트롤러와 메모리 장치간에 병렬적으로 복수의 병렬 데이터를 송수신하는 경우에 경로 상태 체크 회로(300)의 동작을 설명한다. 이 때, 각각의 병렬 데이터는 도 2의 메모리 장치(100) 내의 각각 다른 데이터 전송 경로를 통과함을 가정한다.
도 8을 참조하면, 경로 상태 체크 회로(300)는 샘플링 회로(320), 비교부(340) 및 체크 결과 정보 생성부(360)를 포함할 수 있다. 샘플링 회로(320)는 복수의 플립 플롭들(FF1~FFn)을 포함할 수 있다. 각각의 제1 내지 제n 패턴 데이터(PT_D1~PT_Dn)는 제1 내지 제n 병렬 데이터와 각각 대응될 수 있다. 구체적으로, 복수의 병렬 데이터가 전송되는 데이터 전송 경로들의 상태를 체크하기 위하여, 복수의 패턴 데이터(PT_1~PT_n)는 메모리 장치가 라이트 동작을 수행할 때에 복수의 병렬 데이터가 전송되는 데이터 전송 경로들과 대응되는 소정의 데이터 전송 경로들을 각각 통과할 수 있다.
각각의 플립 플롭들(FF1~FFn)은 소정의 데이터 전송 경로들을 각각 통과한 복수의 패턴 데이터(PT_D1'~PT_Dn') 및 소정의 클록 전송 경로를 통과한 클록 신호(CLK')를 이용하여 샘플링 동작을 수행할 수 있다. 이를 통해, 샘플링 회로(320)는 복수의 샘플링 데이터(Sample_D1~Sample_Dn)을 생성할 수 있다.
비교부(340)는 복수의 논리 회로들(LC1~LCn)을 포함할 수 있다. 논리 회로들(LC1~LCn) 각각은 XOR 논리 회로일 수 있다. 각각의 논리 회로들(LC1~LCn)은 복수의 패턴 데이터(PT_1~PT_n)와 복수의 샘플링 데이터(Sample_D1~Sample_Dn)을 각각 비교하여, 복수의 비교 결과들(Comp_R1~Comp_Rn)을 생성할 수 있다.
체크 결과 정보 생성부(360)는 복수의 비교 결과들(Comp_R1~Comp_Rn)을 수신하고, 복수의 비교 결과들(Comp_R1~Comp_Rn)을 이용하여 체크 결과 정보를 생성할 수 있으며, 이에 대한 구체적인 내용은 도 9a 및 도 9b에서 서술한다.
도 9a 및 도 9b는 도 8의 체크 결과 정보 생성부(360)의 체크 결과 정보 생성 방법을 설명하기 위한 도면이다.
도 9a 및 도 9b에서는 메모리 컨트롤러와 메모리 장치 사이에 8개의 병렬 데이터가 송수신되는 것을 가정한다. 도 8 및 도 9a를 참조하면, 샘플링 회로(320) 및 비교부(340)는 8개의 패턴 데이터(PT_D1~PT_D8)를 이용하여 8개의 비교 결과들(Comp_R1~Comp_R8)을 생성할 수 있으며, 생성된 비교 결과들(Comp_R1~Comp_R8)을 체크 결과 정보 생성부(360)에 제공할 수 있다.
도 9a에서의 체크 결과 정보 생성부(360)는 비교 결과들(Comp_R1~Comp_R8)로서 복수의 패스 데이터(Pass_D1~Pass_D8)를 수신할 수 있다. 일 실시예로서, 체크 결과 정보 생성부(360)는 비교 결과들(Comp_R1~Comp_R8)이 모두 패스 데이터(Pass_D1~Pass_D8)인 때에는 메모리 장치에 대한 리트레이닝 동작이 필요없음을 나타내는 제1 값(H)을 갖는 체크 결과 정보(C_RI)를 생성할 수 있다.
도 9b에서의 체크 결과 정보 생성부(360)는 비교 결과들(Comp_R1~Comp_R8)로서 복수의 패스 데이터(Pass_D1, Pass_D3~Pass_D8)와 하나의 페일 데이터(Fail_D2)를 수신할 수 있다. 일 실시예로서, 체크 결과 정보 생성부(360)는 적어도 하나의 페일 데이터를 수신한 때에는 메모리 장치에 대한 리트레이닝 동작이 필요함을 나타내는 제2 값(L)을 갖는 체크 결과 정보(C_RI)를 생성할 수 있다. 다만, 이는 예시적인 실시예에 불과한 바, 이에 국한되지 않으며, 체크 결과 정보 생성부(360)는 소정의 기준 페일 데이터 개수 이상의 페일 데이터를 수신한 때에 제2 값(L)을 갖는 체크 결과 정보(C_RI)를 생성할 수 있다. 기준 페일 데이터 개수는 미리 설정될 수 있으며, 외부로부터 수신한 신호에 의하여 기준 페일 데이터 개수가 변경될 수 있다.
도 10a 및 도 10b는 본 개시의 일 실시예에 따라 패턴 데이터와 클록 신호간 정렬 정도를 기반으로 체크 결과 정보를 생성하는 경로 상태 체크 회로(400a, 400b)의 블록도이다 .
도 10a를 참조하면, 경로 상태 체크 회로(400a)는 샘플링 회로(420a), 비교부(440a) 및 체크 결과 정보 생성부(460a)를 포함할 수 있다. 샘플링 회로(420a)는 복수의 샘플링 회로들(420a_1~420a_m)을 포함할 수 있다. 비교부(440a)는 복수의 비교기들(440a_1~440a_m)을 포함할 수 있다.
샘플링 회로들(420a_1~420a_m)은 신호 전송 경로(STP)의 소정의 데이터 전송 경로를 통과한 패턴 데이터(PT_D')를 수신하고, 위상이 상이하고, 신호 전송 경로(STP)의 소정의 클록 전송 경로를 통과한 클록 신호들(CLK_P1'~CLK_Pm')을 각각 수신할 수 있다. 클록 신호들(CLK_P1~CLK_Pm)은 각각 일정한 위상 차이가 나도록 쉬프트된 것일 수 있다. 샘플링 회로들(420a_1~420a_m) 각각은 클록 신호들(CLK_P1'~CLK_Pm') 중 어느 하나와 패턴 데이터(PT_D')를 이용하여 샘플링 동작을 수행하고, 샘플링 데이터(Sample_DP1~Sample_DPm)를 생성할 수 있다. 비교기들(440a_1~440a_m) 각각은 복수의 샘플링 데이터(Sample_DP1~Sample_DPm) 중 어느 하나와 비교 기준이 되는 패턴 데이터(PT_D)를 이용하여 비교 동작을 수행하고, 비교 결과(Comp_DP1~Comp_DPm)를 생성할 수 있다. 경로 상태 정보(PSI, Path State Information)는 비교부(440a)에서 생성된 비교 결과들(Comp_DP1~Comp_DPm)을 포함할 수 있으며, 경로 상태 정보(PSI)는 현재 패턴 데이터(PT_D')와 기준 클록 신호(또는 쉬프트 위상이 0인 클록 신호, 예를 들면, CLK_P1')간의 정렬 정도를 나타낼 수 있다.
체크 결과 정보 생성부(460a)는 경로 상태 정보(PSI) 및 기준 설정 정보(Ref_set_Info.)를 기반으로, 체크 결과 정보(C_RI)를 생성할 수 있다. 기준 설정 정보(Ref_set_Info.)는 기준 상태 정보(RSI, Reference State Information)및 기준 비트 개수(RBN, Reference Bit Number)를 포함할 수 있다. 기준 설정 정보(Ref_set_Info.)는 도 3a의 저장 회로(246a)에 저장될 수 있다. 이에 대한 구체적인 설명은 후술하도록 한다.
도 10b의 경로 상태 체크 회로(400b)는 도 10a의 경로 상태 체크 회로(400a)와 비교하여, 패턴 데이터 생성부(470b) 및 클록 신호 생성부(480b)를 더 포함할 수 있다. 패턴 데이터 생성부(470n)는 신호 전송 경로(STP)의 상태를 체크하기 위하여 소정의 패턴 비트들을 포함하는 패턴 데이터(PT_D)를 생성할 수 있다. 클록 신호 생성부(480b)는 신호 전송 경로(STP)의 상태를 체크하기 위하여 소정의 주파수 및 위상을 갖는 클록 신호들(CLK_P1~CLK_Pm)을 생성할 수 있다. 클록 신호 생성부(480b)는 위상 쉬프터(482b)를 포함할 수 있으며, 위상 쉬프터(482b)를 이용하여 위상이 0인 기준 클록 신호를 일정한 위상만큼 계속 쉬프트시켜, 위상이 상이한 복수의 클록 신호들(CLK_P1~CLK_Pm)을 생성할 수 있다.
도 11은 도 10a의 기준 상태 정보(Ref_state_Info.)에 대한 설명을 하기 위한 도면이다.
도 10a 및 도 11을 참조하면, 메모리 장치에 대한 트레이닝 동작 후, 소정의 시간내에 경로 상태 체크 회로(400a)는 기준 상태 정보(RSI)를 생성할 수 있다. 샘플링 회로(420a)는 제1 클록 신호(CLK_P1', Ref.) 및 제1 클록 신호(CLK_P1', Ref.)를 기준으로 소정의 위상(Φ)만큼 각각 쉬프트된 제2 내지 제4 클록 신호(CLK_P2'~CLK_P4')를 이용하여 제1 비트 데이터(D_1) 및 제2 비트 데이터(D_2)를 포함하는 패턴 데이터(PT_D')에 대한 복수의 샘플링 동작을 수행할 수 있다.
비교부(440a)는 샘플링 회로(420a)로부터 생성된 복수의 샘플링 데이터와 패턴 데이터(PT_D)를 비교하여, 복수의 비교 결과들(Comp_DP1~Comp_DP4)을 생성할 수 있다. 예를 들어, 기준이 되는 제1 클록 신호(CLK_P1')를 이용하여 생성된 샘플링 데이터는 패턴 데이터(PT_D)와 일치하기 때문에, 비교부(440a)는 패스(Pass) 결과를 나타내는 값(예를 들면, '1'의 값)을 갖는 제1 비교 결과(Comp_DP1)를 생성할 수 있다. 이와 같은 방식으로, 제1 클록 신호(CLK_P1')를 기준으로 각각 Φ, 2Φ 만큼 쉬프트된 제2 및 제3 클록 신호(CLK_P2', CLK_P3')를 이용하여 생성된 샘플링 데이터는 패턴 데이터(PT_D)와 각각 일치하기 때문에, 비교부(440b)는 패스(Pass) 결과를 나타내는 값을 갖는 제2 및 제3 비교 결과(Comp_DP2, Comp_DP3)를 생성할 수 있다. 또한, 제1 클록 신호(CLK_P1')를 기준으로 3Φ 만큼 쉬프트된 제4 클록 신호(CLK_P4')를 이용하여 생성된 샘플링 데이터는 패턴 데이터(PT_D)와 불일치하기 때문에, 비교부(440b)는 페일(Fail) 결과를 나타내는 값(예를 들면, '0'의 값)을 갖는 제4 비교 결과(Comp_DP4)를 생성할 수 있다.
기준 상태 정보(RSI)는 제1 내지 제4 비교 결과(Comp_DP1~Comp_DP4)를 포함할 수 있으며, 일 예로, 4비트 데이터로서 '0111' 값을 가질 수 있다. 기준 상태 정보(RSI)는 메모리 장치에 대한 트레이닝 동작 후, 소정의 시간내에 생성된 것으로서, 메모리 장치에 대한 리트레이닝 동작이 필요한지 여부를 결정하기 위한 기준이 될 수 있다.
도 12a 내지 도 13b는 본 개시의 일 실시예에 따른 경로 상태 정보(PSI)를 이용하여 체크 결과 정보(C_RI)를 생성하는 경로 상태 체크 회로의 동작을 설명하기 위한 도면이다.
도 10a 및 도 12a를 참조하면, 외부로부터 신호 전송 경로 상태 체크 관련 커맨드를 수신하거나 특정 값을 갖는 어드레스 신호를 수신한 경우, 또는 메모리 장치의 트레이닝 동작 후 소정의 주기마다 경로 상태 체크 회로(400a)는 경로 상태 정보(PSI)를 생성하는 동작을 수행할 수 있다. 이하에서는, 도 11과 달리, 메모리 장치에 대한 트레이닝 동작 후에 소정이 시간이 지난 결과, 신호 전송 경로를 통과한 데이터 및 클록 신호간의 정렬이 어느 정도 틀어진 것을 가정한다.
샘플링 회로(420a)는 제1 클록 신호(CLK_P1', Ref.) 및 제1 클록 신호(CLK_P1', Ref.)를 기준으로 소정의 위상(Φ)만큼 각각 쉬프트된 제2 내지 제4 클록 신호(CLK_P2'~CLK_P4')를 이용하여 제1 비트 데이터(D_1) 및 제2 비트 데이터(D_2)를 포함하는 패턴 데이터(PT_D')에 대한 복수의 샘플링 동작을 수행할 수 있다. 비교부(440a)는 샘플링 회로(420a)로부터 생성된 복수의 샘플링 데이터와 패턴 데이터(PT_D)를 비교하여, 복수의 비교 결과들(Comp_DP1~Comp_DP4)을 생성할 수 있다. 기준이 되는 제1 클록 신호(CLK_P1') 및 제2 클록 신호(CLK_P2')를 이용하여 각각 생성된 샘플링 데이터는 패턴 데이터(PT_D)와 일치하기 때문에, 비교부(440a)는 패스(Pass) 결과를 나타내는 값을 갖는 제1 및 제2 비교 결과(Comp_DP1, Comp_DP2)를 생성할 수 있다. 또한, 제3 및 제4 클록 신호(CLK_P3', CLK_P4')를 이용하여 각각 생성된 샘플링 데이터는 패턴 데이터(PT_D)와 불일치하여, 비교부(440a)는 페일(Fail) 결과를 나타내는 값을 갖는 제3 및 제4 비교 결과(Comp_DP3, Comp_DP4)를 생성할 수 있다.
경로 상태 정보(PSI)는 제1 내지 제4 비교 결과(Comp_DP1~Comp_DP4)를 포함할 수 있으며, 일 예로, 4비트 데이터로서 '0011' 값을 가질 수 있다.
도 12b를 참조하면, 체크 결과 정보 생성부(460)는 경로 상태 정보(PSI) 및 기준 설정 정보(Ref_set_Info.)를 기반으로 메모리 장치에 대한 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보(C_RI)를 생성할 수 있다. 기준 설정 정보(Ref_set_Info.)는 기준 상태 정보(RSI) 및 기준 비트 개수(RBN)를 포함할 수 있다. 기준 상태 정보(RSI)는 도 11에서 전술한 바와 같이, '0111' 값으로 설정될 수 있으며, 기준 비트 개수(RBN)는 '2'로 설정될 수 있다. 일 실시예로, 기준 비트 개수(RBN)는 기준 상태 정보(RSI)를 기반으로 설정될 수 있다. 구체적으로, 기준 상태 정보(RSI)가 포함하는 비트의 개수, 기준 상태 정보(RSI)의 값을 고려하여 기준 비트 개수(RBN)가 설정될 수 있다. 다만, 기준 상태 정보(RSI)의 값과 기준 비트 개수(RBN)의 값은 예시적인 것으로, 이에 국한되지 않으며, 다양한 값으로 설정될 수 있으며, 메모리 장치의 동작 환경 등에 따른 요인으로 값이 변경될 수 있다.
체크 결과 정보 생성부(460)는 경로 상태 정보(PSI)와 기준 상태 정보(RSI)를 비교할 수 있다. 체크 결과 정보 생성부(460)는 경로 상태 정보(PSI)와 기준 상태 정보(RSI)간의 상이한 비트 개수가 기준 비트 개수(RBN) 이상인지 여부를 기반으로 체크 결과 정보(C_RI)를 생성할 수 있다. 일 예로, 경로 상태 정보(PSI)의 값은 '0011'이고, 기준 상태 정보(RSI)의 값은 '0111'이므로, 한 개의 비트가 상이하며, 이는 '2'로 설정된 기준 비트 개수(RBN)보다 작다.
경로 상태 정보(PSI)와 기준 상태 정보(RSI)간의 차이가 크지 않은 것을 볼 때, 데이터와 클록 신호간의 정렬이 틀어진 정도가 메모리 동작이 페일될 정도에 이르지 않았다고 판단될 수 있는 바, 이에 따라, 체크 결과 정보 생성부(460)는 메모리 장치에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값(H)을 갖는 체크 결과 정보(C_RI)를 생성할 수 있다.
도 10a 및 도 13a를 참조하면, 샘플링 회로(420a)는 제1 클록 신호(CLK_P1', Ref.) 및 제1 클록 신호(CLK_P1', Ref.)를 기준으로 소정의 위상(Φ) 간격만큼 각각 쉬프트된 제2 내지 제4 클록 신호(CLK_P2'~CLK_P4')를 이용하여 제1 비트 데이터(D_1) 및 제2 비트 데이터(D_2)를 포함하는 패턴 데이터(PT_D')에 대한 복수의 샘플링 동작을 수행할 수 있다. 비교부(440a)는 샘플링 회로(420a)로부터 생성된 복수의 샘플링 데이터와 패턴 데이터(PT_D)를 비교하여, 복수의 비교 결과들(Comp_DP1~Comp_DP4)을 생성할 수 있다. 기준이 되는 제1 클록 신호(CLK_P1') 를 이용하여 각각 생성된 샘플링 데이터는 패턴 데이터(PT_D)와 일치하기 때문에, 비교부(440a)는 패스(Pass) 결과를 나타내는 값을 갖는 제1 비교 결과(Comp_DP1)를 생성할 수 있다. 또한, 제2 내지 제4 클록 신호(CLK_P2'~CLK_P4')를 이용하여 각각 생성된 샘플링 데이터는 패턴 데이터(PT_D)와 불일치하기 때문에, 비교부(440a)는 페일(Fail) 결과를 나타내는 값을 갖는 제2 내지 제4 비교 결과(Comp_DP2~Comp_DP4)를 생성할 수 있다.
경로 상태 정보(PSI)는 제1 내지 제4 비교 결과(Comp_DP1~Comp_DP4)를 포함할 수 있으며, 일 예로, 4비트 데이터로서 '0001' 값을 가질 수 있다.
도 13b를 참조하면, 체크 결과 정보 생성부(460)는 경로 상태 정보(PSI)와 기준 상태 정보(RSI)를 비교할 수 있다. 체크 결과 정보 생성부(460)는 경로 상태 정보(PSI)와 기준 상태 정보(RSI)간의 상이한 비트 개수가 기준 비트 개수(RBN) 이상인지 여부를 기반으로 체크 결과 정보(C_RI)를 생성할 수 있다. 일 예로, 경로 상태 정보(PSI)의 값은 '0001'이고, 기준 상태 정보(RSI)의 값은 '0111'이므로, 한 개의 비트가 상이하며, 이는 '2'로 설정된 기준 비트 개수(RBN)와 동일하다.
경로 상태 정보(PSI)와 기준 상태 정보(RSI)간의 차이(기준 비트 개수(RBN) 이상)가 크기 때문에 데이터와 클록 신호간의 정렬이 틀어진 정도가 메모리 동작이 페일될 정도에 이르렀다고 판단될 수 있는 바, 이에 따라, 체크 결과 정보 생성부(460)는 메모리 장치에 대한 리트레이닝 동작이 필요함을 나타내는 제2 값(L)을 갖는 체크 결과 정보(C_RI)를 생성할 수 있다.
도 14a 내지 도 14d는 본 개시에 따른 경로 상태 체크 회로가 신호 전송 경로에 대한 체크 동작 및 메모리 장치의 라이트 동작을 수행하는 타이밍을 설명하기 위한 타이밍도이다 .
도 1 및 도 14a를 참조하면, 메모리 장치(20)가 메모리 컨트롤러(10)로부터 어떠한 커맨드를 수신하지 않은 상태 또는 유휴(idle) 시간에 경로 상태 체크 회로(24)는 신호 전송 경로에 대한 체크 동작(CHO, Check Operation)을 수행할 수 있다. 경로 상태 체크 회로(24)는 신호 전송 경로의 상태가 양호한 때에는 경로 상태 체크 회로(24)에 의해 생성된 체크 결과 정보(C_RI)는 메모리 장치(20)에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값(H)을 가질 수 있다. 메모리 장치(20)가 메모리 컨트롤러(10)로부터 수신한 라이트 커맨드(WR_CMD)에 응답하여 메모리 장치(20)는 바로 라이트 동작(WRO, Write operation)을 수행할 수 있다.
도 1 및 도 14b를 참조하면, 메모리 장치(20)가 라이트 커맨드(WR_CMD)에 응답하여 라이트 동작(WRO)을 수행하기 전 타이밍에 경로 상태 체크 회로(24)는 신호 전송 경로에 대한 체크 동작(CHO)을 수행할 수 있다. 즉, 메모리 장치(20)가 메모리 컨트롤러(10)로부터 라이트 커맨드(WR_CMD)를 수신한 때에, 경로 상태 체크 회로(24)는 신호 전송 경로에 대한 체크 동작을 먼저 수행할 수 있다. 경로 상태 체크 회로(24)에 의해 생성된 체크 결과 정보(C_RI)가 메모리 장치(20)에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값(H)을 갖는 때에, 체크 동작(CHO) 이후에 메모리 장치(20)는 라이트 커맨드(WR_CMD)에 응답하여 바로 라이트 동작(WRO)을 수행할 수 있다.
도 1 및 도 14c를 참조하면, 경로 상태 체크 회로(24)는 메모리 장치(20)가 소정의 라이트 동작을 수행하는 도중 타이밍에 신호 전송 경로에 대한 체크 동작을 수행할 수 있다. 즉, 메모리 장치(20)는 메모리 컨트롤러(10)로부터 수신한 라이트 커맨드(WR_CMD)에 응답하여 일부 라이트 동작(WRO_P1)을 수행하고 난 후에, 경로 상태 체크 회로(24)는 신호 전송 경로에 대한 체크 동작(CHO)을 수행할 수 있다. 메모리 장치(20)는 나머지 라이트 동작(WRO_P2)을 체크 동작(CHO)이 완료 후에 수행할 수 있다. 경로 상태 체크 회로(24)에 의해 생성된 체크 결과 정보(C_RI)가 메모리 장치(20)에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값(H)을 갖는 때에, 체크 동작(CHO) 이후에 메모리 장치(20)는 바로 나머지 라이트 동작(WRO_P2)을 수행할 수 있다.
도 1 및 도 14d를 참조하면, 경로 상태 체크 회로(24)는 메모리 장치(20)가 라이트 동작을 완료한 이후 타이밍에 신호 전송 경로에 대한 체크 동작을 수행할 수 있다. 즉, 메모리 장치(20)는 메모리 컨트롤러(10)로부터 메모리 컨트롤러(10)로부터 수신한 라이트 커맨드(WR_CMD)에 응답하여 라이트 동작(WRO)을 수행할 수 있다. 이후, 경로 상태 체크 회로(24)는 신호 전송 경로에 대한 체크 동작(CHO)을 수행할 수 있다.
도 14a 내지 도 14d에서는 서술의 편의상 경로 상태 체크 회로(24)는 별도의 커맨드를 수신하지 않아도 신호 전송 경로에 대한 체크 동작을 수행하는 것으로 도시되어 있으나, 전술한 바와 같이, 메모리 컨트롤러(10)로부터 신호 전송 경로 상태 체크 관련 커맨드를 수신하거나 특정 값을 갖는 어드레스 신호를 수신한 경우, 또는 메모리 장치(20)의 트레이닝 동작 후 소정의 주기마다 경로 상태 체크 회로(24)는 신호 전송 경로에 대한 체크 동작을 수행할 수 있다.
또한, 일 실시예로, 경로 상태 체크 회로(24)는 메모리 장치(20)가 레이턴시 모드(Latency mode)일 때에, 레이턴시 모드에서 소정의 시간이 지난 후에 형성된 클록 신호를 이용하여 신호 전송 경로에 대한 체크 동작을 수행할 수 있다. 레이턴시 모드는 메모리 장치(20)가 메모리 동작을 수행하기 전에 메모리 동작에 필요한 클록 신호를 형성하는 메모리 장치(20)의 모드를 지칭할 수 있다. 즉, 경로 상태 체크 회로(24)는 메모리 동작을 수행하기 직전에 형성된 소정의 주기만큼의 클록 신호를 이용하여 체크 동작을 수행할 수 있다.
도 15a 내지 도 15c는 라이트 데이터( WR _DATA)와 패턴 데이터(PT_D)의 배치 관계에 따른 경로 상태 체크 회로의 체크 동작 및 메모리 장치(MD)의 라이트 동작을 설명하기 위한 도면이다.
도 15a를 참조하면, 메모리 장치(MD)는 메모리 컨트롤러로부터 라이트 커맨드(WR_CMD) 및 어드레스 신호(ADDR)를 수신할 수 있다. 이후, 메모리 장치(MD)는 패턴 데이터(PT_D) 및 라이트 데이터(WR_DATA)를 포함하는 데이터를 수신할 수 있다. 일 실시예로, 패턴 데이터(PT_D)는 라이트 데이터(WR_DATA)의 앞단에 배치될 수 있다. 메모리 장치(MD)의 경로 상태 체크 회로는 패턴 데이터(PT_D)를 수신한 t1 시간부터 신호 전송 경로 상태를 체크하는 동작(CHO)을 수행할 수 있다. 이하에서는, 체크 동작(CHO) 결과, 메모리 장치(MD)에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값(H)을 갖는 체크 결과 정보(C_RI)가 생성됨을 가정한다. 메모리 장치(MD)는 t2 시간부터 t3 시간까지 도 2의 페이지 버퍼 회로(120)에 라이트 데이터(WR_DATA)를 라이트하는 동작(WRO_PB)을 수행할 수 있다. 이후, 메모리 컨트롤러로부터 확인 커맨드(CON_CMD)를 수신한 때에, 메모리 장치(MD)는 t4 시간부터 페이즈 버퍼 회로(120)에 저장된 라이트 데이터(WR_DATA)를 도 2의 메모리 셀 어레이(160)에 라이트하는 동작(WRO_MCELL)을 수행할 수 있다. 즉, 컨펌 커맨드(CON_CMD)는 페이지 버퍼 회로(120)에 라이트된 데이터를 최종적으로 메모리 셀 어레이(160)에 라이트할 것을 메모리 장치(MD)에 지시하는 커맨드일 수 있다.
도 15b를 참조하면, 도 15b와 달리, 패턴 데이터(PT_D)는 제1 라이트 데이터(WR_DATA_1) 및 제2 라이트 데이터(WR_DATA_2) 사이에 배치될 수 있다. 메모리 장치(MD)는 t1 시간부터 도 2의 페이지 버퍼 회로(120)에 제1 라이트 데이터(WR_DATA_1)를 라이트하는 동작(WRO_PB_1)을 수행할 수 있다. 메모리 장치(MD)의 경로 상태 체크 회로는 패턴 데이터(PT_D)를 수신한 t2 시간부터 신호 전송 경로 상태를 체크하는 동작(CHO)을 수행할 수 있다. 메모리 장치(MD)는 t3 시간부터 도 2의 페이지 버퍼 회로(120)에 제2 라이트 데이터(WR_DATA_2)를 라이트하는 동작(WRO_PB_2)을 수행할 수 있다. 이후, 메모리 컨트롤러로부터 확인 커맨드(CON_CMD)를 수신한 때에, 메모리 장치(MD)는 t5 시간부터 페이즈 버퍼 회로(120)에 저장된 제1 및 제2 라이트 데이터(WR_DATA_1, WR_DATA_2)를 도 2의 메모리 셀 어레이(160)에 라이트하는 동작(WRO_MCELL)을 수행할 수 있다.
도 15c는 도 15a와 달리, 패턴 데이터(PT_D)는 라이트 데이터(WR_DATA)의 뒷단에 배치될 수 있다. 메모리 장치(MD)는 t1 시간부터 도 2의 페이지 버퍼 회로(120)에 라이트 데이터(WR_DATA)를 라이트하는 동작(WRO_PB)을 수행할 수 있다. 메모리 장치(MD)의 경로 상태 체크 회로는 패턴 데이터(PT_D)를 수신한 t2 시간부터 t3 시간까지 신호 전송 경로 상태를 체크하는 동작(CHO)을 수행할 수 있다. 이후, 메모리 컨트롤러로부터 확인 커맨드(CON_CMD)를 수신한 때에, 메모리 장치(MD)는 t4 시간부터 페이지 버퍼 회로(120)에 저장된 라이트 데이터(WR_DATA)를 도 2의 메모리 셀 어레이(160)에 라이트하는 동작(WRO_MCELL)을 수행할 수 있다.
도 16a 내지 도 16c는 본 개시에 따른 경로 상태 체크 회로로부터 생성된 체크 결과 정보를 기반으로 한 메모리 장치의 동작을 설명하기 위한 타이밍도이다 .
도 1 및 도 16a를 참조하면, 메모리 장치(20)가 메모리 컨트롤러(10)로부터 라이트 커맨드(WR_CMD)를 수신한 때에, 경로 상태 체크 회로(24)는 신호 전송 경로의 체크 동작을 수행할 수 있다. 이후, 메모리 장치(20)는 라이트 동작(WRO)을 수행할 때에, 체크 결과 정보(C_RI)를 참조하여, 라이트 동작(WRO) 수행 여부를 결정할 수 있다. 경로 상태 체크 회로(24)에 의해 생성된 체크 결과 정보(C_RI)가 메모리 장치(20)에 대한 리트레이닝 동작이 필요함을 나타내는 제2 값(L)을 갖는 때에, 메모리 장치(20)는 라이트 동작을 중지(WROS, Write Operation Stop)할 수 있다. 메모리 장치(20)가 라이트 동작을 중지(WROS)하는 것은 메모리 장치(20)가 라이트 커맨드(WR_CMD)에 응답하여 일련의 라이트 동작 수행을 하지 않는 상태인 것으로 정의할 수 있다. 다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 라이트 동작을 중지(WROS)하는 것은 다양한 정의가 가능하며, 다른 정의의 예는 도 17a 및 도 17b에서 서술한다.
메모리 컨트롤러(10)는 체크 결과 정보(C_RI)를 참조하여, 리트레이닝 커맨드(RT_CMD)를 메모리 장치(20)에 제공할 수 있다. 메모리 장치(20)는 리트레이닝 커맨드(RT_CMD)에 응답하여, 메모리 장치(20)는 리트레이닝 동작(RE_TRO)을 수행할 수 있다. 리트레이닝 수행(RE_TRO) 결과, 체크 결과 정보(C_RI)는 메모리 장치(20)에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값(H)으로 변경될 수 있으며, 메모리 장치(20)는 라이트 동작(WRO)을 수행할 수 있다.
도 1 및 도 16b를 참조하면, 메모리 장치(20)가 메모리 컨트롤러(10)로부터 라이트 커맨드(WR_CMD)를 수신한 때에, 메모리 장치(20)는 라이트 커맨드(WR_CMD)에 응답하여 일부 라이트 동작(WRO_P1)을 수행하고 난 후에, 경로 상태 체크 회로(24)는 신호 전송 경로의 체크 동작(CHO)을 수행할 수 있다. 경로 상태 체크 회로(24)에 의해 생성된 체크 결과 정보(C_RI)가 메모리 장치(20)에 대한 리트레이닝 동작이 필요함을 나타내는 제2 값(L)을 갖는 때에, 메모리 장치(20)는 라이트 동작을 중지(WROS)할 수 있다.
메모리 컨트롤러(10)는 체크 결과 정보(C_RI)를 참조하여, 리트레이닝 커맨드(RT_CMD)를 메모리 장치(20)에 제공할 수 있다. 메모리 장치(20)는 리트레이닝 커맨드(RT_CMD)에 응답하여, 메모리 장치(20)는 리트레이닝 동작(RE_TRO)을 수행할 수 있다. 리트레이닝 수행(RE_TRO) 결과, 체크 결과 정보(C_RI)는 메모리 장치(20)에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값(H)으로 변경될 수 있으며, 메모리 장치(20)는 나머지 라이트 동작(WRO_P2)을 수행할 수 있다. 더 나아가, 메모리 장치(20)는 데이터와 클록 신호간의 정렬이 틀어진 상태에서 수행된 일부 라이트 동작(WRO_P1)에서 메모리 셀 어레이(22)에 라이트된 데이터에 대하여 리라이트 동작(RE_WRO_P1)을 선택적으로 수행할 수 있다.
도 1 및 도 16c를 참조하면, 메모리 장치(20)는 메모리 컨트롤러(10)로부터 수신한 라이트 커맨드(WR_CMD)에 응답하여 라이트 동작(WRO)을 수행할 수 있다. 이후, 경로 상태 체크 회로(24)는 신호 전송 경로의 체크 동작(CHO)을 수행할 수 있다. 경로 상태 체크 회로(24)에 의해 생성된 체크 결과 정보(C_RI)가 메모리 장치(20)에 대한 리트레이닝 동작이 필요함을 나타내는 제2 값(L)을 가질 수 있다.
메모리 컨트롤러(10)는 체크 결과 정보(C_RI)를 참조하여, 리트레이닝 커맨드(RT_CMD)를 메모리 장치(20)에 제공할 수 있다. 메모리 장치(20)는 리트레이닝 커맨드(RT_CMD)에 응답하여, 메모리 장치(20)는 리트레이닝 동작(RE_TRO)을 수행할 수 있다. 리트레이닝 수행(RE_TRO) 결과, 체크 결과 정보(C_RI)는 메모리 장치(20)에 대한 리트레이닝 동작이 필요 없음을 나타내는 제1 값(H)으로 변경될 수 있으며, 메모리 장치(20)는 데이터와 클록 신호간의 정렬이 틀어진 상태에서 수행된 라이트 동작(WRO)을 다시 수행하는 리라이트 동작(RE_WRO)을 선택적으로 수행할 수 있다.
이와 같이, 메모리 장치(20)는 경로 상태 체크 회로(24)로부터 생성된 체크 결과 정보(C_RI)를 참조한 결과, 메모리 장치(20)에 대한 리트레이닝 동작이 필요한 경우에는 라이트 동작의 결과가 페일될 가능성이 높기 때문에, 리트레이닝 동작을 수행하기 전에는 라이트 동작을 수행하지 않음으로써, 불필요한 메모리 동작을 수행하지 않는 효과가 있다.
도 17a 및 도 17b는 도 16a 내지 도 16c의 메모리 장치(MD)의 라이트 동작 중지(WROS)에 대한 다른 예를 설명하기 위한 도면이다.
도 17a 및 도 17b의 구체적인 내용은 도 15a에서 서술된 바, 이하 특징적인 내용을 중심으로 서술하도록 한다. 이하에서는, 체크 동작(CHO) 결과, 메모리 장치(MD)에 대한 리트레이닝 동작이 필요함을 나타내는 제2 값(L)을 갖는 체크 결과 정보(C_RI)가 생성됨을 가정한다.
도 17a를 참조하면, 메모리 장치(MD)의 경로 상태 체크 회로로부터 생성된 체크 결과 정보(CHO)는 메모리 컨트롤러(MCTR)에 제공될 수 있다. 메모리 컨트롤러(MCTR)가 체크 결과 정보(CHO)를 제공받는 구체적인 실시예는 도 18a 및 도 18b에서 서술하도록 한다. 메모리 컨트롤러(MCTR)는 체크 결과 정보(C_RI)를 참조하여, 메모리 장치(MD)에 대한 리트레이닝 동작이 필요함을 인지할 수 있다. 또한, 메모리 장치(MD)의 도 2의 페이지 버퍼 회로(120)에 라이트 데이터(WR_DATA)를 라이트하는 동작(WRO_PB)은 신뢰성이 낮은 바, 메모리 컨트롤러(MCTR)는 확인 커맨드(CON_CMD)를 메모리 장치(MD)에 제공하지 않을 수 있다. 이후, 메모리 장치(MD)는 페이지 버퍼 회로(120)에 저장된 라이트 데이터(WR_DATA)를 도 2의 메모리 셀 어레이(160)에 라이트하는 동작을 수행하지 않을 수 있다. 즉, 메모리 장치(MD)는 라이트 동작을 중지(WROS)하는 것은 페이지 버퍼 회로(120)에 저장된 라이트 데이터(WR_DATA)를 메모리 셀 어레이(160)에 라이트하는 동작을 수행하지 않는 상태인 것으로 정의할 수 있다.
도 17b를 참조하면, 도 17a와 달리, 메모리 장치(MD)의 경로 상태 체크 회로로부터 생성된 체크 결과 정보(CHO)는 메모리 컨트롤러(MCTR)에 바로 제공되지 않을 수 있다. 이러한 경우, 메모리 컨트롤러(MCTR)는 메모리 장치(MD)에 대한 리트레이닝 동작이 필요한지 여부를 알 수 없어, 메모리 장치(MD)에 확인 커맨드(CON_CMD)를 제공할 수 있다. 메모리 장치(MD)는 확인 커맨드(CON_CMD)를 수신한 때에, 체크 결과 정보(C_RI)를 참조하여, 페이지 버퍼 회로(120)에 저장된 라이트 데이터(WR_DATA)를 도 2의 메모리 셀 어레이(160)에 라이트하는 동작을 수행할지 여부를 결정할 수 있다. 예를 들어, 체크 결과 정보(C_RI)가 메모리 장치(MD)에 대한 리트레이닝 동작이 필요함을 나타내는 제2 값(L)을 갖는 때에는, 메모리 장치(MD)는 확인 커맨드(CON_CMD)를 수신하였더라도 페이지 버퍼 회로(120)에 저장된 라이트 데이터(WR_DATA)를 도 2의 메모리 셀 어레이(160)에 라이트하는 동작을 수행하지 않을 수 있다. 즉, 메모리 장치(MD)는 라이트 동작을 중지(WROS)할 수 있다.
도 18a 및 도 18b는 메모리 컨트롤러(510a, 510b)가 메모리 장치(530a, 530b)로부터 체크 결과 정보(C_RI)를 수신하는 실시예를 설명하기 위한 메모리 시스템(500a, 500b)의 블록도이다 .
도 18a를 참조하면, 메모리 시스템(500a)은 메모리 컨트롤러(510a) 및 메모리 장치(530a)를 포함할 수 있다. 메모리 장치(530a)는 도 1 등에서 상술한 경로 상태 체크 회로(532a)를 포함할 수 있다. 메모리 컨트롤러(510a)는 신호 전송 경로의 상태의 체크 동작을 제어하기 위한 체크 커맨드(Check_CMD)를 메모리 장치(530a)에 제공할 수 있다. 경로 상태 체크 회로(532a)는 체크 커맨드(Check_CMD)에 응답하여 신호 전송 경로에 대한 체크 동작을 수행하고, 메모리 장치(530a)의 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보(C_RI)를 생성할 수 있다. 메모리 장치(530a)는 신호 전송 경로에 대한 체크 동작이 완료된 후에, 생성된 체크 결과 정보(C_RI)를 메모리 컨트롤러(510a)에 제공할 수 있다. 메모리 컨트롤러(510a)는 체크 결과 정보(C_RI)를 참조하여, 메모리 장치(530a)에 대한 리트레이닝 동작 수행 여부를 신속하게 결정할 수 있으며, 리트레이닝 동작 수행이 결정된 때에는, 리트레이닝 커맨드(RT_CMD)를 메모리 장치(530a)에 제공할 수 있다.
도 18b를 참조하면, 도 18a와 달리, 메모리 컨트롤러(510b)는 경로 상태 체크 회로(532b)로부터 생성된 체크 결과 정보(C_RI)를 획득하기 위하여, 요청 신호를 메모리 장치(530b)에 제공할 수 있다. 일 실시예로, 체크 결과 정보(C_RI)는 메모리 장치(530b)의 상태를 나타내는 정보가 저장된 상태 레지스터에 저장될 수 있다. 이에 따라, 메모리 컨트롤러(510b)는 상태 리드 신호(Status read)를 메모리 장치(530b)에 제공할 수 있다. 메모리 장치(530b)는 상태 리드 신호(Status read) 에 응답하여 체크 결과 정보(C_RI)를 포함하는 상태 정보(Status_Info.)를 메모리 컨트롤러(510b)에 제공할 수 있다. 메모리 컨트롤러(510b)는 체크 결과 정보(C_RI)를 참조하여, 메모리 장치(530b)에 대한 리트레이닝 동작 수행 여부를 신속하게 결정할 수 있으며, 리트레이닝 동작 수행이 결정된 때에는, 리트레이닝 커맨드(RT_CMD)를 메모리 장치(530b)에 제공할 수 있다.
도 19는 본 개시의 일 실시예에 따른 저장 장치(1000)를 나타내는 블록도이다 .
도 19를 참조하면, 저장 장치(1000)는 마스터(또는, 컨트롤러, 1100) 및 복수의 슬레이브들(또는, 메모리 칩들, 1200)을 포함할 수 있다. 슬레이브들(Slave) 각각은 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함할 수 있다. 마스터(1100)는 슬레이브들(1200)에 대한 데이터 처리 동작, 예컨대 라이트 동작, 리드 동작, 이레이즈 동작, 트레이닝 동작, 리트레이닝 동작 등을 제어할 수 있다. 마스터(1100)와 슬레이브들(1200)은 복수의 채널들(CH1~CHk)을 통해 연결되어 있으며, 복수의 채널들(CH0~CHk)을 통해 마스터(1100)와 슬레이브들(1200)간에 다양한 데이터, 커맨드, 어드레스 등이 송수신될 수 있다. 각각의 슬레이브(1200)는 도 1등에서 상술한 신호 전송 경로의 상태를 체크하여 슬레이브(1200)에 대한 리트레이닝 동작이 필요한지 여부를 나타내는 체크 결과 정보(C_RI)를 생성하는 경로 상태 체크 회로(1220, PSCC)를 포함할 수 있다. 각각의 슬레이브(1200)는 신호 전송 경로의 특성이 동일 또는 상이할 수 있는 바, 도 10a에서 서술된 기준 설정 정보(Ref_set_Info.)가 슬레이브(1200) 별로 동일 또는 상이할 수 있다. 예를 들어, 제1 채널(CH1)에 연결된 제1 슬레이브의 기준 상태 정보(RSI)와 기준 비트 개수(RBN)는 제2 채널(CH2)에 연결된 제2 슬레이브의 기준 상태 정보(RSI)와 기준 비트 개수(RBN)와 각각 상이할 수 있다.
마스터(1100)는 슬레이브 리트레이닝 컨트롤러(1120)를 포함할 수 있으며, 슬레이브 리트레이닝 컨트롤러(1120)는 복수의 슬레이브들(1200)로부터 각각 체크 결과 정보(C_RI)를 제공받을 수 있다. 슬레이브 리트레이닝 컨트롤러(1120)는 내부의 메모리 공간에 슬레이브 ID(Slave ID)와 그에 대응하는 체크 결과 정보(C_RI)를 관리할 수 있으며, 체크 결과 정보(C_RI)를 참조하여, 슬레이브 리트레이닝 컨트롤러(1120)는 슬레이브들(1200)에 대한 리트레이닝 동작 수행 여부를 빠르게 결정하고, 개별적인 리트레이닝 동작을 제어할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 메모리 장치는, 상기 메모리 장치의 소정의 데이터 전송 경로 및 소정의 클록 전송 경로가 포함된 신호 전송 경로들의 상태를 체크하는 경로 상태 체크 회로를 포함하고,
    상기 경로 상태 체크 회로는,
    상기 데이터 전송 경로를 통과한 패턴 데이터 및 상기 클록 전송 경로를 통과한 클록 신호를 이용하여 샘플링 동작을 수행하고, 샘플 데이터를 생성하는 샘플링 회로; 및
    상기 샘플 데이터와 상기 패턴 데이터를 비교하고, 상기 메모리 장치에 대한 리트레이닝(Re-Training) 동작이 필요한지 여부를 나타내는 체크 결과 정보를 상기 비교 결과를 기반으로 관리하는 관리 회로를 포함하고,
    상기 데이터 전송 경로는, 제1 데이터 전송 경로 및 제2 데이터 전송 경로를 포함하고,
    상기 패턴 데이터는, 상기 제1 데이터 전송 경로를 통과하는 제1 패턴 데이터 및 상기 제2 데이터 전송 경로를 통과하는 제2 패턴 데이터를 포함하며,
    상기 샘플링 회로는,
    상기 데이터 전송 경로를 통과한 상기 제1 패턴 데이터 및 상기 제2 패턴 데이터와 상기 클록 전송 경로를 통과한 상기 클록 신호를 이용하여 상기 샘플링 동작을 수행하고, 제1 샘플 데이터 및 제2 샘플 데이터를 생성하고,
    상기 관리 회로는,
    상기 제1 샘플 데이터와 상기 제1 패턴 데이터를 비교하여 제1 비교 결과를 생성하고, 상기 제2 샘플 데이터와 상기 제2 패턴 데이터를 비교하여 제2 비교 결과를 생성하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 경로 상태 체크 회로는,
    외부로부터 상기 신호 전송 경로들의 상태에 대한 체크 동작 관련 커맨드를 수신하거나 상기 메모리 장치의 트레이닝 동작 완료 후에 소정의 주기마다 상기 체크 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 패턴 데이터 및 상기 클록 신호 중 적어도 하나는 외부로부터 수신된 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 경로 상태 체크 회로는,
    상기 패턴 데이터를 생성하는 패턴 데이터 생성 회로; 및
    상기 클록 신호를 생성하는 클록 신호 생성 회로를 더 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 관리 회로는,
    상기 체크 결과 정보를 상기 메모리 장치의 상태 레지스터(Status Register)에 저장하고,
    상기 메모리 장치는,
    외부로부터 수신한 상태 리드 요청에 응답하여, 상기 체크 결과 정보를 상기 외부로 전송하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 관리 회로는,
    상기 패턴 데이터와 상기 샘플 데이터가 상이할 때에,
    상기 체크 결과 정보가 상기 리트레이닝 동작이 필요함을 나타내는 제1 값을 갖도록 관리하는 것을 특징으로 하는 메모리 장치.
  7. 삭제
  8. 제1항에 있어서,
    상기 메모리 장치는, 외부로부터 패턴 데이터 및 라이트 데이터를 포함하는 데이터를 수신한 때에,
    상기 경로 상태 체크 회로는,
    상기 패턴 데이터와 상기 라이트 데이터간의 배치 위치를 기반으로 상기 메모리 장치가 상기 메모리 장치의 복수의 메모리 셀들에 대한 라이트 동작을 수행하기 전, 상기 라이트 동작을 수행하는 도중 및 상기 라이트 동작을 완료한 후 중 적어도 어느 하나의 타이밍에 체크 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  9. 제1항에 있어서,
    상기 메모리 장치는 소정의 레이턴시 모드(Latency mode)일 때에,
    상기 경로 상태 체크 회로는,
    상기 레이턴시 모드에서의 클록 신호를 이용하여 상기 신호 전송 경로들의 상태를 체크하는 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  10. 메모리 장치는, 상기 메모리 장치의 소정의 데이터 전송 경로 및 소정의 클록 전송 경로가 포함된 신호 전송 경로들의 상태를 체크하는 경로 상태 체크 회로를 포함하고,
    상기 경로 상태 체크 회로는,
    상기 데이터 전송 경로를 통과한 패턴 데이터 및 상기 클록 전송 경로를 통과한 위상이 각각 다른 복수의 클록 신호들을 이용하여 복수의 샘플링 동작을 수행하고, 복수의 샘플 데이터를 생성하는 샘플링 회로;
    상기 복수의 샘플 데이터와 상기 패턴 데이터를 각각 비교하여, 상기 비교 결과들을 기반으로 상기 패턴 데이터와 상기 클록 신호들 중 기준 클록 신호와의 정렬(Align) 정도를 나타내는 경로 상태 정보를 생성하는 관리 회로를 포함하고,
    상기 관리 회로는,
    상기 경로 상태 정보와 기준 상태 정보 간의 상이한 비트 개수가 기준 비트 개수 이상인지 여부를 기반으로 체크 결과 정보의 값을 결정하는 것을 특징으로 하는 메모리 장치.
  11. 삭제
  12. 메모리 장치; 및
    상기 메모리 장치의 메모리 동작을 제어하는 메모리 컨트롤러를 포함하며,
    상기 메모리 컨트롤러는, 라이트 커맨드, 라이트 데이터 및 패턴 데이터를 전송하고,
    상기 메모리 장치는,
    상기 라이트 커맨드에 응답하여 상기 라이트 데이터를 상기 메모리 장치의 페이지 버퍼 회로에 라이트하고, 소정의 신호 전송 경로를 각각 통과한 패턴 데이터 및 클록 신호를 이용하여 상기 신호 전송 경로의 상태를 체크하는 동작을 수행하여 체크 결과 정보를 생성하고,
    상기 메모리 컨트롤러는,
    상기 체크 결과 정보를 기반으로 확인 커맨드를 상기 메모리 장치에 제공할지 여부를 결정하는 것을특징으로 하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 메모리 컨트롤러는,
    상기 메모리 장치에 상기 체크 결과 정보를 요청하고,
    상기 메모리 장치는,
    상기 요청에 응답하여, 상기 체크 결과 정보를 상기 메모리 컨트롤러에 제공하는 것을 특징으로 하는 메모리 시스템.
  14. 제12항에 있어서,
    상기 패턴 데이터는,
    상기 라이트 데이터의 앞단, 중단 및 후단 중 어느 하나에 배치된 것을 특징으로 하는 메모리 시스템.
  15. 제12항에 있어서,
    상기 메모리 장치는,
    상기 신호 전송 경로를 각각 통과한 패턴 데이터 및 클록 신호를 이용하여 샘플링 동작을 수행함으로써 샘플 데이터를 생성하고, 상기 샘플 데이터와 상기 패턴 데이터를 비교하고, 상기 비교 결과를 기반으로 상기 체크 결과 정보를 생성하는 것을 특징으로 하는 메모리 시스템.
  16. 삭제
  17. 제12항에 있어서,
    상기 메모리 장치는,
    상기 메모리 컨트롤러로부터 상기 확인 커맨드를 수신한 때에, 상기 확인 커맨드에 응답하여 상기 페이지 버퍼 회로에 저장된 상기 라이트 데이터를 상기 메모리 장치의 메모리 셀 어레이에 라이트하는 것을 특징으로 하는 메모리 시스템.
  18. 삭제
  19. 삭제
  20. 소정의 데이터를 저장하기 위한 신호 전송 경로를 각각 포함하는 복수의 슬레이브들(Slaves); 및
    상기 슬레이브들의 동작을 제어하는 마스터(Master)를 포함하고,
    상기 슬레이브들 각각은,
    상기 신호 전송 경로를 각각 통과한 패턴 데이터 및 위상이 각각 다른 복수의 클록 신호들을 이용하여 복수의 샘플링 동작들을 수행함으로써 생성된 복수의 샘플 데이터와 상기 패턴 데이터를 비교하고, 상기 비교 결과를 기반으로 상기 패턴 데이터와 상기 클록 신호들 중 기준 클록 신호와의 정렬 정도를 나타내는 경로 상태 정보를 생성하고, 상기 경로 상태 정보와 기준 상태 정보 간의 상이한 비트 개수가 기준 비트 개수 인상인지 여부를 기반으로 체크 결과 정보를 생성하여 상기 마스터에 제공하며,
    상기 마스터는,
    상기 슬레이브들로부터 수신한 복수의 체크 결과 정보들을 기반으로 상기 슬레이브들에 대한 리트레이닝 동작을 제어하는 저장 장치.
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