KR20210061174A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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KR20210061174A
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박이령
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Abstract

메모리 컨트롤러는 채널을 통해 연결되는 메모리 장치를 제어한다. 상기 메모리 컨트롤러는 유휴 시간 모니터 및 클럭 신호 생성부를 포함한다. 상기 유휴 시간 모니터는 상기 메모리 장치의 이전 동작 종료 시점부터 현재 동작 시점까지의 유휴 시간을 출력한다. 상기 클럭 신호 생성부는 상기 유휴 시간에 기초하여, 상기 현재 동작을 위해 상기 채널을 통해 상기 메모리 장치로 출력되는 클럭 신호를 생성한다.

Description

메모리 컨트롤러 및 그 동작 방법{MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터를 저장하는 장치에 따라, 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치와 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치에 데이터를 저장하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리와 불휘발성 메모리로 구분될 수 있다. 여기서 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
본 발명의 실시 예는 복수의 메모리 장치들에 소모되는 전체 전류를 순차적으로 증가 또는 감소시킬 수 있는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 채널을 통해 연결되는 메모리 장치를 제어한다. 상기 메모리 컨트롤러는 유휴 시간 모니터 및 클럭 신호 생성부를 포함한다. 상기 유휴 시간 모니터는 상기 메모리 장치의 이전 동작 종료 시점부터 현재 동작 시점까지의 유휴 시간을 출력한다. 상기 클럭 신호 생성부는 상기 유휴 시간에 기초하여, 상기 현재 동작을 위해 상기 채널을 통해 상기 메모리 장치로 출력되는 클럭 신호를 생성한다.
일 실시 예에서, 상기 클럭 신호 생성부는 주파수 제어부 및 신호 생성부를 포함할 수 있다. 상기 주파수 제어부는 상기 유휴 시간에 기초하여, 상기 클럭 신호에 적용될 주파수를 결정할 수 있다. 상기 신호 생성부는 상기 결정된 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 유휴 시간이 임계 시간보다 큰 경우, 상기 주파수 제어부는 초기 주파수 스케일링 구간에 적용될 초기 주파수 및 노말 동작 구간에 적용될 노말 주파수를 결정할 수 있다. 상기 초기 주파수 스케일링 구간 동안, 상기 신호 생성부는 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다. 상기 초기 주파수 스케일링 구간 이후의 노말 동작 구간 동안, 상기 신호 생성부는 상기 노말 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 초기 주파수의 값은 상기 노말 주파수의 값보다 작을 수 있다.
일 실시 예에서, 상기 주파수 제어부에 의해 결정되는 상기 초기 주파수는 상기 초기 주파수 스케일링 구간 동안 점진적으로 증가할 수 있다.
일 실시 예에서, 상기 주파수 제어부에 의해 결정되는 상기 초기 주파수는 상기 초기 주파수 스케일링 구간 동안 일정한 값을 가질 수 있다.
일 실시 예에서, 상기 유휴 시간이 임계 시간보다 작거나 같은 경우, 상기 주파수 제어부는 노말 주파수를 결정할 수 있다. 상기 신호 생성부는 상기 노말 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 신호 생성부는 리드 인에이블 신호를 생성할 수 있다.
일 실시 예에서, 상기 신호 생성부는 데이터 스트로브 신호를 생성할 수 있다.
일 실시 예에서, 상기 초기 주파수 스케일링 구간은 제1 초기 주파수 스케일링 구간 및 제2 초기 주파수 스케일링 구간을 포함할 수 있다. 상기 주파수 제어부는 상기 제1 초기 주파수 스케일링 구간에 적용될 제1 초기 주파수 및 상기 제2 초기 주파수 스케일링 구간에 적용될 제2 초기 주파수를 결정할 수 있다. 상기 제1 초기 주파수 스케일링 구간 동안, 상기 신호 생성부는 상기 노말 주파수보다 작은 상기 제1 초기 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다. 상기 제2 초기 주파수 스케일링 구간 동안, 상기 신호 생성부는 상기 노말 주파수보다 작고 상기 제1 초기 주파수보다 큰 상기 제2 초기 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 주파수 제어부에 의해 결정되는 상기 제1 초기 주파수는 상기 제1 초기 주파수 스케일링 구간 동안 일정한 값을 가질 수 있다. 상기 주파수 제어부에 의해 결정되는 상기 제2 초기 주파수는 상기 제2 초기 주파수 스케일링 구간 동안 점진적으로 증가할 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치는 복수의 메모리 장치들 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 복수의 채널들을 통해 상기 복수의 메모리 장치들과 연결되어, 상기 복수의 메모리 장치들을 제어한다. 상기 복수의 메모리 장치들 중 어느 하나의 메모리 장치가 유휴 상태에서 동작이 개시되는 경우, 상기 메모리 컨트롤러는 상기 메모리 장치의 유휴 시간에 기초하여 상기 메모리 장치로 출력되는 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 유휴 시간이 임계 시간보다 큰 경우, 상기 컨트롤러는 초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고, 상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 제1 주파수는 상기 초기 동작 구간 동안 동일한 값을 유지할 수 있다.
일 실시 예에서, 상기 제1 주파수는 상기 초기 동작 구간 동안 증가할 수 있다.
일 실시 예에서, 상기 클럭 신호는 리드 인에이블 신호 및 데이터 스트로브 신호 중 어느 하나일 수 있다.
본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의해, 유휴 중인 메모리 장치의 동작 개시를 결정하고, 상기 메모리 장치의 유휴 시간을 결정하며, 상기 유휴 시간에 기초하여, 상기 메모리 장치의 동작 동안 상기 메모리 장치로 출력되는 클럭 신호를 생성한다.
일 실시 예에서, 상기 유휴 시간에 기초하여, 상기 메모리 장치의 동작 동안 상기 메모리 장치로 출력되는 클럭 신호를 생성하는 단계는 상기 유휴 시간이 임계 시간보다 큰지 여부를 판단하는 단계, 상기 유휴 시간이 상기 임계 시간보다 큰 경우, 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계 및 상기 초기 주파수보다 큰 노말 주파수에 기초하여 상기 클럭 신호를 생성하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계에서는 일정한 값의 초기 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계에서는 점진적으로 증가하는 값의 초기 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계는, 기본 주파수를 상기 초기 주파수로 설정하는 단계, 상기 초기 주파수에 기초하여, 단위 클럭 수만큼 상기 클럭 신호를 생성하는 단계, 상기 초기 주파수를 증가시키는 단계; 및 증가된 상기 초기 주파수에 기초하여, 상기 단위 클럭 수만큼 상기 클럭 신호를 생성하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계는, 기본 주파수를 상기 초기 주파수로 설정하는 단계, 상기 초기 주파수에 기초하여, 단위 시간 동안 상기 클럭 신호를 생성하는 단계, 상기 초기 주파수를 증가시키는 단계 및 증가된 상기 초기 주파수에 기초하여, 상기 단위 시간 동안 상기 클럭 신호를 생성하는 단계를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치는 복수의 메모리 장치들 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 서로 다른 채널들을 통해 상기 복수의 메모리 장치들과 각각 연결되어, 상기 복수의 메모리 장치들을 제어한다. 상기 복수의 메모리 장치들 중 선택된 메모리 장치가 유휴 상태에서 동작이 개시되는 경우, 상기 메모리 컨트롤러는 상기 복수의 메모리 장치들 중 적어도 하나의 비선택된 메모리 장치의 유휴 시간에 기초하여 상기 메모리 장치로 출력되는 클럭 신호를 생성한다.
일 실시 예에서, 상기 복수의 메모리 장치들 중 상기 선택된 메모리 장치를 제외한 상기 비선택된 메모리 장치들 중 어느 하나의 유휴 시간이 상기 임계 시간보다 큰 경우, 상기 컨트롤러는 초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고, 상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 복수의 메모리 장치들 중 상기 선택된 메모리 장치를 제외한 상기 비선택된 메모리 장치들의 유휴 시간의 총합이 상기 임계 시간보다 큰 경우, 상기 컨트롤러는 초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고, 상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
본 발명의 다른 실시 예에 따른 저장 장치는 복수의 메모리 장치들 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 하나의 채널을 통해 상기 복수의 메모리 장치들과 각각 연결되어, 상기 복수의 메모리 장치들을 제어한다. 상기 복수의 메모리 장치들 중 선택된 메모리 장치가 유휴 상태에서 동작이 개시되는 경우, 상기 메모리 컨트롤러는 상기 복수의 메모리 장치들 중 적어도 하나의 비선택된 메모리 장치의 유휴 시간에 기초하여 상기 메모리 장치로 출력되는 클럭 신호를 생성한다.
일 실시 예에서, 상기 복수의 메모리 장치들 중 상기 선택된 메모리 장치를 제외한 상기 비선택된 메모리 장치들 중 어느 하나의 유휴 시간이 상기 임계 시간보다 큰 경우, 상기 컨트롤러는 초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고, 상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
일 실시 예에서, 상기 복수의 메모리 장치들 중 상기 선택된 메모리 장치를 제외한 상기 비선택된 메모리 장치들의 유휴 시간의 총합이 상기 임계 시간보다 큰 경우, 상기 컨트롤러는 초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고, 상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성할 수 있다.
본 기술에 의하면, 복수의 메모리 장치들에 소모되는 전체 전류를 순차적으로 증가 또는 감소시킬 수 있는 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)의 일 실시 예를 보여주는 회로도이다.
도 5는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 또다른 실시 예를 보여주는 회로도이다.
도 7는 메모리 컨트롤러(200)와 메모리 장치(100) 사이에 교환되는 신호들을 나타내는 도면이다.
도 8은 복수의 채널들에 연결된 메모리 장치들의 일 실시 예를 설명하기 위한 도면이다.
도 9는 복수의 채널들에 연결된 메모리 장치들의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 도 6은 복수의 채널들에 연결된 메모리 장치들이 동시에 동작을 개시할 때 전체 전류 소모량의 변화를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)를 나타내는 블록도이다.
도 12는 도 11의 클럭 신호 생성부(230)의 일 실시 예를 나타내는 블록도이다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 14a 및 도 14b는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 타이밍도이다.
도 15는 도 13의 단계(S140)의 일 실시 예를 나타내는 순서도이다.
도 16a 및 도 16b는 도 15에 도시된 실시 예를 설명하기 위한 타이밍도이다.
도 17은 도 13의 단계(S140)의 다른 실시 예를 나타내는 순서도이다.
도 18은 도 17에 도시된 실시 예를 설명하기 위한 타이밍도이다.
도 19는 도 13의 단계(S140)의 또다른 실시 예를 나타내는 순서도이다.
도 20은 도 19에 도시된 실시 예를 설명하기 위한 타이밍도이다.
도 21은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 22는 도 21의 단계들(S410, S420)에 따라 유휴 시간을 결정하는 방법을 설명하기 위한 도면이다.
도 23은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 24는 도 23의 단계들(S510, S520)에 따라 유휴 시간을 결정하는 방법을 설명하기 위한 도면이다.
도 25는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 26은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 27은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 저장 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 태블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 채널(CH)을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magneto-resistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 2차원 어레이 구조(two-dimensional array structure) 또는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 이하에서는, 3차원 어레이 구조가 실시 예로써 설명되지만, 본 발명이 3차원 어레이 구조에 제한되는 것은 아니다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
실시 예에서, 메모리 장치(100)는 하나의 메모리 셀에 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC) 방식으로 동작할 수 있다. 또는 메모리 장치(100)는 하나의 메모리 셀에 적어도 두 개의 데이터 비트들을 저장하는 방식으로 동작할 수도 있다. 예를 들면, 메모리 장치(100)는 하나의 메모리 셀에 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트들을 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC) 방식으로 동작할 수 있다.
메모리 장치(100)는 채널(CH)을 통해 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 수신된 커맨드에 따라 쓰기 동작 (프로그램 동작), 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 리드 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 커맨드가 수신되면, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 복수 개일 수 있다. 즉, 저장 장치(50)에 복수의 메모리 장치들이 포함될 수 있다.
복수의 메모리 장치들은 채널(CH)들을 통해 메모리 컨트롤러(200)와 연결되고, 채널들을 통해 메모리 컨트롤러(200)와 통신할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 복수의 메모리 장치들 각각에 동작을 지시하고, 복수의 메모리 장치들은 메모리 컨트롤러(200)의 지시에 대응하는 동작을 수행할 수 있다. 또, 복수의 메모리 장치들은 각각 동작을 수행한 결과를 메모리 컨트롤러(200)로 출력할 수 있다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어할 수 있다.
저장 장치(50)에 전원 전압이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 계층(Flash Translation Layer, FTL)과 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(logical block address, LBA)를 입력 받고, 논리 블록 어드레스(LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있는 펌웨어(firmware; 미도시)를 포함할 수 있다. 또한 메모리 컨트롤러(200)는 논리 블록 어드레스(LBA)와 물리 블록 어드레스(PBA) 간의 맵핑(mapping) 관계를 구성하는 논리-물리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리에 저장할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 호스트(300)로부터 프로그램 요청이 수신되면, 메모리 컨트롤러(200)는 프로그램 요청을 프로그램 커맨드로 변경하고, 프로그램 커맨드, 물리 블록 어드레스(physical block address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 리드 요청이 수신되면, 메모리 컨트롤러(200)는 리드 요청을 리드 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 호스트(300)로부터 논리 블록 어드레스와 함께 소거 요청이 수신되면, 메모리 컨트롤러(200)는 소거 요청을 소거 커맨드로 변경하고, 논리 블록 어드레스에 대응되는 물리 블록 어드레스를 선택한 후, 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 저장 장치(50)는 버퍼 메모리(미도시)를 더 포함할 수 있다. 메모리 컨트롤러(200)는 호스트(300)와 버퍼 메모리(미도시) 사이의 데이터 교환을 제어할 수 있다. 또는 메모리 컨트롤러(200)는 메모리 장치(100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(300)로부터 입력된 데이터를 버퍼 메모리에 임시로 저장하고, 이후 버퍼 메모리에 임시 저장된 데이터를 메모리 장치(100)로 전송할 수 있다.
다양한 실시 예에서, 버퍼 메모리는 메모리 컨트롤러(200)의 동작 메모리, 캐시 메모리로 사용될 수 있다. 버퍼 메모리는 메모리 컨트롤러(200)가 실행하는 코드들 또는 커맨드들을 저장할 수 있다. 또는 버퍼 메모리는 메모리 컨트롤러(200)에 의해 처리되는 데이터를 저장할 수 있다.
실시 예에서, 버퍼 메모리는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)과 같은 동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM)로 구현될 수 있다.
다양한 실시 예에서, 버퍼 메모리는 저장 장치(50)의 외부에서 연결될 수 있다. 이 경우, 저장 장치(50) 외부에 연결된 휘발성 메모리 장치들이 버퍼 메모리의 역할을 수행할 수 있을 것이다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 같은 워드 라인에 연결된 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드러플 레벨 셀(Quadruple Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124), 입출력 회로(125) 및 센싱 회로(126)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드 라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)으로부터 수신된 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직(130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 전압이 인가될 때, 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 검증 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 전압 또는 전류를 센싱하여 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시키거나 소거 전압을 인가할 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 서브 블록 리드 커맨드 및 어드레스에 응답하여 선택된 메모리 블록의 리드 동작을 제어할 수 있다. 또한, 제어 로직(130)은 서브 블록 소거 커맨드 및 어드레스에 응답하여 선택된 메모리 블록에 포함된 선택된 서브 블록의 소거 동작을 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각 메모리 셀에 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태로 프로그램 될 수 있다. 메모리 셀의 목표 프로그램 상태는 저장되는 데이터에 따라 복수의 프로그램 상태들 중 어느 하나로 결정될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)의 일 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 또다른 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 6에 도시된 바와 같이, 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 7은 메모리 컨트롤러(200)와 메모리 장치(100) 사이에 교환되는 신호들을 나타내는 도면이다. 도 7을 참조하면, 메모리 컨트롤러(200)와 메모리 장치(100)는 DQ[7:0] 패드를 통해 커맨드, 데이터 또는 어드레스를 주고받을 수 있다. 또한, 메모리 컨트롤러(200)와 메모리 장치(100)는 DQS 패드를 통해 데이터 스트로브 신호를 주고 받을 수 있다. 한편, 메모리 장치(100)는 각각의 패드들을 통해 칩 인에이블 신호(CE#), 라이트 인에이블 신호(WE#), 리드 인에이블 신호(RE#), 어드레스 래치 인에이블 신호(ALE), 커맨드 래치 인에이블 신호(CLE), 라이트 프로텍션 신호(WP#) 등을 수신할 수 있다. 또한, 메모리 장치(100)는 레디 비지 패드를 통해 레디비지 신호(RB)를 출력할 수 있다.
메모리 장치(100)의 프로그램 동작을 위해, 메모리 컨트롤러(200)는 데이터 스트로브 패드를 통해 데이터 스트로브 신호(DQS)를 출력할 수 있다. 한편, 데이터 패드를 통해 출력되는 데이터 스트로브 신호(DQS)에 동기하여, 메모리 컨트롤러(200)는 DQ[7:0] 패드를 통해 프로그램 커맨드, 어드레스 및 프로그램 데이터를 출력할 수 있다.
메모리 장치(100)의 리드 동작을 위해, 메모리 컨트롤러(200)는 리드 인에이블 패드를 통해 리드 인에이블 신호(RE#)를 출력할 수 있다. 리드 인에이블 신호(RE#)에 응답하여, 메모리 장치(100)는 데이터 스트로브 신호(DQS)를 출력할 수 있다. 한편, 데이터 스트로브 신호(DQS)에 동기하여, 메모리 장치(100)는 DQ[7:0] 패드를 통해 리드 데이터를 출력할 수 있다.
즉, 메모리 장치(100)의 프로그램 동작 시, 메모리 컨트롤러(200)가 메모리 장치(100)로 데이터 스트로브 신호(DQS)를 출력하고, DQ[7:0] 패드를 통해 프로그램 데이터를 출력할 수 있다. 한편, 메모리 장치(100)의 리드 동작 시, 메모리 장치(100)가 메모리 컨트롤러(200)로 데이터 스트로브 신호(DQS)를 출력하고, DQ[7:0] 패드를 통해 리드 데이터를 출력할 수 있다.
도 8은 복수의 채널들에 연결된 메모리 장치들의 일 실시 예를 설명하기 위한 도면이다.
도 8을 참조하면, 저장 장치(도 1의 50)에 포함된 메모리 장치들이 복수 개일 때, 메모리 컨트롤러(200)와 연결된 메모리 장치들을 도시한다. 도 8에서, 메모리 컨트롤러(200)와 연결된 복수의 메모리 장치들은 제1 내지 제4 메모리 장치(100_1~100_4), 즉 총 4개인 것으로 가정한다. 다른 실시 예에서, 메모리 컨트롤러(200)와 연결되는 메모리 장치들의 수는 더 적거나 또는 더 많을 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)에는 복수의 메모리 장치들이 연결될 수 있다. 예를 들면, 메모리 컨트롤러(200)는 제1 채널(CH1)을 통해 제1 메모리 장치(100_1), 제2 채널(CH2)을 통해 제2 메모리 장치(100_2), 제3 채널(CH3)을 통해 제3 메모리 장치(100_3), 제4 채널(CH4)을 통해 제4 메모리 장치(100_4)와 연결될 수 있다.
메모리 컨트롤러(200)는 호스트(도 1의 300)로부터 수신된 요청에 대응하는 커맨드를 생성하여, 제1 내지 제4 메모리 장치(100_1~100_4) 중 어느 하나의 메모리 장치에 출력할 수 있다. 호스트(도 1의 300)로부터 수신된 요청은 제1 내지 제4 메모리 장치(100_1~100_4) 중 어느 하나에 대한 프로그램 요청, 리드 요청 또는 소거 요청일 수 있다.
예를 들면, 호스트(도 1의 300)로부터 수신된 요청이 제1 메모리 장치(100_1)에 대한 리드 요청인 경우, 메모리 컨트롤러(200)는 리드 요청에 대응하는 커맨드를 생성하여, 제1 채널(CH1)을 통해 제1 메모리 장치(100_1)에 출력할 수 있다. 이 때, 메모리 컨트롤러(200)는 리드 요청에 대응하는 커맨드뿐만 아니라, 리드 요청에 대응하는 어드레스도 함께 제1 채널(CH1)을 통해 제1 메모리 장치(100_1)에 출력할 수 있다.
호스트(도 1의 300)로부터 수신된 요청이 제2 메모리 장치(100_2)에 대한 프로그램 요청인 경우, 메모리 컨트롤러(200)는 프로그램 요청에 대응하는 커맨드를 생성하여, 제2 채널(CH2)을 통해 제2 메모리 장치(100_2)에 출력할 수 있다. 이 때, 프로그램 요청에 대응하는 어드레스 및 데이터도 함께 제2 채널(CH2)을 통해 제2 메모리 장치(100_2)에 출력할 수 있다.
위에서 설명된 바와 같이, 메모리 컨트롤러(200)는 호스트(도 1의 300)로부터 수신된 요청에 대응하는 커맨드, 어드레스 및/또는 데이터를 생성하고, 해당 요청이 제1 메모리 장치(100_1)에 대한 요청인 경우 제1 채널(CH1), 제2 메모리 장치(100_2)에 대한 요청인 경우 제2 채널(CH2), 제3 메모리 장치(100_3)에 대한 요청인 경우 제3 채널(CH3), 제4 메모리 장치(100_4)에 대한 요청인 경우 제4 채널(CH4)을 통해, 생성된 커맨드, 어드레스 및/또는 데이터를 출력할 수 있다.
결과적으로, 메모리 컨트롤러(200)는 복수의 채널들을 통해 복수의 메모리 장치들과 통신할 수 있다.
실시 예에서, 복수의 메모리 장치들이 각각 채널을 통해 수신된 커맨드에 대응하는 동작을 수행할 경우, 전류가 소모가 될 수 있다. 특히, 복수의 메모리 장치들이 동시에 동작을 개시하는 경우, 복수의 메모리 장치들에 소모되는 전체 전류 소모량이 급격하게 증가할 수 있다. 전체 전류 소모량이 급격하게 증가하는 경우, 전압원에 노이즈가 발생되고, 이에 따라 저장 장치(50)의 동작 신뢰도가 저하될 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)에 의하면, 메모리 장치(100_1~100_4)가 동작을 개시할 때, 메모리 장치(100_1~100_4)의 유휴 시간에 기초하여 출력되는 클럭 신호의 초기 주파수를 제어한다. 본 명세서에서, 메모리 컨트롤러(200)가 출력하는 클럭 신호는 리드 동작 시에 출력되는 리드 인에이블 신호(RE#), 또는 프로그램 동작 시에 출력되는 데이터 스트로브 신호(DQS)일 수 있다. 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200) 의하면, 메모리 장치(100_1~100_4)의 유휴 시간이 임계 시간을 초과하는 경우, 초기 주파수 스케일링 구간 동안 노말 주파수보다 작은 초기 주파수에 기초하여 메모리 장치(100_1~100_4)로 출력되는 클럭 신호를 생성한다. 추기 주파수 스케일링 구간이 도과하여 노말 동작 구간에 진입하면, 메모리 컨트롤러는 노말 주파수에 기초하여 메모리 장치(100_1~100_4)로 출력되는 클럭 신호를 생성한다. 따라서, 복수의 메모리 장치(100_1~100_4)가 동시에 동작을 개시하는 경우, 초기 동작 주파수를 낮춤으로써 저장 장치(50)의 전체 전류 소모량이 급격하게 증가하는 것을 방지할 수 있다.
도 9는 복수의 채널들에 연결된 메모리 장치들의 다른 실시 예를 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 도 9의 제1 내지 제8 메모리 장치(100_1~100_8)는 도 8과 동일하게 제1 내지 제4 채널(CH1~CH4)을 통해 메모리 컨트롤러(200)와 연결될 수 있다. 그러나, 도 8은 하나의 채널에 하나의 메모리 장치가 연결된 구조를 도시하고, 도 9는 하나의 채널에 2개의 메모리 장치들이 연결된 구조를 도시한다. 다른 실시 예에서, 하나의 채널에 3개 이상의 메모리 장치들이 연결될 수 있다.
실시 예에서, 제1 메모리 장치(100_1)는 제1 웨이(WAY1), 제2 메모리 장치(100_2)는 제2 웨이(WAY2)를 통해 제1 채널(CH1)과 연결되므로, 제1 및 제2 메모리 장치(100_1, 100_2)는 제1 채널(CH1)을 통해 메모리 컨트롤러(200)와 연결될 수 있다. 또, 제3 메모리 장치(100_3)는 제3 웨이(WAY3), 제4 메모리 장치(100_4)는 제4 웨이(WAY4)를 통해 제2 채널(CH2)과 연결되므로, 제3 및 제4 메모리 장치(100_3, 100_4)는 제2 채널(CH2)을 통해 메모리 컨트롤러(200)와 연결될 수 있다.
실시 예에서, 제5 메모리 장치(100_5)는 제5 웨이(WAY5), 제6 메모리 장치(100_6)는 제6 웨이(WAY6)를 통해 제3 채널(CH3)과 연결되므로, 제5 및 제6 메모리 장치(100_5, 100_6)는 제3 채널(CH3)을 통해 메모리 컨트롤러(200)와 연결될 수 있다. 또, 제7 메모리 장치(100_7)는 제7 웨이(WAY7), 제8 메모리 장치(100_8)는 제8 웨이(WAY8)를 통해 제4 채널(CH4)과 연결되므로, 제7 및 제8 메모리 장치(100_7, 100_8)는 제4 채널(CH4)을 통해 메모리 컨트롤러(200)와 연결될 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(도 1의 300)의 요청에 대응하는 커맨드를 생성하여, 제1 내지 제8 메모리 장치(100_1~100_8) 중 어느 하나에 출력할 수 있다. 호스트(도 1의 300)로부터 수신된 요청은 제1 내지 제8 메모리 장치(100_1~100_8) 중 어느 하나에 대한 프로그램 요청, 리드 요청 또는 소거 요청일 수 있다.
예를 들면, 호스트(도 1의 300)로부터 수신된 요청이 제1 메모리 장치(100_1)에 대한 리드 요청인 경우, 메모리 컨트롤러(200)는 리드 요청에 대응하는 커맨드를 생성하여, 제1 채널(CH1)을 통해 제1 메모리 장치(100_1)에 출력할 수 있다. 이 때, 메모리 컨트롤러(200)는 리드 요청에 대응하는 커맨드뿐만 아니라, 리드 요청에 대응하는 어드레스도 함께 제1 채널(CH1)을 통해 제1 메모리 장치(100_1)에 출력할 수 있다.
호스트(도 1의 300)로부터 수신된 요청이 제2 메모리 장치(100_2)에 대한 프로그램 요청인 경우, 메모리 컨트롤러(200)는 프로그램 요청에 대응하는 커맨드를 생성하여, 제1 채널(CH1)을 통해 제2 메모리 장치(100_2)에 출력할 수 있다. 이 때, 프로그램 요청에 대응하는 어드레스 및 데이터도 함께 제1 채널(CH1)을 통해 제2 메모리 장치(100_2)에 출력할 수 있다.
위에서 설명된 바와 같이, 호스트(도 1의 300)로부터 수신된 요청이 제1 메모리 장치(100_1) 또는 제2 메모리 장치(100_2)에 대한 요청인 경우, 메모리 컨트롤러(200)는 호스트(도 1의 300)의 요청에 대응하는 커맨드, 어드레스 및/또는 데이터를 제1 채널(CH1)을 통해 제1 메모리 장치(100_1) 또는 제2 메모리 장치(100_2)에 출력할 수 있다. 또, 호스트(도 1의 300)로부터 수신된 요청이 제3 메모리 장치(100_3) 또는 제4 메모리 장치(100_4)에 대한 요청인 경우, 메모리 컨트롤러(200)는 호스트(도 1의 300)의 요청에 대응하는 커맨드, 어드레스 및/또는 데이터를 제2 채널(CH2)을 통해 제3 메모리 장치(100_3) 또는 제4 메모리 장치(100_4)에 출력할 수 있다.
실시 예에서, 호스트(도 1의 300)로부터 수신된 요청이 제5 메모리 장치(100_5)또는 제6 메모리 장치(100_6)에 대한 요청인 경우, 메모리 컨트롤러(200)는 호스트(도 1의 300)의 요청에 대응하는 커맨드, 어드레스 및/또는 데이터를 제3 채널(CH3)을 통해 제5 메모리 장치(100_5)또는 제6 메모리 장치(100_6)에 출력할 수 있다. 또, 호스트(도 1의 300)로부터 수신된 요청이 제7 메모리 장치(100_7) 또는 제8 메모리 장치(100_8)에 대한 요청인 경우, 메모리 컨트롤러(200)는 호스트(도 1의 300)의 요청에 대응하는 커맨드, 어드레스 및/또는 데이터를 제4 채널(CH4)을 통해 제7 메모리 장치(100_7) 또는 제8 메모리 장치(100_8)에 출력할 수 있다.
결과적으로, 도 8에서 설명된 것과 동일하게, 메모리 컨트롤러(200)는 복수의 채널들을 통해 복수의 메모리 장치들과 통신할 수 있다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)에 의하면, 메모리 장치(100_1~100_4)가 동작을 개시할 때, 메모리 장치(100_1~100_8)의 유휴 시간에 기초하여 출력되는 클럭 신호의 초기 주파수를 제어한다. 본 명세서에서, 메모리 컨트롤러(200)가 출력하는 클럭 신호는 리드 동작 시에 리드 인에이블 패드를 통해 출력되는 리드 인에이블 신호(RB#), 또는 프로그램 동작 시에 DQS 패드를 통해 출력되는 데이터 스트로브 신호(DQS)일 수 있다. 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200) 의하면, 메모리 장치(100_1~100_8)의 유휴 시간이 임계 시간을 초과하는 경우, 초기 주파수 스케일링 구간 동안 노말 주파수보다 작은 초기 주파수에 기초하여 메모리 장치(100_1~100_8)로 출력되는 클럭 신호를 생성한다. 추기 주파수 스케일링 구간이 도과하여 노말 동작 구간에 진입하면, 메모리 컨트롤러는 노말 주파수에 기초하여 메모리 장치(100_1~100_8)로 출력되는 클럭 신호를 생성한다. 따라서, 복수의 메모리 장치(100_1~100_8)가 동시에 동작을 개시하는 경우, 초기 동작 주파수를 낮춤으로써 저장 장치(50)의 전체 전류 소모량이 급격하게 증가하는 것을 방지할 수 있다.
도 10은 도 6은 복수의 채널들에 연결된 메모리 장치들이 동시에 동작을 개시할 때 전체 전류 소모량의 변화를 설명하기 위한 도면이다. 도 10을 참조하면, 복수의 메모리 장치들이 동시에 동작을 개시 또는 종료하는 경우, 전압원(Vsource)에 노이즈가 발생될 수 있다.
예를 들면, 시간(t0)까지 복수의 메모리 장치들은 유휴 상태를 유지할 수 있다. 유휴 상태에서 저장 장치(50)에서 소모되는 전체 전류(ITOT)는 낮은 유휴 상태 전류(IIDLE)를 유지할 수 있다. 한편, 시간(t0)에서, 복수의 메모리 장치들은 동시에 동작을 개시할 수 있다. 복수의 메모리 장치들이 동시에 동작을 개시함에 따라, 시간(t0)에서 시간(t1)까지 저장 장치(50)에서 소모되는 전체 전류(ITOT)가 유휴 상태 전류(IIDLE)에서 피크 전류(IPK)로 급격하게 상승할 수 있다. 시간(t1)에서 피크 전류(IPK)로 상승하였던 전체 전류(ITOT)는 저장 장치(50)의 동작이 안정화됨에 따라 시간(t1)에서 시간(t2)까지 정상 상태 전류(ISS)로 낮아질 수 있다. 시간(t0)부터 시간(t2)까지의 기간 동안 저장 장치는 과도 상태에 놓이게 된다.
과도 상태가 종료된 후 시간(t2)부터 저장 장치(50)는 정상 상태에서 동작하게 된다. 정상 상태에서 저장 장치(50)가 소모하는 전체 전류(ITOT)는 정상 상태 전류(ISS)를 안정적으로 유지하게 된다.
도 10에 도시된 바와 같이, 저장 장치(50)에 포함된 복수의 메모리 장치들이 동시에 동작을 개시하는 경우, 과도 상태에서 저장 장치(50)가 소모하는 전체 전류(ITOT)는 피크 전류(IPK)로 급격하게 상승할 수 있다. 복수의 메모리 장치들 각각이 고속으로 동작하는 경우에 피크 전류(IPK)는 더욱 상승하게 된다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)에 의하면, 저장 장치(50) 내의 메모리 장치가 동작을 개시할 때, 메모리 장치의 유휴 시간에 기초하여 출력되는 클럭 신호의 초기 주파수를 제어한다. 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200) 의하면, 메모리 장치의 유휴 시간이 임계 시간을 초과하는 경우, 초기 주파수 스케일링 구간 동안 노말 주파수보다 작은 초기 주파수에 기초하여 메모리 장치로 출력되는 클럭 신호를 생성한다. 추기 주파수 스케일링 구간이 도과하여 노말 동작 구간에 진입하면, 메모리 컨트롤러는 노말 주파수에 기초하여 메모리 장치로 출력되는 클럭 신호를 생성한다. 따라서, 복수의 메모리 장치가 동시에 동작을 개시하더라도, 초기 동작 주파수를 낮춤으로써 저장 장치(50)의 전체 전류 소모량이 급격하게 증가하는 것을 방지할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)를 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 유휴 시간 모니터(210) 및 클럭 신호 생성부(230)를 포함한다. 유휴 시간 모니터(210)는 저장 장치(50)에 포함된 메모리 장치의 유휴 시간(tIDLE)을 모니터링하여 클럭 신호 생성부(230)로 출력한다. 클럭 신호 생성부(230)는 수신한 유휴 시간(tIDLE)에 기초하여 리드 인에이블 신호(RE#) 또는 데이터 스트로브 신호(DQS)를 생성할 수 있다.
도 12는 도 11의 클럭 신호 생성부(230)의 일 실시 예를 나타내는 블록도이다.
도 12를 참조하면, 클럭 신호 생성부(230)는 주파수 제어부(231), 리드 인에이블 신호 생성부(233) 및 데이터 스트로브 신호 생성부(235)를 포함한다.
주파수 제어부(231)는 메모리 장치의 유휴 시간(tIDLE)을 수신하여, 메모리 장치로 출력되는 클럭 신호의 주파수를 제어한다. 즉, 주파수 제어부(231)는 클럭 신호를 생성하기 위한 주파수(FR1 또는 FR2)를 생성하여 리드 인에이블 신호 생성부(233) 또는 데이터 스트로브 신호 생성부(235)로 전달한다.
보다 구체적으로, 메모리 장치의 리드 동작 시에 메모리 컨트롤러(200)는 리드 인에이블 신호(RE#)를 생성할 것이다. 이 경우, 주파수 제어부(231)는 유휴 시간(tIDLE)에 기초하여 리드 인에이블 신호(RE#)를 생성하기 위한 주파수(FR1)를 제어한다. 한편, 메모리 장치의 프로그램 동작 시에 메모리 컨트롤러(200)는 데이터 스트로브 신호(DQS)를 생성할 것이다. 이 경우, 주파수 제어부(231)는 유휴 시간(tIDLE)에 기초하여 데이터 스트로브 신호(DQS)를 생성하기 위한 주파수(FR1)를 제어한다.
리드 인에이블 신호 생성부(233)는, 주파수 제어부(231)에 의해 제어되는 주파수(FR1)에 기초하여 리드 인에이블 신호(RE#)를 생성한다. 데이터 스트로브 신호 생성부(235)는, 주파수 제어부(231)에 의해 제어되는 주파수(FR2)에 기초하여 데이터 스트로브 신호(DQS)를 생성한다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 동작에 대해서는 도 13을 참조하여 자세히 설명하기로 한다.
도 13은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 13을 참조하면, 먼저 단계(S110)에서 유휴 중인 메모리 장치의 동작을 결정할 수 있다. 단계(S110)에서, 도 8에 도시된 제1 내지 제4 메모리 장치들(100_1~100_4) 중 적어도 어느 하나에 대한 동작이 시작될 것을 결정할 수 있다. 한편, 단계(S110)에서, 도 9에 도시된 제1 내지 제8 메모리 장치들(100_1~100_8) 중 적어도 어느 하나에 대한 동작이 시작될 것을 결정할 수 있다.
단계(S120)에서, 동작이 시작될 것으로 결정된 메모리 장치의 유휴 시간(tIDLE)이 결정된다. 메모리 장치의 유휴 시간(tIDLE)은 해당 메모리 장치의 직전 동작이 종료된 시점부터, 다음 동작이 시작될 때까지의 시간을 의미할 수 있다. 단계(S120)는 도 11의 유휴 시간 모니터(210)에 의해 수행될 수 있다.
단계(S130)에서, 결정된 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 큰지 여부를 판단한다. 임계 시간(tTHR)은 설계 또는 시뮬레이션 결과에 따라 결정되는 값일 수 있다. 결정된 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 큰 경우, 이는 메모리 장치가 상대적으로 오랫동안 유휴 상태에 있었음을 의미한다. 메모리 장치가 오랫동안 유휴 상태에 있었다가 동작을 시작하는 경우, 다른 복수의 메모리 장치들 또한 같은 시점에 동작을 시작하게 될 가능성이 상대적으로 높을 수 있다.
따라서, 메모리 장치의 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 큰 경우(S130: 예), 초기 주파수(FRIS)에 기초하여 동작에 필요한 클럭 신호를 생성한다(S140). 따라서, 메모리 장치의 초기 동작 구간 동안, 초기 주파수(FRIS)에 기초하여 클럭 신호가 생성된다. 메모리 장치의 초기 동작 구간 이후, 단계(S150)에 따라 노말 주파수(FRNM)에 기초하여 클럭 신호를 생성한다(S150). 따라서, 메모리 장치의 초기 동작 구간 이후의 노말 동작 구간에서, 노말 주파수(FRNM)에 기초하여 클럭 신호가 생성된다. 초기 주파수(FRIS)는 노말 주파수(FRNM)보다 상대적으로 작은 값일 수 있다. 이에 따라, 메모리 장치의 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 큰 경우(S130: 예), 노말 주파수(FRNM)보다 상대적으로 작은 값을 갖는 초기 주파수(FRIS)에 기초하여 초기 동작이 수행되고, 이후에 노말 주파수(FRNM)에 기초하여 노말 동작이 수행된다. 메모리 장치의 동작 주파수는 소모되는 전류에 큰 영향을 미친다. 이에 따라, 도 10의 과도 구간(t0~t2)에 발생하는 피크 전류(IPK) 값을 줄일 수 있다.
한편, 결정된 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 작거나 같은 경우, 이는 메모리 장치가 상대적으로 짧은 시간 동안 유휴 상태에 있었음을 의미한다. 메모리 장치가 짧은 시간 동안 유휴 상태에 있었다가 동작을 시작하는 경우, 이는 다른 복수의 메모리 장치들이 동작을 수행 중이거나 유휴 상태를 유지할 상대적으로 높을 수 있다. 따라서, 메모리 장치의 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 작거나 같은 경우(S130: 아니오), 초기 동작 구간 없이 바로 노말 동작 구간으로 진입한다. 따라서, 이 경우 단계(S140)를 수행하지 않고, 단계(S150)를 바로 수행하게 된다. 이에 따라 불필요한 초기 동작을 수행함에 따른 메모리 장치의 동작 속도 저하를 방지할 수 있다.
도 14a 및 도 14b는 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 타이밍도이다. 도 14a 및 도 14b에서 클럭 신호의 예시로서 리드 인에이블 신호(RE#)가 도시되어 있으나, 본 발명은 이에 한정되지 않으며 메모리 컨트롤러(200)에 의해 생성되는 데이터 스트로브 신호(DQS) 또한 도 14a 및 도 14b와 같이 도시될 수 있다.
먼저 도 14a를 참조하면, 단계(S130)의 판단 결과 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 작거나 같은 케이스(CASE I)에서 생성되는 리드 인에이블 신호(RE#)가 도시되어 있다. 리드 인에이블 신호(RE#)는 이전 동작 구간에서 노말 주파수(FRNM)에 기초하여 스윙하였다가 유휴 구간에서는 스윙하지 않는다. 유휴 구간의 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 작으므로, 유휴 구간이 종료되고 바로 노말 동작 구간이 시작된다. 노말 동작 구간에서, 리드 인에이블 신호(RE#)는 노말 주파수(FRNM)에 기초하여 생성된다(S150). 노말 동작 구간에서 메모리 장치와 메모리 컨트롤러 사이의 데이터 송수신이 수행될 수 있다. 보다 구체적으로, 도 14a에 도시된 클럭 신호는 리드 인에이블 신호(RE#)이므로, 노말 동작 구간에서 메모리 장치로부터 메모리 컨트롤러로 리드 데이터가 전달될 수 있다.
한편, 도 14b를 참조하면, 단계(S130)의 판단 결과 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 큰 케이스(CASE II)에서 생성되는 리드 인에이블 신호(RE#)가 도시되어 있다. 리드 인에이블 신호(RE#)는 이전 동작 구간에서 노말 주파수(FRNM)에 기초하여 스윙하였다가 유휴 구간에서는 스윙하지 않는다. 유휴 구간의 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 크므로, 유휴 구간이 종료되고 초기 동작 구간, 즉 초기 주파수 스케일링 구간 시작된다. 초기 주파수 스케일링 구간 에서, 리드 인에이블 신호(RE#)는 스케일링 된 초기 주파수(FRIS)에 기초하여 생성된다(S140). 초기 주파수(FRIS)는 노말 주파수(FRNM)보다 작은 값을 갖는다. 따라서 초기 주파수 스케일링 구간에서 클럭 신호, 예를 들어 리드 인에이블 신호(RE#)는 상대적으로 낮은 속도로 스윙한다.
초기 동작 구간, 즉 초기 주파수 스케일링 구간이 종료되면 노말 동작 구간이 시작된다. 노말 동작 구간에서, 리드 인에이블 신호(RE#)는 노말 주파수(FRNM)에 기초하여 생성된다(S150). 초기 주파수 스케일링 구간 및 노말 동작 구간에서 메모리 장치와 메모리 컨트롤러 사이의 데이터 송수신이 수행될 수 있다. 보다 구체적으로, 도 14b에 도시된 클럭 신호는 리드 인에이블 신호(RE#)이므로, 초기 주파수 스케일링 구간 및 노말 동작 구간에서 메모리 장치로부터 메모리 컨트롤러로 리드 데이터가 전달될 수 있다.
도 14a 및 도 14b에 도시된 바와 같이, 메모리 장치(100)가 동작을 개시할 때, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 메모리 장치(100)의 유휴 시간(tIDLE)에 기초하여 출력되는 클럭 신호의 초기 주파수를 제어한다. 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200) 의하면, 메모리 장치(100)의 유휴 시간(tIDLE)이 임계 시간(tTHR)을 초과하는 경우, 초기 주파수 스케일링 구간 동안 노말 주파수(FRNM)보다 작은 초기 주파수(FRIS)에 기초하여 메모리 장치(100)로 출력되는 클럭 신호를 생성한다. 추기 주파수 스케일링 구간이 도과하여 노말 동작 구간에 진입하면, 메모리 컨트롤러는 노말 주파수(FRNM)에 기초하여 메모리 장치(100)로 출력되는 클럭 신호를 생성한다. 따라서, 복수의 메모리 장치(100_1~100_8)가 동시에 동작을 개시하는 경우, 초기 동작 주파수를 낮춤으로써 저장 장치(50)의 전체 전류 소모량이 급격하게 증가하는 것을 방지할 수 있다.
도 14b를 참조하면, 초기 주파수 스케일링 구간 동안 적용되는 초기 주파수(FRIS)는 변화하지 않는 상수 값인 것으로 도시되어 있다. 즉, 도 14b의 초기 주파수 스케일링 구간 동안, 리드 인에이블 신호(RE#)의 주파수는 같은 값을 유지한다. 그러나 본 발명의 실시 예는 이에 한정되지 않으며, 초기 주파수 스케일링 구간 동안 적용되는 초기 주파수(FRIS)는 시간이 지남에 따라 변화할 수 있다. 예를 들어, 초기 주파수 스케일링 구간 동안 적용되는 초기 주파수(FRIS)는 시간이 지남에 따라 점진적으로 증가할 수 있다. 초기 주파수 스케일링 구간 동안 생성되는 클럭 신호의 주파수를 제어하는 방법의 예시적인 실시 예들에 대해서는 도 15 내지 도 18을 참조하여 설명하기로 한다.
도 15는 도 13의 단계(S140)의 일 실시 예를 나타내는 순서도이다. 도 15에는 초기 주파수 스케일링 구간 동안 생성되는 클럭 신호의 주파수를 제어하는 방법의 일 예가 도시되어 있다. 즉, 도 15에는 변화하는 초기 주파수(FRIS) 값을 제어하는 방법의 예시적인 실시 예가 도시되어 있다.
도 15를 참조하면, 주파수 제어부(231)는 초기 값으로서 기본 주파수(FR0)를 초기 주파수(FRIS)로 설정한다(S210). 기본 주파수(FR0)는 상수에 해당하는 값으로서 노말 주파수(FRNM)보다 큰 값일 수 있다. 이후 단계(S220)에서 클럭 신호를 생성한다. 단계(S220)는 리드 인에이블 신호 생성부(233) 또는 데이터 스트로브 신호 생성부(235)에 의해 수행될 수 있다. 단계(S220)에서는 한 주기에 해당하는 클럭 신호가 생성될 수 있다. 한편, 클럭 신호는 리드 인에이블 신호(RE#) 또는 데이터 스트로브 신호(DQS)일 수 있다.
한 주기에 해당하는 클럭 신호가 생성(S220)된 후, 단위 클럭 수만큼 클럭 신호가 생성되었는지 여부를 판단한다(S230). 단위 클럭 수는 동일한 초기 주파수(FRIS) 값에 의해 연속적으로 생성되는 클럭의 주기 수를 의미할 수 있다. 예를 들어, 단위 클럭 수가 3인 경우, 3 주기 동안 동일한 주파수의 클럭 신호가 생성된다. 단위 클럭 수는 필요에 따라 다양하게 결정될 수 있다.
단계(S230)의 판단 결과 단위 클럭 수만큼 클럭 신호가 생성되지 않은 경우(S230: 아니오), 초기 주파수(FRIS) 값의 변경없이 단계(S220)로 되돌아가서 다시 한번 한 주기에 해당하는 클럭 신호를 생성한다. 이와 같은 과정이 반복되어 단위 클럭 수만큼 클럭 신호가 생성되면(S230: 예), 초기 주파수 값(FRIS)을 증가시킨다(S240). 단계(S240)에서는 다양한 증가값에 따라 초기 주파수(FRIS)를 증가시킬 수 있다.
초기 주파수(FRIS)를 증가시킨 후, 초기 주파수(FRIS)가 노말 주파수(FRNM)에 도달하였는지 여부를 판단한다(S250). 초기 주파수(FRIS)가 노말 주파수(FRNM)에 도달하였다면(S250: 예), 이는 초기 주파수 스케일링 구간이 종료되었음을 의미할 수 있다. 따라서 단계(S140)가 종료되고 단계(S150)로 진입하여 노말 동작 구간이 시작될 것이다.
초기 주파수(FRIS)가 노말 주파수(FRNM)에 도달하지 않았다면(S250: 아니오), 단계(S220)로 되돌아가 증가된 초기 주파수(FRIS)에 따른 클럭 신호를 생성한다.
도 16a 및 도 16b는 도 15에 도시된 실시 예를 설명하기 위한 타이밍도이다.
먼저, 도 16a는 단위 클럭 수가 2인 경우의 초기 주파수 제어 방법을 나타낸다. 초기 주파수 스케일링 구간이 시작되면, 단계(S210)에 따라 기본 주파수(FR0)를 초기 주파수(FRIS)로 설정할 것이다. 이에 따라, 제1 단위 클럭 기간(UC1) 동안 기본 주파수(FR0)에 기초하여 두 주기에 해당하는 클럭 신호, 즉 리드 인에이블 신호(RE#)가 생성된다.
두 주기에 해당하는 클럭 신호가 생성되었다면, 주파수 제어부(231)는 단계(S230)의 판단 결과 초기 주파수(FRIS)를 증가시킬 것이다. 이에 따라, 증가된 초기 주파수(FRIS)에 기초하여 제2 단위 클럭 기간(UC2) 동안 두 주기에 해당하는 클럭 신호가 생성된다. 이와 같은 방식으로, 제3 단위 클럭 기간(US3) 동안 다시 한 번 증가된 초기 주파수(FRIS)에 기초하여 클럭 신호가 생성되고, 제4 단위 클럭 기간(UC3, UC4) 동안 또다시 증가된 초기 주파수(FRIS)에 기초하여 클럭 신호가 생성된다. 제4 단위 클럭 기간이 종료되고 단계(S240)에 의해 증가된 초기 주파수(FRIS)가 노말 주파수(FRNM)에 도달한 경우, 초기 주파수 스케일링 구간이 종료되고 노말 동작 구간에 진입하게 된다.
도 16b는 단위 클럭 수가 1인 경우의 초기 주파수 제어 방법을 나타낸다. 단위 클럭 수가 1이므로, 리드 인에이블 신호(RE#)는 한 주기마다 증가되는 초기 주파수(FRIS)에 기초하여 생성된다. 즉, 도 16b에서 단위 클럭 기간은 한 주기에 해당하는 클럭 기간이므로, 클럭 신호가 한 주기를 완성할 때마다 초기 주파수(FRIS)가 증가하게 된다.
도 16a 및 도 16b는 단위 클럭 수의 예시적인 실시 예로서, 본 발명은 이에 한정되지 않는다. 예를 들어, 단위 클럭 수가 3 또는 그 이상인 실시 예 또한 본 발명의 범위에 포함됨을 알 수 있을 것이다.
도 17은 도 13의 단계(S140)의 다른 실시 예를 나타내는 순서도이다. 도 17에는 초기 주파수 스케일링 구간 동안 생성되는 클럭 신호의 주파수를 제어하는 방법의 다른 예가 도시되어 있다.
도 17을 참조하면, 주파수 제어부(231)는 초기 값으로서 기본 주파수(FR0)를 초기 주파수(FRIS)로 설정한다(S310). 기본 주파수(FR0)는 상수에 해당하는 값으로서 노말 주파수(FRNM)보다 큰 값일 수 있다. 이후 단계(S320)에서 클럭 신호를 생성한다. 단계(S320)는 리드 인에이블 신호 생성부(233) 또는 데이터 스트로브 신호 생성부(235)에 의해 수행될 수 있다. 단계(S320)에서는 한 주기에 해당하는 클럭 신호가 생성될 수 있다. 한편, 클럭 신호는 리드 인에이블 신호(RE#) 또는 데이터 스트로브 신호(DQS)일 수 있다.
한 주기에 해당하는 클럭 신호가 생성(S320)된 후, 단위 시간동안 클럭 신호가 생성되었는지 여부를 판단한다(S330). 단위 시간은 동일한 초기 주파수(FRIS) 값에 클럭 신호가 생성되는 시간을 의미할 수 있다. 단위 시간은 필요에 따라 다양하게 결정될 수 있다.
단계(S330)의 판단 결과 단위 시간 동안 클럭 신호가 생성되지 않은 경우(S330: 아니오), 초기 주파수(FRIS) 값의 변경없이 단계(S320)로 되돌아가서 다시 한번 한 주기에 해당하는 클럭 신호를 생성한다. 이와 같은 과정이 반복되어, 단위 시간에 도달할 때까지 동일한 초기 주파수(FRIS)에 기초하여 클럭 신호가 생성된다.
단위 시간 동안 클럭 신호가 생성되면(S330: 예), 초기 주파수 값(FRIS)을 증가시킨다(S340). 단계(S340)에서는 다양한 증가값에 따라 초기 주파수(FRIS)를 증가시킬 수 있다.
초기 주파수(FRIS)를 증가시킨 후, 초기 동작 시간이 도과하였는지 여부를 판단한다(S350). 초기 동작 시간은 미리 결정된 고정된 시간값일 수 있으며, 초기 주파수 스케일링 구간을 결정하는 시간일 수 있다. 초기 동작 시간이 도과하였다면(S350: 예), 이는 초기 주파수 스케일링 구간이 종료되었음을 의미할 수 있다. 따라서 단계(S140)가 종료되고 단계(S150)로 진입하여 노말 동작 구간이 시작될 것이다.
아직 초기 동작 시간이 도과하지 않았다면(S350: 아니오), 단계(S320)로 되돌아가 증가된 초기 주파수(FRIS)에 따른 클럭 신호를 생성한다.
도 18은 도 17에 도시된 실시 예를 설명하기 위한 타이밍도이다.
도 18을 참조하면, 단위 시간(UT) 및 초기 동작 시간(IT)이 도시되어 있다. 단위 시간(UT) 동안에는 동일한 초기 동작 주파수(FRIS)를 유지한다. 단위 시간(UT)이 도과될 때마다 초기 동작 주파수(FRIS)가 증가된다. 한편, 초기 동작 시간(IT)이 도과되면 초기 주파수 스케일링 구간이 종료되고, 노말 동작 구간이 시작된다.
도 15 내지 도 18은 초기 주파수(FRIS)에 기초하여 클럭 신호를 생성하는 단계(S140)의 예시적인 실시 예를 나타낸 것으로서, 본 발명은 이에 한정되지 않는다. 따라서, 도 15 내지 도 18에 도시된 실시 예 이외에도 다양한 방식으로 초기 주파수 스케일링 구간 동안 초기 주파수(FRIS)를 제어할 수 있다. 바람직하게는, 도 15 내지 도 18을 통해 설명한 바와 같이 초기 주파수 스케일링 구간 동안 초기 주파수(FRIS)는 점차 증가하도록 제어될 수 있다. 한편, 초기 주파수 스케일링 구간 동안 제어되는 초기 주파수(FRIS)는 노말 주파수(FRNM)보다 항상 작은 값을 가질 수 있다.
도 19는 도 13의 단계(S140)의 또다른 실시 예를 나타내는 순서도이다.
도 19를 참조하면, 도 13에 도시된 초기 주파수(FRIS)에 기초하여 동작에 필요한 클럭 신호를 생성하는 단계(S140)는 노말 주파수(FRNM)보다 작은 제1 초기 주파수(FRIS1)에 기초하여 클럭 신호를 생성하는 단계(S141) 및 노말 주파수(FRNM)보다 작고, 제1 초기 주파수(FRIS1)보다 큰 제2 초기 주파수(FRIS2)에 기초하여 클럭 신호를 생성하는 단계를 포함한다.
도 14b, 도 16a, 도 16b 및 도 18을 참조하면 초기 주파수 스케일링 구간은 단일 구간으로 설정될 수 있다. 그러나, 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법에 의하면, 초기 주파수 스케일링 구간은 2개 또는 그 이상의 구간을 포함할 수 있다. 이하, 도 20을 함께 참조하여 설명하기로 한다.
도 20은 도 19에 도시된 실시 예를 설명하기 위한 타이밍도이다.
도 20을 참조하면, 먼저 도 13의 단계(S130)의 판단 결과 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 큰 케이스에서 생성되는 리드 인에이블 신호(RE#)가 도시되어 있다. 리드 인에이블 신호(RE#)는 이전 동작 구간에서 노말 주파수(FRNM)에 기초하여 스윙하였다가 유휴 구간에서는 스윙하지 않는다. 유휴 구간의 유휴 시간(tIDLE)이 임계 시간(tTHR)보다 크므로, 유휴 구간이 종료되고 초기 동작 구간, 즉 초기 주파수 스케일링 구간 시작된다. 초기 주파수 스케일링 구간 에서, 리드 인에이블 신호(RE#)는 스케일링 된 제1 및 제2 초기 주파수(FRIS1, FRIS2)에 기초하여 생성된다(S140). 제1 주파수 스케일링 구간, 제2 초기 주파수 스케일링 구간 및 노말 동작 구간에서 메모리 장치와 메모리 컨트롤러 사이의 데이터 송수신이 수행될 수 있다. 보다 구체적으로, 도 20에 도시된 클럭 신호는 리드 인에이블 신호(RE#)이므로, 제1 주파수 스케일링 구간, 제2 초기 주파수 스케일링 구간 및 노말 동작 구간에서 메모리 장치로부터 메모리 컨트롤러로 리드 데이터가 전달될 수 있다.
도 20에 도시된 실시 예에 의하면, 초기 주파수 스케일링 구간은 제1 초기 주파수 스케일링 구간 및 제2 초기 주파수 스케일링 구간을 포함한다. 제1 초기 주파수 스케일링 구간에서는 제1 초기 주파수(FRIS1)에 기초하여 리드 인에이블 신호(RE#)가 생성된다(S141). 제1 초기 주파수(FRIS1)는 노말 주파수(FRNM)보다 작은 값을 가질 수 있다. 제2 초기 주파수 스케일링 구간에서는 제2 초기 주파수(FRIS2)에 기초하여 리드 인에이블 신호(RE#)가 생성된다(S143). 제2 초기 주파수(FRIS2)는 노말 주파수(FRNM)보다 작고, 제1 초기 주파수(FRIS1)보다 큰 값을 가질 수 있다.
일 실시 예에서, 제1 초기 주파수(FRIS1)는 상수의 값을 가질 수 있다. 이 경우, 제1 초기 주파수 스케일링 구간 동안, 노말 주파수(FRNM)보다 작은 일정한 주파수값에 기초하여 리드 인에이블 신호(RE#)가 생성될 수 있다. 다만, 본 발명에 따른 제1 초기 주파수(FRIS1)는 이에 한정되지 않으며, 제1 초기 주파수 스케일링 구간 동안 점차 증가하는 값을 가질 수도 있다.
일 실시 예에서, 제2 초기 주파수(FRIS2)는 점차 증가하는 값을 가질 수 있다. 이 경우, 제2 초기 주파수(FR-IS2)에 기초한 리드 인에이블 신호(RE#)는, 도 15 내지 도 18을 참조하여 설명한 것과 같은 방식으로 생성될 수 있다. 다만, 본 발명에 따른 제2 초기 주파수(FRIS2)는 이에 한정되지 않으며, 제2 초기 주파수 스케일링 구간 동안 상수의 값을 가질 수도 있다.
초기 동작 구간, 즉 제1 및 제2 초기 주파수 스케일링 구간이 종료되면 노말 동작 구간이 시작된다. 노말 동작 구간에서, 리드 인에이블 신호(RE#)는 노말 주파수(FRNM)에 기초하여 생성된다(S150).
도 19 및 도 20에 도시된 바와 같이, 메모리 장치(100)가 동작을 개시할 때, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 메모리 장치(100)의 유휴 시간(tIDLE)에 기초하여 출력되는 클럭 신호의 초기 주파수를 제어한다. 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200) 의하면, 메모리 장치(100)의 유휴 시간(tIDLE)이 임계 시간(tTHR)을 초과하는 경우, 제1 및 제2 초기 주파수 스케일링 구간 동안 노말 주파수(FRNM)보다 작은 제1 및 제2 초기 주파수(FRIS1, FRIS2)에 기초하여 메모리 장치(100)로 출력되는 클럭 신호를 생성할 수 있다. 추기 주파수 스케일링 구간이 도과하여 노말 동작 구간에 진입하면, 메모리 컨트롤러는 노말 주파수(FRNM)에 기초하여 메모리 장치(100)로 출력되는 클럭 신호를 생성한다. 따라서, 복수의 메모리 장치(100_1~100_8)가 동시에 동작을 개시하는 경우, 초기 동작 주파수를 낮춤으로써 저장 장치(50)의 전체 전류 소모량이 급격하게 증가하는 것을 방지할 수 있다.
도 21은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 22는 도 21의 단계들(S410, S420)에 따라 유휴 시간을 결정하는 방법을 설명하기 위한 도면이다. 도 21 및 도 22를 함께 참조하면, 동작을 시작하는 메모리 장치 이외의 다른 메모리 장치의 유휴 시간에 기초하여 주파수 스케일링 동작을 수행할 수 있다. 이하, 도 21 및 도 22를 함께 참조하여 설명하기로 한다.
도 21 및 도 22를 참조하면, 먼저 단계(S410)에서, 서로 다른 채널로 연결된 복수의 메모리 장치들(100_1~100_4) 중 선택된 메모리 장치의 동작을 결정할 수 있다. 이 때 선택된 메모리 장치는 유휴 상태에 놓여 있을 수 있다. 단계(S410)에서, 도 22에 도시된 제1 내지 제4 메모리 장치들(100_1~100_4) 중 제1 메모리 장치(100_1)가 선택된 메모리 장치인 것으로 도시되어 있다. 도 22에서, 제1 내지 제4 메모리 장치(100_1~100_4)의 유휴 시간은 각각 제1 내지 제4 유휴 시간(tIDLE_1~tIDLE_4)으로 도시되었다. 도 13 내지 도 14b에 도시된 실시 예에 의하면, 단계(S120)에서 유휴 시간(tIDLE)은 선택된 메모리 장치인 제1 메모리 장치(100_1)의 제1 유휴 시간(tIDLE_1)로 결정될 수 있다. 반면, 도 21 및 도 22에 도시된 실시 예에 의하면, 유휴 시간(tIDLE)은 선택된 메모리 장치가 아닌 다른 비선택된 메모리 장치의 유휴 시간에 기초하여 결정될 수 있다. 선택된 메모리 장치(100_1)는 유휴 상태 중이었으므로, 제1 유휴 시간(tIDLE_1)은 0이 아닌 값을 가질 것이다. 한편 제2 내지 제4 메모리 장치(100_2~100_4) 중 어느 하나의 메모리 장치가 동작 중인 경우에, 해당 메모리 장치의 유휴 시간은 0으로 결정될 것이다.
단계(S420)에서, 복수의 메모리 장치들 중, 적어도 하나의 비선택된 메모리 장치를 포함하는 메모리 장치들의 유휴 시간(tIDLE)을 결정한다. 비선택된 메모리 장치는 선택된 메모리 장치를 제외한 메모리 장치일 수 있다. 도 22에서, 비선택된 메모리 장치는 제2 내지 제4 메모리 장치(100_2~100_4)일 수 있다. 단계(S420)에서, 제2 내지 제4 메모리 장치(100_2~100_4) 중 적어도 하나의 메모리 장치를 포함하는 메모리 장치들의 유휴 시간(tIDLE)이 결정될 수 있다.
일 실시 예에서, 단계(S420)의 유휴 시간(tIDLE)은 제2 내지 제4 유휴 시간(tIDLE_2~tIDLE_4) 중 어느 하나의 유휴 시간으로 결정될 수 있다.
다른 실시 예에서, 단계(S420)의 유휴 시간(tIDLE)은 제1 내지 제4 유휴 시간(tIDLE_1~tIDLE_4) 중 어느 두 개의 유휴 시간의 합으로서 결정될 수 있다.
또다른 실시 예에서, 단계(S420)의 유휴 시간(tIDLE)은 제1 내지 제4 유휴 시간(tIDLE_1~tIDLE_4) 중 어느 세 개의 유휴 시간의 합으로서 결정될 수 있다.
또다른 실시 예에서, 단계(S420)의 유휴 시간(tIDLE)은 제1 내지 제4 유휴 시간(tIDLE_1~tIDLE_4)을 모두 합한 값으로서 결정될 수 있다.
도 23은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 24는 도 23의 단계들(S510, S520)에 따라 유휴 시간을 결정하는 방법을 설명하기 위한 도면이다. 도 23 및 도 24를 함께 참조하면, 동작을 시작하는 메모리 장치 이외의 다른 메모리 장치의 유휴 시간에 기초하여 주파수 스케일링 동작을 수행할 수 있다. 이하, 도 23 및 도 24를 함께 참조하여 설명하기로 한다. 먼저 도 24를 참조하면, 하나의 채널에 2개의 메모리 장치들이 연결된 구조를 도시한다. 다른 실시 예에서, 하나의 채널에 3개 이상의 메모리 장치들이 연결될 수 있다. 실시 예에서, 제1 메모리 장치(100_1)는 제1 웨이(WAY1), 제2 메모리 장치(100_2)는 제2 웨이(WAY2)를 통해 제1 채널(CH1)과 연결되므로, 제1 및 제2 메모리 장치(100_1, 100_2)는 제1 채널(CH1)을 통해 메모리 컨트롤러(200)와 연결될 수 있다. 또, 제3 메모리 장치(100_3)는 제3 웨이(WAY3), 제4 메모리 장치(100_4)는 제4 웨이(WAY4)를 통해 제2 채널(CH2)과 연결되므로, 제3 및 제4 메모리 장치(100_3, 100_4)는 제2 채널(CH2)을 통해 메모리 컨트롤러(200)와 연결될 수 있다.
도 23 및 도 24를 참조하면, 먼저 단계(S510)에서, 동일한 채널 및 서로 다른 웨이로 연결된 복수의 메모리 장치들(100_1~100_8) 중 선택된 메모리 장치의 동작을 결정할 수 있다. 이 때 선택된 메모리 장치는 유휴 상태에 놓여 있을 수 있다. 단계(S510)에서, 도 24에 도시된 제1 내지 제8 메모리 장치들(100_1~100_8) 중 제1 메모리 장치(100_1)가 선택된 메모리 장치인 것으로 도시되어 있다. 도 24에서, 제1 내지 제8 메모리 장치(100_1~100_8)의 유휴 시간은 각각 제1 내지 제8 유휴 시간(tIDLE_1~tIDLE_8)으로 도시되었다. 도 13 내지 도 14b에 도시된 실시 예에 의하면, 단계(S120)에서 유휴 시간(tIDLE)은 선택된 메모리 장치인 제1 메모리 장치(100_1)의 제1 유휴 시간(tIDLE_1)로 결정될 수 있다. 반면, 도 23 및 도 24에 도시된 실시 예에 의하면, 유휴 시간(tIDLE)은 선택된 메모리 장치와 동일한 채널 및 상이한 웨이로 연결된 다른 비선택된 메모리 장치의 유휴 시간에 기초하여 결정될 수 있다. 선택된 메모리 장치(100_1)는 유휴 상태 중이었으므로, 제1 유휴 시간(tIDLE_1)은 0이 아닌 값을 가질 것이다. 한편 제2 내지 제8 메모리 장치(100_2~100_8) 중 어느 하나의 메모리 장치가 동작 중인 경우에, 해당 메모리 장치의 유휴 시간은 0으로 결정될 것이다.
단계(S520)에서, 복수의 메모리 장치들 중, 적어도 하나의 비선택된 메모리 장치를 포함하는 메모리 장치들의 유휴 시간(tIDLE)을 결정한다. 이 경우, 선택된 메모리 장치와 동일한 채널 및 상이한 웨이로 연결된 비선택된 메모리 장치를 포함하여 유휴 시간이 결정될 수 있다. 도 24에서, 제1 메모리 장치(100_1)와 동일한 채널(CH1) 및 상이한 웨이(WAY2)로 연결된 비선택된 메모리 장치는 제2 메모리 장치(100_2)일 수 있다. 단계(S520)에서, 제2 메모리 장치(100_2)를 포함하는 메모리 장치들의 유휴 시간(tIDLE)이 결정될 수 있다.
일 실시 예에서, 단계(S520)의 유휴 시간(tIDLE)은 제2 내지 유휴 시간(tIDLE_2)으로 결정될 수 있다.
다른 실시 예에서, 단계(S520)의 유휴 시간(tIDLE)은 제2 유휴 시간(tIDLE_2)과 제1 유휴 시간(tIDLE_1)의 합으로서 결정될 수 있다. 다른 실시 예에서, 단계(S520)의 유휴 시간(tIDLE)은 제3 내지 제8 유휴 시간(tIDLE_3~tIDLE_8) 중 어느 하나와 제2 유휴 시간(tIDLE_2)의 합으로서 결정될 수 있다.
또다른 실시 예에서, 단계(S520)의 유휴 시간(tIDLE)은 제1 유휴 시간, 제3 내지 제8 유휴 시간(tIDLE_1, tIDLE_3~tIDLE_8) 중 어느 두 개의 유휴 시간과 제2 유휴 시간(tIDLE_2)의 합으로서 결정될 수 있다.
또다른 실시 예에서, 단계(S520)의 유휴 시간(tIDLE)은 제1 유휴 시간, 제3 내지 제8 유휴 시간(tIDLE_1, tIDLE_3~tIDLE_8) 중 어느 세 개의 유휴 시간과 제2 유휴 시간(tIDLE_2)의 합으로서 결정될 수 있다.
또다른 실시 예에서, 단계(S520)의 유휴 시간(tIDLE)은 제1 유휴 시간, 제3 내지 제8 유휴 시간(tIDLE_1, tIDLE_3~tIDLE_8) 중 어느 네 개의 유휴 시간과 제2 유휴 시간(tIDLE_2)의 합으로서 결정될 수 있다.
또다른 실시 예에서, 단계(S520)의 유휴 시간(tIDLE)은 제1 유휴 시간, 제3 내지 제8 유휴 시간(tIDLE_1, tIDLE_3~tIDLE_8) 중 어느 다섯 개의 유휴 시간과 제2 유휴 시간(tIDLE_2)의 합으로서 결정될 수 있다.
또다른 실시 예에서, 단계(S520)의 유휴 시간(tIDLE)은 제1 유휴 시간, 제3 내지 제8 유휴 시간(tIDLE_1, tIDLE_3~tIDLE_8) 중 어느 여섯 개의 유휴 시간과 제2 유휴 시간(tIDLE_2)의 합으로서 결정될 수 있다.
또다른 실시 예에서, 단계(S520)의 유휴 시간(tIDLE)은 제1 내지 제8 유휴 시간(tIDLE_1~tIDLE_8)을 모두 합한 값으로서 결정될 수 있다.
도 25는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
도 25를 참조하면, 메모리 컨트롤러(1000)는 프로세서(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 컨트롤러(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서(1010)는 버퍼 컨트롤러(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.
프로세서(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi-Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 컨트롤러(1050)는 프로세서(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다. 프로세서(1010)는 저장 장치(도 1의 50)에 포함된 메모리 장치가 동작을 개시하는 경우, 해당 메모리 장치의 유휴 시간에 기초하여 초기 동작 주파수를 제어할 수 있다. 실시 예에서, 프로세서(1010)는 저장 장치(도 1의 50)에 포함된 메모리 장치의 유휴 시간을 모니터링하여 메모리 버퍼(1020)에 업데이트할 수 있다. 유휴 상태에 있던 메모리 장치가 동작을 개시할 때, 프로세서(1010)는 메모리 버퍼(1020)에 저장되어 있는 유휴 시간에 기초하여 초기 동작 주파수를 결정할 수 있다. 메모리 인터페이스(1060)는 프로세서(1010)에 의해 결정된 초기 동작 주파수에 기초하여 메모리 장치로 전달되는 클럭 신호를 생성할 수 있다.
따라서, 도 11의 유휴 시간 모니터(210)는 도 25의 프로세서(1010) 및 메모리 버퍼(1020)로서 구현될 수 있다. 한편, 도 11의 클럭 신호 생성부(230)는 도 25의 메모리 인터페이스(1060)로서 구현될 수 있다.
예시적으로, 프로세서(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 컨트롤러(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서(1010), 버퍼 컨트롤러(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 26은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 26을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(도 1의 200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (Multi-Media Card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
실시 예에서, 복수의 플래시 메모리들(3221~322n) 중 어느 하나가 동작을 개시할 때, SSD 컨트롤러(3210)는 해당 플래시 메모리의 유휴 시간(tIDLE)에 기초하여, 출력되는 클럭 신호의 초기 주파수를 제어한다. 해당 플래시 메모리의 유휴 시간(tIDLE)이 임계 시간(tTHR)을 초과하는 경우, SSD 컨트롤러(3210)는 초기 주파수 스케일링 구간 동안 노말 주파수(FRNM)보다 작은 초기 주파수(FRIS)에 기초하여 클럭 신호를 생성한다. 추기 주파수 스케일링 구간이 도과하여 노말 동작 구간에 진입하면, SSD 컨트롤러(3210)는 노말 주파수(FRNM)에 기초하여 해당 플래시 메모리로 출력되는 클럭 신호를 생성한다. 따라서, 복수의 플래시 메모리들(3221~322n)이 동시에 동작을 개시하는 경우, 초기 동작 주파수를 낮춤으로써 SSD 시스템(3000)의 전체 전류 소모량이 급격하게 증가하는 것을 방지할 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 27은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 27을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
실시 예에서, 스토리지 모듈(4400)에 포함된 복수의 메모리 장치들 중 어느 하나가 동작을 개시할 때, 애플리케이션 프로세서(4100)는 해당 메모리 장치의 유휴 시간(tIDLE)에 기초하여, 애플리케이션 프로세서(4100)와 해당 메모리 장치 사이의 채널로 출력되는 클럭 신호의 초기 주파수를 제어한다. 해당 메모리 장치의 유휴 시간(tIDLE)이 임계 시간(tTHR)을 초과하는 경우, 애플리케이션 프로세서(4100)는 초기 주파수 스케일링 구간 동안 노말 주파수(FRNM)보다 작은 초기 주파수(FRIS)에 기초하여 생성되는 클럭 신호를 애플리케이션 프로세서(4100)와 해당 메모리 장치 사이의 채널로 출력한다. 추기 주파수 스케일링 구간이 도과하여 노말 동작 구간에 진입하면, 애플리케이션 프로세서(4100)는 노말 주파수(FRNM)에 기초하여 생성되는 클럭 신호를 애플리케이션 프로세서(4100)와 해당 메모리 장치 사이의 채널로 출력한다. 따라서, 스토리지 모듈(4400)에 포함된 복수의 메모리 장치들이 동시에 동작을 개시하는 경우, 초기 동작 주파수를 낮춤으로써 사용자 시스템(4000)의 전체 전류 소모량이 급격하게 증가하는 것을 방지할 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(TIME Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 불휘발성 메모리 장치들을 포함할 수 있고, 복수의 불휘발성 메모리 장치들은 도 2를 참조하여 설명된 메모리 장치와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장 장치 100: 메모리 장치
200: 메모리 컨트롤러 210: 유휴 시간 모니터
230: 클럭 신호 생성부 231: 주파수 제어부
233: 리드 인에이블 신호 생성부 235: 데이터 스트로브 신호 생성부
300: 호스트

Claims (28)

  1. 채널을 통해 연결되는 메모리 장치를 제어하는 메모리 컨트롤러로서:
    상기 메모리 장치의 이전 동작 종료 시점부터 현재 동작 시점까지의 유휴 시간을 출력하는 유휴 시간 모니터; 및
    상기 유휴 시간에 기초하여, 상기 현재 동작을 위해 상기 채널을 통해 상기 메모리 장치로 출력되는 클럭 신호를 생성하는 클럭 신호 생성부를 포함하는, 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 클럭 신호 생성부는:
    상기 유휴 시간에 기초하여, 상기 클럭 신호에 적용될 주파수를 결정하는 주파수 제어부; 및
    상기 결정된 주파수에 기초하여 상기 클럭 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제2 항에 있어서, 상기 유휴 시간이 임계 시간보다 큰 경우,
    상기 주파수 제어부는 초기 주파수 스케일링 구간에 적용될 초기 주파수 및 노말 동작 구간에 적용될 노말 주파수를 결정하고,
    상기 초기 주파수 스케일링 구간 동안, 상기 신호 생성부는 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성하고,
    상기 초기 주파수 스케일링 구간 이후의 노말 동작 구간 동안, 상기 신호 생성부는 상기 노말 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제3 항에 있어서, 상기 초기 주파수의 값은 상기 노말 주파수의 값보다 작은 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제4 항에 있어서, 상기 주파수 제어부에 의해 결정되는 상기 초기 주파수는 상기 초기 주파수 스케일링 구간 동안 점진적으로 증가하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제4 항에 있어서, 상기 주파수 제어부에 의해 결정되는 상기 초기 주파수는 상기 초기 주파수 스케일링 구간 동안 일정한 값을 갖는 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제2 항에 있어서, 상기 유휴 시간이 임계 시간보다 작거나 같은 경우,
    상기 주파수 제어부는 노말 주파수를 결정하고,
    상기 신호 생성부는 상기 노말 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 제2 항에 있어서, 상기 신호 생성부는 리드 인에이블 신호를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  9. 제2 항에 있어서, 상기 신호 생성부는 데이터 스트로브 신호를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  10. 제3 항에 있어서, 상기 초기 주파수 스케일링 구간은 제1 초기 주파수 스케일링 구간 및 제2 초기 주파수 스케일링 구간을 포함하고,
    상기 주파수 제어부는 상기 제1 초기 주파수 스케일링 구간에 적용될 제1 초기 주파수 및 상기 제2 초기 주파수 스케일링 구간에 적용될 제2 초기 주파수를 결정하고,
    상기 제1 초기 주파수 스케일링 구간 동안, 상기 신호 생성부는 상기 노말 주파수보다 작은 상기 제1 초기 주파수에 기초하여 상기 클럭 신호를 생성하고,
    상기 제2 초기 주파수 스케일링 구간 동안, 상기 신호 생성부는 상기 노말 주파수보다 작고 상기 제1 초기 주파수보다 큰 상기 제2 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  11. 제10 항에 있어서,
    상기 주파수 제어부에 의해 결정되는 상기 제1 초기 주파수는 상기 제1 초기 주파수 스케일링 구간 동안 일정한 값을 가지며,
    상기 주파수 제어부에 의해 결정되는 상기 제2 초기 주파수는 상기 제2 초기 주파수 스케일링 구간 동안 점진적으로 증가하는 것을 특징으로 하는, 메모리 컨트롤러.
  12. 복수의 메모리 장치들; 및
    복수의 채널들을 통해 상기 복수의 메모리 장치들과 연결되어, 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하는 저장 장치로서,
    상기 복수의 메모리 장치들 중 어느 하나의 메모리 장치가 유휴 상태에서 동작이 개시되는 경우, 상기 메모리 컨트롤러는 상기 메모리 장치의 유휴 시간에 기초하여 상기 메모리 장치로 출력되는 클럭 신호를 생성하는 것을 특징으로 하는, 저장 장치.
  13. 제11 항에 있어서, 상기 유휴 시간이 임계 시간보다 큰 경우, 상기 컨트롤러는:
    초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고,
    상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 저장 장치.
  14. 제13 항에 있어서, 상기 제1 주파수는 상기 초기 동작 구간 동안 동일한 값을 유지하는 것을 특징으로 하는, 저장 장치.
  15. 제13 항에 있어서, 상기 제1 주파수는 상기 초기 동작 구간 동안 증가하는 것을 특징으로 하는, 저장 장치.
  16. 제12 항에 있어서, 상기 클럭 신호는 리드 인에이블 신호 및 데이터 스트로브 신호 중 어느 하나인 것을 특징으로 하는, 저장 장치.
  17. 유휴 중인 메모리 장치의 동작 개시를 결정하는 단계;
    상기 메모리 장치의 유휴 시간을 결정하는 단계; 및
    상기 유휴 시간에 기초하여, 상기 메모리 장치의 동작 동안 상기 메모리 장치로 출력되는 클럭 신호를 생성하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  18. 제17 항에 있어서, 상기 유휴 시간에 기초하여, 상기 메모리 장치의 동작 동안 상기 메모리 장치로 출력되는 클럭 신호를 생성하는 단계는:
    상기 유휴 시간이 임계 시간보다 큰지 여부를 판단하는 단계;
    상기 유휴 시간이 상기 임계 시간보다 큰 경우, 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계; 및
    상기 초기 주파수보다 큰 노말 주파수에 기초하여 상기 클럭 신호를 생성하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  19. 제18 항에 있어서, 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계에서는,
    일정한 값의 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  20. 제18 항에 있어서, 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계에서는,
    점진적으로 증가하는 값의 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  21. 제20 항에 있어서, 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계는,
    기본 주파수를 상기 초기 주파수로 설정하는 단계;
    상기 초기 주파수에 기초하여, 단위 클럭 수만큼 상기 클럭 신호를 생성하는 단계;
    상기 초기 주파수를 증가시키는 단계; 및
    증가된 상기 초기 주파수에 기초하여, 상기 단위 클럭 수만큼 상기 클럭 신호를 생성하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  22. 제18 항에 있어서, 상기 초기 주파수에 기초하여 상기 클럭 신호를 생성하는 단계는,
    기본 주파수를 상기 초기 주파수로 설정하는 단계;
    상기 초기 주파수에 기초하여, 단위 시간 동안 상기 클럭 신호를 생성하는 단계;
    상기 초기 주파수를 증가시키는 단계; 및
    증가된 상기 초기 주파수에 기초하여, 상기 단위 시간 동안 상기 클럭 신호를 생성하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  23. 복수의 메모리 장치들; 및
    서로 다른 채널들을 통해 상기 복수의 메모리 장치들과 각각 연결되어, 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하는 저장 장치로서,
    상기 복수의 메모리 장치들 중 선택된 메모리 장치가 유휴 상태에서 동작이 개시되는 경우, 상기 메모리 컨트롤러는 상기 복수의 메모리 장치들 중 적어도 하나의 비선택된 메모리 장치의 유휴 시간에 기초하여 상기 메모리 장치로 출력되는 클럭 신호를 생성하는 것을 특징으로 하는, 저장 장치.
  24. 제23 항에 있어서, 상기 복수의 메모리 장치들 중 상기 선택된 메모리 장치를 제외한 상기 비선택된 메모리 장치들 중 어느 하나의 유휴 시간이 상기 임계 시간보다 큰 경우, 상기 컨트롤러는:
    초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고,
    상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 저장 장치.
  25. 제23 항에 있어서, 상기 복수의 메모리 장치들 중 상기 선택된 메모리 장치를 제외한 상기 비선택된 메모리 장치들의 유휴 시간의 총합이 상기 임계 시간보다 큰 경우, 상기 컨트롤러는:
    초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고,
    상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 저장 장치.
  26. 복수의 메모리 장치들; 및
    하나의 채널을 통해 상기 복수의 메모리 장치들과 각각 연결되어, 상기 복수의 메모리 장치들을 제어하는 메모리 컨트롤러를 포함하는 저장 장치로서,
    상기 복수의 메모리 장치들 중 선택된 메모리 장치가 유휴 상태에서 동작이 개시되는 경우, 상기 메모리 컨트롤러는 상기 복수의 메모리 장치들 중 적어도 하나의 비선택된 메모리 장치의 유휴 시간에 기초하여 상기 메모리 장치로 출력되는 클럭 신호를 생성하는 것을 특징으로 하는, 저장 장치.
  27. 제26 항에 있어서, 상기 복수의 메모리 장치들 중 상기 선택된 메모리 장치를 제외한 상기 비선택된 메모리 장치들 중 어느 하나의 유휴 시간이 상기 임계 시간보다 큰 경우, 상기 컨트롤러는:
    초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고,
    상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 저장 장치.
  28. 제26 항에 있어서, 상기 복수의 메모리 장치들 중 상기 선택된 메모리 장치를 제외한 상기 비선택된 메모리 장치들의 유휴 시간의 총합이 상기 임계 시간보다 큰 경우, 상기 컨트롤러는:
    초기 동작 구간 동안 제1 주파수에 기초하여 상기 클럭 신호를 생성하고,
    상기 초기 동작 구간 이후의 노말 동작 구간 동안 상기 제1 주파수보다 큰 제2 주파수에 기초하여 상기 클럭 신호를 생성하는 것을 특징으로 하는, 저장 장치.
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