TWI449043B - 高速記憶體系統 - Google Patents

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Description

高速記憶體系統
本發明係指一種記憶體系統，尤指一種可結合多個子記憶體裝置來實現高頻寬之高速記憶體系統。
靜態隨機存取記憶體(Static Random Access Memory，SRAM)是一種揮發性可讀寫式記憶體，由於其存取速度非常快，因此常被應用在需要快速讀寫的電子產品中，例如可被用作微處理器的快取記憶體、顯示驅動晶片或是網路晶片中的暫存記憶體。而在實際運用上，除了考量記憶體的存取速度外，對於記憶體頻寬的需求也與日俱增。舉例來說，以可攜式電子產品而言，隨著所使用之液晶顯示器的尺寸、解析度、更新率等特性逐漸提升時，相對地，顯示驅動晶片中的SRAM記憶體必須足以提供日益增加的影像資料傳輸量，以確保完整的資料傳遞。換言之，必須提高SRAM記憶體的頻寬，以提供更高效能的資料傳輸。
一般來說，提升記憶體頻寬最直接的方式就是增加匯流排的寬度。當匯流排的寬度變大，則記憶體每次所能讀/寫的資料量便相對的增加。然而，一旦改變了匯流排的寬度，也意味著記憶體可處理的最小資料封包大小將隨之而變。在此情況下，記憶體與主控端之間的輸入/出傳輸介面協定規格，會隨前述變化而更動，如此一來，將牽動整體系統的規格大小，而造成系統設計與製造上的困擾。
此外，另一提升記憶體頻寬的方式便是提升SRAM記憶體的操作速度。然而，當SRAM記憶體的操作頻率愈高，所需的消耗能量就愈多，將會嚴重影響整體效能，且囿於製程技術的限制，單一SRAM記憶體的操作頻率亦可能無法完全滿足所需。再者，對於可攜式電子產品來說，由於待機時的能量消耗大部分來自於SRAM記憶體的靜態耗電，也就是所謂的漏電流(leakage current)問題所造成。因此，為了達到低漏電流，可能會降低SRAM記憶體驅動能力，如此一來，卻影響了SRAM記憶體操作頻率。簡言之，如何能夠在低靜態耗電之半導體製程上，藉由加快整體SRAM記憶體的操作速度來提升記憶體頻寬，是目前亟需解決的問題之一。
因此，本發明主要在於提供一種高速記憶體系統。
本發明揭露一種高速記憶體系統，包含有複數個記憶體裝置以及一記憶體控制器。該記憶體控制器耦接於該複數個記憶體裝置，用來根據一時脈，以分時方式依序輪流對該複數個記憶體進行存取控制。
本發明另揭露一種高速記憶體系統，包含有複數個記憶體裝置、複數個緩衝器以及一記憶體控制器。該複數個緩衝器，分別耦接於該複數個記憶體裝置。該記憶體控制器，耦接於該複數個緩衝器，用來根據一時脈，產生複數個控制訊號至該複數個緩衝器，並以分時方式依序輪流對該複數個記憶體進行存取控制。
請參考第1圖，第1圖為本發明第一實施例之一記憶體系統10之示意圖。記憶體系統10包含有一記憶體控制器102、一系統控制匯流排CBUS、一系統資料匯流排DBUS、記憶體裝置RAM_1～RAM_n、控制匯流排CBUS_1～CBUS_n以及資料匯流排DBUS_1～DBUS_n。較佳地，記憶體裝置RAM_1～RAM_n分別為一靜態隨機存取記憶體，但不以此為限。記憶體控制器102耦接於系統控制匯流排CBUS與系統資料匯流排DBUS，並經由系統控制匯流排CBUS與系統資料匯流排DBUS接收一主控端100所傳來之一系統控制訊號SC與一資料訊號，或是傳送由記憶體裝置RAM_1～RAM_n所讀取的資料訊號至主控端100。進一步地，如第1圖所示，記憶體控制器102分別透過控制匯流排CBUS_1～CBUS_n以及資料匯流排DBUS_1～DBUS_n耦接至記憶體裝置RAM_1～RAM_n。其中，系統資料匯流排DBUS與資料匯流排DBUS_1～DBUS_n中之每一資料匯流排具有相同的匯流排大小，且系統控制匯流排CBUS與控制匯流排CBUS_1～CBUS_n中之每一控制控制匯流排具有相同的匯流排大小。
在本發明中，記憶體控制器102根據一系統時脈CLK及系統控制訊號SC，產生控制訊號SC1～SCn，並透過控制匯流排CBUS_1～CBUS_n以及資料匯流排DBUS_1～DBUS_n，以分時方式依序輪流對記憶體裝置RAM_1～RAM_n進行存取。在此情況下，記憶體裝置RAM_1～RAM_n分別為獨立運作的記憶體裝置，且每一記憶體裝置皆以其正常操作頻率進行運作。因此，本發明透過記憶體控制器102，配合各記憶體裝置的操作速度，在不同時間點，輪流對記憶體裝置RAM_1～RAM_n進行存取運作，以因應主控端100之資料存取需求。換言之，當主控端與記憶體控制器102之間的資料傳輸量大於各個獨立之記憶體裝置RAM_1～RAM_n所能提供之資料存取量時，本發明將可利用分時多工的方式，結合速度較低的記憶體裝置RAM_1～RAM_n，來實現更高頻寬的記憶體存取，進而大幅提升資料頻寬及系統效能。舉例來說，若記憶體裝置RAM_1～RAM_n之操作頻率分別為A，則記憶體系統10整體所能達到的操作速度為n×A。也就是說，相較於各記憶體裝置，記憶體系統10具有n倍的資料頻寬而能進行高速資料存取。
當主控端100欲將資料訊號儲存至記憶體裝置RAM_1～RAM_n時，記憶體控制器102可根據系統時脈CLK及系統控制訊號SC，產生相對應之控制訊號SC1～SCn，以依據各記憶體裝置之操作頻率，使用分時多工方式將資料訊號完整分配儲存至記憶體裝置RAM_1～RAM_n。當主控端100欲讀取已儲存於各記憶體裝置中的資料時，記憶體控制器102可根據系統時脈CLK及相對應之系統控制訊號SC，並搭配各記憶體裝置之操作頻率，在不同時間點協調控制由相對應之記憶體裝置中讀取先前所儲存的資料。簡言之，記憶體控制器102根據系統時脈CLK與主控端之資料傳輸速度，配合各獨立記憶體裝置的操作頻率，於不同時間點協調安排不同的記憶體裝置進行儲存寫入或讀出動作，以實現高速的記憶體存取。
舉例來說，請參考第2圖及第3圖。第2圖為本發明實施例具有4個SRAM記憶體的記憶體系統10之一示意圖。第3圖為第2圖中之記憶體系統10於寫入控制時之相關訊號時序示意圖。如第2圖所示，假設主控端100的操作頻率為4X(MHz)，記憶體SRAM_1～SRAM_4的操作頻率皆為X(MHz)，系統控制匯流排CBUS、系統資料匯流排DBUS、控制匯流排CBUS_1～CBUS_4以及資料匯流排DBUS_1～DBUS_4皆具有8位元的匯流排寬度。在此情況下，記憶體系統10可用於像素深度為8位元之影像資料訊號，來表示每像素具有256灰階變化的影像。第3圖的時序圖中，由上而下依序表示系統時脈CLK、系統控制匯流排CBUS上之控制訊號SC、系統資料匯流排DBUS、控制匯流排CBUS_1上之控制訊號SC1、資料匯流排DBUS_1、控制匯流排CBUS_2上之控制訊號SC2、資料匯流排DBUS_2、控制匯流排CBUS_3上之控制訊號SC3、資料匯流排DBUS_3、控制匯流排CBUS_4上之控制訊號SC4以及資料匯流排DBUS_4。
請繼續參考第3圖，系統資料匯流排DBUS所傳送的資料封包訊號D1～D15會循序的傳送至記憶體控制器102，記憶體控制器102再以分時多工方式，分別將其分配儲存至記憶體SRAM_1～SRAM_4。由於主控端100的具有較高的操作頻率，因此，如第3圖所示，當系統資料匯流排DBUS已送入4個資料封包訊號時，各個資料匯流排僅需執行一個資料封包訊號的寫入動作。也就是說，記憶體系統10可將序列送入之資料封包訊號，平行地分配至各個獨立的記憶體裝置。舉例來說，當資料封包依序的進入記憶體控制器102，在時間T1時，記憶體控制器102透過控制訊號SC1，來控制記憶體SRAM_1將資料封包訊號D1儲存起來。在時間T2時，記憶體控制器102透過控制訊號SC2，來控制記憶體SRAM_2將資料封包訊號D2儲存起來，依此類推，記憶體控制器102將循序自主控端100傳來的資料，分時依序儲存至記憶體SRAM_1～SRAM_4。也就是說，記憶體控制器102將時序切分成多個時槽，再配合記憶體SRAM_1～SRAM_4之操作頻率，依序輪流分配給記憶體SRAM_1～SRAM_4，對於單一記憶體裝置而言，則依據所分配到的時槽，將所對應之資料封包儲存起來。整體而言，記憶體系統10乃透過記憶體控制器102結合記憶體SRAM_1～SRAM_4來實現具有4X(MHz)操作頻率的存取速度，以符合主控端100的資料存取需求。
請繼續參考第4圖，第4圖為第2圖之記憶體系統10之影像資料配置示意圖。假設第2圖中之記憶體系統10係運用在顯示驅動晶片中暫存影像資料。假設有一8×8像素大小之影像資料I，由於影像資料通常係以像素為單元來表示，且在影像資料的讀取或寫入運作時，多是沿行方向或列方向成列的來進行。因此，當影像資料被應用在記憶體系統10中，影像資料I之像素位址可以經過重新對應(re-mapping)程序轉換成各記憶體裝置的陣列位址。因此，透過如第4圖所示之對應關係，影像資料I的各像素資料可以被平均分配到記憶體SRAM_1～SRAM_4中。當主控端100欲將影像資料I儲存起來時，可以逐行地或逐列地將像素資料傳送至記憶體控制器102。接著，透過記憶體控制器102的安排，而將所有像素資料依第4圖中之對應關係儲存至記憶體SRAM_1～SRAM_4。同理，當主控端讀取依完整之影像資料I時，則可透過記憶體控制器102的安排，而將儲存至記憶體SRAM_1～SRAM_4之所有像素資料依據原來之行列關係讀取出來。當然，如第4圖所示之重新對應方式僅為本發明之一實施例，但不以此為限。此外，要注意的是，第2至4圖雖僅說明記憶體系統10執行寫入操作之一實施例。然而，當記憶體系統10執行讀取操作時之操作原理，僅是將控制對各記憶體裝置儲存資料之動作換成控制對各記憶體裝置進行讀取資料動作而已，本領域具通常知識者當可根據需求做適當之修改變化，在此不再贅述。
由上可知，本發明不需改變原有資料輸入輸出傳輸協定的規格，即能實現所需的資料傳輸頻寬。此外，由於操作速度較低的記憶體裝置，具有低漏電流特性，因此，本發明透過記憶體控制器的協調控制，結合多個操作速度較低之記憶體裝置，來實現高頻寬傳輸的記憶體系統，如此一來，本發明將可避免消耗過多的系統功率，並能進行高速資料存取以實現高效能的資料傳輸。
另一方面，如同第1圖之記憶體系統10的操作原理，記憶體控制器102會產生相對應之控制訊號至各記憶體裝置。然而，在實際電路操作上，記憶體控制器102可能會在某一段時間內高速送入讀取或寫入的要求至某一記憶體裝置，也就是說，對於獨立的記憶體裝置，在其單一讀取(或寫入)週期中，送入二個以上的存取要求。這就相當於在第2圖之時序圖中的時間T1至T4之間，控制匯流排CBUS_1有兩個以上之致能訊號產生，如此一來，由於實際上各獨立記憶體裝置的操作頻率不會因而改變，因此，在這期間所接收到的所有存取請求，仍然必須於相對應的操作週期後，才會全部運作完成。在此情況下，難免有執行順序上的錯置，而造成後續資料的存取錯誤。因此，請參考第5圖，第5圖為本發明第二實施例之一記憶體系統50之示意圖。值得注意的是，由於第1圖之記憶體系統10與第5圖之記憶體系統50中具有相同名稱之元件具有類似的運作方式與功能，因此為求說明書內容簡潔起見，詳細說明便在此省略，該些元件之連結關係如第5圖所示，在此不再贅述。記憶體系統50包含有一記憶體控制器502、一系統控制匯流排CBUS、一系統資料匯流排DBUS、先進先出緩衝器B1～Bn、記憶體裝置RAM_1～RAM_n、控制匯流排CBUS1_1～CBUS1_n、控制匯流排CBUS2_1～CBUS2_n、資料匯流排DBUS1_1～DBUS1_n以及資料匯流排DBUS2_1～DBUS2_n。與第一圖不同的是，在第5圖中分別增加先進先出緩衝器B1～Bn於記憶體控制器502與記憶體裝置RAM_1～RAM_n之間。在第5圖中，即便是記憶體控制器502不慎在某一特定期間對某一記憶體裝置送入數個操作請求，則透過先進先出緩衝器B1～Bn依先接收先讀出之順序，將對應之控制訊號提供至對應之記憶體裝置，如此一來，除可避免可能的資料錯置問題外，又可實現高速的記憶體系統。
此外，由於記憶體裝置之讀寫操作通常須依序進行，又本發明中之每一個記憶體裝置皆可獨立運作而不受其他裝置影響。因此，如第5圖所示，每一記憶體裝置可包含有一仲裁器及一記憶體單元。其中，記憶體單元係指用來實現資料讀取與儲存之元件。而每一仲裁器與其對應之記憶體單元間皆透過一控制匯流排與一資料匯流排連結，並且每一仲裁器亦耦接於相對應之先進先出緩衝器，用來根據對應之控制訊號，控制相對應記憶體單元之讀取或寫入運作。
要注意的是，記憶體系統10、50係為本發明之實施例，本領域具通常知識者當可據以做不同之變化。舉例來說，當記憶體系統在進行讀寫操作時，主控端通常會將所欲存取資料之位址提供至記憶體系統，以利後續記憶體存取程序。通常位址資料可以透過各元件間之一位址匯流排來傳遞或是可以共用原本之資料匯流排或控制匯流排的方式來傳送位置資料，而此為本領域具通常知識者所熟知，在此不再贅述。
綜上所述，本發明不需改變原有資料輸入輸出傳輸協定的規格，即能實現所需的記體資料傳輸頻寬。更重要的是，本發明透過記憶體控制器的使用分時多工的方進行協調控制，結合多個操作速度較低之記憶體裝置，來實現高頻寬傳輸的記憶體系統，如此一來，本發明將可避免消耗過多的系統功率，並大幅提升資料頻寬及系統效能以實現高速資料存取。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、50．．．記憶體系統
100、500．．．主控端
102、502．．．記憶體控制器
AB1～ABn．．．仲裁器
CBUS．．．系統控制匯流排
CBUS_1～CBUS_n、CBUS1_1～CBUS1_n、CBUS2_1～CBUS2_n、CBUS3_1～CBUS3_n．．．控制匯流排
CLK．．．系統時脈
DBUS．．．系統資料匯流排
DBUS_1～DBUS_n、DBUS1_1～DBUS1_n、DBUS2_1～DBUS2_n、DBUS3_1～DBUS3_n．．．資料匯流排
R1～Rn．．．記憶體單元
RAM_1～RAM_n．．．記憶體裝置
SC、SC1～SCn．．．控制訊號
第1圖為本發明第一實施例之一記憶體系統之示意圖。
第2圖為本發明實施例具有4個記憶體裝置的記憶體系統之示意圖。
第3圖為第2圖中之記憶體系統於寫入控制時之相關訊號時序示意圖。
第4圖為第2圖之記憶體系統之影像資料配置示意圖。
第5圖為本發明第二實施例之記憶體系統之示意圖。
10．．．記憶體系統
100．．．主控端
102．．．記憶體控制器
CBUS．．．系統控制匯流排
CBUS_1～CBUS_n．．．控制匯流排
CLK．．．系統時脈
DBUS．．．系統資料匯流排
DBUS_1～DBUS_n．．．資料匯流排
RAM_1～RAM_n．．．記憶體裝置
SC、SC1～SCn．．．控制訊號

Claims (19)

  1. 一種高速記憶體系統，包含有：複數個記憶體裝置，其中每一記憶體裝置包含有：一記憶體單元；以及一仲裁器，耦接於該記憶體單元，用來控制該記憶體單元的讀取或寫入操作，其中該每一記憶體裝置之該仲裁器不耦接至任何其他記憶體裝置中的仲裁器；以及一記憶體控制器，分別耦接於該複數個記憶體裝置，用來根據一時脈，以分時方式依序輪流且獨立地對該複數個記憶體裝置進行存取控制。
  2. 如請求項1所述之高速記憶體系統，其另包含：複數個控制匯流排，分別耦接於該記憶體控制器與該複數個記憶體裝置之間，用來傳輸複數個控制訊號；以及複數個資料匯流排，分別耦接於該記憶體控制器與該複數個記憶體裝置之間，用來傳輸複數個資料訊號；其中該記憶體控制器根據該時脈，產生該複數個控制訊號，並分別透過該複數個控制匯流排傳送至該複數個記憶體裝置，以控制對該複數個記憶體裝置之存取。
  3. 如請求項2所述之高速記憶體系統，其另包含：一系統控制匯流排，耦接於該記憶體控制器，用來傳輸一系統 控制訊號至該記憶體控制器，使該記憶體控制器據以控制對該複數個記憶體之存取；以及一系統資料匯流排，耦接於該記憶體控制器，用來傳輸資料訊號。
  4. 如請求項3所述之高速記憶體系統，其中每一該複數個控制匯流排與該系統控制匯流排之匯流排寬度大小相同。
  5. 如請求項3所述之高速記憶體系統，其中每一該複數個資料匯流排與該系統資料匯流排之匯流排寬度大小相同。
  6. 如請求項1所述之高速記憶體系統，其中該記憶體控制器係根據該時脈，依一特定次序，輪流分配一特定時間予每一該複數個記憶體裝置，以對每一該複數個記憶體裝置進行讀取或寫入控制程序。
  7. 如請求項1所述之高速記憶體系統，其中該複數個記憶體裝置係分別為一靜態隨機存取記憶體。
  8. 如請求項1所述之高速記憶體系統，其中每一記憶體裝置為一可獨立運作的獨立記憶體裝置。
  9. 一種高速記憶體系統，包含有： 複數個記憶體裝置，其中每一記憶體裝置包含有：一記憶體單元；以及一仲裁器，耦接於該記憶體單元，用來控制該記憶體單元的讀取或寫入操作，其中該每一記憶體裝置之該仲裁器不耦接至任何其他記憶體裝置中的仲裁器；複數個緩衝器，分別耦接於該複數個記憶體裝置，以及一記憶體控制器，分別耦接於該複數個緩衝器，用來根據一時脈，產生複數個控制訊號至該複數個緩衝器，並以分時方式依序輪流且獨立地對該複數個記憶體裝置進行存取控制。
  10. 如請求項9所述之高速記憶體系統，其另包含：複數個第一控制匯流排，分別耦接於該記憶體控制器與該複數個緩衝器之間；複數個第二控制匯流排，分別耦接於該複數個緩衝器與該複數個記憶體裝置之間；複數個第一資料匯流排，分別耦接於該記憶體控制器與該複數個緩衝器之間；以及複數個第二資料匯流排，分別耦接於該複數個緩衝器與該複數個記憶體裝置之間；其中該記憶體控制器根據該時脈，產生該複數個控制訊號，並分別傳送至該複數個記憶體裝置，以控制對該複數個記憶體裝置之存取。
  11. 如請求項10所述之高速記憶體系統，其另包含：一系統控制匯流排，耦接於該記憶體控制器，用來傳輸一系統控制訊號至該記憶體控制器，使該記憶體控制器據以控制對該複數個記憶體之存取；以及一系統資料匯流排，耦接於該記憶體控制器，用來傳輸資料訊號。
  12. 如請求項11所述之高速記憶體系統，其中每一該複數個第一控制匯流排、每一該複數個第二控制匯流排與該系統控制匯流排之匯流排寬度大小相同。
  13. 如請求項11所述之高速記憶體系統，其中每一該複數個第一資料匯流排、每一該複數個第二資料匯流排與該系統資料匯流排之匯流排寬度大小相同。
  14. 如請求項9所述之高速記憶體系統，其中該複數個緩衝器分別為一先進先出緩衝器。
  15. 如請求項9所述之高速記憶體系統，其中該記憶體控制器係根據該時脈，依一特定次序，輪流分配一特定時間予每一該複數個記憶體裝置，以對每一該複數個記憶體裝置進行讀取或寫入控制程序。
  16. 如請求項9所述之高速記憶體系統，其中該複數個記憶體裝置係分別為一靜態隨機存取記憶體。
  17. 如請求項9所述之高速記憶體系統，其中每一記憶體裝置為一可獨立運作的獨立記憶體裝置。
  18. 一種高速記憶體系統，包含有：複數個記憶體裝置，其中每一記憶體裝置包含有：一記憶體單元；以及一仲裁器，耦接於該記憶體單元，用來控制該記憶體單元的讀取或寫入操作；以及一記憶體控制器，耦接於該複數個記憶體裝置，用來以分時方式獨立地對該複數個記憶體裝置進行存取控制，其中每一記憶體裝置獨立地運作而不受其他記憶體裝置所影響。
  19. 一種高速記憶體系統，包含有：複數個記憶體裝置，其中每一記憶體裝置包含有：一記憶體單元；以及一仲裁器，耦接於該記憶體單元，用來控制該記憶體單元的讀取或寫入操作；複數個緩衝器，分別耦接於該複數個記憶體裝置，以及一記憶體控制器，耦接於該複數個緩衝器，用來產生複數個控 制訊號至該複數個緩衝器，並以分時方式獨立地對該複數個記憶體裝置進行存取控制，其中每一記憶體裝置中的仲裁器獨立地運作而不受其他記憶體裝置的仲裁器所影響。
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