TWI442383B - 顯示裝置之記憶體架構及其控制方法 - Google Patents

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Description

顯示裝置之記憶體架構及其控制方法
本發明是有關於一種記憶體架構及其控制方法，且特別是有關於一種顯示裝置之記憶體架構及其控制方法。
隨著顯示技術的快速發展，顯示資料記憶體(Display Data RAM,DDRAM)的設計愈顯重要。DDRAM是一種顯示裝置內建的記憶體架構。此種記憶體的存取速度影響了顯示裝置的效能。
為了提高存取速度，DDRAM通常會配合仲裁器(arbiter)來分配各種操作的進行順序。換言之，當有多個寫入操作及/或讀取操作同時進行時，即所謂的碰撞發生時，仲裁器會適當地分配各個操作的處理順序，一般是將部分的操作延遲。
舉例來說，請參照第1圖，其繪示傳統顯示裝置之訊號之時序圖。仲裁器依據一組輸入訊號WREQ、WADR、DREQ、DADR產生一組輸出訊號WREQ_A、DREQ_A、ADR_A。寫入訊號WREQ及位址訊號WADR用來進行寫入操作；顯示訊號DREQ及位址訊號DADR用來進行顯示操作。於此例中，如仲裁器所產生的位址訊號ADR_A所示，寫入操作佔了仲裁器的二個寫讀週期如時段P1，而顯示操作則佔了仲裁器的三個寫讀週期如時段P2。於時間t1時，寫入訊號WREQ出現脈衝，配合其寫入位址訊號WADR所指定的位址[0]，仲裁器會進行位址[0]的寫入操作。於時間t2時，顯示訊號DREQ出現脈衝，配合其顯示位址訊號DADR所指定的位址[a]，仲裁器會進行位址[a]的顯示操作。然而，由於前一個位址[0]的寫入操作尚未完成，即碰撞發生，故仲裁器會將時間t2時位址[a]的顯示操作延遲至時間t3時進行。相仿地，位址[1]的寫入操作會延遲至時間t4時執行，而位址[2]的寫入操作會延遲至時間t5時執行。然而，於時間t5至t6之間，仲裁器的處理速度無法負荷，而遺失部分的操作，如遺失位址[b]的顯示操作。
由上述說明可知，當DDRAM以單筆畫素(pixel)為單位來進行資料的存取時，DDRAM的速度取決仲裁器的寫讀週期。於此種情況下，若仲裁器在高速寫入狀態下讀取或顯示資料，將會因遇到碰撞導致讀取或寫入操作不斷地向後延遲，而造成讀取或寫入操作的遺失。再者，對大容量的DDRAM而言，會有因訊號走線增長的關係而使負載增加的問題。此問題造成時間邊際變小，且在高速寫入下會有存取失敗的問題。
本發明係有關於一種顯示裝置之記憶體架構及其控制方法，利用多個仲裁器的架構而使得記憶體的資料可以高速存取。
根據本發明之一方面，提出一顯示裝置之記憶體架構及其控制方法。記憶體架構包括一顯示資料記憶體及一記憶體控制器。顯示資料記憶體包括N個子記憶體及N×M個仲裁器。N為正整數，M為大於等於2的正整數。每一個子記憶體包含依位址所劃分的M個記憶體區塊。每M個仲裁器分別耦接至每一個子記憶體中的M個記憶體區塊。記憶體控制器耦接至N×M個仲裁器。記憶體控制器依據一組輸入請求訊號及輸入位址訊號產生N×M組輸出請求訊號及輸出位址訊號並分別傳送至N×M個仲裁器，以依序控制N×M個仲裁器的操作。
根據本發明之另一方面，提出一種控制方法，適用於一顯示裝置之一記憶體架構。記憶體架構包括一顯示資料記憶體。顯示資料記憶體包括N個子記憶體及N×M個仲裁器，其中N為正整數，M為大於等於2的正整數。此方法包括多個步驟。接收一組輸入請求訊號及輸入位址訊號。依據此組輸入請求訊號及輸入位址訊號產生N×M組輸出請求訊號及輸出位址訊號。分別傳送N×M組輸出請求訊號及輸出位址訊號至該N×M個仲裁器，以依序控制N×M個仲裁器的操作，每M個仲裁器分別耦接至每一個子記憶體中依位址所劃分的M個記憶體區塊。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
本發明係有關於一種顯示裝置之記憶體架構及其控制方法，利用多個仲裁器的架構而使得記憶體的資料可以高速存取。
請參照第2圖，其繪示依照本發明一實施例之控制方法之流程圖。此控制方法適用於一顯示裝置之一記憶體架構。記憶體架構包括一顯示資料記憶體。顯示資料記憶體包括N個子記憶體及N×M個仲裁器，其中N為正整數，M為大於等於2的正整數。每M個仲裁器分別耦接至每一個子記憶體中依位址所劃分的M個記憶體區塊。此方法包括多個步驟。於步驟S210所示，接收一組輸入請求訊號及輸入位址訊號。如S220所示，依據此組輸入請求訊號及輸入位址訊號產生N×M組輸出請求訊號及輸出位址訊號。如S230所示，分別傳送N×M組輸出請求訊號及輸出位址訊號至N×M個仲裁器，以依序控制N×M個仲裁器的操作。於此仲裁器的架構下，將能提高記憶體的資料存取速度。茲以應用此控制方法之一顯示裝置為例詳細說明如下。
請參照第3圖，其繪示依照本發明一實施例之顯示裝置之一例之方塊圖。於此例中，顯示裝置300包括一主機310、一記憶體控制器320、及一顯示資料記憶體330。主機310例如是一中央處理器(central processor unit)、或其他具運算能力的處理單元。記憶體控制器320耦接於主機310及顯示資料記憶體330之間，作為兩者的溝通介面。顯示資料記憶體330包括N個子記憶體及N×M個仲裁器，如4個子記憶體334_1~334_4及8個仲裁器332(1~4,E/O)。換言之，此例係以(N,M)等於(4,2)為例做說明，即顯示資料記憶體330具有N(=4)個子記憶體及N×M(=8)個仲裁器，然不限於此。
於子記憶體334_1~334_4中，每一個子記憶體包含依位址所劃分的2個記憶體區塊，故知，4個子記憶體334_1~334_4共包含8個記憶體區塊334(1~4,E/O)。記憶體區塊334(1~4,E)可稱為奇數記憶體區塊，而記憶體區塊334(1~4,O)可稱為偶數記憶體區塊，兩者例如是以位址排線的一個最低位元(least significant bit,LSB)來定址。然本發明亦不限於此。若以位址排線的兩個LSB來定址，則可將一個子記憶體分為4(=22 )個記憶體區塊。以LSB定址的實施例中，M較佳地可為2的正整數次方。然本發明亦不限於此。於配合位址解碼器的其他實施例中，亦可設定M為其他大於2的正整數。
於此8個仲裁器332(1~4,E/O)中，每2個仲裁器分別耦接至每一個子記憶體中的2個記憶體區塊，如仲裁器332(1,E)及332(1,O)分別耦接至記憶體區塊334(1,E)及334(1,O)、仲裁器332(2,E)及332(2,O)分別耦接至記憶體區塊334(2,E)及334(2,O)、仲裁器332(3,E)及332(3,O)分別耦接至記憶體區塊334(3,E)及334(3,O)、仲裁器332(4,E)及332(4,O)分別耦接至記憶體區塊334(4,E)及334(4,O)。
記憶體控制器320耦接至此8個仲裁器332(1~4,E/O)，用以依序控制此8個仲裁器332(1~4,E/O)的操作。於控制仲裁器的操作時，記憶體控制器320例如是依據主機310所提供的一組輸入請求訊號及輸入位址訊號產生8組輸出請求訊號及輸出位址訊號，並分別傳送至此8個仲裁器332(1~4,E/O)，以使每一個仲裁器能各自處理對應的一個記憶體區塊。如此，由於顯示資料記憶體採用8個仲裁器，故記憶體控制器產生的輸出請求訊號及位址訊號之工作週期可降低，例如可降為其輸入請求訊號的工作週期的1/8。換言之，記憶體控制器能產生較低頻率的輸出訊號，使仲裁器能夠有更多的寫讀時間。
上述之說明係以(N,M)等於(4,2)為例做說明，然而本發明亦不限於此。由於顯示資料記憶體的元件數量係取決於N及M的數值，故記憶體控制器的輸出訊號工作週期可降低約1/N×M倍，從而使仲裁器的工作週期降低。換個角度視之，記憶體控制器所能接收的輸入訊號的頻率可提高，使資料的存取速度增加。如此，不僅能大大地提高顯示資料記憶體的資料存取速度，還能提高顯示裝置的性能。
請同時參照第3圖、第4A圖及第4B圖，第4A圖及第4B圖分別繪示為第3圖之記憶體控制器之輸入及輸出訊號之一例的時序圖。主機310所提供的一組輸入請求訊號及輸入位址訊號包含一寫入請求訊號WREQ及一寫入位址訊號WADR。依據此寫入請求訊號WREQ及寫入位址訊號WADR，記憶體控制器320所產生的8組輸出請求訊號及輸出位址訊號包含8個寫入請求訊號WREQ(1~4,E/O)及8個寫入位址訊號WADR(1~4,E/O)，其係分別提供至8個仲裁器332(1~4,E/O)。
對記憶體控制器320而言，輸入的寫入請求訊號WREQ可為連續輸入(series in)的脈衝訊號，其例如具有連續的脈衝波形。此種寫入請求訊號WREQ表示主機310欲以單筆畫素為單位來連續地寫入資料。回應於寫入請求訊號WREQ，記憶體控制器320可依序於此些寫入請求訊號WREQ(1~4,E/O)產生脈衝，使其工作週期將降低。詳言之，針對寫入請求訊號WREQ的前8個脈衝(對應於寫入位址[0]~[7])，記憶體控制器320的脈衝產生順序例如是寫入請求訊號WREQ(1,E)、寫入請求訊號WREQ(2,E)、寫入請求訊號WREQ(3,E)、寫入請求訊號WREQ(4,E)、寫入請求訊號WREQ(1,O)、寫入請求訊號WREQ(2,O)、寫入請求訊號WREQ(3,O)、寫入請求訊號WREQ(4,O)。寫入位址訊號WADR(1~4,E/O)的產生方式亦相仿。如此，便能使每個寫入請求訊號WREQ(1~4,E/O)及寫入位址訊號WADR(1~4,E/O)的工作週期降低。
再者，針對寫入請求訊號WREQ的後8個脈衝(其係對應於寫入位址[8]~[15])，此8個寫入請求訊號WREQ(1~4,E/O)的脈衝產生順序亦相仿於寫入請求訊號WREQ的前8個脈衝。由此可知，此8個寫入請求訊號WREQ(1~4,E/O)中的每一個訊號的工作週期可降低N×M倍，於此例中即降低8倍。
此外，主機310提供的一組輸入請求訊號及輸入位址訊號可更包含一顯示請求訊號DREQ及一顯示位址訊號DADR。記憶體控制器320產生的8組輸出請求訊號及輸出位址訊號包含4個顯示請求訊號DREQ(1~4)及顯示位址訊號DADR(1~4)。每個顯示請求訊號及對應的顯示位址訊號傳送至同一個子記憶體所耦接的兩個仲裁器，如顯示請求訊號DREQ(1)及顯示位址訊號DADR(1)傳送至子記憶體334_1所耦接的兩個仲裁器332(1,E/O)。相仿地，每個顯示請求訊號DREQ(1~4)及顯示位址訊號DADR(1~4)的工作週期都能降低。
請參照第5A圖及第5B圖，其繪示依照第3圖之仲裁器之輸入及輸出訊號之一例的時序圖。當接收到來自記憶體控制器320的8組輸出請求訊號及輸出位址訊號後，此8個仲裁器332(1~4,E/O)會分別產生8組子訊號。各組子訊號包含三個子訊號，如子寫入請求訊號WREQ(1,E)_A、一子位址訊號ADR(1,E)_A、及一子顯示請求訊號DREQ(1,E)_A係形成一組子訊號。故知，每個仲裁器可各自處理對應的一個記憶體區塊的碰撞，如仲裁器332(1,E)處理位址[0]的寫入操作與位址[a]的顯示操作的碰撞。如此，雖然位址[a]的顯示操作被延遲，但由於工作週期的降低，仲裁器能有充分的寫讀時間來處理被延遲的操作，而能避免有讀取或寫入操作遺失的問題。
請繼續參照第3圖。於顯示資料記憶體330中，每個子記憶體及對應的2個仲裁器可視為一個子顯示資料記憶體，故第3圖中有4個子顯示資料記憶體330_1~330_4。於一實施例中，為了避免寫入方向改變而導致訊號分時無效，即仲裁器的工作週期無法降低，不僅N個子顯示資料記憶體的作動順序需相對稱，各個子顯示資料記憶體中的M個記憶體區塊的作動順序亦需相對稱。換言之，畫素可以N×N的大小為一個最小單位做切換，使每個子顯示資料記憶體內部的所有電路看到的訊號相對稱。茲以第3圖為例，配合第6圖、第7圖、第8圖說明如下。
請同時參照第3圖，第6圖、第7圖、第8圖。第6圖繪示乃8×8的顯示區域之分區之一例的示意圖。第7圖繪示乃第6圖之顯示區域中各筆畫素之排列之一例的示意圖。第8圖繪示乃依照第7圖之畫素排列方式各個仲裁器所負責之畫素之示意圖。
如第6圖所示，針對一個8×8的顯示區域，由於顯示資料記憶體330分為N(=4)個子顯示資料記憶體330_1~330_4，故此8×8的顯示區域可以N×N(=4×4)的顯示大小來分區。如此，第6圖中會有4個顯示區域，其例如是定義成對稱的兩個偶數區域M_E及兩個奇數區域M_O，而分別對應至偶數記憶體區塊334(1~4,E)及奇數記憶體區塊334(1~4,O)。
如第7圖所示，於此8×8的顯示區域中，顯示裝置300以單筆畫素為單位來連續地顯示64筆資料，即資料A/B/C/D(1~8,1~8)。資料A位於子顯示資料記憶體330_1中，資料B則是位於子顯示資料記憶體330_2中。因此，從第7圖的此顯示區域可知，不論從橫列方向x或直行方向y來看，此些資料所對應的子顯示資料記憶體330_1~330_4的順序係呈現週期性，表示其作動順序會相對稱。再者，偶數區域M_E中的資料A位於記憶體區塊334(1,E)中，奇數區域M_O中的資料A位於記憶體區塊334(1,O)中。故可推知，各個子顯示資料記憶體中的2個記憶體區塊的作動順序亦相對稱。
假設輸入請求訊號有64個連續輸入的脈衝，而每個脈衝用來寫入一筆畫素資料。此時，64個脈衝的產生順序可對應至第7圖中的64筆資料的寫入順序。
於一實施例中，針對輸入請求訊號的第k個脈衝及第k+1個脈衝，記憶體控制器於兩個輸出請求訊號產生脈衝並分別傳送至不同的兩個仲裁器，其中k為正整數。以第7圖為例。當k等於1時，若寫入方向為x方向，第1個脈衝對應至第1筆資料A(1,1)、第2個脈衝對應至第2筆資料B(2,1)。兩筆資料A(1,1)與B(2,1)是由仲裁器332(1,E)與332(2,E)所負責的。故知，記憶體控制器320產生脈衝於兩個輸出請求訊號即顯示請求訊號DREQ(1,E)及DREQ(2,E)，並傳送至不同的兩仲裁器332(1,E)與332(2,E)，從而避免碰撞。相仿地，若寫入方向為y方向，兩筆資料A(1,1)與B(1,2)亦能避免碰撞。如此，能避免讓同一個子記憶體中的仲裁器同時進行存取，而降低碰撞的次數。
於另一實施例中，針對輸入請求訊號的第k個脈衝及第k+(N×M)個脈衝，記憶體控制器於兩個輸出請求訊號產生脈衝並分別傳送至不同的兩個仲裁器，其中k為正整數。以第7圖為例，N等於4，M等於2，k+(N×M)等於k+8。當k等於1時，若寫入方向為x方向，第1個脈衝對應至第1筆資料A(1,1)、第k+(N×M)=9個脈衝對應至第9筆資料B(1,2)。兩筆資料A(1,1)與B(1,2)是由仲裁器332(1,E)與332(2,E)所負責的。相仿於上述實施例地，本實施例亦能避免讓同一個仲裁器連續進行存取，而降低碰撞的次數。同理，寫入方向為y方向亦然。
上述以脈衝做說明的用意在於，記憶體控制器能基於資料寫入方向上的考量，來依序控制N×M個仲裁器的操作。換言之，如第7圖所示，不論資料寫入方向為橫列方向x或直行方向y，都能避免讓同一個仲裁器連續處理兩筆畫素資料，而能確保每個仲裁器的工作週期都能降低。
此外，請參照第9圖，其繪示乃16×16的顯示區域之分區之一例的示意圖。於此例中，(N,M)等於(4,4)，即顯示資料記憶體的每個子記憶體係分為4個記憶體區塊。依據N(=4)個子記憶體，此16×16的顯示區域可以N×N(=4×4)的顯示大小來分區。如此，第6圖中會有4個顯示區域，其例如是定義成對稱的四個區域M_00、區域M_01、區域M_10、區域M_11，而分別對應至每個子記憶體的4個記憶體區塊。可推知地，不論資料寫入方向為橫列方向x或直行方向y，每個仲裁器的工作週期都能降低。
本發明上述實施例所揭露之顯示裝置之記憶體架構及其讀取方法，具有多項優點，以下僅列舉部分優點說明如下：
(1)　由於使用了多個讀仲裁器，來控制顯示資料記憶體中的子記憶體的存取操作，故可仲裁器的工作週期降低，避免仲裁器因過度頻繁的碰撞導致寫讀動作的錯誤。
(2)　由於頻率的下降，故能提升時間邊際。再者，由於顯示資料記憶體中的每個子記憶體具有多個記憶體區塊，故資料走線的長度可以減少，不僅縮小電路所需佔用的面積，還能減少整體系統的功率消耗。如此，便能在節省面積的狀況下，實現一個能供高速寫入的顯示資料記憶體。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
300‧‧‧顯示裝置
310‧‧‧主機
320‧‧‧記憶體控制器
330‧‧‧顯示資料記憶體
330_1~330_4‧‧‧子顯示資料記憶體
332(1~4,E/O)‧‧‧仲裁器
334_1~334_4‧‧‧子記憶體
334(1~4,E/O)‧‧‧記憶體區塊
A/B/C/D(1~8,1~8)‧‧‧資料
DREQ、DREQ(1~4)、DREQ(1~4,E/O)_A‧‧‧顯示請求訊號
M_E‧‧‧偶數區域
M_O‧‧‧奇數區域
M_00、M_01、M_10、M_11‧‧‧區域
WADR、DADR、ADR_A、WADR(1~4,E/O)、DADR(1~4)、ADR(1~4,E/O)_A‧‧‧位址訊號
WREQ、WREQ(1~4,E/O)、WREQ(1~4,E/O)_A‧‧‧寫入請求訊號
S210、S220、S230‧‧‧流程步驟
t1、t2、t3、t4、t5、t6‧‧‧時間
第1圖繪示傳統顯示裝置之訊號之時序圖。
第2圖繪示依照本發明一實施例之控制方法之流程圖。
第3圖繪示依照本發明一實施例之顯示裝置之一例之方塊圖。
第4A圖及第4B圖分別繪示為第3圖之記憶體控制器之輸入及輸出訊號之一例的時序圖。
第5A圖及第5B圖繪示依照第3圖之仲裁器之輸入及輸出訊號之一例的時序圖。
第6圖繪示乃8×8的顯示區域之分區之一例的示意圖。
第7圖繪示乃第6圖之顯示區域中各筆畫素之排列之一例的示意圖。
第8圖繪示乃依照第7圖之畫素排列方式各個仲裁器所負責之畫素之示意圖。
第9圖繪示乃16×16的顯示區域之分區之一例的示意圖。
S210、S220、S230．．．流程步驟

Claims (9)

  1. 一種顯示裝置之記憶體架構，包括：一顯示資料記憶體，包括：N個子記憶體，每一個子記憶體包含依位址所劃分的M個記憶體區塊，其中N為正整數，M為大於等於2的正整數；N×M個仲裁器，每M個仲裁器分別耦接至每一個子記憶體中的該M個記憶體區塊；以及一記憶體控制器，耦接至該N×M個仲裁器，該記憶體控制器依據一組輸入請求訊號及輸入位址訊號產生N×M組輸出請求訊號及輸出位址訊號並分別傳送至該N×M個仲裁器，以依序控制該N×M個仲裁器的操作；其中，當該輸入請求訊號為連續輸入(series in)的脈衝訊號時，該記憶體控制器係依序於該N×M個輸出請求訊號產生脈衝，使該N×M個輸出請求訊號中的每一個輸出請求訊號的工作週期皆低於該輸入請求訊號的工作週期。
  2. 如申請專利範圍第1項所述之記憶體架構，其中，該N×M個輸出請求訊號中的一個輸出請求訊號的工作週期為該輸入請求訊號的工作週期的N×M之一倍。
  3. 如申請專利範圍第1項所述之記憶體架構，其中，針對該輸入請求訊號的第k個脈衝及第k+1個脈衝，該記憶體控制器於兩個輸出請求訊號產生脈衝並分別傳送至不同的兩個仲裁器，其中k為正整數。
  4. 如申請專利範圍第1項所述之記憶體架構，其中，針對該輸入請求訊號的第k個脈衝及第k+(N×M)個脈衝， 該記憶體控制器於兩個輸出請求訊號產生脈衝並分別傳送至不同的兩個仲裁器，其中k為正整數。
  5. 如申請專利範圍第1項所述之記憶體架構，更包括：一主機，耦接至該記憶體控制器，用以提供該組輸入請求訊號及輸入位址訊號。
  6. 一種控制方法，適用於一顯示裝置之一記憶體架構，該記憶體架構包括一顯示資料記憶體，該顯示資料記憶體包括N個子記憶體及N×M個仲裁器，其中N為正整數，M為大於等於2的正整數，該方法包括：接收一組輸入請求訊號及輸入位址訊號；依據該組輸入請求訊號及輸入位址訊號產生N×M組輸出請求訊號及輸出位址訊號；以及分別傳送該N×M組輸出請求訊號及輸出位址訊號至該N×M個仲裁器，以依序控制該N×M個仲裁器的操作，其中每M個仲裁器分別耦接至每一個子記憶體中依位址所劃分的M個記憶體區塊；其中，產生該N×M組輸出請求訊號及輸出位址訊號之步驟包括：當該輸入請求訊號為連續輸入(series in)的脈衝訊號時，依序於該N×M個輸出請求訊號產生脈衝，使該N×M個輸出請求訊號中的每一個輸出請求訊號的工作週期皆低於該輸入請求訊號的工作週期。
  7. 如申請專利範圍第6項所述之控制方法，其中，該N×M個輸出請求訊號中的一個輸出請求訊號的工作週 期為該輸入請求訊號的工作週期的N×M分之一倍。
  8. 如申請專利範圍第6項所述之控制方法，該傳送的步驟包括：針對該輸入請求訊號的第k個脈衝，於一請求訊號產生脈衝並傳送至一個仲裁器；以及針對該輸入請求訊號的第k+1個脈衝，於另一請求訊號產生脈衝並傳送至另一個仲裁器；其中，k為正整數。
  9. 如申請專利範圍第6項所述之控制方法，該傳送的步驟包括：針對該輸入請求訊號的第k個脈衝，於一請求訊號產生脈衝並傳送至一個仲裁器；以及針對該輸入請求訊號的第k+(N×M)個脈衝，於另一請求訊號產生脈衝並傳送至另一個仲裁器；其中，k為正整數。
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Publication number Priority date Publication date Assignee Title
JP4082913B2 (ja) * 2002-02-07 2008-04-30 株式会社ルネサステクノロジ メモリシステム
JP4989872B2 (ja) * 2005-10-13 2012-08-01 ルネサスエレクトロニクス株式会社 半導体記憶装置および演算処理装置
US7522468B2 (en) * 2006-06-08 2009-04-21 Unity Semiconductor Corporation Serial memory interface
TW201044371A (en) 2009-06-15 2010-12-16 Novatek Microelectronics Corp Memory architecture of display device and reading method thereof
CN101930713A (zh) 2009-06-18 2010-12-29 联咏科技股份有限公司 显示装置的存储器架构及其读取方法
TWI442383B (zh) * 2011-03-24 2014-06-21 Novatek Microelectronics Corp 顯示裝置之記憶體架構及其控制方法

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