JP5204777B2 - メモリ装置及びその制御方法 - Google Patents

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Description

本発明は、メモリ装置及びその制御方法に関し、特に、データの読み出し及び書き込みが可能なメモリ装置に関する。
一般に、画像処理装置を含む情報処理装置では、膨大なデータを記憶するために、大容量かつ低コストであるＤＲＡＭが用いられる。特に、近年の画像処理装置は、ＭＰＥＧ２及びＨ．２６４等のＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）画像処理に対応するため、かつ同時に複数チャンネルの処理を行うため、かつ高画質な３Ｄグラフィックス処理を行うため等により、大容量に加え、高いデータ転送能力（以下、メモリ帯域と記す）を有するＤＲＡＭを必要としている。
一般的に、高いメモリ帯域を実現する方法として、（１）バスの動作周波数を上げる方法、（２）メモリのバス幅を広くとる方法、又はこれらの方法（１）及び（２）を併用する方法などが知られている。
一方、一般にＤＲＡＭは、アクセスを行う際、事前にアクセスするＢａｎｋ・Ｒｏｗを指定して、アクティベート処理を行う必要がある。また、同一Ｂａｎｋにおいて、アクセスするＲｏｗを変更する場合は、一旦アクセスしていたＲｏｗをプリチャージ処理し、新たにアクセスするＲｏｗに対してアクティベート処理を行う必要がある。これらのアクティベート処理を行う期間、及びプリチャージ処理を行う期間において、該当Ｂａｎｋに対するアクセスができない。よって、同一Ｂａｎｋ内で、Ｒｏｗを切り替える際に、アクセス不可期間が発生することで、データバスに空きが発生してしまうという欠点がある。
そこで、その欠点を補うべく、通常ＤＲＡＭアクセス制御においては、バンクインタリーブ制御と呼ばれる制御が行われる。バンクインタリーブ制御は、ある特定のバンクへのデータ転送実行中に、他のバンクのアクティベート処理、及びプリチャージ処理を実行する制御である。これにより、アクセス不可期間を隠蔽し、見かけ上、データバス上で、常時データ転送が可能となる。このバンクインタリーブ制御を有効に機能させるためには、あるバンクに対するアクセス不可期間を、他バンクのデータ転送時間が上回る必要がある。
しかしながら、高いメモリ帯域を実現するために、前記（１）及び（２）のいずれの方法をとった場合においても、単位時間あたりのデータ転送量が増えるのに対し、アクセス不可期間の絶対時間が変わらない。これにより、アクセス不可期間を隠蔽するのに必要なデータ転送量が増加する。
その結果、他バンクのデータ転送量を増やさない限り、すなわち、１アクセスあたりの転送サイズを増やさない限り、バンクインタリーブ制御を行ったとしても、アクセス不可期間の隠蔽が十分に実現できない。これにより、データバスに空きが発生することとなり、アクセス効率の低下が発生するという問題がある。このことは、転送サイズが小さいアクセスが頻発するシステムにおいては、大幅なアクセス効率の低下を招くことになる。
この問題に対する従来の手法として、特許文献１に記載の手法がある。特許文献１記載の手法では、１つの論理アドレス空間を構成する複数のメモリデバイスに対してそれぞれ個別のアドレスバスを用いてアクセスする。これにより、複数のメモリデバイス全体のデータバス幅から見たアクセス効率が向上される。
特許文献１記載の手法では、メモリデバイスごとにアドレスバスを個別に制御することで、アクセスできる最小単位を単一のアドレスバスを共有して使用する場合に比べ、小さくすることが可能である。これにより、特許文献１記載の手法は、複数のメモリデバイス全体のデータバス幅に対して不要なデータを削減できる。よって、特許文献１記載の手法は、転送サイズが小さいアクセスが頻発するシステムにおいても、アクセス効率の低下を抑制できる。
特表２００５−５１７２４２号公報
一般的にＤＲＡＭの最小アクセス単位は、「バス幅 × 最小バースト数」となる。ＳＤＲＡＭの最小バースト数が１であるのに対して、前述した高速なＤＲＡＭの最小バースト数は、ＤＤＲで２、ＤＤＲ２で４、ＤＤＲ３で８と規定されている。よって、バス幅を広げる対応をした場合と同様に、高速なＤＲＡＭを使用することによっても、最小アクセス単位が増加するという課題がある。
最小アクセス単位とは、１回のアクセスに対して、必ず転送される最小データ転送量を示す。あらゆるアクセス要求は、最小アクセス単位の整数倍で転送される。よって、最小アクセス単位が増大することにより、転送量の小さいアクセス、及び画像処理によく使用される任意かつ非連続なアクセスに対して、無駄な転送が多く行われる。この結果、実効転送効率が低下する。
すなわち、特許文献１記載の手法では、最小アクセス単位を小さくするためにバス幅に着目し、複数のデバイスを用いてデータバスを個別にアクセスできるようにしている。しかしながら、ＳＤＲＡＭより高速なＤＲＡＭを使用する場合ＤＤＲで２、ＤＤＲ２で４、ＤＤＲ３で８と最小バースト数が増加するため、結果的に最小アクセス単位を小さくできない。それゆえ、使用するメモリをより高速なＤＲＡＭ（ＤＤＲ、ＤＤＲ２及びＤＤＲ３等）にした場合、最小バースト数の増加に起因して最小アクセス単位は増加する。これにより、アクセス効率が悪化するという課題がある。
また、更に多くのメモリデバイスを実装することで、最小バースト数の増加で悪化する最小アクセス単位を改善できる。しかしながら、更に複数のメモリデバイスを使用するために、コストが増加するという別の課題が生じる。
本発明は、上記課題を解決するもので、高いアクセス効率を実現でき、コストの増加を抑制するメモリ装置を提供することを目的とする。
上記目的を達成するために、本発明に係るメモリ装置は、第１サイズのデータの読み出し及び書き込みが可能なメモリ装置であって、Ｎ（Ｎ：２以上の整数）個のアドレスを保持するアドレス保持部と、第３サイズのバス幅の部分的なバスである第１スロットを複数含む第２サイズのバス幅のリードバスＮ個及びライトバスＮ個と、アドレス毎にデータを記憶し、前記アドレス保持部に保持されるＮ個のアドレスによりそれぞれアドレスが指定され、前記Ｎ個のリードバス及び前記Ｎ個のライトバスに一対一に接続されるＮ個のメモリモジュールと、前記第３サイズのバス幅の部分的なバスである第２スロットを複数含む前記第１サイズのバス幅の出力データバス及び入力データバスと、前記Ｎ個のメモリモジュールから、前記Ｎ個のリードバスを介して読み出されたデータのうち、前記Ｎ個のリードバスに含まれる２以上の前記第１スロットのデータを選択し、選択したデータを前記出力データバスに含まれる前記第２スロットに出力するリードデータ処理部と、前記入力データバスに含まれる前記複数の第２スロットのデータを、それぞれ前記Ｎ個のライトバスに含まれる第１スロットのいずれかに出力することで、前記Ｎ個のメモリモジュールに書き込むライトデータ処理部とを備える。
この構成によれば、本発明に係るメモリ装置は、読み出しデータの転送サイズ、及び書き込みデータの転送サイズを変えることなく、１回の入出力で複数の全く異なるアドレスのデータへアクセスできる。これにより、本発明に係るメモリ装置は、データの最小アクセス単位を小さくできるので、高いアクセス効率を実現できる。また、本発明に係るメモリ装置は、従来のメモリ装置と比べて実装するメモリデバイスの数を増加させることなく、高いアクセス効率を実現できる。すなわち、本発明に係るメモリ装置は、高いアクセス効率を実現でき、かつコストの増加を抑制できる。
また、前記メモリ装置は、さらに、前記第１スロットの位置と、前記第２スロットの位置との一対一の対応関係を示すスロットアドレスを取得するスロットアドレス処理部を備え、前記リードデータ処理部は、前記Ｎ個のリードバスに含まれる前記複数の第１スロットのうち、前記スロットアドレスに示される位置の第１スロットのデータを選択し、選択したデータを当該第１スロットの位置に対応する位置の前記第２スロットに出力し、前記ライトデータ処理部は、前記入力データバスに含まれる前記第２スロットのデータを、前記スロットアドレスに示される当該第２スロットの位置に対応する位置の前記第１スロットに出力してもよい。
この構成によれば、本発明に係るメモリ装置は、スロットアドレスに従い、外部スロットと内部スロットとを任意の組み合わせで組み替えることができる。
また、前記スロットアドレスは、前記複数の第２スロットの位置をそれぞれ指定する第２スロットアドレスと、当該第２スロットアドレスのそれぞれに対応する第１スロットの位置を指定する第１スロットアドレスとを含み、前記第１スロットアドレスは、前記Ｎ個のリードバス及びライトバスのいずれかを指定する第１アドレスと、前記Ｎ個のリードバス及びライトバスのそれぞれに含まれる前記第１スロットの位置を指定する第２アドレスとを含み、前記リードデータ処理部は、前記第１アドレスで指定されるリードバスに含まれ、かつ前記第２アドレスで指定される第１スロットのデータを選択し、選択したデータを当該第１アドレス及び当該第２アドレスを含む第１スロットアドレスに対応する前記第２スロットアドレスで指定される位置の第２スロットに出力し、前記ライトデータ処理部は、前記第２スロットアドレスで指定される位置の第２スロットのデータを、当該第２スロットアドレスに対応する前記第１スロットアドレスに含まれる前記第１アドレスで指定されるライトバスにおける、当該第１スロットアドレスに含まれる前記第２アドレスで指定される位置の第１スロットに出力してもよい。
この構成によれば、本発明に係るメモリ装置は、スロットアドレスに従い、所望のメモリモジュールの所望のアドレスのデータにアクセスできる。
また、前記ライトデータ処理部は、前記第２スロットのデータを出力した第１スロット以外の第１スロットに、当該第１スロットのデータを前記メモリモジュールに書き込ませないことを指示するフラグを付与してもよい。
この構成によれば、本発明に係るメモリ装置は、変更が不要なデータが記憶されるアドレスへの書き込みを禁止できる。
また、前記ライトデータ処理部は、前記第２スロットアドレスで指定される位置の第２スロットのデータを、前記Ｎ個のライトバスの全てにおける、当該第２スロットアドレスに対応する第１スロットアドレスに含まれる前記第２アドレスで指定される位置の第１スロットに出力し、前記第１アドレスで指定されるライトバスごとに、当該第１アドレスに対応する前記第２アドレスで指定される第１スロット以外の第１スロットに、当該第１スロットのデータを前記メモリモジュールに書き込ませないことを指示するフラグを付与してもよい。
この構成によれば、本発明に係るメモリ装置は、マスクを付与するという容易な処理で、外部スロットを内部スロットに組み込める。
また、前記第１サイズと、前記第２サイズは同一であってもよい。
また、前記各リードバス及び前記各ライトバスはそれぞれ、Ｎ個の前記第１スロットを含み、前記出力データバス及び入力データバスはそれぞれ、Ｎ個の前記第２スロットを含んでもよい。
また、メモリ装置は、さらに、外部から供給される同期信号に基づく信号の１サイクル内に、複数のコマンドを受信し、受信したコマンドを、前記Ｎ個のメモリモジュールのアドレス、及び前記スロットアドレスに変換するコマンドインターフェースを備え、前記アドレス保持部は、前記コマンドインターフェースにより変換されたＮ個のアドレスを保持し、前記スロットアドレス処理部は、前記コマンドインターフェースにより変換されたスロットアドレスを取得してもよい。
この構成によれば、外部クロックの周波数又は外部コマンドバス幅の増加を抑制できる。
また、前記コマンドインターフェースは、前記同期信号に基づく信号の１サイクル内に、Ｎ個の前記コマンドを受信してもよい。
この構成によれば、本発明に係るメモリ装置は、同期信号に基づく信号の１サイクルで、全てのメモリモジュールに対するコマンドを受信できる。
また、前記メモリ装置は、さらに、外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを前記入力データバスに出力し、前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力するデータ入出力インターフェースを備え、前記データ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力してもよい。
この構成によれば、外部クロックの周波数又は外部データバス幅の増加を抑制できる。
また、前記メモリ装置は、前記Ｎ個のメモリモジュール、前記Ｎ個のリードバス、前記Ｎ個のライトバス、前記アドレス保持部、前記リードデータ処理部、前記ライトデータ処理部、前記出力データバス、前記入力データバス、及びスロットアドレス処理部をそれぞれ備える複数のグループメモリモジュールと、外部から供給されるコマンドを、前記複数のグループメモリモジュールのアドレス、及び前記スロットアドレスに変換するコマンドインターフェースを備え、前記各グループメモリモジュールの前記アドレス保持部は、前記コマンドインターフェースにより変換されたアドレスをそれぞれ保持し、前記各グループメモリモジュールの前記スロットアドレス処理部は、前記コマンドインターフェースにより変換されたスロットアドレスを取得してもよい。
この構成によれば、外部へのデータバス上で１つのグループメモリモジュールが有する物理的にアクセスが不可能な期間を、他のグループメモリモジュールのアクセスで置き換えることができる。これにより、本発明に係るメモリ装置は、データバスの効率を向上できる。
また、前記コマンドインターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、複数の前記コマンドを受信してもよい。
この構成によれば、外部クロックの周波数又は外部コマンドバス幅の増加を抑制できる。
また、前記コマンドインターフェースは、前記同期信号に基づく信号の１サイクル内に、前記複数のグループメモリの数の前記コマンドを受信してもよい。
この構成によれば、本発明に係るメモリ装置は、同期信号に基づく信号の１サイクルで、全てのグループメモリモジュールに対するコマンドを受信できる。
また、前記メモリ装置は、さらに、外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを前記複数のグループメモリモジュールの前記入力データバスに出力し、前記複数のグループメモリモジュールの前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力するデータ入出力インターフェースを備え、前記データ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力してもよい。
この構成によれば、外部クロックの周波数又は外部データバス幅の増加を抑制できる。
また、前記メモリ装置は、さらに、前記複数のグループメモリモジュールにそれぞれ対応し、外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを対応する前記グループメモリモジュールの前記入力データバスに出力し、対応する前記グループメモリモジュールの前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力する複数のデータ入出力インターフェースを備え、前記複数のデータ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力してもよい。
また、第１サイズのデータの読み出し及び書き込みが可能なメモリ装置の制御方法であって、前記メモリ装置は、Ｎ（Ｎ：２以上の整数）個のアドレスを保持するアドレス保持部と、第３サイズのバス幅の部分的なバスである第１スロットを複数含む第２サイズのバス幅のリードバスＮ個及びライトバスＮ個と、アドレス毎にデータを記憶し、前記アドレス保持部に保持されるＮ個のアドレスによりそれぞれアドレスが指定され、前記Ｎ個のリードバス及び前記Ｎ個のライトバスに一対一に接続されるＮ個のメモリモジュールと、前記第３サイズのバス幅の部分的なバスである第２スロットを複数含む前記第１サイズのバス幅の出力データバス及び入力データバスとを備え、前記Ｎ個のメモリモジュールから、前記Ｎ個のリードバスを介して読み出されたデータのうち、前記Ｎ個のリードバスに含まれる２以上の前記第１スロットのデータを選択し、選択したデータを前記出力データバスに含まれる前記第２スロットに出力し、前記入力データバスに含まれる前記複数の第２スロットのデータを、それぞれ前記Ｎ個のライトバスに含まれる第１スロットのいずれかに出力することで、前記Ｎ個のメモリモジュールに書き込む。
これによれば、本発明に係る制御方法は、読み出しデータの転送サイズ、及び書き込みデータの転送サイズを変えることなく、１回の入出力で複数の全く異なるアドレスのデータへアクセスできる。これにより、本発明に係る制御方法は、データの最小アクセス単位を小さくできるので、高いアクセス効率を実現できる。また、本発明に係る制御は、従来のメモリ装置と比べて実装するメモリデバイスの数を増加させることなく、高いアクセス効率を実現できる。すなわち、本発明に係る制御方法は、高いアクセス効率を実現でき、かつコストの増加を抑制できる。
なお、本発明は、このようなメモリ装置として実現できるだけでなく、メモリ装置に含まれる特徴的な手段をステップとするメモリ装置の制御方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
以上より、本発明は、高いアクセス効率を実現でき、コストの増加を抑制するメモリ装置を提供できる。
図１は、本発明の実施の形態１に係るメモリ装置の構成を示すブロック図である。 図２は、本発明の実施の形態１に係るリードデータ処理部の動作を示す図である。 図３は、本発明の実施の形態１に係るライトデータ処理部の動作を示す図である。 図４は、本発明の実施の形態１に係るグループメモリモジュールのデータ読み出し動作を示す図である。 図５は、本発明の実施の形態１に係るグループメモリモジュールのデータ書き込み動作を示す図である。 図６は、本発明の実施の形態１に係るグループメモリモジュールの連続的なデータ読み出し動作を示す図である。 図７は、本発明の実施の形態２に係るメモリ装置の構成を示すブロック図である。 図８は、本発明の実施の形態２に係るグループメモリモジュールのデータ読み出し動作を示す図である。 図９Ａは、本発明の実施の形態２に係るコマンドインターフェースによるコマンド受付動作を示す図である。 図９Ｂは、本発明の実施の形態２に係るコマンドインターフェースによるコマンド受付動作を示す図である。 図１０Ａは、本発明の実施の形態２に係るデータ入出力インターフェースによるデータ入出力動作を示す図である。 図１０Ｂは、本発明の実施の形態２に係るデータ入出力インターフェースによるデータ入出力動作を示す図である。 図１１は、本発明の実施の形態２に係るメモリ装置の最小アクセス粒度、内部クロック周波数等を示す図である。 図１２は、本発明の実施の形態２に係るメモリ装置の変形例の構成を示すブロック図である。
以下、本発明に係るメモリ装置の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
本発明の実施の形態１に係るメモリ装置は、複数のメモリモジュールを備え、当該複数のメモリモジュールに対して同時にアクセスする。さらに、本発明の実施の形態１に係るメモリ装置は、データ書き込みの際、外部から入力されたライトデータを複数のスロットに分割し、当該スロットを組み込んだデータを各メモリモジュールに書き込む。また、本発明の実施の形態１に係るメモリ装置は、データ読み出しの際、各メモリモジュールから読み出したデータを複数のスロットに分割し、分割したスロットのうち指定されたスロットを組み合わせたリードデータを出力する。これにより、本発明の実施の形態１に係るメモリ装置は、高いアクセス効率を実現でき、かつコストの増加を抑制できる。
まず、本発明の実施の形態に係るメモリ装置の構成を説明する。
図１は、本発明のメモリ装置の構成を示すブロック図である。
図１に示すメモリ装置１０は、ｍビット単位のデータの読み出し及び書き込みが可能なメモリ装置である。メモリ装置１０は、外部コマンドバス１７３に入力された外部コマンドに従って、外部データバス１６１に入力されたｍビットのライトデータを記憶する。また、メモリ装置１０は、外部コマンドバス１７３に入力された外部コマンドに従って、保持するデータをｍビットのリードデータとして外部データバス１６１に出力する。
メモリ装置１０は、グループメモリモジュール１００と、データ入出力インターフェース１６０と、コマンドインターフェース１７０とを備える。例えば、メモリ装置１０は、１又は複数の半導体集積回路で構成される。
グループメモリモジュール１００は、アドレス処理部１０１と、データ入出力部１０２と、４個のメモリモジュール１８０Ａ〜１８０Ｄと、内部メモリリードバス１８５Ａ〜１８５Ｄと、内部メモリライトバス１８６Ａ〜１８６Ｄと、出力データバス１８７と、入力データバス１８８とを備える。なお、メモリモジュール１８０Ａ〜１８０Ｄを特に区別しない場合には、メモリモジュール１８０と記す。また、内部メモリリードバス１８５Ａ〜１８５Ｄを特に区別しない場合は、内部メモリリードバス１８５と記す。また、内部メモリライトバス１８６Ａ〜１８６Ｄを特に区別しない場合は、内部メモリライトバス１８６と記す。
コマンドインターフェース１７０は、コマンド受信部１７１と、コマンド変換発行部１７２とを備える。
コマンド受信部１７１は、外部コマンドバス１７３に供給された外部コマンドを受信する。外部コマンドは、メモリ装置１０の動作を指示するコマンドである。具体的には、外部コマンドは、外部アドレスと、読み出し又は書き込みを指定する情報と、動作のタイミングを制御する信号とを含む。また、コマンド受信部１７１は、グループメモリモジュール１００における１回のアクセスに対して、各メモリモジュール１８０に対する４つの外部コマンドを受信する。
コマンド変換発行部１７２は、コマンド受信部１７１により受信された外部コマンドに含まれる外部アドレスを、メモリ装置１０の内部のアドレスである、カラムアドレス１７４、ロウアドレス１７５及びスロットアドレス１７６に変換する。コマンド変換発行部１７２は、カラムアドレス１７４をカラムアドレス処理部１２０に出力し、ロウアドレス１７５をロウアドレス処理部１１０に出力し、スロットアドレス１７６をスロットアドレス処理部１３０に出力する。カラムアドレス１７４、ロウアドレス１７５、及びスロットアドレス１７６は、それぞれ４個のメモリモジュール１８０に対応するアドレスを含む。
また、コマンドインターフェース１７０は、外部コマンドに含まれる読み出し又は書き込みを指定する情報、及び動作のタイミングを制御する信号等から後述する活性化信号、読み出し指示信号及び書き込み指示信号を生成する。コマンドインターフェース１７０は、生成した活性化信号、読み出し指示信号及び書き込み指示信号グループメモリモジュール１００に出力する。
アドレス処理部１０１は、４個のメモリモジュール１８０のそれぞれに対する４個のアドレスを保持する。アドレス処理部１０１は、ロウアドレス処理部１１０と、カラムアドレス処理部１２０とを備える。
ロウアドレス処理部１１０は、コマンド変換発行部１７２により出力されたロウアドレス１７５に含まれるメモリモジュール１８０Ａ〜１８０Ｄのそれぞれに対応するロウアドレス１７８Ａ〜１７８Ｄを保持する。ロウアドレス処理部１１０は、複数のメモリモジュール１８０へのアクセス（読み出し又は書き込み）が完了するまで、ロウアドレス１７８Ａ〜１７８Ｄを保持する。なお、ロウアドレス１７８Ａ〜１７８Ｄを特に区別しない場合には、ロウアドレス１７８と記す。
カラムアドレス処理部１２０は、コマンド変換発行部１７２により出力されたカラムアドレス１７４に含まれるメモリモジュール１８０Ａ〜１８０Ｄのそれぞれに対応するカラムアドレス１７７Ａ〜１７７Ｄを保持する。カラムアドレス処理部１２０は、複数のメモリモジュール１８０へのアクセスが完了するまで、カラムアドレス１７７Ａ〜１７７Ｄを保持する。なお、カラムアドレス１７７Ａ〜１７７Ｄを特に区別しない場合には、カラムアドレス１７７と記す。
各メモリモジュール１８０は、アドレス毎にデータを記憶し、アドレス処理部１０１に保持される４個のアドレスによりそれぞれアドレスが指定される。４個のメモリモジュール１８０Ａ〜１８０Ｄは、それぞれ４個の内部メモリリードバス１８５Ａ〜１８５Ｄ及び４個の内部メモリライトバス１８６Ａ〜１８６Ｄに一対一に接続される。メモリモジュール１８０は、メモリセル１８１と、カラムデコーダ１８２と、ロウデコーダ１８３とを備える。メモリモジュール１８０は、例えば、ＤＲＡＭである。
メモリセル１８１は、行列状に配置され、それぞれｍビットのデータを保持する複数のメモリ素子を含む。
カラムデコーダ１８２は、入力されたカラムアドレス１７７をデコードすることでメモリセル１８１の所定の列を選択する。ロウデコーダ１８３は、入力されたロウアドレス１７８をデコードすることでメモリセル１８１の所定の行を選択する。
メモリモジュール１８０は、メモリセル１８１において、カラムデコーダ１８２により選択された列、かつロウデコーダ１８３により選択された行のアドレスのメモリ素子に保持されるデータの読み出し、及び当該メモリ素子へのデータの書き込みを行う。
データ入出力部１０２は、スロットアドレス処理部１３０と、ライトデータ処理部１４０と、リードデータ処理部１５０とを備える。
スロットアドレス処理部１３０は、コマンドインターフェース１７０により出力されるスロットアドレス１７６を取得する。スロットアドレス処理部１３０は、各メモリモジュール１８０へのアクセス完了まで、スロットアドレス１７６を保持する。
ライトデータ処理部１４０は、メモリモジュール１８０Ａ〜１８０Ｄに、それぞれ内部メモリライトバス１８６Ａ〜１８６Ｄを介して接続される。
ライトデータ処理部１４０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、入力データバス１８８のライトデータを各内部メモリライトバス１８６のスロットへ組上げる。また、ライトデータ処理部１４０は、不要なスロット位置にはデータマスクフラッグを設定する。
リードデータ処理部１５０は、メモリモジュール１８０Ａ〜１８０Ｄに、内部メモリリードバス１８５Ａ〜１８６Ｄを介して接続される。リードデータ処理部１５０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、各内部メモリリードバス１８５のスロットを組上げてリードデータとして出力データバス１８７に出力する。
各内部メモリリードバス１８５のバス幅はｍビットであり、各内部メモリライトバス１８６のバス幅はｍビットである。また、出力データバス１８７及び入力データバス１８８のバス幅は、それぞれｍビットである。
データ入出力インターフェース１６０は、出力データバス１８７を介してリードデータ処理部１５０に接続される。データ入出力インターフェース１６０は、出力データバス１８７のｍビットのリードデータを外部データバス１６１のバス幅に変換する。データ入出力インターフェース１６０は、変換したリードデータを外部データバス１６１に出力する。言い換えると、データ入出力インターフェース１６０は、出力データバス１８７に出力されたリードデータを外部クロックに合わせて分割し、分割したリードデータを外部データバス１６１に出力する。ここで、外部クロックは、外部から供給される同期信号である。なお、データ入出力インターフェース１６０は、外部クロックの代わりに、外部クロックの変化のタイミングに基づくタイミングで変化するタイミング信号を用いてもよい。
データ入出力インターフェース１６０は、入力データバス１８８を介してライトデータ処理部１４０に接続される。データ入出力インターフェース１６０は、外部データバス１６１に供給されたライトデータを外部データバス１６１のバス幅から、ｍビットのバス幅に変換する。データ入出力インターフェース１６０は、変換したライトデータを入力データバス１８８に出力する。言い換えると、データ入出力インターフェース１６０は、外部データバス１６１に入力されたライトデータを、外部クロックに合わせて取り込み、取り込んだライトデータを入力データバス１８８に出力する。
次に、本発明の実施の形態１に係るメモリ装置１０の動作を説明する。
図２は、データ読み出し時におけるリードデータ処理部１５０の動作を示す図である。図２におけるＣｅｌｌ０〜Ｃｅｌｌ３は、それぞれメモリモジュール１８０Ａ〜１８０Ｄに対応する。
データ読み出し時には、メモリモジュール１８０により内部メモリリードバス１８５Ａ〜１８５Ｄのそれぞれに、ｍビットの読み出しデータが出力される。各内部メモリリードバス１８５は、４つの内部スロット２１０を含む。内部スロット２１０は、バス幅ｍビットの内部メモリリードバス１８５及び内部メモリライトバス１８６をそれぞれメモリモジュール数４で分割したデータ単位である。言い換えると、内部スロット２１０は、内部メモリリードバス１８５及び内部メモリライトバス１８６の部分的なバスである。
リードデータ処理部１５０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、内部メモリリードバス１８５のスロットを組上げてリードデータとして出力データバス１８７に出力する。
出力データバス１８７は、４つの外部スロット２１１を含む。外部スロット２１１は、バス幅ｍビットの出力データバス１８７及び入力データバス１８８をそれぞれメモリモジュール数４で分割したデータ単位である。言い換えると、外部スロット２１１は、出力データバス１８７及び入力データバス１８８の部分的なバスである。
リードデータ処理部１５０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、４個の内部メモリリードバス１８５を介して４個のメモリモジュール１８０から読み出されたデータのうち、４個の内部スロット２１０のデータを選択する。リードデータ処理部１５０は、選択したデータを出力データバス１８７に含まれる外部スロット２１１に組み込んで出力する。
スロットアドレス１７６は、内部スロット２１０の位置と、外部スロット２１１の位置との一対一の対応関係を示す情報である。スロットアドレス１７６は、４つの外部スロットアドレス２０１と、４つの外部スロットアドレス２０１にそれぞれ対応する内部スロットアドレス２０２とを含む。
外部スロットアドレス２０１は、外部スロット２１１の位置を指定するアドレスである。
内部スロットアドレス２０２は、内部スロット２１０の位置を指定するアドレスである。ここでは、内部スロットアドレス２０２は４ビットである。
内部スロットアドレス２０２は、２ビットの上位スロットアドレス２０３と、２ビットの下位スロットアドレス２０４とを含む。
上位スロットアドレス２０３は、内部スロットアドレス２０２の上位２ビットのアドレスである。上位スロットアドレス２０３は、メモリモジュール１８０Ａ〜１８０Ｄのうちいずれかを指定するアドレスである。言い換えると、上位スロットアドレス２０３は、内部メモリリードバス１８５Ａ〜１８５Ｄ及び内部メモリライトバス１８６Ａ〜１８６Ｄのうちいずれかを指定するアドレスである。
下位スロットアドレス２０４は、内部スロットアドレス２０２の下位２ビットのアドレスである。下位スロットアドレス２０４は、各内部メモリリードバス１８５及び各内部メモリライトバス１８６に含まれる内部スロット２１０のうちいずれかを指定するアドレスである。
リードデータ処理部１５０は、上位スロットアドレス２０３で指定される内部メモリリードバス１８５に含まれ、かつ下位スロットアドレス２０４で指定される内部スロット２１０のデータを選択する。リードデータ処理部１５０は、スロットアドレス１７６に従い、当該上位スロットアドレス２０３及び当該下位スロットアドレス２０４を含む内部スロットアドレス２０２に対応する外部スロットアドレス２０１で指定される位置の外部スロット２１１に選択したデータを出力する。
リードデータ処理部１５０は、スロットアドレス１７６に含まれる４つの内部スロットアドレス２０２で指定される内部スロット２１０をそれぞれ選択する。リードデータ処理部１５０は、選択した４つの２１０をそれぞれ、対応する外部スロット２１１に出力する。
以上により、リードデータ処理部１５０は、スロットアドレス１７６に基づき、４つのメモリモジュール１８０から読み出された４×ｍビットのデータに含まれる４つの内部スロット２１０を選択し、選択した４つの内部スロット２１０のデータをｍビットの１つのリードデータとして出力する。
図３は、データ書き込み時におけるライトデータ処理部１４０の動作を示す図である。なお、図３におけるＣｅｌｌ０〜Ｃｅｌｌ３は、それぞれメモリモジュール１８０Ａ〜１８０Ｄに対応する。
データ書き込み時には、データ入出力インターフェース１６０により、入力データバス１８８に、ｍビットのライトデータが出力される。入力データバス１８８は、４つの外部スロット２１１を含む。
ライトデータ処理部１４０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、入力データバス１８８のライトデータを各内部メモリライトバス１８６のスロットへ組上げる。
各内部メモリライトバス１８６は、それぞれ４つの内部スロット２１０を含む。
ライトデータ処理部１４０は、入力データバス１８８に含まれる４個の外部スロット２１１のデータを、それぞれ４個の内部メモリライトバス１８６に含まれる内部スロット２１０のいずれかに出力することで、４個のメモリモジュール１８０にライトデータを書き込む。
具体的には、ライトデータ処理部１４０は、外部スロットアドレス２０１で指定される位置の外部スロット２１１のデータを、当該外部スロットアドレス２０１に対応する上位スロットアドレス２０３で指定される内部メモリライトバス１８６における、当該外部スロットアドレス２０１に対応する下位スロットアドレス２０４で指定される位置の内部スロット２１０に出力する。
ライトデータ処理部１４０は、スロットアドレス１７６に含まれる４つの外部スロットアドレス２０１で指定される外部スロット２１１のデータをそれぞれ、対応する内部スロット２１０に出力する。
また、ライトデータ処理部１４０は、入力データバス１８８のｍビットのライトデータをスロットアドレス１７６に従い組み替えたうえ、全ての内部メモリライトバス１８６にコピーし出力する。この際、ライトデータ処理部１４０は、書き込みが不要な内部スロット２１０にはデータマスクフラグを設定し、内部メモリライトバス１８６に出力する。データマスクフラグは、当該データマスクフラグを付与した内部スロット２１０のデータをメモリモジュール１８０に書き込ませないことを指示するフラグである。
つまり、ライトデータ処理部１４０は、外部スロット２１１のデータを出力した内部スロット２１０以外の内部スロット２１０に、データマスクフラグを付与する。
具体的には、ライトデータ処理部１４０は、外部スロットアドレス２０１で指定される位置の外部スロット２１１のデータを、当該外部スロットアドレス２０１に対応する下位スロットアドレス２０４で指定される位置の内部スロット２１０に組み込む。ライトデータ処理部１４０は、スロットアドレス１７６に従い、４つの外部スロットアドレス２０１のデータをそれぞれ４つの内部スロット２１０に組み込んだ１つのｍビットのデータを生成する。
ライトデータ処理部１４０は、上位スロットアドレス２０３で指定される内部メモリライトバス１８６ごとに、当該上位スロットアドレス２０３に対応する下位スロットアドレス２０４で指定される内部スロット２１０以外の内部スロット２１０に、データマスクフラグを付与する。
以上により、ライトデータ処理部１４０は、スロットアドレス１７６に基づき、ｍビットのライトデータに含まれる４つの外部スロット２１１のデータを、４つのメモリモジュール１８０に分散して書き込むことができる。
次に、グループメモリモジュール１００によるデータ読み出し動作を説明する。
図４は、グループメモリモジュール１００によるデータ読み出し動作を示す図である。
内部クロックの周期Ｔ１で、ロウアドレス処理部１１０は、コマンドインターフェース１７０からロウアドレス１７５及び活性化信号を含むロウアドレスコマンドを受け取る。内部クロックの周期Ｔ２で、ロウアドレス処理部１１０は、受け取ったロウアドレスコマンドから４つのメモリモジュール１８０にロウアドレス１７８及び活性化信号（ロウＡＣＴ）を同時に発行する。なお、図４に示すロウＡＣＴは、Ｌｏｗレベルで活性化状態を示し、Ｈｉｇｈレベルで非活性化状態を示す信号である。
これにより、ロウアドレス１７８で指定された行のメモリ素子が活性化される。ロウアドレス処理部１１０は、ロウアドレス１７８及び活性化信号を、コマンドインターフェース１７０から非活性化のコマンドが送られるまで保持する。例えば、ロウアドレス処理部１１０は、周期Ｔ４が終わるまでロウアドレス１７８及び活性化信号を保持する。
一方、カラムアドレス処理部１２０は、周期Ｔ２で、コマンドインターフェース１７０からカラムアドレス１７４及び読み出し指示信号を含むカラムアドレスコマンドを受け取る。カラムアドレス処理部１２０は、周期Ｔ３で、周期Ｔ２で活性化された４つのメモリモジュール１８０の全てに対して、カラムアドレス１７７及び読み出し指示信号を同時に発行する。これにより、メモリモジュール１８０は、活性化しているロウアドレス１７８のメモリ素子のうちカラムアドレス１７７で指定される列のメモリ素子が記憶しているデータを各メモリモジュール１８０に接続されている内部メモリリードバス１８５へ出力する。
また、メモリモジュール１８０は、カラムアドレス１７７及び読み出し指示信号が供給されている間、内部メモリリードバス１８５へデータを出力し続ける。例えば、カラムアドレス処理部１２０は、周期Ｔ４が終わるまでカラムアドレス１７７及び読み出し指示信号を保持する。
周期Ｔ４でリードデータ処理部１５０は、周期Ｔ３で各内部メモリリードバス１８５へ出力されたリードデータをリードデータ処理部１５０が備えるデータ保持回路（図示せず）に取り込む。
また、スロットアドレス処理部１３０は、カラムアドレスコマンドの受け取りタイミングと同期して周期Ｔ２でコマンドインターフェース１７０からスロットアドレス１７６を含むスロットアドレスコマンドを受け取る。スロットアドレス処理部１３０は、受け取ったスロットアドレスコマンドを周期Ｔ４が終わるまで保持する。スロットアドレス処理部１３０は、周期Ｔ４で、リードデータ処理部１５０へ内部スロットアドレス２０２及び外部スロットアドレス２０１を同時に発行する。
リードデータ処理部１５０は、周期Ｔ４で受け取った外部スロットアドレス２０１に従い、外部スロット２１１毎に、周期Ｔ４で受け取った内部スロットアドレス２０２に含まれる上位スロットアドレス２０３に従い内部メモリリードバス１８５を選択し、更に内部スロットアドレス２０２に含まれる下位スロットアドレス２０４に従い内部メモリリードバス１８５内の内部スロット２１０のデータを選択する。リードデータ処理部１５０は、周期Ｔ５で、選択した４つの内部スロット２１０を４つの外部スロット２１１に割り当て、当該４つの外部スロットを含むリードデータをデータ入出力インターフェース１６０へ出力する。
例えば、スロットアドレス１７６に含まれる内部スロットアドレス２０２と外部スロットアドレス２０１との４つの組が、「０Ｂ−Ｓ１」、「１Ｃ−Ｓ２」、「２Ａ−Ｓ０」及び「３Ｄ−Ｓ３」の場合、内部メモリリードバス１８５Ｂの最初の内部スロット２１０のデータが、リードデータの２番目の外部スロット２１１に組み込まれ、内部メモリリードバス１８５Ｃの２番目の内部スロット２１０のデータが、リードデータの３番目の外部スロット２１１に組み込まれ、内部メモリリードバス１８５Ａの３番目の内部スロット２１０のデータが、リードデータの最初の外部スロット２１１に組み込まれ、内部メモリリードバス１８５Ｄの最後の内部スロット２１０のデータが、リードデータの最後の外部スロット２１１に組み込まれる。
ロウアドレス処理部１１０は、周期Ｔ５でコマンドインターフェース１７０から非活性コマンドを受け取る。ロウアドレス処理部１１０は、周期Ｔ２で活性化した各メモリモジュール１８０のロウアドレス１７８及び活性化信号を非活性状態へ移行させる。
このように、グループメモリモジュール１００は、４つのメモリモジュール１８０の関連性のないロウアドレスを同時に活性化する。次に、グループメモリモジュール１００は、カラムアドレス１７７及び読み出しコマンドを、４つのメモリモジュール１８０に同時に発行する。これにより、データ幅ｍの内部メモリリードバス１８５に全く独立した４つのデータが出力される。
また、リードデータ処理部１５０は、内部スロットアドレス２０２で指定される各内部メモリリードバス１８５毎に内部スロット２１０を選択し、４つの外部スロット２１１に独立して出力する。これにより、データ入出力インターフェース１６０へ出力されるリードデータは、ｍ／４ビット単位の関連性の薄い独立したデータとなる。このようにして、本発明に係るメモリ装置１０において、データ入出力インターフェース１６０は、バス幅ｍを保持しつつ有効なデータ単位（以降、最小アクセス単位）をｍ／４ビットにまで下げることができる。
次に、グループメモリモジュール１００によるデータ書き込み動作を説明する。
図５は、グループメモリモジュール１００によるデータ書き込み動作を示す図である。
なお、図４に示すデータ読み出し動作と同様の動作については説明を省略する。
読み出し動作と同様に、周期Ｔ２で、ロウアドレス１７８で指定されたメモリモジュール１８０のメモリ素子が活性化される。
周期Ｔ３でライトデータ処理部１４０は、データ入出力インターフェース１６０から入力されたライトデータを、ライトデータ処理部１４０が備えるデータ保持回路（図示せず）に取り込む。また、ライトデータ処理部１４０は、取り込んだライトデータを、ライトデータ処理部１４０が備える、各内部メモリライトバス１８６にデータを出力する出力回路（図示せず）に送る。
また、周期Ｔ３でスロットアドレス処理部１３０は、ライトデータ処理部１４０へ内部スロットアドレス２０２及び外部スロットアドレス２０１を同時に発行する。
ライトデータ処理部１４０は、各メモリモジュール１８０に書き込むデータと、書き込まないデータを分けるため、データマスクフラグを生成する。周期Ｔ４でライトデータ処理部１４０は、生成したデータマスクフラグを、データの出力と同時に出力する。
具体的には、ライトデータ処理部１４０は、周期Ｔ３でスロットアドレス処理部１３０から受け取った内部スロットアドレス２０２に含まれる上位スロットアドレス２０３に従い、各外部スロット２１１のデータが書き込まれるメモリモジュール１８０と接続される内部メモリライトバス１８６を選択する。ライトデータ処理部１４０は、内部スロットアドレス２０２に含まれる下位スロットアドレス２０４に従い、選択された内部メモリライトバス１８６の内部スロット２１０を有効化する。また、ライトデータ処理部１４０は、有効化されない内部スロット２１０に対してデータマスクフラッグを設定する。
周期Ｔ４でライトデータ処理部１４０は、周期Ｔ３で生成したデータ及びデータマスクフラッグを出力する。
一方、カラムアドレス処理部１２０は、周期Ｔ２で、コマンドインターフェース１７０からカラムアドレス１７４及び書き込み指示信号を含むカラムアドレスコマンドを受け取る。周期Ｔ４でカラムアドレス処理部１２０は、周期Ｔ２で活性化された４つのメモリモジュールの全てに対してカラムアドレス１７７及び書き込み指示信号を同時に発行する。これにより、メモリモジュール１８０は、活性化しているロウアドレス１７８のメモリ素子のうちカラムアドレス１７７で指示されるメモリ素子へ、内部メモリライトバス１８６から入力されるデータを記憶する。ここで、ライトデータ処理部１４０は、メモリモジュール１８０にカラムアドレス１７７及び書き込み指示信号が供給されている間、内部メモリライトバス１８６にデータを出力し続ける。例えば、ライトデータ処理部１４０は、周期Ｔ４が終わるまでデータを出力し続ける。
周期Ｔ５で、ロウアドレス処理部１１０は、周期Ｔ２で活性化した各メモリモジュール１８０のロウアドレス１７８及び活性化信号を非活性状態へ移行させる。
このように、グループメモリモジュール１００は、入力されたライトデータを４つの外部スロット２１１毎に出力すべき内部メモリライトバス１８６を選択し、内部スロットアドレス２０２に従い書き込み不要な内部スロット２１０にはデータマスクフラッグを添付して出力する。これにより、グループメモリモジュール１００は、データ入出力インターフェース１６０からバス幅ｍで入力されるライトデータをｍ／４ビットの単位で任意のメモリモジュール１８０上の任意のロウアドレス１７８及びカラムアドレス１７７の位置のメモリ素子に記憶させることができる。よって、グループメモリモジュール１００は、データ書き込みにおいて、入力バス幅ｍビットを保持しつつ最小アクセス単位をｍ／４ビットにまで下げることができる。
次に、グループメモリモジュール１００による連続的にデータを読み出す動作を説明する。
図６は、グループメモリモジュール１００による連続的にデータを読み出す動作を示す図である。
なお、図４に示すデータ読み出し動作と同様の動作については説明を省略する。
図４に示す読み出し動作と同様に、周期Ｔ２で、ロウアドレス１７８で指定されたメモリモジュール１８０のメモリ素子が活性化される。
周期Ｔ２でカラムアドレス処理部１２０は、コマンドインターフェース１７０から１回目のカラムアドレスコマンドを受け取る。周期Ｔ３でカラムアドレス処理部１２０は、周期Ｔ２で活性化された４つのメモリモジュール１８０へ１回目のカラムアドレス１７７及び読み出し指示信号を同時に発行する。
また、周期Ｔ３でカラムアドレス処理部１２０は、コマンドインターフェース１７０から２回目のカラムアドレスコマンドを受け取る。周期Ｔ４でカラムアドレス処理部１２０は、周期Ｔ２で活性化された４つのメモリモジュール１８０へ２回目のカラムアドレス１７７及び読み出し指示信号を同時に発行する。
１回目のカラムアドレス１７７及び読み出し指示信号の発行を受けて各メモリモジュール１８０は、周期Ｔ３の期間で内部メモリリードバス１８５に１回目の読み出しデータを出力する。２回目のカラムアドレス１７７及び読み出し指示信号の発行を受けて各メモリモジュール１８０は、周期Ｔ４の期間で内部メモリリードバス１８５に２回目の読み出しデータを出力する。
なお、ここでは、リードコマンドを２回発行する例を説明したが、２回以上であっても同様に処理できる。また、２回以上の場合も、内部クロックのサイクル（周期）単位で、内部メモリリードバス１８５に出力されるデータが切り替わる。
リードデータ処理部１５０は、各内部メモリリードバス１８５へ出力された１回目の読み出しデータを、周期Ｔ４の最初の立ち上がりエッジでデータ保持回路に取り込む。リードデータ処理部１５０は、取り込んだ１回目の読み出しデータをデータ入出力インターフェース１６０に出力するための処理を行う。次に、リードデータ処理部１５０は、各内部メモリリードバス１８５へ出力された２回目の読み出しデータを、周期Ｔ５の最初の立ち上がりエッジでデータ保持回路に取り込む。リードデータ処理部１５０は、取り込んだ２回目の読み出しデータをデータ入出力インターフェース１６０に出力するための処理を行う。
一方、スロットアドレス処理部１３０は、カラムアドレス処理部１２０によるカラムアドレスコマンドの受け取りタイミングと同期して、周期Ｔ２でコマンドインターフェース１７０から１回目のスロットアドレスコマンドを受け取る。スロットアドレス処理部１３０は、受け取った１回目のスロットアドレスコマンドを周期Ｔ４の終わりまで保持する。周期Ｔ４でスロットアドレス処理部１３０は、リードデータ処理部１５０に、保持する１回目のスロットアドレスコマンドに含まれる内部スロットアドレス２０２及び外部スロットアドレス２０１を同時に発行する。
また、スロットアドレス処理部１３０は、周期Ｔ３でコマンドインターフェース１７０から２回目のスロットアドレスコマンドを受け取る。スロットアドレス処理部１３０は、受け取った２回目のスロットアドレスコマンドを周期Ｔ５の終わりまで保持する。周期Ｔ５でスロットアドレス処理部１３０は、リードデータ処理部１５０に、保持する２回目のスロットアドレスコマンドに含まれる内部スロットアドレス２０２及び外部スロットアドレス２０１を同時に発行する。
ここで、リードデータ処理部１５０が備えるデータ保持回路は、複数の段数を有してもよいし、ＦｉＦｏ（Ｆａｓｔ ｉｎ Ｆａｓｔ ｏｕｔ)バッファ等であってもよい。
リードデータ処理部１５０は、周期Ｔ４で受け取った１回目の外部スロットアドレス２０１に従い、外部スロット２１１毎に、周期Ｔ４で受け取った１回目の内部スロットアドレス２０２に含まれる上位スロットアドレス２０３に従い内部メモリリードバス１８５を選択し、更に内部スロットアドレス２０２に含まれる下位スロットアドレス２０４に従い内部メモリリードバス１８５内の内部スロット２１０のデータを選択する。リードデータ処理部１５０は、周期Ｔ５で、選択した４つの内部スロット２１０のデータを４つの外部スロット２１１に割り当て、当該４つの外部スロット２１１を含む１回目のリードデータをデータ入出力インターフェース１６０へ出力する。
また、リードデータ処理部１５０は、周期Ｔ５で受け取った２回目の外部スロットアドレス２０１に従い、外部スロット２１１毎に、周期Ｔ５で受け取った２回目の内部スロットアドレス２０２に含まれる上位スロットアドレス２０３に従い内部メモリリードバス１８５を選択し、更に内部スロットアドレス２０２に含まれる下位スロットアドレス２０４に従い内部メモリリードバス１８５内の内部スロット２１０のデータを選択する。リードデータ処理部１５０は、周期Ｔ６で、選択した４つの内部スロット２１０のデータを４つの外部スロット２１１に割り当て、当該４つの外部スロット２１１を含む２回目のリードデータをデータ入出力インターフェース１６０へ出力する。
ここで、周期Ｔ４及び周期Ｔ５で受け取る１回目の内部スロットアドレス２０２及び外部スロットアドレス２０１と、２回目の内部スロットアドレス２０２及び外部スロットアドレス２０１とは異なってもよいし、同一であってもよい。すなわち、グループメモリモジュール１００は、外部から指定された１回目及び２回目のスロットアドレス１７６に従い、任意のスロットを選択できる。
このように、メモリ装置１０は、データ入出力インターフェース１６０の出力においてバス幅ｍビットを保持しつつ有効なデータ単位をｍ／４ビットに下げたまま、毎サイクルリードデータを出力できる。
なお、ここでは連続の読み出し動作を説明したが、メモリ装置１０は、連続の書き込み動作も同様に行うことができる。つまり、連続の書き込み動作は、１回目の書き込み動作と、２回目の書き込み動作とのライトコマンド及びライトデータの入力タイミングが１サイクルずれたパイプライン動作になる。
以上より、本発明の実施の形態１に係るメモリ装置１０は、読み出しデータの転送サイズ、及び書き込みデータの転送サイズを変えることなく、１回の入出力で複数の全く異なるアドレスのデータへアクセスできる。これにより、本発明の実施の形態１に係るメモリ装置１０は、データの最小アクセス単位を小さくできるので、高いアクセス効率を実現できる。また、本発明の実施の形態１に係るメモリ装置１０は、従来のメモリ装置と比べて実装するメモリデバイスの数を増加させることなく、高いアクセス効率を実現できる。すなわち、本発明の実施の形態１に係るメモリ装置１０は、高いアクセス効率を実現でき、かつコストの増加を抑制できる。
（実施の形態２）
本発明の実施の形態２に係るメモリ装置は、上述した実施の形態１に係るグループメモリモジュール１００を２つ備える。
まず、本発明の実施の形態２に係るメモリ装置の構成を説明する。
図７は、本発明の実施の形態２に係るメモリ装置の構成を示すブロック図である。なお、図１と同様の要素には同一の符号を付しており詳細な説明は省略する。
図７に示すメモリ装置２０は、グループメモリモジュール１００Ａ及び１００Ｂと、データ入出力インターフェース２６０と、コマンドインターフェース２７０とを備える。
グループメモリモジュール１００Ａ及び１００Ｂは、それぞれ図１に示すグループメモリモジュール１００と同一の構成である。
コマンドインターフェース２７０は、コマンド受信部２７１と、コマンド変換発行部２７２とを備える。
コマンド受信部２７１は、外部コマンドバス１７３に入力されたグループメモリモジュール１００Ａ及び１００Ｂに対する外部コマンドを受信する。
コマンド変換発行部２７２は、コマンド受信部２７１により受信されたグループメモリモジュール１００Ａに対する外部コマンドに含まれる外部アドレスを、グループメモリモジュール１００Ａの内部のアドレスである、カラムアドレス１７４Ａ、ロウアドレス１７５Ａ及びスロットアドレス１７６Ａに変換する。コマンド変換発行部２７２は、カラムアドレス１７４Ａ、ロウアドレス１７５Ａ及びスロットアドレス１７６Ａをそれぞれ、グループメモリモジュール１００Ａのカラムアドレス処理部１２０、ロウアドレス処理部１１０、及びスロットアドレス処理部１３０に出力する。
コマンド変換発行部２７２は、コマンド受信部２７１により受信されたグループメモリモジュール１００Ｂに対する外部コマンドに含まれる外部アドレスを、グループメモリモジュール１００Ｂの内部のアドレスである、カラムアドレス１７４Ｂ、ロウアドレス１７５Ｂ及びスロットアドレス１７６Ｂに変換する。コマンド変換発行部２７２は、カラムアドレス１７４Ｂ、ロウアドレス１７５Ｂ及びスロットアドレス１７６Ｂをそれぞれ、グループメモリモジュール１００Ｂのカラムアドレス処理部１２０、ロウアドレス処理部１１０、及びスロットアドレス処理部１３０に出力する。
データ入出力インターフェース２６０は、出力データバス１８７Ａに出力されたグループメモリモジュール１００Ａからのリードデータを外部データバス１６１のバス幅に変換し、変換したリードデータを外部データバス１６１に出力する。
データ入出力インターフェース２６０は、出力データバス１８７Ｂに出力されたグループメモリモジュール１００Ｂからのリードデータを外部データバス１６１のバス幅に変換し、変換したリードデータを外部データバス１６１に出力する。
データ入出力インターフェース２６０は、外部データバス１６１に入力されたライトデータを、外部データバス１６１のバス幅から、ｍビットのバス幅に変換し、変換したライトデータを入力データバス１８８Ａ及び１８８Ｂに出力する。
出力データバス１８７Ａ、１８７Ｂ、入力データバス１８８Ａ及び１８８Ｂのバス幅は、それぞれｍビットである。
次に、メモリ装置２０の動作を説明する。
図８は、メモリ装置２０によるデータ読み出し動作を示す図である。
２つのグループメモリモジュールからデータを読み出す動作を以下に示す。
周期Ｔ１でグループメモリモジュール１００Ａは、ロウアドレス１７５Ａ及び活性化信号をコマンドインターフェース２７０から受け取る。周期Ｔ２でグループメモリモジュール１００Ａは、４つのメモリモジュール１８０を同時に活性化する。
一方、周期Ｔ２でグループメモリモジュール１００Ｂは、ロウアドレス１７５Ｂ及び活性化信号をコマンドインターフェース２７０から受け取る。周期Ｔ３でグループメモリモジュール１００Ｂは、４つのメモリモジュール１８０を同時に活性化する。
周期Ｔ２でグループメモリモジュール１００Ａは、コマンドインターフェース２７０からカラムアドレス１７４Ａ及びスロットアドレス１７６Ａを受け取る。周期Ｔ３でグループメモリモジュール１００Ａは、メモリモジュール１８０に対してカラムアドレス１７７を発行する。周期Ｔ４でグループメモリモジュール１００Ａのリードデータ処理部１５０は、内部メモリリードバス１８５に出力されたデータをデータ保持回路に取り込む。
周期Ｔ３でグループメモリモジュール１００Ｂは、コマンドインターフェース２７０からカラムアドレス１７４Ｂ及びスロットアドレス１７６Ｂを受け取る。周期Ｔ４でグループメモリモジュール１００Ｂは、メモリモジュール１８０に対してカラムアドレス１７７を発行する。周期Ｔ５でグループメモリモジュール１００Ｂのリードデータ処理部１５０は、内部メモリリードバス１８５に出力されたデータをデータ保持回路に取り込む。
周期Ｔ５でグループメモリモジュール１００Ａは、スロットアドレス１７６Ａに従い、内部スロット２１０を外部スロット２１１に組み込み、組み込んだリードデータをデータ入出力インターフェース２６０へ出力する。
周期Ｔ６でグループメモリモジュール１００Ｂは、スロットアドレス１７６Ｂに従い、内部スロット２１０を外部スロット２１１に組み込み、組み込んだリードデータをデータ入出力インターフェース２６０へ出力する。
以上のように、メモリ装置２０は、各グループメモリモジュール１００Ａ及び１００Ｂを実施の形態１のグループメモリモジュール１００と同様に制御する。メモリ装置２０は、コマンドインターフェース２７０から各グループメモリモジュール１００Ａ及び１００Ｂに送るコマンドを１周期ずらす。これにより、各グループメモリモジュール１００Ａ及び１００Ｂで発生するアクセス不可期間を、他のグループメモリモジュール１００Ａ及び１００Ｂのアクセス期間として利用できる。よって、メモリ装置２０は、外部データバス１６１の効率を向上できる。
なお、ここでは、メモリ装置２０は、２個のグループメモリモジュール１００Ａ及び１００Ｂを備えるとしたが、２個以上のグループメモリモジュールを備えてもよい。
また、コマンドインターフェース２７０及びデータ入出力インターフェース２６０は、以下に示す方式を用いて、コマンドの受信及びリードデータの出力を行える。
図９Ａ及び図９Ｂは、コマンドインターフェース２７０によるコマンド受付動作を示す図である。
コマンドインターフェース２７０は、図９Ａに示すコマンド受付方式（以下「方式Ｘ」）と、図９Ｂに示すコマンド受付方式（以下「方式Ｙ」）のうちいずれかを用いればよい。
方式Ｘは、コマンドインターフェース２７０が、外部クロック信号２７３の１アクセスサイクル内に２個の外部コマンド３０１及び３０２を受信する方式である。外部クロック信号２７３は、メモリ装置２０の外部から供給される同期信号である。方式Ｘでは、コマンドインターフェース２７０は、Ｍ個のグループメモリモジュールに対する外部コマンドをＭ／２サイクルで受信する。なお、コマンドインターフェース２７０は、外部クロック信号２７３の代わりに、外部クロック信号２７３の変化のタイミングに基づくタイミングで変化するタイミング信号を用いてもよい。
方式Ｙは、コマンドインターフェース２７０が、外部クロック信号２７３の１アクセスサイクル内にＭ個の外部コマンド３０１〜３０Ｍを受信する方式である。方式Ｙでは、コマンドインターフェース２７０は、Ｍ個のグループメモリモジュールに対する外部コマンドを１サイクルで受信する。
図１０Ａ及び図１０Ｂは、データ入出力インターフェースによるデータ入出力動作を示す図である。
データ入出力インターフェース２６０は、図１０Ａに示すデータ入出力方式（以下「方式Ｐ」）と、図１０Ｂに示すデータ入出力方式（以下「方式Ｑ」）のうちいずれかを用いればよい。
方式Ｐは、データ入出力インターフェース２６０が、データストローブ信号２６１の１アクセスサイクル内に外部データバス幅の２つ分のデータを入出力する方式である。つまり、データ入出力インターフェース２６０は、データストローブ信号２６１の１サイクル内に、外部データバス１６１に供給された当該外部データバス１６１のバス幅のデータを２つ分受信する。データ入出力インターフェース２６０は、データストローブ信号２６１の１サイクル内に、外部データバス１６１のバス幅に変換した２つ分のリードデータを外部データバス１６１に出力する。
データストローブ信号２６１は、メモリ装置２０の外部から供給される同期信号である。なお、データ入出力インターフェース２６０は、データストローブ信号２６１の代わりに、データストローブ信号２６１の変化のタイミングに基づくタイミングで変化するタイミング信号を用いてもよい。
方式Ｐでは、データ入出力インターフェース２６０は、外部データバス１６１との間でＭ個のリードデータ又はＭ個のライトデータを、Ｍ／２サイクルで受信又は送信する。
方式Ｑは、データ入出力インターフェース２６０が、データストローブ信号２６１の１アクセスサイクル内に外部データバス幅の１つ分のデータを入出力する方式である。方式Ｑでは、データ入出力インターフェース２６０は、外部データバス１６１との間でＭ個のリードデータ又はＭ個のライトデータを、Ｍサイクルで受信又は送信する。
図１１は、従来手法と、上記方式Ｘ、方式Ｙ、方式Ｐ及び方式Ｑを組み合わせた本願手法とにおけるバンド幅、最小アクセス粒度（最小アクセス単位）、外部クロック周波数、内部クロック周波数、外部データバス周波数、及び外部データバス幅を示す図である。
従来手法は、データバス幅が４ＢｙｔｅのＤＤＲ２−８００である。また、外部クロック周波数は、外部クロック信号２７３の周波数であり、外部データバス周波数は、データストローブ信号２６１の周波数である。
図１１に示すように、従来手法及び本願手法では、バンド幅及び外部クロック周波数がそれぞれ３２００ＭＢｙｔｅ／ｓ及び４００ＭＨｚであり、同一である。
方式Ｘと方式Ｐとを組み合わせた場合、内部クロック周波数及び外部クロック周波数を変えることなく、かつデータバス幅を狭めることなく、最小アクセス単位を小さくできる。
方式Ｘと方式Ｑとを組み合わせた場合、外部データバス幅を広げメモリ帯域を確保するとともに内部クロック周波数を下げることができる。これにより、メモリ装置２０の消費電力を低減できる。
方式Ｙと方式Ｐを組み合わせた場合、内部クロック周波数及び外部クロック周波数を変えることなく、かつデータバス幅を狭めることなく、最小アクセス単位を小さくできる。さらに、方式Ｙと方式Ｐを組み合わせた場合、外部データバス１６１の無効期間の発生によるデータ転送効率の悪化を軽減できる。この無効期間は、各グループメモリモジュール１００Ａ及び１００Ｂに対して発行するコマンドが同一サイクルで２つ以上ある場合にどちらかを優先する事で他方のコマンドの発行が遅れることにより発生する。
方式Ｙと方式Ｑを組み合わせた場合、データメモリ帯域を減らすことなく、内部クロック周波数及び外部データクロック周波数を下げることができる。これにより、メモリ装置２０の消費電力を低減できる。さらに、方式Ｙと方式Ｑを組み合わせた場合、外部データバス１６１の無効期間の発生によるデータ転送効率の悪化を軽減できる。
以上、本発明の実施の形態に係るメモリ装置１０及び２０について説明したが、本発明は、この実施の形態に限定されるものではない。
例えば、上記実施の形態２の説明では、メモリ装置２０は、１つのデータ入出力インターフェース２６０を備えるとしたが、以下に示す構成であってもよい。
図１２は、本発明の実施の形態２に係るメモリ装置の変形例の構成を示す図である。
図１２に示すメモリ装置３０は、図７に示すメモリ装置２０に対して、２つのデータ入出力インターフェース１６０Ａ及び１６０Ｂを備える点が異なる。
データ入出力インターフェース１６０Ａは、出力データバス１８７Ａのｍビットのリードデータを外部データバス１６１のバス幅に変換し、変換したリードデータを外部データバス１６１に出力する。データ入出力インターフェース１６０Ａは、外部データバス１６１に供給されたライトデータを外部データバス１６１のバス幅から、ｍビットのバス幅に変換し、変換したライトデータを入力データバス１８８Ａに出力する。
データ入出力インターフェース１６０Ｂは、出力データバス１８７Ｂのｍビットのリードデータを外部データバス１６２のバス幅に変換し、変換したリードデータを外部データバス１６２に出力する。データ入出力インターフェース１６０Ａは、外部データバス１６２に供給されたライトデータを外部データバス１６２のバス幅から、ｍビットのバス幅に変換し、変換したライトデータを入力データバス１８８Ｂに出力する。
また、図９Ａ、図９Ｂに示すコマンドインターフェース２７０の受信方式を、上述した実施の形態１に係るコマンドインターフェース１７０に適用してもよい。この場合、コマンドインターフェース１７０は、外部クロック信号２７３の１サイクルの間に、各メモリモジュール１８０に対する複数の外部コマンドを受け付けてもよい。つまり、コマンドインターフェース１７０は、外部クロック信号２７３の１サイクルの間に、２以上の外部コマンドを受け付けてもよいし、メモリモジュール１８０の数と同数のコマンドを受け付けてもよい。
また、コマンドインターフェース２７０は、外部クロック信号２７３の１サイクルの間に、グループメモリモジュール１００Ａ及び１００Ｂの数と同数のコマンドを受け付けてもよいし、複数のグループメモリモジュール１００Ａ及び１００Ｂに含まれるメモリモジュール１８０の総数と等しい数のコマンドを受け付けてもよい。
また、コマンドインターフェース２７０は、各グループメモリモジュール１００Ａ及び１００Ｂ、又は各グループメモリモジュール１００Ａ及び１００Ｂ内の複数のメモリモジュール１８０に対して同時にコマンドが発行する機能を有し、１アクセスサイクル内にグループメモリモジュールの数、又は複数のグループメモリモジュールに含まれるメモリモジュール１８０の総数と等しい数以上の外部コマンドを受信してよい。
また、上記説明では、コマンドインターフェース２７０が、時分割で複数の外部コマンドを受信しているが、外部コマンドバス１７３をバス幅分割して転送する方式であってもよい。
また、上記説明では、データ入出力インターフェース２６０は、外部データバス１６１との間で、時分割でデータを送受信しているが、外部データバス１６１をバス幅分割して転送する方式であってもよい。
また、上記ロウアドレス１７８は、メモリセル１８１のページアドレスであってもよい。
また、内部スロットアドレス２０２に含まれる、メモリモジュール１８０を指定するビットと、スロットを指定するビットとは、任意の位置でよい。例えば、下位２ビットでメモリモジュールを指定し、上位２ビットでスロットを指定してもよい。
また、グループメモリモジュール１００、１００Ａ及び１００Ｂが備えるメモリモジュール１８０の数は４個に限定されるものではなく、２以上であればよい。
また、上記説明では、各内部メモリリードバス１８５及び各内部メモリライトバス１８６に含まれる４つの内部スロット２１０のうちそれぞれ１つが選択される例を述べたが、ある内部メモリリードバス１８５又は内部メモリライトバス１８６に含まれる４つの内部スロットのうち２以上が選択され、他の内部メモリリードバス１８５又は内部メモリライトバス１８６に含まれる４つの内部スロットがいずれも選択されなくてもよい。
また、上記説明では、内部メモリリードバス１８５及び内部メモリライトバス１８６のバス幅と、出力データバス１８７及び入力データバス１８８のバス幅とが等しいとしたが、異なってもよい。つまり、内部メモリリードバス１８５及び内部メモリライトバス１８６に含まれる内部スロット２１０の数と、出力データバス１８７及び入力データバス１８８に含まれる外部スロット２１１の数とが異なってもよい。
さらに、上記説明では、内部メモリリードバス１８５及び内部メモリライトバス１８６に含まれる内部スロット２１０の数と、出力データバス１８７及び入力データバス１８８に含まれる外部スロット２１１の数とは、メモリモジュール１８０の数と等しいとしたが、異なってもよい。
なお、上述したように、内部メモリリードバス１８５及び内部メモリライトバス１８６のバス幅と、出力データバス１８７及び入力データバス１８８のバス幅とを等しくし、かつ内部メモリリードバス１８５及び内部メモリライトバス１８６に含まれる内部スロット２１０の数と、出力データバス１８７及び入力データバス１８８に含まれる外部スロット２１１の数とを、メモリモジュール１８０の数と等しくすることが好ましい。これにより、比較的単純な構成により上述したメモリ装置１０を実現できるとともに、効率的に最小アクセス単位を小さくできる。
本発明は、メモリ装置及びメモリ制御方法に適用でき、特に、複数のＤＲＡＭ等を備えるメモリ装置に適用できる。
１０、２０、３０ メモリ装置
１００、１００Ａ、１００Ｂ グループメモリモジュール
１０１ アドレス処理部
１０２ データ入出力部
１１０ ロウアドレス処理部
１２０ カラムアドレス処理部
１３０ スロットアドレス処理部
１４０ ライトデータ処理部
１５０ リードデータ処理部
１６０、１６０Ａ、１６０Ｂ、２６０ データ入出力インターフェース
１６１、１６２ 外部データバス
１７０、２７０ コマンドインターフェース
１７１、２７１ コマンド受信部
１７２、２７２ コマンド変換発行部
１７３ 外部コマンドバス
１７４、１７４Ａ、１７４Ｂ、１７７、１７７Ａ、１７７Ｂ、１７７Ｃ、１７７Ｄ カラムアドレス
１７５、１７５Ａ、１７５Ｂ、１７８、１７８Ａ、１７８Ｂ、１７８Ｃ、１７８Ｄ ロウアドレス
１７６、１７６Ａ、１７６Ｂ スロットアドレス
１８０、１８０Ａ、１８０Ｂ、１８０Ｃ、１８０Ｄ メモリモジュール
１８１ メモリセル
１８２ カラムデコーダ
１８３ ロウデコーダ
１８５、１８５Ａ、１８５Ｂ、１８５Ｃ、１８５Ｄ 内部メモリリードバス
１８６、１８６Ａ、１８６Ｂ、１８６Ｃ、１８６Ｄ 内部メモリライトバス
１８７、１８７Ａ、１８７Ｂ 出力データバス
１８８、１８８Ａ、１８８Ｂ 入力データバス
２０１ 外部スロットアドレス
２０２ 内部スロットアドレス
２０３ 上位スロットアドレス
２０４ 下位スロットアドレス
２１０ 内部スロット
２１１ 外部スロット
２６１ データストローブ信号
２７３ 外部クロック信号

Claims (16)

  1. 第１サイズのデータの読み出し及び書き込みが可能なメモリ装置であって、
    Ｎ（Ｎ：２以上の整数）個のアドレスを保持するアドレス保持部と、
    第３サイズのバス幅の部分的なバスである第１スロットを複数含む第２サイズのバス幅のリードバスＮ個及びライトバスＮ個と、
    アドレス毎にデータを記憶し、前記アドレス保持部に保持されるＮ個のアドレスによりそれぞれアドレスが指定され、前記Ｎ個のリードバス及び前記Ｎ個のライトバスに一対一に接続されるＮ個のメモリモジュールと、
    前記第３サイズのバス幅の部分的なバスである第２スロットを複数含む前記第１サイズのバス幅の出力データバス及び入力データバスと、
    前記Ｎ個のメモリモジュールから、前記Ｎ個のリードバスを介して読み出されたデータのうち、前記Ｎ個のリードバスに含まれる２以上の前記第１スロットのデータを選択し、選択したデータを前記出力データバスに含まれる前記第２スロットに出力するリードデータ処理部と、
    前記入力データバスに含まれる前記複数の第２スロットのデータを、それぞれ前記Ｎ個のライトバスに含まれる第１スロットのいずれかに出力することで、前記Ｎ個のメモリモジュールに書き込むライトデータ処理部とを備える
    ことを特徴とするメモリ装置。
  2. 前記メモリ装置は、さらに、
    前記第１スロットの位置と、前記第２スロットの位置との一対一の対応関係を示すスロットアドレスを取得するスロットアドレス処理部を備え、
    前記リードデータ処理部は、前記Ｎ個のリードバスに含まれる前記複数の第１スロットのうち、前記スロットアドレスに示される位置の第１スロットのデータを選択し、選択したデータを当該第１スロットの位置に対応する位置の前記第２スロットに出力し、
    前記ライトデータ処理部は、前記入力データバスに含まれる前記第２スロットのデータを、前記スロットアドレスに示される当該第２スロットの位置に対応する位置の前記第１スロットに出力する
    ことを特徴とする請求項１記載のメモリ装置。
  3. 前記スロットアドレスは、前記複数の第２スロットの位置をそれぞれ指定する第２スロットアドレスと、当該第２スロットアドレスのそれぞれに対応する第１スロットの位置を指定する第１スロットアドレスとを含み、
    前記第１スロットアドレスは、前記Ｎ個のリードバス及びライトバスのいずれかを指定する第１アドレスと、前記Ｎ個のリードバス及びライトバスのそれぞれに含まれる前記第１スロットの位置を指定する第２アドレスとを含み、
    前記リードデータ処理部は、前記第１アドレスで指定されるリードバスに含まれ、かつ前記第２アドレスで指定される第１スロットのデータを選択し、選択したデータを当該第１アドレス及び当該第２アドレスを含む第１スロットアドレスに対応する前記第２スロットアドレスで指定される位置の第２スロットに出力し、
    前記ライトデータ処理部は、前記第２スロットアドレスで指定される位置の第２スロットのデータを、当該第２スロットアドレスに対応する前記第１スロットアドレスに含まれる前記第１アドレスで指定されるライトバスにおける、当該第１スロットアドレスに含まれる前記第２アドレスで指定される位置の第１スロットに出力する
    ことを特徴とする請求項２記載のメモリ装置。
  4. 前記ライトデータ処理部は、前記第２スロットのデータを出力した第１スロット以外の第１スロットに、当該第１スロットのデータを前記メモリモジュールに書き込ませないことを指示するフラグを付与する
    ことを特徴とする請求項１記載のメモリ装置。
  5. 前記ライトデータ処理部は、前記第２スロットアドレスで指定される位置の第２スロットのデータを、前記Ｎ個のライトバスの全てにおける、当該第２スロットアドレスに対応する第１スロットアドレスに含まれる前記第２アドレスで指定される位置の第１スロットに出力し、前記第１アドレスで指定されるライトバスごとに、当該第１アドレスに対応する前記第２アドレスで指定される第１スロット以外の第１スロットに、当該第１スロットのデータを前記メモリモジュールに書き込ませないことを指示するフラグを付与する
    ことを特徴とする請求項３記載のメモリ装置。
  6. 前記第１サイズと、前記第２サイズは同一である
    ことを特徴とする請求項１記載のメモリ装置。
  7. 前記各リードバス及び前記各ライトバスはそれぞれ、Ｎ個の前記第１スロットを含み、
    前記出力データバス及び入力データバスはそれぞれ、Ｎ個の前記第２スロットを含む
    ことを特徴とする請求項６記載のメモリ装置。
  8. 前記メモリ装置は、さらに、
    外部から供給される同期信号に基づく信号の１サイクル内に、複数のコマンドを受信し、受信したコマンドを、前記Ｎ個のメモリモジュールのアドレス、及び前記スロットアドレスに変換するコマンドインターフェースを備え、
    前記アドレス保持部は、前記コマンドインターフェースにより変換されたＮ個のアドレスを保持し、
    前記スロットアドレス処理部は、前記コマンドインターフェースにより変換されたスロットアドレスを取得する
    ことを特徴とする請求項２記載のメモリ装置。
  9. 前記コマンドインターフェースは、前記同期信号に基づく信号の１サイクル内に、Ｎ個の前記コマンドを受信する
    ことを特徴とする請求項８記載のメモリ装置。
  10. 前記メモリ装置は、さらに、
    外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを前記入力データバスに出力し、前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力するデータ入出力インターフェースを備え、
    前記データ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力する
    ことを特徴とする請求項１記載のメモリ装置。
  11. 前記メモリ装置は、
    前記Ｎ個のメモリモジュール、前記Ｎ個のリードバス、前記Ｎ個のライトバス、前記アドレス保持部、前記リードデータ処理部、前記ライトデータ処理部、前記出力データバス、前記入力データバス、及びスロットアドレス処理部をそれぞれ備える複数のグループメモリモジュールと、
    外部から供給されるコマンドを、前記複数のグループメモリモジュールのアドレス、及び前記スロットアドレスに変換するコマンドインターフェースを備え、
    前記各グループメモリモジュールの前記アドレス保持部は、前記コマンドインターフェースにより変換されたアドレスをそれぞれ保持し、
    前記各グループメモリモジュールの前記スロットアドレス処理部は、前記コマンドインターフェースにより変換されたスロットアドレスを取得する
    ことを特徴とする請求項２記載のメモリ装置。
  12. 前記コマンドインターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、複数の前記コマンドを受信する
    ことを特徴とする請求項１１記載のメモリ装置。
  13. 前記コマンドインターフェースは、前記同期信号に基づく信号の１サイクル内に、前記複数のグループメモリの数の前記コマンドを受信する
    ことを特徴とする請求項１２記載のメモリ装置。
  14. 前記メモリ装置は、さらに、
    外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを前記複数のグループメモリモジュールの前記入力データバスに出力し、前記複数のグループメモリモジュールの前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力するデータ入出力インターフェースを備え、
    前記データ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力する
    ことを特徴とする請求項１１記載のメモリ装置。
  15. 前記メモリ装置は、さらに、
    前記複数のグループメモリモジュールにそれぞれ対応し、外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを対応する前記グループメモリモジュールの前記入力データバスに出力し、対応する前記グループメモリモジュールの前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力する複数のデータ入出力インターフェースを備え、
    前記複数のデータ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力する
    ことを特徴とする請求項１１記載のメモリ装置。
  16. 第１サイズのデータの読み出し及び書き込みが可能なメモリ装置の制御方法であって、
    前記メモリ装置は、
    Ｎ（Ｎ：２以上の整数）個のアドレスを保持するアドレス保持部と、
    第３サイズのバス幅の部分的なバスである第１スロットを複数含む第２サイズのバス幅のリードバスＮ個及びライトバスＮ個と、
    アドレス毎にデータを記憶し、前記アドレス保持部に保持されるＮ個のアドレスによりそれぞれアドレスが指定され、前記Ｎ個のリードバス及び前記Ｎ個のライトバスに一対一に接続されるＮ個のメモリモジュールと、
    前記第３サイズのバス幅の部分的なバスである第２スロットを複数含む前記第１サイズのバス幅の出力データバス及び入力データバスとを備え、
    前記Ｎ個のメモリモジュールから、前記Ｎ個のリードバスを介して読み出されたデータのうち、前記Ｎ個のリードバスに含まれる２以上の前記第１スロットのデータを選択し、選択したデータを前記出力データバスに含まれる前記第２スロットに出力し、
    前記入力データバスに含まれる前記複数の第２スロットのデータを、それぞれ前記Ｎ個のライトバスに含まれる第１スロットのいずれかに出力することで、前記Ｎ個のメモリモジュールに書き込む
    ことを特徴とする制御方法。
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