WO2009081551A1 - メモリ装置及びその制御方法 - Google Patents

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WO2009081551A1
WO2009081551A1 PCT/JP2008/003832 JP2008003832W WO2009081551A1 WO 2009081551 A1 WO2009081551 A1 WO 2009081551A1 JP 2008003832 W JP2008003832 W JP 2008003832W WO 2009081551 A1 WO2009081551 A1 WO 2009081551A1
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WO
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slot
address
bus
read
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Application number
PCT/JP2008/003832
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English (en)
French (fr)
Inventor
Takashi Yamada
Daisuke Imoto
Original Assignee
Panasonic Corporation
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Publication date
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Priority to EP08865074A priority patent/EP2226727A1/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Definitions

  • the present invention relates to a memory device and a control method thereof, and more particularly to a memory device capable of reading and writing data.
  • a large-capacity and low-cost DRAM is used to store a large amount of data.
  • recent image processing apparatuses include MPEG2 and H.264.
  • HD High Definition
  • bank interleave control is usually performed in DRAM access control.
  • the bank interleave control is a control for executing activation processing and precharge processing of another bank during execution of data transfer to a specific bank.
  • the inaccessible period is concealed, and apparently data transfer is always possible on the data bus.
  • this bank interleave control In order for this bank interleave control to function effectively, the data transfer time of another bank needs to exceed the inaccessible period for a certain bank.
  • Patent Document 1 There is a method described in Patent Document 1 as a conventional method for solving this problem.
  • a plurality of memory devices that constitute one logical address space are accessed using individual address buses.
  • the access efficiency seen from the data bus width of the entire plurality of memory devices is improved.
  • the address bus is individually controlled for each memory device, so that the minimum accessible unit can be reduced as compared with a case where a single address bus is shared.
  • the method described in Patent Document 1 can reduce unnecessary data with respect to the data bus width of the entire memory devices. Therefore, the technique described in Patent Document 1 can suppress a decrease in access efficiency even in a system in which accesses with a small transfer size occur frequently.
  • the minimum access unit of DRAM is “bus width ⁇ minimum burst number”. While the minimum burst number of SDRAM is 1, the minimum burst number of the high-speed DRAM described above is defined as 2 for DDR, 4 for DDR2, and 8 for DDR3. Therefore, there is a problem that the minimum access unit increases even when a high-speed DRAM is used, as in the case where the bus width is increased.
  • the minimum access unit indicates the minimum data transfer amount that is always transferred for one access. Every access request is transferred in integer multiples of the minimum access unit. Therefore, by increasing the minimum access unit, a lot of useless transfer is performed for an access with a small transfer amount and an arbitrary and non-continuous access often used for image processing. As a result, the effective transfer efficiency decreases.
  • the minimum access unit that gets worse with an increase in the minimum burst number can be improved.
  • the use of a plurality of memory devices causes another problem that the cost increases.
  • An object of the present invention is to solve the above-described problems, and to provide a memory device that can realize high access efficiency and suppress an increase in cost.
  • a memory device is a memory device capable of reading and writing data of a first size, and holds N (N: integer greater than or equal to 2) addresses.
  • N integer greater than or equal to 2 addresses.
  • An output data bus and an input data bus of the first size bus width including a plurality of second slots which are partial buses of the bus width, and the N memory modules Among the data read through the bus, two or more first slot data included in the N read buses are selected, and the selected data is stored in the second slot included in the output data bus.
  • the memory device according to the present invention can access data at a plurality of completely different addresses with one input / output without changing the transfer size of read data and the transfer size of write data.
  • the memory device according to the present invention can reduce the minimum access unit of data, thereby realizing high access efficiency.
  • the memory device according to the present invention can realize high access efficiency without increasing the number of memory devices to be mounted as compared with the conventional memory device. That is, the memory device according to the present invention can realize high access efficiency and can suppress an increase in cost.
  • the memory device further includes a slot address processing unit that obtains a slot address indicating a one-to-one correspondence between the position of the first slot and the position of the second slot, and the read data processing unit includes: The data of the first slot at the position indicated by the slot address is selected from the plurality of first slots included in the N read buses, and the selected data corresponds to the position of the first slot.
  • the write data processing unit outputs the data of the second slot included in the input data bus at the position corresponding to the position of the second slot indicated by the slot address. You may output to 1 slot.
  • the memory device can rearrange the external slot and the internal slot in any combination according to the slot address.
  • the slot address includes a second slot address that specifies the position of each of the plurality of second slots, and a first slot address that specifies the position of the first slot corresponding to each of the second slot addresses.
  • the first slot address designates a first address designating one of the N read buses and a write bus, and designates a position of the first slot included in each of the N read buses and the write bus.
  • the read data processing unit selects the data of the first slot included in the read bus specified by the first address and specified by the second address, and the selected data Is specified by the second slot address corresponding to the first slot address including the first address and the second address.
  • the write data processing unit includes the data in the second slot at the position specified by the second slot address in the first slot address corresponding to the second slot address. In the write bus specified by the first address, the data may be output to the first slot at the position specified by the second address included in the first slot address.
  • the memory device can access data at a desired address of a desired memory module according to the slot address.
  • the write data processing unit gives a flag instructing not to write the data of the first slot to the memory module in a first slot other than the first slot that outputs the data of the second slot. May be.
  • the memory device can prohibit writing to an address where data that does not need to be changed is stored.
  • the write data processing unit sets the data in the second slot at the position specified by the second slot address to the first slot address corresponding to the second slot address in all of the N write buses.
  • the first slot specified by the second address corresponding to the first address is output to the first slot at the position specified by the second address included, and for each write bus specified by the first address.
  • a flag indicating that the data of the first slot should not be written to the memory module may be assigned to the first slot other than.
  • the memory device can incorporate the external slot into the internal slot by an easy process of providing a mask.
  • first size and the second size may be the same.
  • each of the read buses and each of the write buses may include N first slots, and each of the output data bus and input data bus may include N second slots.
  • the memory device further receives a plurality of commands within one cycle of a signal based on a synchronization signal supplied from the outside, and the received commands are assigned to the addresses of the N memory modules and the slot addresses.
  • a command interface for conversion wherein the address holding unit holds N addresses converted by the command interface, and the slot address processing unit obtains a slot address converted by the command interface .
  • This configuration can suppress an increase in the external clock frequency or external command bus width.
  • the command interface may receive N commands in one cycle of the signal based on the synchronization signal.
  • the memory device can receive commands for all the memory modules in one cycle of the signal based on the synchronization signal.
  • the memory device further converts write data supplied to an external data bus from the bus width of the external data bus to the first size, outputs the converted write data to the input data bus, and outputs the output
  • a data input / output interface is provided for converting read data of the first size of the data bus into the bus width of the external data bus and outputting the converted read data to the external data bus, and the data input / output interface is supplied from the outside
  • the signal based on the synchronized signal a plurality of data of the bus width of the external data bus supplied to the external data bus are received, and in one cycle of the signal based on the synchronized signal supplied from the outside
  • the plurality of read data converted to the bus width of the external data bus are output to the external data bus It may be.
  • This configuration can suppress an increase in the external clock frequency or the external data bus width.
  • the memory device includes the N memory modules, the N read buses, the N write buses, the address holding unit, the read data processing unit, the write data processing unit, the output data bus, A plurality of group memory modules each including the input data bus and a slot address processing unit; and a command interface for converting an externally supplied command into the addresses of the plurality of group memory modules and the slot address,
  • the address holding unit of each group memory module holds an address converted by the command interface, and the slot address processing unit of each group memory module has a slot address converted by the command interface. Scan may be acquired.
  • the memory device can improve the efficiency of the data bus.
  • the command interface may receive a plurality of the commands within one cycle of a signal based on a synchronization signal supplied from the outside.
  • This configuration can suppress an increase in the external clock frequency or external command bus width.
  • the command interface may receive the commands for the number of the plurality of group memories within one cycle of a signal based on the synchronization signal.
  • the memory device can receive commands for all the group memory modules in one cycle of the signal based on the synchronization signal.
  • the memory device further converts write data supplied to an external data bus from the bus width of the external data bus to the first size, and converts the converted write data to the input data of the plurality of group memory modules.
  • Data input / output that outputs to the bus, converts the read data of the first size of the output data bus of the plurality of group memory modules to the bus width of the external data bus, and outputs the converted read data to the external data bus
  • the data input / output interface receives a plurality of data having a bus width of the external data bus supplied to the external data bus within one cycle of a signal based on a synchronization signal supplied from the outside; Within one cycle of the signal based on the synchronization signal supplied from the external data Scan a plurality of the read data converted to the bus width of the may be output to the external data bus.
  • This configuration can suppress an increase in the external clock frequency or the external data bus width.
  • the memory device further corresponds to each of the plurality of group memory modules, converts write data supplied to an external data bus from the bus width of the external data bus to the first size, and converts the converted write data Is output to the input data bus of the corresponding group memory module, the read data of the first size of the output data bus of the corresponding group memory module is converted into the bus width of the external data bus, and the converted read data Are output to the external data bus, and the plurality of data input / output interfaces are supplied to the external data bus within one cycle of a signal based on a synchronization signal supplied from the outside. Receive a plurality of bus width data of the external data bus and From within one cycle of the signal based on the synchronizing signal supplied, a plurality of the read data converted to a bus width of the external data bus may be output to the external data bus.
  • a method for controlling a memory device capable of reading and writing data of a first size wherein the memory device includes an address holding unit that holds N (N: an integer of 2 or more) addresses, and a third Data is stored for each address and N read buses and N write buses of a second size bus width including a plurality of first slots, which are partial buses of a size bus width, and held in the address holding unit.
  • N addresses respectively designated by N addresses, N memory modules connected to the N read buses and the N write buses one-to-one, and a partial bus width of the third size
  • An output data bus and an input data bus each having a bus width of the first size including a plurality of second slots, which are buses, from the N memory modules via the N read buses.
  • the read data select two or more first slot data included in the N read buses, output the selected data to the second slot included in the output data bus, and
  • the data of the plurality of second slots included in the input data bus is output to any one of the first slots included in the N write buses, thereby writing to the N memory modules.
  • the control method according to the present invention can access data at a plurality of completely different addresses with one input / output without changing the transfer size of read data and the transfer size of write data.
  • the control method according to the present invention can reduce the minimum access unit of data, thereby realizing high access efficiency.
  • the control according to the present invention can realize high access efficiency without increasing the number of memory devices to be mounted as compared with the conventional memory device. That is, the control method according to the present invention can realize high access efficiency and can suppress an increase in cost.
  • the present invention can be realized not only as such a memory device, but also as a memory device control method using characteristic means included in the memory device as a step, and such characteristic steps in a computer. It can also be realized as a program to be executed. Needless to say, such a program can be distributed via a recording medium such as a CD-ROM and a transmission medium such as the Internet.
  • the present invention can provide a memory device that can realize high access efficiency and suppress an increase in cost.
  • FIG. 1 is a block diagram showing a configuration of a memory device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing an operation of the read data processing unit according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing an operation of the write data processing unit according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a data read operation of the group memory module according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing a data write operation of the group memory module according to Embodiment 1 of the present invention.
  • FIG. 6 is a diagram showing a continuous data read operation of the group memory module according to the first embodiment of the present invention.
  • FIG. 1 is a block diagram showing a configuration of a memory device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing an operation of the read data processing unit according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing an operation of the write data processing
  • FIG. 7 is a block diagram showing a configuration of the memory device according to Embodiment 2 of the present invention.
  • FIG. 8 is a diagram showing a data read operation of the group memory module according to the second embodiment of the present invention.
  • FIG. 9A is a diagram showing a command reception operation by the command interface according to Embodiment 2 of the present invention.
  • FIG. 9B is a diagram showing a command receiving operation by the command interface according to Embodiment 2 of the present invention.
  • FIG. 10A is a diagram showing a data input / output operation by the data input / output interface according to the second embodiment of the present invention.
  • FIG. 10B is a diagram showing a data input / output operation by the data input / output interface according to Embodiment 2 of the present invention.
  • FIG. 11 is a diagram showing the minimum access granularity, internal clock frequency, and the like of the memory device according to the second embodiment of the present invention.
  • FIG. 12 is a block diagram showing a configuration of a modification of the memory device according to Embodiment 2 of the present invention.
  • Memory device 100 100A, 100B Group memory module 101 Address processing unit 102 Data input / output unit 110 Row address processing unit 120 Column address processing unit 130 Slot address processing unit 140 Write data processing unit 150 Read data processing unit 160 160A, 160B, 260 Data input / output interface 161, 162 External data bus 170, 270 Command interface 171, 271 Command receiving unit 172, 272 Command conversion issuing unit 173 External command bus 174, 174A, 174B, 177, 177A, 177B, 177C, 177D Column address 175, 175A, 175B, 178, 178A, 178B, 178C, 178D Row address 176, 176A, 176B Slot address 180, 180A, 180B, 180C, 180D Memory module 181 Memory cell 182 Column decoder 183 Row decoder 185, 185A, 185B, 185C, 185D Internal memory read bus 186, 186A, 186B, 186C, 186D Internal memory write bus 187 ,
  • the memory device includes a plurality of memory modules and simultaneously accesses the plurality of memory modules. Furthermore, when writing data, the memory device according to Embodiment 1 of the present invention divides externally input write data into a plurality of slots, and writes the data incorporating the slots into each memory module. In addition, the memory device according to the first embodiment of the present invention divides data read from each memory module into a plurality of slots when reading data, and reads the read data that combines the designated slots among the divided slots. Output. Thereby, the memory device according to the first embodiment of the present invention can realize high access efficiency and can suppress an increase in cost.
  • FIG. 1 is a block diagram showing the configuration of the memory device of the present invention.
  • the memory device 10 shown in FIG. 1 is a memory device capable of reading and writing data in units of m bits.
  • the memory device 10 stores m-bit write data input to the external data bus 161 in accordance with the external command input to the external command bus 173.
  • the memory device 10 outputs the held data to the external data bus 161 as m-bit read data in accordance with the external command input to the external command bus 173.
  • the memory device 10 includes a group memory module 100, a data input / output interface 160, and a command interface 170.
  • the memory device 10 is configured by one or a plurality of semiconductor integrated circuits.
  • the group memory module 100 includes an address processing unit 101, a data input / output unit 102, four memory modules 180A to 180D, internal memory read buses 185A to 185D, internal memory write buses 186A to 186D, and an output data bus. 187 and an input data bus 188.
  • the memory modules 180A to 180D will be referred to as memory modules 180 unless otherwise distinguished.
  • the internal memory read buses 185A to 185D are referred to as internal memory read bus 185 unless otherwise distinguished.
  • the internal memory write buses 186A to 186D are not particularly distinguished, they are referred to as an internal memory write bus 186.
  • the command interface 170 includes a command receiving unit 171 and a command conversion issuing unit 172.
  • the command receiving unit 171 receives an external command supplied to the external command bus 173.
  • the external command is a command for instructing the operation of the memory device 10.
  • the external command includes an external address, information designating reading or writing, and a signal for controlling operation timing.
  • the command receiving unit 171 receives four external commands for each memory module 180 for one access in the group memory module 100.
  • the command conversion issuing unit 172 converts the external address included in the external command received by the command receiving unit 171 into a column address 174, a row address 175, and a slot address 176, which are internal addresses of the memory device 10.
  • the command conversion issuing unit 172 outputs the column address 174 to the column address processing unit 120, outputs the row address 175 to the row address processing unit 110, and outputs the slot address 176 to the slot address processing unit 130.
  • the column address 174, the row address 175, and the slot address 176 each include an address corresponding to four memory modules 180.
  • the command interface 170 generates an activation signal, a read instruction signal, and a write instruction signal, which will be described later, from information specifying read or write included in the external command, a signal for controlling the operation timing, and the like.
  • the command interface 170 outputs the generated activation signal, read instruction signal, and write instruction signal group memory module 100.
  • the address processing unit 101 holds four addresses for each of the four memory modules 180.
  • the address processing unit 101 includes a row address processing unit 110 and a column address processing unit 120.
  • the row address processing unit 110 holds row addresses 178A to 178D corresponding to the memory modules 180A to 180D included in the row address 175 output by the command conversion issuing unit 172, respectively.
  • the row address processing unit 110 holds the row addresses 178A to 178D until access (reading or writing) to the plurality of memory modules 180 is completed. Note that the row addresses 178A to 178D are referred to as row addresses 178 when they are not particularly distinguished.
  • the column address processing unit 120 holds column addresses 177A to 177D corresponding to the memory modules 180A to 180D included in the column address 174 output by the command conversion issuing unit 172, respectively.
  • the column address processing unit 120 holds the column addresses 177A to 177D until access to the plurality of memory modules 180 is completed. If the column addresses 177A to 177D are not particularly distinguished, they are referred to as column addresses 177.
  • Each memory module 180 stores data for each address, and each address is designated by four addresses held in the address processing unit 101.
  • the four memory modules 180A to 180D are connected to the four internal memory read buses 185A to 185D and the four internal memory write buses 186A to 186D on a one-to-one basis.
  • the memory module 180 includes a memory cell 181, a column decoder 182, and a row decoder 183.
  • the memory module 180 is, for example, a DRAM.
  • Memory cell 181 is arranged in a matrix and includes a plurality of memory elements each holding m-bit data.
  • the column decoder 182 selects a predetermined column of the memory cells 181 by decoding the input column address 177.
  • the row decoder 183 selects a predetermined row of the memory cell 181 by decoding the input row address 178.
  • the memory module 180 reads data held in the memory element at the address of the column selected by the column decoder 182 and the row selected by the row decoder 183, and writes data to the memory element I do.
  • the data input / output unit 102 includes a slot address processing unit 130, a write data processing unit 140, and a read data processing unit 150.
  • the slot address processing unit 130 acquires the slot address 176 output from the command interface 170.
  • the slot address processing unit 130 holds the slot address 176 until the access to each memory module 180 is completed.
  • the write data processing unit 140 is connected to the memory modules 180A to 180D via internal memory write buses 186A to 186D, respectively.
  • the write data processing unit 140 assembles the write data of the input data bus 188 into the slots of each internal memory write bus 186 according to the slot address 176 output by the slot address processing unit 130.
  • the write data processing unit 140 sets a data mask flag at an unnecessary slot position.
  • the read data processing unit 150 is connected to the memory modules 180A to 180D via internal memory read buses 185A to 186D.
  • the read data processing unit 150 assembles the slots of each internal memory read bus 185 in accordance with the slot address 176 output from the slot address processing unit 130 and outputs it to the output data bus 187 as read data.
  • each internal memory read bus 185 is m bits
  • the bus width of each internal memory write bus 186 is m bits
  • the bus widths of the output data bus 187 and the input data bus 188 are each m bits.
  • the data input / output interface 160 is connected to the read data processing unit 150 via the output data bus 187.
  • the data input / output interface 160 converts the m-bit read data of the output data bus 187 into the bus width of the external data bus 161.
  • the data input / output interface 160 outputs the converted read data to the external data bus 161.
  • the data input / output interface 160 divides the read data output to the output data bus 187 according to the external clock, and outputs the divided read data to the external data bus 161.
  • the external clock is a synchronization signal supplied from the outside.
  • the data input / output interface 160 may use a timing signal that changes at a timing based on the change timing of the external clock, instead of the external clock.
  • the data input / output interface 160 is connected to the write data processing unit 140 via the input data bus 188.
  • the data input / output interface 160 converts the write data supplied to the external data bus 161 from the bus width of the external data bus 161 to an m-bit bus width.
  • the data input / output interface 160 outputs the converted write data to the input data bus 188.
  • the data input / output interface 160 captures the write data input to the external data bus 161 in accordance with the external clock, and outputs the captured write data to the input data bus 188.
  • FIG. 2 is a diagram illustrating the operation of the read data processing unit 150 when reading data.
  • Cell0 to Cell3 in FIG. 2 correspond to the memory modules 180A to 180D, respectively.
  • Each internal memory read bus 185 includes four internal slots 210.
  • the internal slot 210 is a data unit obtained by dividing the internal memory read bus 185 and the internal memory write bus 186 having a bus width of m bits by 4 memory modules.
  • the internal slot 210 is a partial bus of the internal memory read bus 185 and the internal memory write bus 186.
  • the read data processing unit 150 assembles the slots of the internal memory read bus 185 according to the slot address 176 output from the slot address processing unit 130 and outputs the assembled data to the output data bus 187 as read data.
  • the output data bus 187 includes four external slots 211.
  • the external slot 211 is a data unit obtained by dividing the output data bus 187 and the input data bus 188 having a bus width of m bits by 4 memory modules.
  • the external slot 211 is a partial bus of the output data bus 187 and the input data bus 188.
  • the read data processing unit 150 includes four data out of the data read from the four memory modules 180 via the four internal memory read buses 185 according to the slot address 176 output from the slot address processing unit 130.
  • the data of the internal slot 210 is selected.
  • the read data processing unit 150 incorporates the selected data into the external slot 211 included in the output data bus 187 and outputs it.
  • the slot address 176 is information indicating a one-to-one correspondence between the position of the internal slot 210 and the position of the external slot 211.
  • the slot address 176 includes four external slot addresses 201 and internal slot addresses 202 corresponding to the four external slot addresses 201, respectively.
  • the external slot address 201 is an address that designates the position of the external slot 211.
  • the internal slot address 202 is an address that specifies the position of the internal slot 210.
  • the internal slot address 202 is 4 bits.
  • the internal slot address 202 includes a 2-bit upper slot address 203 and a 2-bit lower slot address 204.
  • the upper slot address 203 is an upper 2-bit address of the internal slot address 202.
  • the upper slot address 203 is an address for designating one of the memory modules 180A to 180D.
  • the upper slot address 203 is an address that specifies one of the internal memory read buses 185A to 185D and the internal memory write buses 186A to 186D.
  • the lower slot address 204 is a lower 2 bit address of the internal slot address 202.
  • the lower slot address 204 is an address that designates one of the internal slots 210 included in each internal memory read bus 185 and each internal memory write bus 186.
  • the read data processing unit 150 selects data in the internal slot 210 that is included in the internal memory read bus 185 specified by the upper slot address 203 and specified by the lower slot address 204. In accordance with the slot address 176, the read data processing unit 150 reads the data selected in the external slot 211 at the position specified by the external slot address 201 corresponding to the internal slot address 202 including the upper slot address 203 and the lower slot address 204. Output.
  • the read data processing unit 150 selects each of the internal slots 210 designated by the four internal slot addresses 202 included in the slot address 176.
  • the read data processing unit 150 outputs each of the selected four 210 to the corresponding external slot 211.
  • the read data processing unit 150 selects the four internal slots 210 included in the 4 ⁇ m-bit data read from the four memory modules 180 based on the slot address 176, and selects the selected four internal slots.
  • the data 210 is output as one m-bit read data.
  • FIG. 3 is a diagram illustrating the operation of the write data processing unit 140 during data writing. Note that Cell0 to Cell3 in FIG. 3 correspond to the memory modules 180A to 180D, respectively.
  • Input data bus 188 includes four external slots 211.
  • the write data processing unit 140 assembles the write data of the input data bus 188 into the slots of each internal memory write bus 186 according to the slot address 176 output by the slot address processing unit 130.
  • Each internal memory write bus 186 includes four internal slots 210, respectively.
  • the write data processing unit 140 outputs the data of the four external slots 211 included in the input data bus 188 to one of the internal slots 210 included in the four internal memory write buses 186, respectively. Write data is written into the memory module 180.
  • the write data processing unit 140 converts the data in the external slot 211 at the position specified by the external slot address 201 to the internal memory write bus 186 specified by the upper slot address 203 corresponding to the external slot address 201. Are output to the internal slot 210 at the position specified by the lower slot address 204 corresponding to the external slot address 201.
  • the write data processing unit 140 outputs the data of the external slot 211 specified by the four external slot addresses 201 included in the slot address 176 to the corresponding internal slot 210.
  • the write data processing unit 140 rearranges the m-bit write data of the input data bus 188 according to the slot address 176, and copies and outputs it to all the internal memory write buses 186. At this time, the write data processing unit 140 sets a data mask flag in the internal slot 210 that does not require writing, and outputs the data mask flag to the internal memory write bus 186.
  • the data mask flag is a flag for instructing not to write the data of the internal slot 210 to which the data mask flag is assigned to the memory module 180.
  • the write data processing unit 140 gives a data mask flag to the internal slots 210 other than the internal slot 210 that has output the data of the external slot 211.
  • the write data processing unit 140 converts the data in the external slot 211 at the position specified by the external slot address 201 into the internal slot 210 at the position specified by the lower slot address 204 corresponding to the external slot address 201. Incorporate into.
  • the write data processing unit 140 generates one m-bit data in which the data of the four external slot addresses 201 are incorporated in the four internal slots 210 according to the slot address 176, respectively.
  • the write data processing unit 140 For each internal memory write bus 186 specified by the upper slot address 203, the write data processing unit 140 transfers data to the internal slot 210 other than the internal slot 210 specified by the lower slot address 204 corresponding to the upper slot address 203. Add a mask flag.
  • the write data processing unit 140 can distribute and write the data of the four external slots 211 included in the m-bit write data to the four memory modules 180 based on the slot address 176.
  • FIG. 4 is a diagram showing a data read operation by the group memory module 100.
  • the row address processing unit 110 receives a row address command including a row address 175 and an activation signal from the command interface 170.
  • the row address processing unit 110 issues a row address 178 and an activation signal (row ACT) simultaneously to the four memory modules 180 from the received row address command.
  • row ACT shown in FIG. 4 is a signal indicating an activated state at a low level and indicating an inactivated state at a high level.
  • the row address processing unit 110 holds the row address 178 and the activation signal until a deactivation command is sent from the command interface 170. For example, the row address processing unit 110 holds the row address 178 and the activation signal until the period T4 ends.
  • the column address processing unit 120 receives a column address command including a column address 174 and a read instruction signal from the command interface 170 in a cycle T2.
  • the column address processing unit 120 issues a column address 177 and a read instruction signal simultaneously to all four memory modules 180 activated in the cycle T2 in the cycle T3.
  • the memory module 180 reads the data stored in the memory element in the column specified by the column address 177 among the memory elements of the activated row address 178, and the internal memory read connected to each memory module 180. Output to the bus 185.
  • the memory module 180 continues to output data to the internal memory read bus 185 while the column address 177 and the read instruction signal are supplied.
  • the column address processing unit 120 holds the column address 177 and the read instruction signal until the period T4 ends.
  • the read data processing unit 150 takes the read data output to each internal memory read bus 185 at cycle T3 into a data holding circuit (not shown) provided in the read data processing unit 150.
  • the slot address processing unit 130 receives a slot address command including the slot address 176 from the command interface 170 at a cycle T2 in synchronization with the reception timing of the column address command.
  • the slot address processing unit 130 holds the received slot address command until the period T4 ends.
  • the slot address processing unit 130 issues the internal slot address 202 and the external slot address 201 simultaneously to the read data processing unit 150 at a cycle T4.
  • the read data processing unit 150 selects the internal memory read bus 185 according to the upper slot address 203 included in the internal slot address 202 received at the cycle T4 for each external slot 211 according to the external slot address 201 received at the cycle T4, Further, data in the internal slot 210 in the internal memory read bus 185 is selected according to the lower slot address 204 included in the internal slot address 202.
  • the read data processing unit 150 assigns the selected four internal slots 210 to the four external slots 211 and outputs read data including the four external slots to the data input / output interface 160 at a cycle T5.
  • the four sets of the internal slot address 202 and the external slot address 201 included in the slot address 176 are “0B-S1”, “1C-S2”, “2A-S0”, and “3D-S3”,
  • the data of the first internal slot 210 of the internal memory read bus 185B is incorporated into the second external slot 211 of the read data, and the data of the second internal slot 210 of the internal memory read bus 185C is the third of the read data.
  • the data in the third internal slot 210 of the internal memory read bus 185A is incorporated in the external slot 211, the data in the first external slot 211 of the read data is incorporated, and the data in the last internal slot 210 of the internal memory read bus 185D is It is incorporated in the last external slot 211 of the read data.
  • the row address processing unit 110 receives an inactive command from the command interface 170 at a cycle T5.
  • the row address processing unit 110 shifts the row address 178 and the activation signal of each memory module 180 activated in the cycle T2 to an inactive state.
  • the group memory module 100 simultaneously activates unrelated row addresses of the four memory modules 180.
  • the group memory module 100 issues a column address 177 and a read command to the four memory modules 180 simultaneously.
  • totally independent four data are output to the internal memory read bus 185 having the data width m.
  • the read data processing unit 150 selects the internal slot 210 for each internal memory read bus 185 specified by the internal slot address 202, and outputs it independently to the four external slots 211.
  • the read data output to the data input / output interface 160 becomes independent data with little relevance in units of m / 4 bits.
  • the data input / output interface 160 can reduce the effective data unit (hereinafter referred to as the minimum access unit) to m / 4 bits while maintaining the bus width m. .
  • FIG. 5 is a diagram showing a data write operation by the group memory module 100.
  • the memory element of the memory module 180 specified by the row address 178 is activated at the cycle T2.
  • the write data processing unit 140 takes the write data input from the data input / output interface 160 into a data holding circuit (not shown) included in the write data processing unit 140.
  • the write data processing unit 140 sends the fetched write data to an output circuit (not shown) that outputs data to each internal memory write bus 186 provided in the write data processing unit 140.
  • the slot address processing unit 130 issues the internal slot address 202 and the external slot address 201 to the write data processing unit 140 at the same time.
  • the write data processing unit 140 generates a data mask flag in order to separate data to be written into each memory module 180 and data not to be written. At cycle T4, the write data processing unit 140 outputs the generated data mask flag simultaneously with the data output.
  • the write data processing unit 140 is connected to the memory module 180 in which the data of each external slot 211 is written according to the upper slot address 203 included in the internal slot address 202 received from the slot address processing unit 130 at the cycle T3.
  • the internal memory write bus 186 to be used is selected.
  • the write data processing unit 140 validates the internal slot 210 of the selected internal memory write bus 186 according to the lower slot address 204 included in the internal slot address 202.
  • the write data processing unit 140 sets a data mask flag for the internal slot 210 that is not validated.
  • the write data processing unit 140 outputs the data and data mask flag generated in cycle T3.
  • the column address processing unit 120 receives a column address command including a column address 174 and a write instruction signal from the command interface 170 in a cycle T2.
  • the column address processing unit 120 issues a column address 177 and a write instruction signal simultaneously to all of the four memory modules activated in the cycle T2.
  • the memory module 180 stores the data input from the internal memory write bus 186 to the memory element indicated by the column address 177 among the memory elements of the activated row address 178.
  • the write data processing unit 140 continues to output data to the internal memory write bus 186 while the column address 177 and the write instruction signal are supplied to the memory module 180. For example, the write data processing unit 140 continues to output data until the cycle T4 ends.
  • cycle T5 the row address processing unit 110 shifts the row address 178 and the activation signal of each memory module 180 activated in cycle T2 to the inactive state.
  • the group memory module 100 selects the internal memory write bus 186 to which the input write data is to be output for each of the four external slots 211, and the data mask is not applied to the internal slot 210 that does not require writing according to the internal slot address 202. Attach a flag and output.
  • the group memory module 100 receives the write data input with the bus width m from the data input / output interface 160 at the position of the arbitrary row address 178 and column address 177 on the arbitrary memory module 180 in units of m / 4 bits. Can be stored in the memory element. Therefore, the group memory module 100 can reduce the minimum access unit to m / 4 bits while holding the input bus width m bits in data writing.
  • FIG. 6 is a diagram illustrating an operation of continuously reading data by the group memory module 100.
  • the memory element of the memory module 180 specified by the row address 178 is activated at the cycle T2.
  • the column address processing unit 120 receives the first column address command from the command interface 170. In a cycle T3, the column address processing unit 120 issues the first column address 177 and the read instruction signal simultaneously to the four memory modules 180 activated in the cycle T2.
  • the column address processing unit 120 receives the second column address command from the command interface 170 at the cycle T3. In a cycle T4, the column address processing unit 120 issues a second column address 177 and a read instruction signal simultaneously to the four memory modules 180 activated in the cycle T2.
  • each memory module 180 Upon receipt of the first column address 177 and the read instruction signal, each memory module 180 outputs the first read data to the internal memory read bus 185 in the period T3. Receiving the second column address 177 and the read instruction signal, each memory module 180 outputs the second read data to the internal memory read bus 185 in the period T4.
  • the read data processing unit 150 takes the first read data output to each internal memory read bus 185 into the data holding circuit at the first rising edge of the cycle T4. The read data processing unit 150 performs processing for outputting the fetched first read data to the data input / output interface 160. Next, the read data processing unit 150 takes the second read data output to each internal memory read bus 185 into the data holding circuit at the first rising edge of the cycle T5. The read data processing unit 150 performs processing for outputting the fetched second read data to the data input / output interface 160.
  • the slot address processing unit 130 receives the first slot address command from the command interface 170 in a cycle T2 in synchronization with the reception timing of the column address command by the column address processing unit 120.
  • the slot address processing unit 130 holds the received first slot address command until the end of the period T4.
  • the slot address processing unit 130 issues the internal slot address 202 and the external slot address 201 included in the first slot address command to be held to the read data processing unit 150 at the same time.
  • the slot address processing unit 130 receives the second slot address command from the command interface 170 at a cycle T3.
  • the slot address processing unit 130 holds the received second slot address command until the end of the period T5.
  • the slot address processing unit 130 issues the internal slot address 202 and the external slot address 201 included in the second slot address command to be held to the read data processing unit 150 at the same time.
  • the data holding circuit included in the read data processing unit 150 may have a plurality of stages, or may be a FiFo (Fast in Fast out) buffer or the like.
  • the read data processing unit 150 reads the internal memory according to the first external slot address 201 received at the cycle T4, and for each external slot 211 according to the upper slot address 203 included in the first internal slot address 202 received at the cycle T4.
  • the bus 185 is selected, and the data in the internal slot 210 in the internal memory read bus 185 is selected according to the lower slot address 204 included in the internal slot address 202.
  • the read data processing unit 150 assigns the data of the selected four internal slots 210 to the four external slots 211 at cycle T5 and outputs the first read data including the four external slots 211 to the data input / output interface 160. To do.
  • the read data processing unit 150 performs internal processing according to the second external slot address 201 received at the cycle T5, and for each external slot 211, according to the upper slot address 203 included in the second internal slot address 202 received at the cycle T5.
  • the memory read bus 185 is selected, and the data of the internal slot 210 in the internal memory read bus 185 is selected according to the lower slot address 204 included in the internal slot address 202.
  • the read data processing unit 150 assigns the data of the selected four internal slots 210 to the four external slots 211 at cycle T6 and outputs the second read data including the four external slots 211 to the data input / output interface 160. To do.
  • the first internal slot address 202 and the external slot address 201 received at the cycle T4 and the cycle T5 may be different from or the same as the second internal slot address 202 and the external slot address 201. . That is, the group memory module 100 can select an arbitrary slot according to the first and second slot addresses 176 specified from the outside.
  • the memory device 10 can output read data for each cycle while holding the bus width m bits at the output of the data input / output interface 160 and reducing the effective data unit to m / 4 bits.
  • the memory device 10 can perform the continuous write operation in the same manner. That is, the continuous write operation is a pipeline operation in which the input timing of the write command and write data in the first write operation and the second write operation is shifted by one cycle.
  • the memory device 10 according to the first embodiment of the present invention can access data at a plurality of completely different addresses with one input / output without changing the transfer size of read data and the transfer size of write data. .
  • the memory device 10 according to the first embodiment of the present invention can reduce the minimum access unit of data, and thus can achieve high access efficiency.
  • the memory device 10 according to the first embodiment of the present invention can realize high access efficiency without increasing the number of memory devices to be mounted as compared with the conventional memory device. That is, the memory device 10 according to the first embodiment of the present invention can achieve high access efficiency and can suppress an increase in cost.
  • Embodiment 2 The memory device according to Embodiment 2 of the present invention includes two group memory modules 100 according to Embodiment 1 described above.
  • FIG. 7 is a block diagram showing a configuration of the memory device according to Embodiment 2 of the present invention. Elements similar to those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the memory device 20 shown in FIG. 7 includes group memory modules 100A and 100B, a data input / output interface 260, and a command interface 270.
  • the group memory modules 100A and 100B have the same configuration as the group memory module 100 shown in FIG.
  • the command interface 270 includes a command receiving unit 271 and a command conversion issuing unit 272.
  • the command receiving unit 271 receives an external command for the group memory modules 100A and 100B input to the external command bus 173.
  • the command conversion issuing unit 272 converts the external address included in the external command for the group memory module 100A received by the command receiving unit 271 to the column address 174A, the row address 175A, and the slot address that are internal addresses of the group memory module 100A. Convert to 176A.
  • the command conversion issuing unit 272 outputs the column address 174A, the row address 175A, and the slot address 176A to the column address processing unit 120, the row address processing unit 110, and the slot address processing unit 130 of the group memory module 100A, respectively.
  • the command conversion issuing unit 272 uses the external address included in the external command for the group memory module 100B received by the command receiving unit 271 as the column address 174B, the row address 175B, and the slot address, which are internal addresses of the group memory module 100B. Convert to 176B.
  • the command conversion issuing unit 272 outputs the column address 174B, the row address 175B, and the slot address 176B to the column address processing unit 120, the row address processing unit 110, and the slot address processing unit 130 of the group memory module 100B, respectively.
  • the data input / output interface 260 converts the read data from the group memory module 100A output to the output data bus 187A to the bus width of the external data bus 161, and outputs the converted read data to the external data bus 161.
  • the data input / output interface 260 converts the read data from the group memory module 100B output to the output data bus 187B to the bus width of the external data bus 161, and outputs the converted read data to the external data bus 161.
  • the data input / output interface 260 converts the write data input to the external data bus 161 from the bus width of the external data bus 161 to an m-bit bus width, and outputs the converted write data to the input data buses 188A and 188B. To do.
  • the bus widths of the output data buses 187A and 187B and the input data buses 188A and 188B are m bits, respectively.
  • FIG. 8 is a diagram showing a data read operation by the memory device 20.
  • the group memory module 100A receives the row address 175A and the activation signal from the command interface 270. In the period T2, the group memory module 100A activates the four memory modules 180 simultaneously.
  • the group memory module 100B receives the row address 175B and the activation signal from the command interface 270 in the cycle T2. In the period T3, the group memory module 100B activates the four memory modules 180 simultaneously.
  • the group memory module 100A receives the column address 174A and the slot address 176A from the command interface 270.
  • the group memory module 100A issues a column address 177 to the memory module 180 at period T3.
  • the read data processing unit 150 of the group memory module 100A takes the data output to the internal memory read bus 185 into the data holding circuit.
  • the group memory module 100B receives the column address 174B and the slot address 176B from the command interface 270.
  • the group memory module 100B issues a column address 177 to the memory module 180 at period T4.
  • the read data processing unit 150 of the group memory module 100B takes the data output to the internal memory read bus 185 into the data holding circuit.
  • the group memory module 100A incorporates the internal slot 210 into the external slot 211 according to the slot address 176A, and outputs the incorporated read data to the data input / output interface 260.
  • the group memory module 100B incorporates the internal slot 210 into the external slot 211 according to the slot address 176B, and outputs the incorporated read data to the data input / output interface 260.
  • the memory device 20 controls the group memory modules 100A and 100B in the same manner as the group memory module 100 of the first embodiment.
  • the memory device 20 shifts the command sent from the command interface 270 to each of the group memory modules 100A and 100B by one cycle.
  • the inaccessible period that occurs in each of the group memory modules 100A and 100B can be used as the access period of the other group memory modules 100A and 100B. Therefore, the memory device 20 can improve the efficiency of the external data bus 161.
  • the memory device 20 includes the two group memory modules 100A and 100B, but may include two or more group memory modules.
  • command interface 270 and the data input / output interface 260 can receive commands and output read data using the following method.
  • FIG. 9A and 9B are diagrams showing a command receiving operation by the command interface 270.
  • FIG. 9A and 9B are diagrams showing a command receiving operation by the command interface 270.
  • the command interface 270 may use either the command reception method (hereinafter “method X”) shown in FIG. 9A or the command reception method (hereinafter “method Y”) shown in FIG. 9B.
  • Method X is a method in which the command interface 270 receives two external commands 301 and 302 within one access cycle of the external clock signal 273.
  • the external clock signal 273 is a synchronization signal supplied from the outside of the memory device 20.
  • the command interface 270 receives an external command for M group memory modules in M / 2 cycles. Note that the command interface 270 may use a timing signal that changes at a timing based on the change timing of the external clock signal 273 instead of the external clock signal 273.
  • Method Y is a method in which the command interface 270 receives M external commands 301 to 30M within one access cycle of the external clock signal 273. In method Y, the command interface 270 receives an external command for M group memory modules in one cycle.
  • 10A and 10B are diagrams showing a data input / output operation by the data input / output interface.
  • the data input / output interface 260 may use either the data input / output method (hereinafter “method P”) shown in FIG. 10A or the data input / output method (hereinafter “method Q”) shown in FIG. 10B.
  • method P data input / output method
  • method Q data input / output method
  • Method P is a method in which the data input / output interface 260 inputs / outputs data corresponding to two external data bus widths in one access cycle of the data strobe signal 261. That is, the data input / output interface 260 receives two data of the bus width of the external data bus 161 supplied to the external data bus 161 within one cycle of the data strobe signal 261. The data input / output interface 260 outputs to the external data bus 161 two read data converted into the bus width of the external data bus 161 within one cycle of the data strobe signal 261.
  • the data strobe signal 261 is a synchronization signal supplied from the outside of the memory device 20. Note that the data input / output interface 260 may use a timing signal that changes at a timing based on the change timing of the data strobe signal 261 instead of the data strobe signal 261.
  • the data input / output interface 260 receives or transmits M read data or M write data with the external data bus 161 in M / 2 cycles.
  • Method Q is a method in which the data input / output interface 260 inputs / outputs data corresponding to one external data bus width within one access cycle of the data strobe signal 261.
  • the data input / output interface 260 receives or transmits M read data or M write data in the M cycle with the external data bus 161.
  • FIG. 11 shows the bandwidth, the minimum access granularity (minimum access unit), the external clock frequency, the internal clock frequency, and the external data bus in the conventional method and the method of the present application in which the method X, method Y, method P and method Q are combined It is a figure which shows a frequency and an external data bus width.
  • the conventional method is DDR2-800 with a data bus width of 4 bytes.
  • the external clock frequency is the frequency of the external clock signal 273, and the external data bus frequency is the frequency of the data strobe signal 261.
  • the bandwidth and the external clock frequency are 3200 MByte / s and 400 MHz, respectively, in the conventional method and the present method, which are the same.
  • the minimum access unit can be reduced without changing the internal clock frequency and the external clock frequency and without reducing the data bus width.
  • the external data bus width can be expanded to secure a memory bandwidth and the internal clock frequency can be lowered. Thereby, the power consumption of the memory device 20 can be reduced.
  • the minimum access unit can be reduced without changing the internal clock frequency and the external clock frequency and without reducing the data bus width. Further, when the method Y and the method P are combined, it is possible to reduce the deterioration of the data transfer efficiency due to the generation of the invalid period of the external data bus 161. This invalid period is generated when the issue of the other command is delayed by giving priority to either one when there are two or more commands issued to the group memory modules 100A and 100B in the same cycle.
  • the internal clock frequency and the external data clock frequency can be lowered without reducing the data memory bandwidth. Thereby, the power consumption of the memory device 20 can be reduced. Further, when the method Y and the method Q are combined, it is possible to reduce the deterioration of the data transfer efficiency due to the generation of the invalid period of the external data bus 161.
  • the memory devices 10 and 20 according to the embodiment of the present invention have been described above. However, the present invention is not limited to this embodiment.
  • the memory device 20 includes one data input / output interface 260.
  • the following configuration may be used.
  • FIG. 12 is a diagram showing a configuration of a modification of the memory device according to Embodiment 2 of the present invention.
  • the data input / output interface 160A converts the m-bit read data of the output data bus 187A into the bus width of the external data bus 161, and outputs the converted read data to the external data bus 161.
  • the data input / output interface 160A converts the write data supplied to the external data bus 161 from the bus width of the external data bus 161 to the m-bit bus width, and outputs the converted write data to the input data bus 188A.
  • the data input / output interface 160B converts the m-bit read data of the output data bus 187B into the bus width of the external data bus 162, and outputs the converted read data to the external data bus 162.
  • the data input / output interface 160A converts the write data supplied to the external data bus 162 from the bus width of the external data bus 162 to an m-bit bus width, and outputs the converted write data to the input data bus 188B.
  • the reception method of the command interface 270 shown in FIGS. 9A and 9B may be applied to the command interface 170 according to the first embodiment described above.
  • the command interface 170 may accept a plurality of external commands for each memory module 180 during one cycle of the external clock signal 273. That is, the command interface 170 may accept two or more external commands during one cycle of the external clock signal 273, or may accept the same number of commands as the number of memory modules 180.
  • command interface 270 may accept the same number of commands as the number of the group memory modules 100A and 100B during one cycle of the external clock signal 273, and the memory module 180 included in the plurality of group memory modules 100A and 100B. A number of commands equal to the total number of commands may be accepted.
  • the command interface 270 has a function of issuing commands simultaneously to the group memory modules 100A and 100B or a plurality of memory modules 180 in the group memory modules 100A and 100B.
  • the number of modules or the number of external commands equal to or greater than the total number of memory modules 180 included in the plurality of group memory modules may be received.
  • the command interface 270 receives a plurality of external commands in a time division manner, but a method of transferring the external command bus 173 by dividing the bus width may be used.
  • the data input / output interface 260 transmits / receives data to / from the external data bus 161 in a time division manner.
  • the data input / output interface 260 may transfer the external data bus 161 by dividing the bus width. Good.
  • the row address 178 may be a page address of the memory cell 181.
  • bit specifying the memory module 180 and the bit specifying the slot included in the internal slot address 202 may be at arbitrary positions.
  • the memory module may be specified by the lower 2 bits and the slot may be specified by the upper 2 bits.
  • the number of memory modules 180 included in the group memory modules 100, 100A, and 100B is not limited to four, and may be two or more.
  • each internal memory read bus 185 and each internal memory write bus 186 is selected. Two or more of the four internal slots included in the write bus 186 are selected, and none of the four internal slots included in the other internal memory read bus 185 or the internal memory write bus 186 may be selected.
  • the bus widths of the internal memory read bus 185 and the internal memory write bus 186 are equal to the bus widths of the output data bus 187 and the input data bus 188, but they may be different. That is, the number of internal slots 210 included in the internal memory read bus 185 and the internal memory write bus 186 may be different from the number of external slots 211 included in the output data bus 187 and the input data bus 188.
  • the number of internal slots 210 included in the internal memory read bus 185 and the internal memory write bus 186 and the number of external slots 211 included in the output data bus 187 and the input data bus 188 are defined as the memory module 180. Although it is equal to the number of, it may be different.
  • the bus widths of the internal memory read bus 185 and the internal memory write bus 186 are equal to the bus widths of the output data bus 187 and the input data bus 188, and the internal memory read bus 185 and the internal memory write
  • the number of internal slots 210 included in bus 186 and the number of external slots 211 included in output data bus 187 and input data bus 188 are preferably equal to the number of memory modules 180.
  • the present invention can be applied to a memory device and a memory control method, and particularly applicable to a memory device including a plurality of DRAMs.

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Abstract

　本発明に係るメモリ装置（１０）は、複数の内部スロット（２１０）を含むＮ個の内部メモリリードバス（１８５）及びＮ個の内部メモリライトバス（１８６）と、Ｎ個のメモリモジュール（１８０）と、複数の外部スロット（２１１）を含む出力データバス（１８７）及び入力データバス（１８８）と、Ｎ個のメモリモジュール（１８０）から、Ｎ個の内部メモリリードバス（１８５）を介して読み出されたデータのうち、２以上の内部スロット（２１０）のデータを選択し、出力データバス（１８７）の外部スロット（２１１）に出力するリードデータ処理部（１５０）と、入力データバス（１８８）の複数の外部スロット（２１１）のデータを、それぞれＮ個の内部メモリライトバス（１８６）に含まれる内部スロット（２１０）のいずれかに出力することで、Ｎ個のメモリモジュール（１８０）に書き込むライトデータ処理部（１４０）とを備える。

Description

メモリ装置及びその制御方法
　本発明は、メモリ装置及びその制御方法に関し、特に、データの読み出し及び書き込みが可能なメモリ装置に関する。
　一般に、画像処理装置を含む情報処理装置では、膨大なデータを記憶するために、大容量かつ低コストであるＤＲＡＭが用いられる。特に、近年の画像処理装置は、ＭＰＥＧ２及びＨ．２６４等のＨＤ（Ｈｉｇｈ　Ｄｅｆｉｎｉｔｉｏｎ）画像処理に対応するため、かつ同時に複数チャンネルの処理を行うため、かつ高画質な３Ｄグラフィックス処理を行うため等により、大容量に加え、高いデータ転送能力（以下、メモリ帯域と記す）を有するＤＲＡＭを必要としている。
　一般的に、高いメモリ帯域を実現する方法として、（１）バスの動作周波数を上げる方法、（２）メモリのバス幅を広くとる方法、又はこれらの方法（１）及び（２）を併用する方法などが知られている。
　一方、一般にＤＲＡＭは、アクセスを行う際、事前にアクセスするＢａｎｋ・Ｒｏｗを指定して、アクティベート処理を行う必要がある。また、同一Ｂａｎｋにおいて、アクセスするＲｏｗを変更する場合は、一旦アクセスしていたＲｏｗをプリチャージ処理し、新たにアクセスするＲｏｗに対してアクティベート処理を行う必要がある。これらのアクティベート処理を行う期間、及びプリチャージ処理を行う期間において、該当Ｂａｎｋに対するアクセスができない。よって、同一Ｂａｎｋ内で、Ｒｏｗを切り替える際に、アクセス不可期間が発生することで、データバスに空きが発生してしまうという欠点がある。
　そこで、その欠点を補うべく、通常ＤＲＡＭアクセス制御においては、バンクインタリーブ制御と呼ばれる制御が行われる。バンクインタリーブ制御は、ある特定のバンクへのデータ転送実行中に、他のバンクのアクティベート処理、及びプリチャージ処理を実行する制御である。これにより、アクセス不可期間を隠蔽し、見かけ上、データバス上で、常時データ転送が可能となる。このバンクインタリーブ制御を有効に機能させるためには、あるバンクに対するアクセス不可期間を、他バンクのデータ転送時間が上回る必要がある。
　しかしながら、高いメモリ帯域を実現するために、前記（１）及び（２）のいずれの対応をとった場合においても、単位時間あたりのデータ転送量が増えるのに対し、アクセス不可期間の絶対時間が変わらない。これにより、アクセス不可期間を隠蔽するのに必要なデータ転送量が増加する。
　その結果、他バンクのデータ転送量を増やさない限り、すなわち、１アクセスあたりの転送サイズを増やさない限り、バンクインタリーブ制御を行ったとしても、アクセス不可期間の隠蔽が十分に実現できない。これにより、データバスに空きが発生することとなり、アクセス効率の低下が発生するという問題がある。このことは、転送サイズが小さいアクセスが頻発するシステムにおいては、大幅なアクセス効率の低下を招くことになる。
　この問題に対する従来の手法として、特許文献１に記載の手法がある。特許文献１記載の手法では、１つの論理アドレス空間を構成する複数のメモリデバイスに対してそれぞれ個別のアドレスバスを用いてアクセスする。これにより、複数のメモリデバイス全体のデータバス幅から見たアクセス効率が向上される。
　特許文献１記載の手法では、メモリデバイスごとにアドレスバスを個別に制御することで、アクセスできる最小単位を単一のアドレスバスを共有して使用する場合に比べ、小さくすることが可能である。これにより、特許文献１記載の手法は、複数のメモリデバイス全体のデータバス幅に対して不要なデータを削減できる。よって、特許文献１記載の手法は、転送サイズが小さいアクセスが頻発するシステムにおいても、アクセス効率の低下を抑制できる。
特表２００５－５１７２４２号公報
　一般的にＤＲＡＭの最小アクセス単位は、「バス幅　×　最小バースト数」となる。ＳＤＲＡＭの最小バースト数が１であるのに対して、前述した高速なＤＲＡＭの最小バースト数は、ＤＤＲで２、ＤＤＲ２で４、ＤＤＲ３で８と規定されている。よって、バス幅を広げる対応をした場合と同様に、高速なＤＲＡＭを使用することによっても、最小アクセス単位が増加するという課題がある。
　最小アクセス単位とは、１回のアクセスに対して、必ず転送される最小データ転送量を示す。あらゆるアクセス要求は、最小アクセス単位の整数倍で転送される。よって、最小アクセス単位が増大することにより、転送量の小さいアクセス、及び画像処理によく使用される任意かつ非連続なアクセスに対して、無駄な転送が多く行われる。この結果、実効転送効率が低下する。
　すなわち、特許文献１記載の手法では、最小アクセス単位を小さくするためにバス幅に着目し、複数のデバイスを用いてデータバスを個別にアクセスできるようにしている。しかしながら、ＳＤＲＡＭより高速なＤＲＡＭを使用する場合ＤＤＲで２、ＤＤＲ２で４、ＤＤＲ３で８と最小バースト数が増加するため、結果的に最小アクセス単位を小さくできない。それゆえ、使用するメモリをより高速なＤＲＡＭ（ＤＤＲ、ＤＤＲ２及びＤＤＲ３等）にした場合、最小バースト数の増加に起因して最小アクセス単位は増加する。これにより、アクセス効率が悪化するという課題がある。
　また、更に多くのメモリデバイスを実装することで、最小バースト数の増加で悪化する最小アクセス単位を改善できる。しかしながら、更に複数のメモリデバイスを使用するために、コストが増加するという別の課題が生じる。
　本発明は、上記課題を解決するもので、高いアクセス効率を実現でき、コストの増加を抑制するメモリ装置を提供することを目的とする。
　上記目的を達成するために、本発明に係るメモリ装置は、第１サイズのデータの読み出し及び書き込みが可能なメモリ装置であって、Ｎ（Ｎ：２以上の整数）個のアドレスを保持するアドレス保持部と、第３サイズのバス幅の部分的なバスである第１スロットを複数含む第２サイズのバス幅のリードバスＮ個及びライトバスＮ個と、アドレス毎にデータを記憶し、前記アドレス保持部に保持されるＮ個のアドレスによりそれぞれアドレスが指定され、前記Ｎ個のリードバス及び前記Ｎ個のライトバスに一対一に接続されるＮ個のメモリモジュールと、前記第３サイズのバス幅の部分的なバスである第２スロットを複数含む前記第１サイズのバス幅の出力データバス及び入力データバスと、前記Ｎ個のメモリモジュールから、前記Ｎ個のリードバスを介して読み出されたデータのうち、前記Ｎ個のリードバスに含まれる２以上の前記第１スロットのデータを選択し、選択したデータを前記出力データバスに含まれる前記第２スロットに出力するリードデータ処理部と、前記入力データバスに含まれる前記複数の第２スロットのデータを、それぞれ前記Ｎ個のライトバスに含まれる第１スロットのいずれかに出力することで、前記Ｎ個のメモリモジュールに書き込むライトデータ処理部とを備える。
　この構成によれば、本発明に係るメモリ装置は、読み出しデータの転送サイズ、及び書き込みデータの転送サイズを変えることなく、１回の入出力で複数の全く異なるアドレスのデータへアクセスできる。これにより、本発明に係るメモリ装置は、データの最小アクセス単位を小さくできるので、高いアクセス効率を実現できる。また、本発明に係るメモリ装置は、従来のメモリ装置と比べて実装するメモリデバイスの数を増加させることなく、高いアクセス効率を実現できる。すなわち、本発明に係るメモリ装置は、高いアクセス効率を実現でき、かつコストの増加を抑制できる。
　また、前記メモリ装置は、さらに、前記第１スロットの位置と、前記第２スロットの位置との一対一の対応関係を示すスロットアドレスを取得するスロットアドレス処理部を備え、前記リードデータ処理部は、前記Ｎ個のリードバスに含まれる前記複数の第１スロットのうち、前記スロットアドレスに示される位置の第１スロットのデータを選択し、選択したデータを当該第１スロットの位置に対応する位置の前記第２スロットに出力し、前記ライトデータ処理部は、前記入力データバスに含まれる前記第２スロットのデータを、前記スロットアドレスに示される当該第２スロットの位置に対応する位置の前記第１スロットに出力してもよい。
　この構成によれば、本発明に係るメモリ装置は、スロットアドレスに従い、外部スロットと内部スロットとを任意の組み合わせで組み替えることができる。
　また、前記スロットアドレスは、前記複数の第２スロットの位置をそれぞれ指定する第２スロットアドレスと、当該第２スロットアドレスのそれぞれに対応する第１スロットの位置を指定する第１スロットアドレスとを含み、前記第１スロットアドレスは、前記Ｎ個のリードバス及びライトバスのいずれかを指定する第１アドレスと、前記Ｎ個のリードバス及びライトバスのそれぞれに含まれる前記第１スロットの位置を指定する第２アドレスとを含み、前記リードデータ処理部は、前記第１アドレスで指定されるリードバスに含まれ、かつ前記第２アドレスで指定される第１スロットのデータを選択し、選択したデータを当該第１アドレス及び当該第２アドレスを含む第１スロットアドレスに対応する前記第２スロットアドレスで指定される位置の第２スロットに出力し、前記ライトデータ処理部は、前記第２スロットアドレスで指定される位置の第２スロットのデータを、当該第２スロットアドレスに対応する前記第１スロットアドレスに含まれる前記第１アドレスで指定されるライトバスにおける、当該第１スロットアドレスに含まれる前記第２アドレスで指定される位置の第１スロットに出力してもよい。
　この構成によれば、本発明に係るメモリ装置は、スロットアドレスに従い、所望のメモリモジュールの所望のアドレスのデータにアクセスできる。
　また、前記ライトデータ処理部は、前記第２スロットのデータを出力した第１スロット以外の第１スロットに、当該第１スロットのデータを前記メモリモジュールに書き込ませないことを指示するフラグを付与してもよい。
　この構成によれば、本発明に係るメモリ装置は、変更が不要なデータが記憶されるアドレスへの書き込みを禁止できる。
　また、前記ライトデータ処理部は、前記第２スロットアドレスで指定される位置の第２スロットのデータを、前記Ｎ個のライトバスの全てにおける、当該第２スロットアドレスに対応する第１スロットアドレスに含まれる前記第２アドレスで指定される位置の第１スロットに出力し、前記第１アドレスで指定されるライトバスごとに、当該第１アドレスに対応する前記第２アドレスで指定される第１スロット以外の第１スロットに、当該第１スロットのデータを前記メモリモジュールに書き込ませないことを指示するフラグを付与してもよい。
　この構成によれば、本発明に係るメモリ装置は、マスクを付与するという容易な処理で、外部スロットを内部スロットに組み込める。
　また、前記第１サイズと、前記第２サイズは同一であってもよい。
　また、前記各リードバス及び前記各ライトバスはそれぞれ、Ｎ個の前記第１スロットを含み、前記出力データバス及び入力データバスはそれぞれ、Ｎ個の前記第２スロットを含んでもよい。
　また、メモリ装置は、さらに、外部から供給される同期信号に基づく信号の１サイクル内に、複数のコマンドを受信し、受信したコマンドを、前記Ｎ個のメモリモジュールのアドレス、及び前記スロットアドレスに変換するコマンドインターフェースを備え、前記アドレス保持部は、前記コマンドインターフェースにより変換されたＮ個のアドレスを保持し、前記スロットアドレス処理部は、前記コマンドインターフェースにより変換されたスロットアドレスを取得してもよい。
　この構成によれば、外部クロックの周波数又は外部コマンドバス幅の増加を抑制できる。
　また、前記コマンドインターフェースは、前記同期信号に基づく信号の１サイクル内に、Ｎ個の前記コマンドを受信してもよい。
　この構成によれば、本発明に係るメモリ装置は、同期信号に基づく信号の１サイクルで、全てのメモリモジュールに対するコマンドを受信できる。
　また、前記メモリ装置は、さらに、外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを前記入力データバスに出力し、前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力するデータ入出力インターフェースを備え、前記データ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力してもよい。
　この構成によれば、外部クロックの周波数又は外部データバス幅の増加を抑制できる。
　また、前記メモリ装置は、前記Ｎ個のメモリモジュール、前記Ｎ個のリードバス、前記Ｎ個のライトバス、前記アドレス保持部、前記リードデータ処理部、前記ライトデータ処理部、前記出力データバス、前記入力データバス、及びスロットアドレス処理部をそれぞれ備える複数のグループメモリモジュールと、外部から供給されるコマンドを、前記複数のグループメモリモジュールのアドレス、及び前記スロットアドレスに変換するコマンドインターフェースを備え、前記各グループメモリモジュールの前記アドレス保持部は、前記コマンドインターフェースにより変換されたアドレスをそれぞれ保持し、前記各グループメモリモジュールの前記スロットアドレス処理部は、前記コマンドインターフェースにより変換されたスロットアドレスを取得してもよい。
　この構成によれば、外部へのデータバス上で１つのグループメモリモジュールが有する物理的にアクセスが不可能な期間を、他のグループメモリモジュールのアクセスで置き換えることができる。これにより、本発明に係るメモリ装置は、データバスの効率を向上できる。
　また、前記コマンドインターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、複数の前記コマンドを受信してもよい。
　この構成によれば、外部クロックの周波数又は外部コマンドバス幅の増加を抑制できる。
　また、前記コマンドインターフェースは、前記同期信号に基づく信号の１サイクル内に、前記複数のグループメモリの数の前記コマンドを受信してもよい。
　この構成によれば、本発明に係るメモリ装置は、同期信号に基づく信号の１サイクルで、全てのグループメモリモジュールに対するコマンドを受信できる。
　また、前記メモリ装置は、さらに、外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを前記複数のグループメモリモジュールの前記入力データバスに出力し、前記複数のグループメモリモジュールの前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力するデータ入出力インターフェースを備え、前記データ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力してもよい。
　この構成によれば、外部クロックの周波数又は外部データバス幅の増加を抑制できる。
　また、前記メモリ装置は、さらに、前記複数のグループメモリモジュールにそれぞれ対応し、外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを対応する前記グループメモリモジュールの前記入力データバスに出力し、対応する前記グループメモリモジュールの前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力する複数のデータ入出力インターフェースを備え、前記複数のデータ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力してもよい。
　また、第１サイズのデータの読み出し及び書き込みが可能なメモリ装置の制御方法であって、前記メモリ装置は、Ｎ（Ｎ：２以上の整数）個のアドレスを保持するアドレス保持部と、第３サイズのバス幅の部分的なバスである第１スロットを複数含む第２サイズのバス幅のリードバスＮ個及びライトバスＮ個と、アドレス毎にデータを記憶し、前記アドレス保持部に保持されるＮ個のアドレスによりそれぞれアドレスが指定され、前記Ｎ個のリードバス及び前記Ｎ個のライトバスに一対一に接続されるＮ個のメモリモジュールと、前記第３サイズのバス幅の部分的なバスである第２スロットを複数含む前記第１サイズのバス幅の出力データバス及び入力データバスとを備え、前記Ｎ個のメモリモジュールから、前記Ｎ個のリードバスを介して読み出されたデータのうち、前記Ｎ個のリードバスに含まれる２以上の前記第１スロットのデータを選択し、選択したデータを前記出力データバスに含まれる前記第２スロットに出力し、前記入力データバスに含まれる前記複数の第２スロットのデータを、それぞれ前記Ｎ個のライトバスに含まれる第１スロットのいずれかに出力することで、前記Ｎ個のメモリモジュールに書き込む。
　これによれば、本発明に係る制御方法は、読み出しデータの転送サイズ、及び書き込みデータの転送サイズを変えることなく、１回の入出力で複数の全く異なるアドレスのデータへアクセスできる。これにより、本発明に係る制御方法は、データの最小アクセス単位を小さくできるので、高いアクセス効率を実現できる。また、本発明に係る制御は、従来のメモリ装置と比べて実装するメモリデバイスの数を増加させることなく、高いアクセス効率を実現できる。すなわち、本発明に係る制御方法は、高いアクセス効率を実現でき、かつコストの増加を抑制できる。
　なお、本発明は、このようなメモリ装置として実現できるだけでなく、メモリ装置に含まれる特徴的な手段をステップとするメモリ装置の制御方法として実現したり、そのような特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ－ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　以上より、本発明は、高いアクセス効率を実現でき、コストの増加を抑制するメモリ装置を提供できる。
図１は、本発明の実施の形態１に係るメモリ装置の構成を示すブロック図である。 図２は、本発明の実施の形態１に係るリードデータ処理部の動作を示す図である。 図３は、本発明の実施の形態１に係るライトデータ処理部の動作を示す図である。 図４は、本発明の実施の形態１に係るグループメモリモジュールのデータ読み出し動作を示す図である。 図５は、本発明の実施の形態１に係るグループメモリモジュールのデータ書き込み動作を示す図である。 図６は、本発明の実施の形態１に係るグループメモリモジュールの連続的なデータ読み出し動作を示す図である。 図７は、本発明の実施の形態２に係るメモリ装置の構成を示すブロック図である。 図８は、本発明の実施の形態２に係るグループメモリモジュールのデータ読み出し動作を示す図である。 図９Ａは、本発明の実施の形態２に係るコマンドインターフェースによるコマンド受付動作を示す図である。 図９Ｂは、本発明の実施の形態２に係るコマンドインターフェースによるコマンド受付動作を示す図である。 図１０Ａは、本発明の実施の形態２に係るデータ入出力インターフェースによるデータ入出力動作を示す図である。 図１０Ｂは、本発明の実施の形態２に係るデータ入出力インターフェースによるデータ入出力動作を示す図である。 図１１は、本発明の実施の形態２に係るメモリ装置の最小アクセス粒度、内部クロック周波数等を示す図である。 図１２は、本発明の実施の形態２に係るメモリ装置の変形例の構成を示すブロック図である。
符号の説明
　１０、２０、３０　メモリ装置
　１００、１００Ａ、１００Ｂ　グループメモリモジュール
　１０１　アドレス処理部
　１０２　データ入出力部
　１１０　ロウアドレス処理部
　１２０　カラムアドレス処理部
　１３０　スロットアドレス処理部
　１４０　ライトデータ処理部
　１５０　リードデータ処理部
　１６０、１６０Ａ、１６０Ｂ、２６０　データ入出力インターフェース
　１６１、１６２　外部データバス
　１７０、２７０　コマンドインターフェース
　１７１、２７１　コマンド受信部
　１７２、２７２　コマンド変換発行部
　１７３　外部コマンドバス
　１７４、１７４Ａ、１７４Ｂ、１７７、１７７Ａ、１７７Ｂ、１７７Ｃ、１７７Ｄ　カラムアドレス
　１７５、１７５Ａ、１７５Ｂ、１７８、１７８Ａ、１７８Ｂ、１７８Ｃ、１７８Ｄ　ロウアドレス
　１７６、１７６Ａ、１７６Ｂ　スロットアドレス
　１８０、１８０Ａ、１８０Ｂ、１８０Ｃ、１８０Ｄ　メモリモジュール
　１８１　メモリセル
　１８２　カラムデコーダ
　１８３　ロウデコーダ
　１８５、１８５Ａ、１８５Ｂ、１８５Ｃ、１８５Ｄ　内部メモリリードバス
　１８６、１８６Ａ、１８６Ｂ、１８６Ｃ、１８６Ｄ　内部メモリライトバス
　１８７、１８７Ａ、１８７Ｂ　出力データバス
　１８８、１８８Ａ、１８８Ｂ　入力データバス
　２０１　外部スロットアドレス
　２０２　内部スロットアドレス
　２０３　上位スロットアドレス
　２０４　下位スロットアドレス
　２１０　内部スロット
　２１１　外部スロット
　２６１　データストローブ信号
　２７３　外部クロック信号
　以下、本発明に係るメモリ装置の実施の形態について、図面を参照しながら詳細に説明する。
　（実施の形態１）
　本発明の実施の形態１に係るメモリ装置は、複数のメモリモジュールを備え、当該複数のメモリモジュールに対して同時にアクセスする。さらに、本発明の実施の形態１に係るメモリ装置は、データ書き込みの際、外部から入力されたライトデータを複数のスロットに分割し、当該スロットを組み込んだデータを各メモリモジュールに書き込む。また、本発明の実施の形態１に係るメモリ装置は、データ読み出しの際、各メモリモジュールから読み出したデータを複数のスロットに分割し、分割したスロットのうち指定されたスロットを組み合わせたリードデータを出力する。これにより、本発明の実施の形態１に係るメモリ装置は、高いアクセス効率を実現でき、かつコストの増加を抑制できる。
　まず、本発明の実施の形態に係るメモリ装置の構成を説明する。
　図１は、本発明のメモリ装置の構成を示すブロック図である。
　図１に示すメモリ装置１０は、ｍビット単位のデータの読み出し及び書き込みが可能なメモリ装置である。メモリ装置１０は、外部コマンドバス１７３に入力された外部コマンドに従って、外部データバス１６１に入力されたｍビットのライトデータを記憶する。また、メモリ装置１０は、外部コマンドバス１７３に入力された外部コマンドに従って、保持するデータをｍビットのリードデータとして外部データバス１６１に出力する。
　メモリ装置１０は、グループメモリモジュール１００と、データ入出力インターフェース１６０と、コマンドインターフェース１７０とを備える。例えば、メモリ装置１０は、１又は複数の半導体集積回路で構成される。
　グループメモリモジュール１００は、アドレス処理部１０１と、データ入出力部１０２と、４個のメモリモジュール１８０Ａ～１８０Ｄと、内部メモリリードバス１８５Ａ～１８５Ｄと、内部メモリライトバス１８６Ａ～１８６Ｄと、出力データバス１８７と、入力データバス１８８とを備える。なお、メモリモジュール１８０Ａ～１８０Ｄを特に区別しない場合には、メモリモジュール１８０と記す。また、内部メモリリードバス１８５Ａ～１８５Ｄを特に区別しない場合は、内部メモリリードバス１８５と記す。また、内部メモリライトバス１８６Ａ～１８６Ｄを特に区別しない場合は、内部メモリライトバス１８６と記す。
　コマンドインターフェース１７０は、コマンド受信部１７１と、コマンド変換発行部１７２とを備える。
　コマンド受信部１７１は、外部コマンドバス１７３に供給された外部コマンドを受信する。外部コマンドは、メモリ装置１０の動作を指示するコマンドである。具体的には、外部コマンドは、外部アドレスと、読み出し又は書き込みを指定する情報と、動作のタイミングを制御する信号とを含む。また、コマンド受信部１７１は、グループメモリモジュール１００における１回のアクセスに対して、各メモリモジュール１８０に対する４つの外部コマンドを受信する。
　コマンド変換発行部１７２は、コマンド受信部１７１により受信された外部コマンドに含まれる外部アドレスを、メモリ装置１０の内部のアドレスである、カラムアドレス１７４、ロウアドレス１７５及びスロットアドレス１７６に変換する。コマンド変換発行部１７２は、カラムアドレス１７４をカラムアドレス処理部１２０に出力し、ロウアドレス１７５をロウアドレス処理部１１０に出力し、スロットアドレス１７６をスロットアドレス処理部１３０に出力する。カラムアドレス１７４、ロウアドレス１７５、及びスロットアドレス１７６は、それぞれ４個のメモリモジュール１８０に対応するアドレスを含む。
　また、コマンドインターフェース１７０は、外部コマンドに含まれる読み出し又は書き込みを指定する情報、及び動作のタイミングを制御する信号等から後述する活性化信号、読み出し指示信号及び書き込み指示信号を生成する。コマンドインターフェース１７０は、生成した活性化信号、読み出し指示信号及び書き込み指示信号グループメモリモジュール１００に出力する。
　アドレス処理部１０１は、４個のメモリモジュール１８０のそれぞれに対する４個のアドレスを保持する。アドレス処理部１０１は、ロウアドレス処理部１１０と、カラムアドレス処理部１２０とを備える。
　ロウアドレス処理部１１０は、コマンド変換発行部１７２により出力されたロウアドレス１７５に含まれるメモリモジュール１８０Ａ～１８０Ｄのそれぞれに対応するロウアドレス１７８Ａ～１７８Ｄを保持する。ロウアドレス処理部１１０は、複数のメモリモジュール１８０へのアクセス（読み出し又は書き込み）が完了するまで、ロウアドレス１７８Ａ～１７８Ｄを保持する。なお、ロウアドレス１７８Ａ～１７８Ｄを特に区別しない場合には、ロウアドレス１７８と記す。
　カラムアドレス処理部１２０は、コマンド変換発行部１７２により出力されたカラムアドレス１７４に含まれるメモリモジュール１８０Ａ～１８０Ｄのそれぞれに対応するカラムアドレス１７７Ａ～１７７Ｄを保持する。カラムアドレス処理部１２０は、複数のメモリモジュール１８０へのアクセスが完了するまで、カラムアドレス１７７Ａ～１７７Ｄを保持する。なお、カラムアドレス１７７Ａ～１７７Ｄを特に区別しない場合には、カラムアドレス１７７と記す。
　各メモリモジュール１８０は、アドレス毎にデータを記憶し、アドレス処理部１０１に保持される４個のアドレスによりそれぞれアドレスが指定される。４個のメモリモジュール１８０Ａ～１８０Ｄは、それぞれ４個の内部メモリリードバス１８５Ａ～１８５Ｄ及び４個の内部メモリライトバス１８６Ａ～１８６Ｄに一対一に接続される。メモリモジュール１８０は、メモリセル１８１と、カラムデコーダ１８２と、ロウデコーダ１８３とを備える。メモリモジュール１８０は、例えば、ＤＲＡＭである。
　メモリセル１８１は、行列状に配置され、それぞれｍビットのデータを保持する複数のメモリ素子を含む。
　カラムデコーダ１８２は、入力されたカラムアドレス１７７をデコードすることでメモリセル１８１の所定の列を選択する。ロウデコーダ１８３は、入力されたロウアドレス１７８をデコードすることでメモリセル１８１の所定の行を選択する。
　メモリモジュール１８０は、メモリセル１８１において、カラムデコーダ１８２により選択された列、かつロウデコーダ１８３により選択された行のアドレスのメモリ素子に保持されるデータの読み出し、及び当該メモリ素子へのデータの書き込みを行う。
　データ入出力部１０２は、スロットアドレス処理部１３０と、ライトデータ処理部１４０と、リードデータ処理部１５０とを備える。
　スロットアドレス処理部１３０は、コマンドインターフェース１７０により出力されるスロットアドレス１７６を取得する。スロットアドレス処理部１３０は、各メモリモジュール１８０へのアクセス完了まで、スロットアドレス１７６を保持する。
　ライトデータ処理部１４０は、メモリモジュール１８０Ａ～１８０Ｄに、それぞれ内部メモリライトバス１８６Ａ～１８６Ｄを介して接続される。
　ライトデータ処理部１４０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、入力データバス１８８のライトデータを各内部メモリライトバス１８６のスロットへ組上げる。また、ライトデータ処理部１４０は、不要なスロット位置にはデータマスクフラッグを設定する。
　リードデータ処理部１５０は、メモリモジュール１８０Ａ～１８０Ｄに、内部メモリリードバス１８５Ａ～１８６Ｄを介して接続される。リードデータ処理部１５０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、各内部メモリリードバス１８５のスロットを組上げてリードデータとして出力データバス１８７に出力する。
　各内部メモリリードバス１８５のバス幅はｍビットであり、各内部メモリライトバス１８６のバス幅はｍビットである。また、出力データバス１８７及び入力データバス１８８のバス幅は、それぞれｍビットである。
　データ入出力インターフェース１６０は、出力データバス１８７を介してリードデータ処理部１５０に接続される。データ入出力インターフェース１６０は、出力データバス１８７のｍビットのリードデータを外部データバス１６１のバス幅に変換する。データ入出力インターフェース１６０は、変換したリードデータを外部データバス１６１に出力する。言い換えると、データ入出力インターフェース１６０は、出力データバス１８７に出力されたリードデータを外部クロックに合わせて分割し、分割したリードデータを外部データバス１６１に出力する。ここで、外部クロックは、外部から供給される同期信号である。なお、データ入出力インターフェース１６０は、外部クロックの代わりに、外部クロックの変化のタイミングに基づくタイミングで変化するタイミング信号を用いてもよい。
　データ入出力インターフェース１６０は、入力データバス１８８を介してライトデータ処理部１４０に接続される。データ入出力インターフェース１６０は、外部データバス１６１に供給されたライトデータを外部データバス１６１のバス幅から、ｍビットのバス幅に変換する。データ入出力インターフェース１６０は、変換したライトデータを入力データバス１８８に出力する。言い換えると、データ入出力インターフェース１６０は、外部データバス１６１に入力されたライトデータを、外部クロックに合わせて取り込み、取り込んだライトデータを入力データバス１８８に出力する。
　次に、本発明の実施の形態１に係るメモリ装置１０の動作を説明する。
　図２は、データ読み出し時におけるリードデータ処理部１５０の動作を示す図である。図２におけるＣｅｌｌ０～Ｃｅｌｌ３は、それぞれメモリモジュール１８０Ａ～１８０Ｄに対応する。
　データ読み出し時には、メモリモジュール１８０により内部メモリリードバス１８５Ａ～１８５Ｄのそれぞれに、ｍビットの読み出しデータが出力される。各内部メモリリードバス１８５は、４つの内部スロット２１０を含む。内部スロット２１０は、バス幅ｍビットの内部メモリリードバス１８５及び内部メモリライトバス１８６をそれぞれメモリモジュール数４で分割したデータ単位である。言い換えると、内部スロット２１０は、内部メモリリードバス１８５及び内部メモリライトバス１８６の部分的なバスである。
　リードデータ処理部１５０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、内部メモリリードバス１８５のスロットを組上げてリードデータとして出力データバス１８７に出力する。
　出力データバス１８７は、４つの外部スロット２１１を含む。外部スロット２１１は、バス幅ｍビットの出力データバス１８７及び入力データバス１８８をそれぞれメモリモジュール数４で分割したデータ単位である。言い換えると、外部スロット２１１は、出力データバス１８７及び入力データバス１８８の部分的なバスである。
　リードデータ処理部１５０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、４個の内部メモリリードバス１８５を介して４個のメモリモジュール１８０から読み出されたデータのうち、４個の内部スロット２１０のデータを選択する。リードデータ処理部１５０は、選択したデータを出力データバス１８７に含まれる外部スロット２１１に組み込んで出力する。
　スロットアドレス１７６は、内部スロット２１０の位置と、外部スロット２１１の位置との一対一の対応関係を示す情報である。スロットアドレス１７６は、４つの外部スロットアドレス２０１と、４つの外部スロットアドレス２０１にそれぞれ対応する内部スロットアドレス２０２とを含む。
　外部スロットアドレス２０１は、外部スロット２１１の位置を指定するアドレスである。
　内部スロットアドレス２０２は、内部スロット２１０の位置を指定するアドレスである。ここでは、内部スロットアドレス２０２は４ビットである。
　内部スロットアドレス２０２は、２ビットの上位スロットアドレス２０３と、２ビットの下位スロットアドレス２０４とを含む。
　上位スロットアドレス２０３は、内部スロットアドレス２０２の上位２ビットのアドレスである。上位スロットアドレス２０３は、メモリモジュール１８０Ａ～１８０Ｄのうちいずれかを指定するアドレスである。言い換えると、上位スロットアドレス２０３は、内部メモリリードバス１８５Ａ～１８５Ｄ及び内部メモリライトバス１８６Ａ～１８６Ｄのうちいずれかを指定するアドレスである。
　下位スロットアドレス２０４は、内部スロットアドレス２０２の下位２ビットのアドレスである。下位スロットアドレス２０４は、各内部メモリリードバス１８５及び各内部メモリライトバス１８６に含まれる内部スロット２１０のうちいずれかを指定するアドレスである。
　リードデータ処理部１５０は、上位スロットアドレス２０３で指定される内部メモリリードバス１８５に含まれ、かつ下位スロットアドレス２０４で指定される内部スロット２１０のデータを選択する。リードデータ処理部１５０は、スロットアドレス１７６に従い、当該上位スロットアドレス２０３及び当該下位スロットアドレス２０４を含む内部スロットアドレス２０２に対応する外部スロットアドレス２０１で指定される位置の外部スロット２１１に選択したデータを出力する。
　リードデータ処理部１５０は、スロットアドレス１７６に含まれる４つの内部スロットアドレス２０２で指定される内部スロット２１０をそれぞれ選択する。リードデータ処理部１５０は、選択した４つの２１０をそれぞれ、対応する外部スロット２１１に出力する。
　以上により、リードデータ処理部１５０は、スロットアドレス１７６に基づき、４つのメモリモジュール１８０から読み出された４×ｍビットのデータに含まれる４つの内部スロット２１０を選択し、選択した４つの内部スロット２１０のデータをｍビットの１つのリードデータとして出力する。
　図３は、データ書き込み時におけるライトデータ処理部１４０の動作を示す図である。なお、図３におけるＣｅｌｌ０～Ｃｅｌｌ３は、それぞれメモリモジュール１８０Ａ～１８０Ｄに対応する。
　データ書き込み時には、データ入出力インターフェース１６０により、入力データバス１８８に、ｍビットのライトデータが出力される。入力データバス１８８は、４つの外部スロット２１１を含む。
　ライトデータ処理部１４０は、スロットアドレス処理部１３０により出力されるスロットアドレス１７６に従って、入力データバス１８８のライトデータを各内部メモリライトバス１８６のスロットへ組上げる。
　各内部メモリライトバス１８６は、それぞれ４つの内部スロット２１０を含む。
　ライトデータ処理部１４０は、入力データバス１８８に含まれる４個の外部スロット２１１のデータを、それぞれ４個の内部メモリライトバス１８６に含まれる内部スロット２１０のいずれかに出力することで、４個のメモリモジュール１８０にライトデータを書き込む。
　具体的には、ライトデータ処理部１４０は、外部スロットアドレス２０１で指定される位置の外部スロット２１１のデータを、当該外部スロットアドレス２０１に対応する上位スロットアドレス２０３で指定される内部メモリライトバス１８６における、当該外部スロットアドレス２０１に対応する下位スロットアドレス２０４で指定される位置の内部スロット２１０に出力する。
　ライトデータ処理部１４０は、スロットアドレス１７６に含まれる４つの外部スロットアドレス２０１で指定される外部スロット２１１のデータをそれぞれ、対応する内部スロット２１０に出力する。
　また、ライトデータ処理部１４０は、入力データバス１８８のｍビットのライトデータをスロットアドレス１７６に従い組み替えたうえ、全ての内部メモリライトバス１８６にコピーし出力する。この際、ライトデータ処理部１４０は、書き込みが不要な内部スロット２１０にはデータマスクフラグを設定し、内部メモリライトバス１８６に出力する。データマスクフラグは、当該データマスクフラグを付与した内部スロット２１０のデータをメモリモジュール１８０に書き込ませないことを指示するフラグである。
　つまり、ライトデータ処理部１４０は、外部スロット２１１のデータを出力した内部スロット２１０以外の内部スロット２１０に、データマスクフラグを付与する。
　具体的には、ライトデータ処理部１４０は、外部スロットアドレス２０１で指定される位置の外部スロット２１１のデータを、当該外部スロットアドレス２０１に対応する下位スロットアドレス２０４で指定される位置の内部スロット２１０に組み込む。ライトデータ処理部１４０は、スロットアドレス１７６に従い、４つの外部スロットアドレス２０１のデータをそれぞれ４つの内部スロット２１０に組み込んだ１つのｍビットのデータを生成する。
　ライトデータ処理部１４０は、上位スロットアドレス２０３で指定される内部メモリライトバス１８６ごとに、当該上位スロットアドレス２０３に対応する下位スロットアドレス２０４で指定される内部スロット２１０以外の内部スロット２１０に、データマスクフラグを付与する。
　以上により、ライトデータ処理部１４０は、スロットアドレス１７６に基づき、ｍビットのライトデータに含まれる４つの外部スロット２１１のデータを、４つのメモリモジュール１８０に分散して書き込むことができる。
　次に、グループメモリモジュール１００によるデータ読み出し動作を説明する。
　図４は、グループメモリモジュール１００によるデータ読み出し動作を示す図である。
　内部クロックの周期Ｔ１で、ロウアドレス処理部１１０は、コマンドインターフェース１７０からロウアドレス１７５及び活性化信号を含むロウアドレスコマンドを受け取る。内部クロックの周期Ｔ２で、ロウアドレス処理部１１０は、受け取ったロウアドレスコマンドから４つのメモリモジュール１８０にロウアドレス１７８及び活性化信号（ロウＡＣＴ）を同時に発行する。なお、図４に示すロウＡＣＴは、Ｌｏｗレベルで活性化状態を示し、Ｈｉｇｈレベルで非活性化状態を示す信号である。
　これにより、ロウアドレス１７８で指定された行のメモリ素子が活性化される。ロウアドレス処理部１１０は、ロウアドレス１７８及び活性化信号を、コマンドインターフェース１７０から非活性化のコマンドが送られるまで保持する。例えば、ロウアドレス処理部１１０は、周期Ｔ４が終わるまでロウアドレス１７８及び活性化信号を保持する。
　一方、カラムアドレス処理部１２０は、周期Ｔ２で、コマンドインターフェース１７０からカラムアドレス１７４及び読み出し指示信号を含むカラムアドレスコマンドを受け取る。カラムアドレス処理部１２０は、周期Ｔ３で、周期Ｔ２で活性化された４つのメモリモジュール１８０の全てに対して、カラムアドレス１７７及び読み出し指示信号を同時に発行する。これにより、メモリモジュール１８０は、活性化しているロウアドレス１７８のメモリ素子のうちカラムアドレス１７７で指定される列のメモリ素子が記憶しているデータを各メモリモジュール１８０に接続されている内部メモリリードバス１８５へ出力する。
　また、メモリモジュール１８０は、カラムアドレス１７７及び読み出し指示信号が供給されている間、内部メモリリードバス１８５へデータを出力し続ける。例えば、カラムアドレス処理部１２０は、周期Ｔ４が終わるまでカラムアドレス１７７及び読み出し指示信号を保持する。
　周期Ｔ４でリードデータ処理部１５０は、周期Ｔ３で各内部メモリリードバス１８５へ出力されたリードデータをリードデータ処理部１５０が備えるデータ保持回路（図示せず）に取り込む。
　また、スロットアドレス処理部１３０は、カラムアドレスコマンドの受け取りタイミングと同期して周期Ｔ２でコマンドインターフェース１７０からスロットアドレス１７６を含むスロットアドレスコマンドを受け取る。スロットアドレス処理部１３０は、受け取ったスロットアドレスコマンドを周期Ｔ４が終わるまで保持する。スロットアドレス処理部１３０は、周期Ｔ４で、リードデータ処理部１５０へ内部スロットアドレス２０２及び外部スロットアドレス２０１を同時に発行する。
　リードデータ処理部１５０は、周期Ｔ４で受け取った外部スロットアドレス２０１に従い、外部スロット２１１毎に、周期Ｔ４で受け取った内部スロットアドレス２０２に含まれる上位スロットアドレス２０３に従い内部メモリリードバス１８５を選択し、更に内部スロットアドレス２０２に含まれる下位スロットアドレス２０４に従い内部メモリリードバス１８５内の内部スロット２１０のデータを選択する。リードデータ処理部１５０は、周期Ｔ５で、選択した４つの内部スロット２１０を４つの外部スロット２１１に割り当て、当該４つの外部スロットを含むリードデータをデータ入出力インターフェース１６０へ出力する。
　例えば、スロットアドレス１７６に含まれる内部スロットアドレス２０２と外部スロットアドレス２０１との４つの組が、「０Ｂ－Ｓ１」、「１Ｃ－Ｓ２」、「２Ａ－Ｓ０」及び「３Ｄ－Ｓ３」の場合、内部メモリリードバス１８５Ｂの最初の内部スロット２１０のデータが、リードデータの２番目の外部スロット２１１に組み込まれ、内部メモリリードバス１８５Ｃの２番目の内部スロット２１０のデータが、リードデータの３番目の外部スロット２１１に組み込まれ、内部メモリリードバス１８５Ａの３番目の内部スロット２１０のデータが、リードデータの最初の外部スロット２１１に組み込まれ、内部メモリリードバス１８５Ｄの最後の内部スロット２１０のデータが、リードデータの最後の外部スロット２１１に組み込まれる。
　ロウアドレス処理部１１０は、周期Ｔ５でコマンドインターフェース１７０から非活性コマンドを受け取る。ロウアドレス処理部１１０は、周期Ｔ２で活性化した各メモリモジュール１８０のロウアドレス１７８及び活性化信号を非活性状態へ移行させる。
　このように、グループメモリモジュール１００は、４つのメモリモジュール１８０の関連性のないロウアドレスを同時に活性化する。次に、グループメモリモジュール１００は、カラムアドレス１７７及び読み出しコマンドを、４つのメモリモジュール１８０に同時に発行する。これにより、データ幅ｍの内部メモリリードバス１８５に全く独立した４つのデータが出力される。
　また、リードデータ処理部１５０は、内部スロットアドレス２０２で指定される各内部メモリリードバス１８５毎に内部スロット２１０を選択し、４つの外部スロット２１１に独立して出力する。これにより、データ入出力インターフェース１６０へ出力されるリードデータは、ｍ／４ビット単位の関連性の薄い独立したデータとなる。このようにして、本発明に係るメモリ装置１０において、データ入出力インターフェース１６０は、バス幅ｍを保持しつつ有効なデータ単位（以降、最小アクセス単位）をｍ／４ビットにまで下げることができる。
　次に、グループメモリモジュール１００によるデータ書き込み動作を説明する。
　図５は、グループメモリモジュール１００によるデータ書き込み動作を示す図である。
　なお、図４に示すデータ読み出し動作と同様の動作については説明を省略する。
　読み出し動作と同様に、周期Ｔ２で、ロウアドレス１７８で指定されたメモリモジュール１８０のメモリ素子が活性化される。
　周期Ｔ３でライトデータ処理部１４０は、データ入出力インターフェース１６０から入力されたライトデータを、ライトデータ処理部１４０が備えるデータ保持回路（図示せず）に取り込む。また、ライトデータ処理部１４０は、取り込んだライトデータを、ライトデータ処理部１４０が備える、各内部メモリライトバス１８６にデータを出力する出力回路（図示せず）に送る。
　また、周期Ｔ３でスロットアドレス処理部１３０は、ライトデータ処理部１４０へ内部スロットアドレス２０２及び外部スロットアドレス２０１を同時に発行する。
　ライトデータ処理部１４０は、各メモリモジュール１８０に書き込むデータと、書き込まないデータを分けるため、データマスクフラグを生成する。周期Ｔ４でライトデータ処理部１４０は、生成したデータマスクフラグを、データの出力と同時に出力する。
　具体的には、ライトデータ処理部１４０は、周期Ｔ３でスロットアドレス処理部１３０から受け取った内部スロットアドレス２０２に含まれる上位スロットアドレス２０３に従い、各外部スロット２１１のデータが書き込まれるメモリモジュール１８０と接続される内部メモリライトバス１８６を選択する。ライトデータ処理部１４０は、内部スロットアドレス２０２に含まれる下位スロットアドレス２０４に従い、選択された内部メモリライトバス１８６の内部スロット２１０を有効化する。また、ライトデータ処理部１４０は、有効化されない内部スロット２１０に対してデータマスクフラッグを設定する。
　周期Ｔ４でライトデータ処理部１４０は、周期Ｔ３で生成したデータ及びデータマスクフラッグを出力する。
　一方、カラムアドレス処理部１２０は、周期Ｔ２で、コマンドインターフェース１７０からカラムアドレス１７４及び書き込み指示信号を含むカラムアドレスコマンドを受け取る。周期Ｔ４でカラムアドレス処理部１２０は、周期Ｔ２で活性化された４つのメモリモジュールの全てに対してカラムアドレス１７７及び書き込み指示信号を同時に発行する。これにより、メモリモジュール１８０は、活性化しているロウアドレス１７８のメモリ素子のうちカラムアドレス１７７で指示されるメモリ素子へ、内部メモリライトバス１８６から入力されるデータを記憶する。ここで、ライトデータ処理部１４０は、メモリモジュール１８０にカラムアドレス１７７及び書き込み指示信号が供給されている間、内部メモリライトバス１８６にデータを出力し続ける。例えば、ライトデータ処理部１４０は、周期Ｔ４が終わるまでデータを出力し続ける。
　周期Ｔ５で、ロウアドレス処理部１１０は、周期Ｔ２で活性化した各メモリモジュール１８０のロウアドレス１７８及び活性化信号を非活性状態へ移行させる。
　このように、グループメモリモジュール１００は、入力されたライトデータを４つの外部スロット２１１毎に出力すべき内部メモリライトバス１８６を選択し、内部スロットアドレス２０２に従い書き込み不要な内部スロット２１０にはデータマスクフラッグを添付して出力する。これにより、グループメモリモジュール１００は、データ入出力インターフェース１６０からバス幅ｍで入力されるライトデータをｍ／４ビットの単位で任意のメモリモジュール１８０上の任意のロウアドレス１７８及びカラムアドレス１７７の位置のメモリ素子に記憶させることができる。よって、グループメモリモジュール１００は、データ書き込みにおいて、入力バス幅ｍビットを保持しつつ最小アクセス単位をｍ／４ビットにまで下げることができる。
　次に、グループメモリモジュール１００による連続的にデータを読み出す動作を説明する。
　図６は、グループメモリモジュール１００による連続的にデータを読み出す動作を示す図である。
　なお、図４に示すデータ読み出し動作と同様の動作については説明を省略する。
　図４に示す読み出し動作と同様に、周期Ｔ２で、ロウアドレス１７８で指定されたメモリモジュール１８０のメモリ素子が活性化される。
　周期Ｔ２でカラムアドレス処理部１２０は、コマンドインターフェース１７０から１回目のカラムアドレスコマンドを受け取る。周期Ｔ３でカラムアドレス処理部１２０は、周期Ｔ２で活性化された４つのメモリモジュール１８０へ１回目のカラムアドレス１７７及び読み出し指示信号を同時に発行する。
　また、周期Ｔ３でカラムアドレス処理部１２０は、コマンドインターフェース１７０から２回目のカラムアドレスコマンドを受け取る。周期Ｔ４でカラムアドレス処理部１２０は、周期Ｔ２で活性化された４つのメモリモジュール１８０へ２回目のカラムアドレス１７７及び読み出し指示信号を同時に発行する。
　１回目のカラムアドレス１７７及び読み出し指示信号の発行を受けて各メモリモジュール１８０は、周期Ｔ３の期間で内部メモリリードバス１８５に１回目の読み出しデータを出力する。２回目のカラムアドレス１７７及び読み出し指示信号の発行を受けて各メモリモジュール１８０は、周期Ｔ４の期間で内部メモリリードバス１８５に２回目の読み出しデータを出力する。
　なお、ここでは、リードコマンドを２回発行する例を説明したが、２回以上であっても同様に処理できる。また、２回以上の場合も、内部クロックのサイクル（周期）単位で、内部メモリリードバス１８５に出力されるデータが切り替わる。
　リードデータ処理部１５０は、各内部メモリリードバス１８５へ出力された１回目の読み出しデータを、周期Ｔ４の最初の立ち上がりエッジでデータ保持回路に取り込む。リードデータ処理部１５０は、取り込んだ１回目の読み出しデータをデータ入出力インターフェース１６０に出力するための処理を行う。次に、リードデータ処理部１５０は、各内部メモリリードバス１８５へ出力された２回目の読み出しデータを、周期Ｔ５の最初の立ち上がりエッジでデータ保持回路に取り込む。リードデータ処理部１５０は、取り込んだ２回目の読み出しデータをデータ入出力インターフェース１６０に出力するための処理を行う。
　一方、スロットアドレス処理部１３０は、カラムアドレス処理部１２０によるカラムアドレスコマンドの受け取りタイミングと同期して、周期Ｔ２でコマンドインターフェース１７０から１回目のスロットアドレスコマンドを受け取る。スロットアドレス処理部１３０は、受け取った１回目のスロットアドレスコマンドを周期Ｔ４の終わりまで保持する。周期Ｔ４でスロットアドレス処理部１３０は、リードデータ処理部１５０に、保持する１回目のスロットアドレスコマンドに含まれる内部スロットアドレス２０２及び外部スロットアドレス２０１を同時に発行する。
　また、スロットアドレス処理部１３０は、周期Ｔ３でコマンドインターフェース１７０から２回目のスロットアドレスコマンドを受け取る。スロットアドレス処理部１３０は、受け取った２回目のスロットアドレスコマンドを周期Ｔ５の終わりまで保持する。周期Ｔ５でスロットアドレス処理部１３０は、リードデータ処理部１５０に、保持する２回目のスロットアドレスコマンドに含まれる内部スロットアドレス２０２及び外部スロットアドレス２０１を同時に発行する。
　ここで、リードデータ処理部１５０が備えるデータ保持回路は、複数の段数を有してもよいし、ＦｉＦｏ（Ｆａｓｔ　ｉｎ　Ｆａｓｔ　ｏｕｔ)バッファ等であってもよい。
　リードデータ処理部１５０は、周期Ｔ４で受け取った１回目の外部スロットアドレス２０１に従い、外部スロット２１１毎に、周期Ｔ４で受け取った１回目の内部スロットアドレス２０２に含まれる上位スロットアドレス２０３に従い内部メモリリードバス１８５を選択し、更に内部スロットアドレス２０２に含まれる下位スロットアドレス２０４に従い内部メモリリードバス１８５内の内部スロット２１０のデータを選択する。リードデータ処理部１５０は、周期Ｔ５で、選択した４つの内部スロット２１０のデータを４つの外部スロット２１１に割り当て、当該４つの外部スロット２１１を含む１回目のリードデータをデータ入出力インターフェース１６０へ出力する。
　また、リードデータ処理部１５０は、周期Ｔ５で受け取った２回目の外部スロットアドレス２０１に従い、外部スロット２１１毎に、周期Ｔ５で受け取った２回目の内部スロットアドレス２０２に含まれる上位スロットアドレス２０３に従い内部メモリリードバス１８５を選択し、更に内部スロットアドレス２０２に含まれる下位スロットアドレス２０４に従い内部メモリリードバス１８５内の内部スロット２１０のデータを選択する。リードデータ処理部１５０は、周期Ｔ６で、選択した４つの内部スロット２１０のデータを４つの外部スロット２１１に割り当て、当該４つの外部スロット２１１を含む２回目のリードデータをデータ入出力インターフェース１６０へ出力する。
　ここで、周期Ｔ４及び周期Ｔ５で受け取る１回目の内部スロットアドレス２０２及び外部スロットアドレス２０１と、２回目の内部スロットアドレス２０２及び外部スロットアドレス２０１とは異なってもよいし、同一であってもよい。すなわち、グループメモリモジュール１００は、外部から指定された１回目及び２回目のスロットアドレス１７６に従い、任意のスロットを選択できる。
　このように、メモリ装置１０は、データ入出力インターフェース１６０の出力においてバス幅ｍビットを保持しつつ有効なデータ単位をｍ／４ビットに下げたまま、毎サイクルリードデータを出力できる。
　なお、ここでは連続の読み出し動作を説明したが、メモリ装置１０は、連続の書き込み動作も同様に行うことができる。つまり、連続の書き込み動作は、１回目の書き込み動作と、２回目の書き込み動作とのライトコマンド及びライトデータの入力タイミングが１サイクルずれたパイプライン動作になる。
　以上より、本発明の実施の形態１に係るメモリ装置１０は、読み出しデータの転送サイズ、及び書き込みデータの転送サイズを変えることなく、１回の入出力で複数の全く異なるアドレスのデータへアクセスできる。これにより、本発明の実施の形態１に係るメモリ装置１０は、データの最小アクセス単位を小さくできるので、高いアクセス効率を実現できる。また、本発明の実施の形態１に係るメモリ装置１０は、従来のメモリ装置と比べて実装するメモリデバイスの数を増加させることなく、高いアクセス効率を実現できる。すなわち、本発明の実施の形態１に係るメモリ装置１０は、高いアクセス効率を実現でき、かつコストの増加を抑制できる。
　（実施の形態２）
　本発明の実施の形態２に係るメモリ装置は、上述した実施の形態１に係るグループメモリモジュール１００を２つ備える。
　まず、本発明の実施の形態２に係るメモリ装置の構成を説明する。
　図７は、本発明の実施の形態２に係るメモリ装置の構成を示すブロック図である。なお、図１と同様の要素には同一の符号を付しており詳細な説明は省略する。
　図７に示すメモリ装置２０は、グループメモリモジュール１００Ａ及び１００Ｂと、データ入出力インターフェース２６０と、コマンドインターフェース２７０とを備える。
　グループメモリモジュール１００Ａ及び１００Ｂは、それぞれ図１に示すグループメモリモジュール１００と同一の構成である。
　コマンドインターフェース２７０は、コマンド受信部２７１と、コマンド変換発行部２７２とを備える。
　コマンド受信部２７１は、外部コマンドバス１７３に入力されたグループメモリモジュール１００Ａ及び１００Ｂに対する外部コマンドを受信する。
　コマンド変換発行部２７２は、コマンド受信部２７１により受信されたグループメモリモジュール１００Ａに対する外部コマンドに含まれる外部アドレスを、グループメモリモジュール１００Ａの内部のアドレスである、カラムアドレス１７４Ａ、ロウアドレス１７５Ａ及びスロットアドレス１７６Ａに変換する。コマンド変換発行部２７２は、カラムアドレス１７４Ａ、ロウアドレス１７５Ａ及びスロットアドレス１７６Ａをそれぞれ、グループメモリモジュール１００Ａのカラムアドレス処理部１２０、ロウアドレス処理部１１０、及びスロットアドレス処理部１３０に出力する。
　コマンド変換発行部２７２は、コマンド受信部２７１により受信されたグループメモリモジュール１００Ｂに対する外部コマンドに含まれる外部アドレスを、グループメモリモジュール１００Ｂの内部のアドレスである、カラムアドレス１７４Ｂ、ロウアドレス１７５Ｂ及びスロットアドレス１７６Ｂに変換する。コマンド変換発行部２７２は、カラムアドレス１７４Ｂ、ロウアドレス１７５Ｂ及びスロットアドレス１７６Ｂをそれぞれ、グループメモリモジュール１００Ｂのカラムアドレス処理部１２０、ロウアドレス処理部１１０、及びスロットアドレス処理部１３０に出力する。
　データ入出力インターフェース２６０は、出力データバス１８７Ａに出力されたグループメモリモジュール１００Ａからのリードデータを外部データバス１６１のバス幅に変換し、変換したリードデータを外部データバス１６１に出力する。
　データ入出力インターフェース２６０は、出力データバス１８７Ｂに出力されたグループメモリモジュール１００Ｂからのリードデータを外部データバス１６１のバス幅に変換し、変換したリードデータを外部データバス１６１に出力する。
　データ入出力インターフェース２６０は、外部データバス１６１に入力されたライトデータを、外部データバス１６１のバス幅から、ｍビットのバス幅に変換し、変換したライトデータを入力データバス１８８Ａ及び１８８Ｂに出力する。
　出力データバス１８７Ａ、１８７Ｂ、入力データバス１８８Ａ及び１８８Ｂのバス幅は、それぞれｍビットである。
　次に、メモリ装置２０の動作を説明する。
　図８は、メモリ装置２０によるデータ読み出し動作を示す図である。
　２つのグループメモリモジュールからデータを読み出す動作を以下に示す。
　周期Ｔ１でグループメモリモジュール１００Ａは、ロウアドレス１７５Ａ及び活性化信号をコマンドインターフェース２７０から受け取る。周期Ｔ２でグループメモリモジュール１００Ａは、４つのメモリモジュール１８０を同時に活性化する。
　一方、周期Ｔ２でグループメモリモジュール１００Ｂは、ロウアドレス１７５Ｂ及び活性化信号をコマンドインターフェース２７０から受け取る。周期Ｔ３でグループメモリモジュール１００Ｂは、４つのメモリモジュール１８０を同時に活性化する。
　周期Ｔ２でグループメモリモジュール１００Ａは、コマンドインターフェース２７０からカラムアドレス１７４Ａ及びスロットアドレス１７６Ａを受け取る。周期Ｔ３でグループメモリモジュール１００Ａは、メモリモジュール１８０に対してカラムアドレス１７７を発行する。周期Ｔ４でグループメモリモジュール１００Ａのリードデータ処理部１５０は、内部メモリリードバス１８５に出力されたデータをデータ保持回路に取り込む。
　周期Ｔ３でグループメモリモジュール１００Ｂは、コマンドインターフェース２７０からカラムアドレス１７４Ｂ及びスロットアドレス１７６Ｂを受け取る。周期Ｔ４でグループメモリモジュール１００Ｂは、メモリモジュール１８０に対してカラムアドレス１７７を発行する。周期Ｔ５でグループメモリモジュール１００Ｂのリードデータ処理部１５０は、内部メモリリードバス１８５に出力されたデータをデータ保持回路に取り込む。
　周期Ｔ５でグループメモリモジュール１００Ａは、スロットアドレス１７６Ａに従い、内部スロット２１０を外部スロット２１１に組み込み、組み込んだリードデータをデータ入出力インターフェース２６０へ出力する。
　周期Ｔ６でグループメモリモジュール１００Ｂは、スロットアドレス１７６Ｂに従い、内部スロット２１０を外部スロット２１１に組み込み、組み込んだリードデータをデータ入出力インターフェース２６０へ出力する。
　以上のように、メモリ装置２０は、各グループメモリモジュール１００Ａ及び１００Ｂを実施の形態１のグループメモリモジュール１００と同様に制御する。メモリ装置２０は、コマンドインターフェース２７０から各グループメモリモジュール１００Ａ及び１００Ｂに送るコマンドを１周期ずらす。これにより、各グループメモリモジュール１００Ａ及び１００Ｂで発生するアクセス不可期間を、他のグループメモリモジュール１００Ａ及び１００Ｂのアクセス期間として利用できる。よって、メモリ装置２０は、外部データバス１６１の効率を向上できる。
　なお、ここでは、メモリ装置２０は、２個のグループメモリモジュール１００Ａ及び１００Ｂを備えるとしたが、２個以上のグループメモリモジュールを備えてもよい。
　また、コマンドインターフェース２７０及びデータ入出力インターフェース２６０は、以下に示す方式を用いて、コマンドの受信及びリードデータの出力を行える。
　図９Ａ及び図９Ｂは、コマンドインターフェース２７０によるコマンド受付動作を示す図である。
　コマンドインターフェース２７０は、図９Ａに示すコマンド受付方式（以下「方式Ｘ」）と、図９Ｂに示すコマンド受付方式（以下「方式Ｙ」）のうちいずれかを用いればよい。
　方式Ｘは、コマンドインターフェース２７０が、外部クロック信号２７３の１アクセスサイクル内に２個の外部コマンド３０１及び３０２を受信する方式である。外部クロック信号２７３は、メモリ装置２０の外部から供給される同期信号である。方式Ｘでは、コマンドインターフェース２７０は、Ｍ個のグループメモリモジュールに対する外部コマンドをＭ／２サイクルで受信する。なお、コマンドインターフェース２７０は、外部クロック信号２７３の代わりに、外部クロック信号２７３の変化のタイミングに基づくタイミングで変化するタイミング信号を用いてもよい。
　方式Ｙは、コマンドインターフェース２７０が、外部クロック信号２７３の１アクセスサイクル内にＭ個の外部コマンド３０１～３０Ｍを受信する方式である。方式Ｙでは、コマンドインターフェース２７０は、Ｍ個のグループメモリモジュールに対する外部コマンドを１サイクルで受信する。
　図１０Ａ及び図１０Ｂは、データ入出力インターフェースによるデータ入出力動作を示す図である。
　データ入出力インターフェース２６０は、図１０Ａに示すデータ入出力方式（以下「方式Ｐ」）と、図１０Ｂに示すデータ入出力方式（以下「方式Ｑ」）のうちいずれかを用いればよい。
　方式Ｐは、データ入出力インターフェース２６０が、データストローブ信号２６１の１アクセスサイクル内に外部データバス幅の２つ分のデータを入出力する方式である。つまり、データ入出力インターフェース２６０は、データストローブ信号２６１の１サイクル内に、外部データバス１６１に供給された当該外部データバス１６１のバス幅のデータを２つ分受信する。データ入出力インターフェース２６０は、データストローブ信号２６１の１サイクル内に、外部データバス１６１のバス幅に変換した２つ分のリードデータを外部データバス１６１に出力する。
　データストローブ信号２６１は、メモリ装置２０の外部から供給される同期信号である。なお、データ入出力インターフェース２６０は、データストローブ信号２６１の代わりに、データストローブ信号２６１の変化のタイミングに基づくタイミングで変化するタイミング信号を用いてもよい。
　方式Ｐでは、データ入出力インターフェース２６０は、外部データバス１６１との間でＭ個のリードデータ又はＭ個のライトデータを、Ｍ／２サイクルで受信又は送信する。
　方式Ｑは、データ入出力インターフェース２６０が、データストローブ信号２６１の１アクセスサイクル内に外部データバス幅の１つ分のデータを入出力する方式である。方式Ｑでは、データ入出力インターフェース２６０は、外部データバス１６１との間でＭ個のリードデータ又はＭ個のライトデータを、Ｍサイクルで受信又は送信する。
　図１１は、従来手法と、上記方式Ｘ、方式Ｙ、方式Ｐ及び方式Ｑを組み合わせた本願手法とにおけるバンド幅、最小アクセス粒度（最小アクセス単位）、外部クロック周波数、内部クロック周波数、外部データバス周波数、及び外部データバス幅を示す図である。
　従来手法は、データバス幅が４ＢｙｔｅのＤＤＲ２－８００である。また、外部クロック周波数は、外部クロック信号２７３の周波数であり、外部データバス周波数は、データストローブ信号２６１の周波数である。
　図１１に示すように、従来手法及び本願手法では、バンド幅及び外部クロック周波数がそれぞれ３２００ＭＢｙｔｅ／ｓ及び４００ＭＨｚであり、同一である。
　方式Ｘと方式Ｐとを組み合わせた場合、内部クロック周波数及び外部クロック周波数を変えることなく、かつデータバス幅を狭めることなく、最小アクセス単位を小さくできる。
　方式Ｘと方式Ｑとを組み合わせた場合、外部データバス幅を広げメモリ帯域を確保するとともに内部クロック周波数を下げることができる。これにより、メモリ装置２０の消費電力を低減できる。
　方式Ｙと方式Ｐを組み合わせた場合、内部クロック周波数及び外部クロック周波数を変えることなく、かつデータバス幅を狭めることなく、最小アクセス単位を小さくできる。さらに、方式Ｙと方式Ｐを組み合わせた場合、外部データバス１６１の無効期間の発生によるデータ転送効率の悪化を軽減できる。この無効期間は、各グループメモリモジュール１００Ａ及び１００Ｂに対して発行するコマンドが同一サイクルで２つ以上ある場合にどちらかを優先する事で他方のコマンドの発行が遅れることにより発生する。
　方式Ｙと方式Ｑを組み合わせた場合、データメモリ帯域を減らすことなく、内部クロック周波数及び外部データクロック周波数を下げることができる。これにより、メモリ装置２０の消費電力を低減できる。さらに、方式Ｙと方式Ｑを組み合わせた場合、外部データバス１６１の無効期間の発生によるデータ転送効率の悪化を軽減できる。
　以上、本発明の実施の形態に係るメモリ装置１０及び２０について説明したが、本発明は、この実施の形態に限定されるものではない。
　例えば、上記実施の形態２の説明では、メモリ装置２０は、１つのデータ入出力インターフェース２６０を備えるとしたが、以下に示す構成であってもよい。
　図１２は、本発明の実施の形態２に係るメモリ装置の変形例の構成を示す図である。
　図１２に示すメモリ装置３０は、図７に示すメモリ装置２０に対して、２つのデータ入出力インターフェース１６０Ａ及び１６０Ｂを備える点が異なる。
　データ入出力インターフェース１６０Ａは、出力データバス１８７Ａのｍビットのリードデータを外部データバス１６１のバス幅に変換し、変換したリードデータを外部データバス１６１に出力する。データ入出力インターフェース１６０Ａは、外部データバス１６１に供給されたライトデータを外部データバス１６１のバス幅から、ｍビットのバス幅に変換し、変換したライトデータを入力データバス１８８Ａに出力する。
　データ入出力インターフェース１６０Ｂは、出力データバス１８７Ｂのｍビットのリードデータを外部データバス１６２のバス幅に変換し、変換したリードデータを外部データバス１６２に出力する。データ入出力インターフェース１６０Ａは、外部データバス１６２に供給されたライトデータを外部データバス１６２のバス幅から、ｍビットのバス幅に変換し、変換したライトデータを入力データバス１８８Ｂに出力する。
　また、図９Ａ、図９Ｂに示すコマンドインターフェース２７０の受信方式を、上述した実施の形態１に係るコマンドインターフェース１７０に適用してもよい。この場合、コマンドインターフェース１７０は、外部クロック信号２７３の１サイクルの間に、各メモリモジュール１８０に対する複数の外部コマンドを受け付けてもよい。つまり、コマンドインターフェース１７０は、外部クロック信号２７３の１サイクルの間に、２以上の外部コマンドを受け付けてもよいし、メモリモジュール１８０の数と同数のコマンドを受け付けてもよい。
　また、コマンドインターフェース２７０は、外部クロック信号２７３の１サイクルの間に、グループメモリモジュール１００Ａ及び１００Ｂの数と同数のコマンドを受け付けてもよし、複数のグループメモリモジュール１００Ａ及び１００Ｂに含まれるメモリモジュール１８０の総数と等しい数のコマンドを受け付けてもよい。
　また、コマンドインターフェース２７０は、各グループメモリモジュール１００Ａ及び１００Ｂ、又は各グループメモリモジュール１００Ａ及び１００Ｂ内の複数のメモリモジュール１８０に対して同時にコマンドが発行する機能を有し、１アクセスサイクル内にグループメモリモジュールの数、又は複数のグループメモリモジュールに含まれるメモリモジュール１８０の総数と等しい数以上の外部コマンドを受信してよい。
　また、上記説明では、コマンドインターフェース２７０が、時分割で複数の外部コマンドを受信しているが、外部コマンドバス１７３をバス幅分割して転送する方式であってもよい。
　また、上記説明では、データ入出力インターフェース２６０は、外部データバス１６１との間で、時分割でデータを送受信しているが、外部データバス１６１をバス幅分割して転送する方式であってもよい。
　また、上記ロウアドレス１７８は、メモリセル１８１のページアドレスであってもよい。
　また、内部スロットアドレス２０２に含まれる、メモリモジュール１８０を指定するビットと、スロットを指定するビットとは、任意の位置でよい。例えば、下位２ビットでメモリモジュールを指定し、上位２ビットでスロットを指定してもよい。
　また、グループメモリモジュール１００、１００Ａ及び１００Ｂが備えるメモリモジュール１８０の数は４個に限定されるものではなく、２以上であればよい。
　また、上記説明では、各内部メモリリードバス１８５及び各内部メモリライトバス１８６に含まれる４つの内部スロット２１０のうちそれぞれ１つが選択される例を述べたが、ある内部メモリリードバス１８５又は内部メモリライトバス１８６に含まれる４つの内部スロットのうち２以上が選択され、他の内部メモリリードバス１８５又は内部メモリライトバス１８６に含まれる４つの内部スロットがいずれも選択されなくてもよい。
　また、上記説明では、内部メモリリードバス１８５及び内部メモリライトバス１８６のバス幅と、出力データバス１８７及び入力データバス１８８のバス幅とが等しいとしたが、異なってもよい。つまり、内部メモリリードバス１８５及び内部メモリライトバス１８６に含まれる内部スロット２１０の数と、出力データバス１８７及び入力データバス１８８に含まれる外部スロット２１１の数とが異なってもよい。
　さらに、上記説明では、内部メモリリードバス１８５及び内部メモリライトバス１８６に含まれる内部スロット２１０の数と、出力データバス１８７及び入力データバス１８８に含まれる外部スロット２１１の数とは、メモリモジュール１８０の数と等しいとしたが、異なってもよい。
　なお、上述したように、内部メモリリードバス１８５及び内部メモリライトバス１８６のバス幅と、出力データバス１８７及び入力データバス１８８のバス幅とを等しくし、かつ内部メモリリードバス１８５及び内部メモリライトバス１８６に含まれる内部スロット２１０の数と、出力データバス１８７及び入力データバス１８８に含まれる外部スロット２１１の数とを、メモリモジュール１８０の数と等しくすることが好ましい。これにより、比較的単純な構成により上述したメモリ装置１０を実現できるとともに、効率的に最小アクセス単位を小さくできる。
　本発明は、メモリ装置及びメモリ制御方法に適用でき、特に、複数のＤＲＡＭ等を備えるメモリ装置に適用できる。

Claims (16)

  1. 　第１サイズのデータの読み出し及び書き込みが可能なメモリ装置であって、
    　Ｎ（Ｎ：２以上の整数）個のアドレスを保持するアドレス保持部と、
    　第３サイズのバス幅の部分的なバスである第１スロットを複数含む第２サイズのバス幅のリードバスＮ個及びライトバスＮ個と、
    　アドレス毎にデータを記憶し、前記アドレス保持部に保持されるＮ個のアドレスによりそれぞれアドレスが指定され、前記Ｎ個のリードバス及び前記Ｎ個のライトバスに一対一に接続されるＮ個のメモリモジュールと、
    　前記第３サイズのバス幅の部分的なバスである第２スロットを複数含む前記第１サイズのバス幅の出力データバス及び入力データバスと、
    　前記Ｎ個のメモリモジュールから、前記Ｎ個のリードバスを介して読み出されたデータのうち、前記Ｎ個のリードバスに含まれる２以上の前記第１スロットのデータを選択し、選択したデータを前記出力データバスに含まれる前記第２スロットに出力するリードデータ処理部と、
    　前記入力データバスに含まれる前記複数の第２スロットのデータを、それぞれ前記Ｎ個のライトバスに含まれる第１スロットのいずれかに出力することで、前記Ｎ個のメモリモジュールに書き込むライトデータ処理部とを備える
    　ことを特徴とするメモリ装置。
  2. 　前記メモリ装置は、さらに、
    　前記第１スロットの位置と、前記第２スロットの位置との一対一の対応関係を示すスロットアドレスを取得するスロットアドレス処理部を備え、
    　前記リードデータ処理部は、前記Ｎ個のリードバスに含まれる前記複数の第１スロットのうち、前記スロットアドレスに示される位置の第１スロットのデータを選択し、選択したデータを当該第１スロットの位置に対応する位置の前記第２スロットに出力し、
    　前記ライトデータ処理部は、前記入力データバスに含まれる前記第２スロットのデータを、前記スロットアドレスに示される当該第２スロットの位置に対応する位置の前記第１スロットに出力する
    　ことを特徴とする請求項１記載のメモリ装置。
  3. 　前記スロットアドレスは、前記複数の第２スロットの位置をそれぞれ指定する第２スロットアドレスと、当該第２スロットアドレスのそれぞれに対応する第１スロットの位置を指定する第１スロットアドレスとを含み、
    　前記第１スロットアドレスは、前記Ｎ個のリードバス及びライトバスのいずれかを指定する第１アドレスと、前記Ｎ個のリードバス及びライトバスのそれぞれに含まれる前記第１スロットの位置を指定する第２アドレスとを含み、
    　前記リードデータ処理部は、前記第１アドレスで指定されるリードバスに含まれ、かつ前記第２アドレスで指定される第１スロットのデータを選択し、選択したデータを当該第１アドレス及び当該第２アドレスを含む第１スロットアドレスに対応する前記第２スロットアドレスで指定される位置の第２スロットに出力し、
    　前記ライトデータ処理部は、前記第２スロットアドレスで指定される位置の第２スロットのデータを、当該第２スロットアドレスに対応する前記第１スロットアドレスに含まれる前記第１アドレスで指定されるライトバスにおける、当該第１スロットアドレスに含まれる前記第２アドレスで指定される位置の第１スロットに出力する
    　ことを特徴とする請求項２記載のメモリ装置。
  4. 　前記ライトデータ処理部は、前記第２スロットのデータを出力した第１スロット以外の第１スロットに、当該第１スロットのデータを前記メモリモジュールに書き込ませないことを指示するフラグを付与する
    　ことを特徴とする請求項１記載のメモリ装置。
  5. 　前記ライトデータ処理部は、前記第２スロットアドレスで指定される位置の第２スロットのデータを、前記Ｎ個のライトバスの全てにおける、当該第２スロットアドレスに対応する第１スロットアドレスに含まれる前記第２アドレスで指定される位置の第１スロットに出力し、前記第１アドレスで指定されるライトバスごとに、当該第１アドレスに対応する前記第２アドレスで指定される第１スロット以外の第１スロットに、当該第１スロットのデータを前記メモリモジュールに書き込ませないことを指示するフラグを付与する
    　ことを特徴とする請求項３記載のメモリ装置。
  6. 　前記第１サイズと、前記第２サイズは同一である
    　ことを特徴とする請求項１記載のメモリ装置。
  7. 　前記各リードバス及び前記各ライトバスはそれぞれ、Ｎ個の前記第１スロットを含み、
    　前記出力データバス及び入力データバスはそれぞれ、Ｎ個の前記第２スロットを含む
    　ことを特徴とする請求項６記載のメモリ装置。
  8. 　メモリ装置は、さらに、
    　外部から供給される同期信号に基づく信号の１サイクル内に、複数のコマンドを受信し、受信したコマンドを、前記Ｎ個のメモリモジュールのアドレス、及び前記スロットアドレスに変換するコマンドインターフェースを備え、
    　前記アドレス保持部は、前記コマンドインターフェースにより変換されたＮ個のアドレスを保持し、
    　前記スロットアドレス処理部は、前記コマンドインターフェースにより変換されたスロットアドレスを取得する
    　ことを特徴とする請求項２記載のメモリ装置。
  9. 　前記コマンドインターフェースは、前記同期信号に基づく信号の１サイクル内に、Ｎ個の前記コマンドを受信する
    　ことを特徴とする請求項８記載のメモリ装置。
  10. 　前記メモリ装置は、さらに、
    　外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを前記入力データバスに出力し、前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力するデータ入出力インターフェースを備え、
    　前記データ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力する
    　ことを特徴とする請求項１記載のメモリ装置。
  11. 　前記メモリ装置は、
    　前記Ｎ個のメモリモジュール、前記Ｎ個のリードバス、前記Ｎ個のライトバス、前記アドレス保持部、前記リードデータ処理部、前記ライトデータ処理部、前記出力データバス、前記入力データバス、及びスロットアドレス処理部をそれぞれ備える複数のグループメモリモジュールと、
    　外部から供給されるコマンドを、前記複数のグループメモリモジュールのアドレス、及び前記スロットアドレスに変換するコマンドインターフェースを備え、
    　前記各グループメモリモジュールの前記アドレス保持部は、前記コマンドインターフェースにより変換されたアドレスをそれぞれ保持し、
    　前記各グループメモリモジュールの前記スロットアドレス処理部は、前記コマンドインターフェースにより変換されたスロットアドレスを取得する
    　ことを特徴とする請求項２記載のメモリ装置。
  12. 　前記コマンドインターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、複数の前記コマンドを受信する
    　ことを特徴とする請求項１１記載のメモリ装置。
  13. 　前記コマンドインターフェースは、前記同期信号に基づく信号の１サイクル内に、前記複数のグループメモリの数の前記コマンドを受信する
    　ことを特徴とする請求項１２記載のメモリ装置。
  14. 　前記メモリ装置は、さらに、
    　外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを前記複数のグループメモリモジュールの前記入力データバスに出力し、前記複数のグループメモリモジュールの前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力するデータ入出力インターフェースを備え、
    　前記データ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力する
    　ことを特徴とする請求項１１記載のメモリ装置。
  15. 　前記メモリ装置は、さらに、
    　前記複数のグループメモリモジュールにそれぞれ対応し、外部データバスに供給された書き込みデータを前記外部データバスのバス幅から前記第１サイズに変換し、変換した書き込みデータを対応する前記グループメモリモジュールの前記入力データバスに出力し、対応する前記グループメモリモジュールの前記出力データバスの第１サイズの読み出しデータを前記外部データバスのバス幅に変換し、変換した読み出しデータを前記外部データバスに出力する複数のデータ入出力インターフェースを備え、
    　前記複数のデータ入出力インターフェースは、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスに供給された前記外部データバスのバス幅のデータを複数受信し、外部から供給される同期信号に基づく信号の１サイクル内に、前記外部データバスのバス幅に変換した複数の前記読み出しデータを前記外部データバスに出力する
    　ことを特徴とする請求項１１記載のメモリ装置。
  16. 　第１サイズのデータの読み出し及び書き込みが可能なメモリ装置の制御方法であって、
    　前記メモリ装置は、
    　Ｎ（Ｎ：２以上の整数）個のアドレスを保持するアドレス保持部と、
    　第３サイズのバス幅の部分的なバスである第１スロットを複数含む第２サイズのバス幅のリードバスＮ個及びライトバスＮ個と、
    　アドレス毎にデータを記憶し、前記アドレス保持部に保持されるＮ個のアドレスによりそれぞれアドレスが指定され、前記Ｎ個のリードバス及び前記Ｎ個のライトバスに一対一に接続されるＮ個のメモリモジュールと、
    　前記第３サイズのバス幅の部分的なバスである第２スロットを複数含む前記第１サイズのバス幅の出力データバス及び入力データバスとを備え、
    　前記Ｎ個のメモリモジュールから、前記Ｎ個のリードバスを介して読み出されたデータのうち、前記Ｎ個のリードバスに含まれる２以上の前記第１スロットのデータを選択し、選択したデータを前記出力データバスに含まれる前記第２スロットに出力し、
    　前記入力データバスに含まれる前記複数の第２スロットのデータを、それぞれ前記Ｎ個のライトバスに含まれる第１スロットのいずれかに出力することで、前記Ｎ個のメモリモジュールに書き込む
    　ことを特徴とする制御方法。
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