JP2001243771A - メモリ・チップ及びデータ記憶方法 - Google Patents
メモリ・チップ及びデータ記憶方法Info
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Abstract
(57)【要約】
【課題】 メモリに記憶された画像データの各画素デー
タへのアクセスを高速に行う。 【解決手段】 複数のブロックに分けられたデータ入出
力（Ｉ／Ｏ）と、Ｉ／Ｏの各ブロックから入力されたデ
ータ又は各ブロックへ出力されるデータがそれぞれ記憶
される、Ｉ／Ｏと同数のブロックに分けられたメモリ・
アレイ（ブロックＡ，Ｂ，Ｃ，Ｄ）と、メモリ・アレイ
の各ブロックごとにアクセスするアドレスを指定する、
メモリ・アレイと同数のブロックに分けられたアドレス
入力とを備えてメモリ・チップ１０を構成した。
タへのアクセスを高速に行う。 【解決手段】 複数のブロックに分けられたデータ入出
力（Ｉ／Ｏ）と、Ｉ／Ｏの各ブロックから入力されたデ
ータ又は各ブロックへ出力されるデータがそれぞれ記憶
される、Ｉ／Ｏと同数のブロックに分けられたメモリ・
アレイ（ブロックＡ，Ｂ，Ｃ，Ｄ）と、メモリ・アレイ
の各ブロックごとにアクセスするアドレスを指定する、
メモリ・アレイと同数のブロックに分けられたアドレス
入力とを備えてメモリ・チップ１０を構成した。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ・チップ及
びデータ記憶方法に関し、より詳しくは、画像用メモリ
・チップ及び画像データの記憶方法に関する。
びデータ記憶方法に関し、より詳しくは、画像用メモリ
・チップ及び画像データの記憶方法に関する。
【０００２】
【従来の技術】現在はバンド幅の大きなＳＤＲＡＭ（Sy
nchronous Dynamic Random Access Memory）がメモリの
主流になっている。特に画像用メモリにおいては、表示
画像の多色化及び３Ｄ（３次元）画像の増加によって１
画素あたりのデータ量が増加しており、大量のデータを
高速に処理できるようにＳＤＲＡＭを用いることが多
い。
nchronous Dynamic Random Access Memory）がメモリの
主流になっている。特に画像用メモリにおいては、表示
画像の多色化及び３Ｄ（３次元）画像の増加によって１
画素あたりのデータ量が増加しており、大量のデータを
高速に処理できるようにＳＤＲＡＭを用いることが多
い。
【０００３】ＤＲＡＭ（Dynamic Random Access Memor
y）について簡単に説明すると、ＤＲＡＭは、マトリッ
クス状に配置されたメモリ・セルのロウ・アドレス（ワ
ード・ライン）とカラム・アドレス（ビット・ライン）
を指定し、指定されたメモリ・セルにアクセスする。ア
クセスしたいメモリ・セルのロウ・アドレスを指定する
と、指定されたロウ・アドレスに対応するワード・ライ
ン上の全データがセンス・アンプに送られる。続いて、
カラム・アドレスを指定すると、センス・アンプに送ら
れたデータの中から、指定されたカラム・アドレスに対
応するデータが出力される。
y）について簡単に説明すると、ＤＲＡＭは、マトリッ
クス状に配置されたメモリ・セルのロウ・アドレス（ワ
ード・ライン）とカラム・アドレス（ビット・ライン）
を指定し、指定されたメモリ・セルにアクセスする。ア
クセスしたいメモリ・セルのロウ・アドレスを指定する
と、指定されたロウ・アドレスに対応するワード・ライ
ン上の全データがセンス・アンプに送られる。続いて、
カラム・アドレスを指定すると、センス・アンプに送ら
れたデータの中から、指定されたカラム・アドレスに対
応するデータが出力される。
【０００４】指定されたロウ・アドレスの全データをセ
ンス・アンプで増幅するため、続けて同じロウ・アドレ
スのデータを読み出す場合は、カラム・アドレスを指定
するだけでよい。この同一ロウ・アドレスのデータを連
続してアクセスするページ・モードでは、ロウ・アドレ
スを指定し直す必要がないため、高速にデータを出力で
きる。
ンス・アンプで増幅するため、続けて同じロウ・アドレ
スのデータを読み出す場合は、カラム・アドレスを指定
するだけでよい。この同一ロウ・アドレスのデータを連
続してアクセスするページ・モードでは、ロウ・アドレ
スを指定し直す必要がないため、高速にデータを出力で
きる。
【０００５】ＳＤＲＡＭ（Synchronous DRAM）は、先頭
データのロウ・アドレス及びカラム・アドレスを指定す
ると、それ以後のアドレスはメモリ・チップ内で自動生
成され、クロックに同期してデータが連続出力される。
連続出力されるデータ数（バースト長）は、２，４，
８，１６等の数を選択できる。このクロックに同期して
データをアクセスするバースト・モードでは、クロック
毎にデータを読み出すので、上述したページ・モードよ
りも更に高速にデータを出力できる。
データのロウ・アドレス及びカラム・アドレスを指定す
ると、それ以後のアドレスはメモリ・チップ内で自動生
成され、クロックに同期してデータが連続出力される。
連続出力されるデータ数（バースト長）は、２，４，
８，１６等の数を選択できる。このクロックに同期して
データをアクセスするバースト・モードでは、クロック
毎にデータを読み出すので、上述したページ・モードよ
りも更に高速にデータを出力できる。
【０００６】このＳＤＲＡＭのバースト・モードは、ク
ロックに同期してデータを出力する以外は基本的に従来
のぺージ・モードと同じであり、１回のロウ・アクセス
によって活性化された多教のセンス・アンプに対して、
カラム・アドレスを指定することで高速アクセスを実現
している。従って、同一ロウ・アドレスに対するアクセ
スでは読み出し速度は大きく向上する。しかし、異なる
ロウ・アドレスに対してはセンス・アンプに新たにデー
タを読み出さなければならず、速度の向上は少ない。
ロックに同期してデータを出力する以外は基本的に従来
のぺージ・モードと同じであり、１回のロウ・アクセス
によって活性化された多教のセンス・アンプに対して、
カラム・アドレスを指定することで高速アクセスを実現
している。従って、同一ロウ・アドレスに対するアクセ
スでは読み出し速度は大きく向上する。しかし、異なる
ロウ・アドレスに対してはセンス・アンプに新たにデー
タを読み出さなければならず、速度の向上は少ない。
【０００７】このような異なるロウ・アドレスへのアク
セス速度を向上させるために、ＳＤＲＡＭは複数のメモ
リ・バンクを備えている。複数のメモリ・バンクは、各
々がほぼ独立して動作することができ、例えば、あるバ
ンクにアクセスしている間に他のバンクを活性化あるい
はプリチャージして、この活性化あるいはプリチャージ
による待ち時間がデータ転送に影響を与えないようにし
ている。
セス速度を向上させるために、ＳＤＲＡＭは複数のメモ
リ・バンクを備えている。複数のメモリ・バンクは、各
々がほぼ独立して動作することができ、例えば、あるバ
ンクにアクセスしている間に他のバンクを活性化あるい
はプリチャージして、この活性化あるいはプリチャージ
による待ち時間がデータ転送に影響を与えないようにし
ている。
【０００８】図１２にＳＤＲＡＭチップ９０の構成例を
示す。このメモリ・チップ９０は、４個のバンクを備え
ている。メモリ・チップ９０は共通の一組のデータＩ／
Ｏ（Input/Output）および共通の一組のアドレス入力を
備えている。例えば、メモリ・チップ９０の容量が６４
Ｍビット，Ｉ／Ｏ数が３２個の“２Ｍビット”ד３２
Ｉ／Ｏ”構成であった場合、２Ｍビット（＝２21Ｍビッ
ト）のアドレスを指定するのに２１本のアドレス線が必
要になる。通常は、ロウ・アドレスとカラム・アドレス
を時分割で２つに分けて入力することで、アドレス線を
半分（１１本）にすることが多い。アドレスを入力する
と、３２個のＩ／Ｏのそれぞれにデータを読み出した
り、３２個のＩ／Ｏからそれぞれ入力されたデータをメ
モリに書き込んだりできる。
示す。このメモリ・チップ９０は、４個のバンクを備え
ている。メモリ・チップ９０は共通の一組のデータＩ／
Ｏ（Input/Output）および共通の一組のアドレス入力を
備えている。例えば、メモリ・チップ９０の容量が６４
Ｍビット，Ｉ／Ｏ数が３２個の“２Ｍビット”ד３２
Ｉ／Ｏ”構成であった場合、２Ｍビット（＝２21Ｍビッ
ト）のアドレスを指定するのに２１本のアドレス線が必
要になる。通常は、ロウ・アドレスとカラム・アドレス
を時分割で２つに分けて入力することで、アドレス線を
半分（１１本）にすることが多い。アドレスを入力する
と、３２個のＩ／Ｏのそれぞれにデータを読み出した
り、３２個のＩ／Ｏからそれぞれ入力されたデータをメ
モリに書き込んだりできる。
【０００９】ほとんどの画像表示装置では、表示画面最
上段から最下段まで横１ラインずつ順に走査していく。
そのため、横方向に並んだ画素データに高速にアクセス
できるようにメモリへのマッピングが行われる。具体的
には、図１３（ａ）に示すように、画像データの横一列
に並んだ画素データが同一ワード線（同一ロウ・アドレ
ス）に記憶されるようにマッピングが行われる。このよ
うなマッピングを行うことにより、走査方向である横一
列に並んだ画素データを高速に読み出すことができる。
画素データのマッピングの詳細を図１３（ｂ）に示す。
図面上、表示画像９２を構成する上からｍ行目、左から
ｎ列目の画素をＰＩＸ（ｍ，ｎ）で表している（ｍ，ｎ
＝０，１，２，３）。最上段の横に並んだ４つの画素は
バンク０の同一ワード線に記憶されている。同様に、上
から２番目，３番目，４番目の横に並んだ４つの画素は
バンク１，バンク２，バンク３の同一ワード線にそれぞ
れ記憶されている。
上段から最下段まで横１ラインずつ順に走査していく。
そのため、横方向に並んだ画素データに高速にアクセス
できるようにメモリへのマッピングが行われる。具体的
には、図１３（ａ）に示すように、画像データの横一列
に並んだ画素データが同一ワード線（同一ロウ・アドレ
ス）に記憶されるようにマッピングが行われる。このよ
うなマッピングを行うことにより、走査方向である横一
列に並んだ画素データを高速に読み出すことができる。
画素データのマッピングの詳細を図１３（ｂ）に示す。
図面上、表示画像９２を構成する上からｍ行目、左から
ｎ列目の画素をＰＩＸ（ｍ，ｎ）で表している（ｍ，ｎ
＝０，１，２，３）。最上段の横に並んだ４つの画素は
バンク０の同一ワード線に記憶されている。同様に、上
から２番目，３番目，４番目の横に並んだ４つの画素は
バンク１，バンク２，バンク３の同一ワード線にそれぞ
れ記憶されている。
【００１０】１画素のデータが６４ビットである場合、
Ｉ／Ｏ数が３２であるので、１画素のデータは２ビット
のバーストで読み出せる。８個のＩ／Ｏを１つのブロッ
クとし、８個のＩ／Ｏと各バンクとの接続概念を示すブ
ロック図を図１４に、８個のＩ／Ｏと各バンクとのデー
タ入出力の概念図を図１５（ａ）に示す。Ｓ０〜Ｓ１５
は８ビットのバーストを表し、Ｓ０，Ｓ４，Ｓ８，Ｓ１
２はバンク０のデータ、Ｓ１，Ｓ５，Ｓ９，Ｓ１３はバ
ンク１のデータ、Ｓ２，Ｓ６，Ｓ１０，Ｓ１４はバンク
２のデータ、Ｓ３，Ｓ７，Ｓ１１，Ｓ１５はバンク３の
データを表す。
Ｉ／Ｏ数が３２であるので、１画素のデータは２ビット
のバーストで読み出せる。８個のＩ／Ｏを１つのブロッ
クとし、８個のＩ／Ｏと各バンクとの接続概念を示すブ
ロック図を図１４に、８個のＩ／Ｏと各バンクとのデー
タ入出力の概念図を図１５（ａ）に示す。Ｓ０〜Ｓ１５
は８ビットのバーストを表し、Ｓ０，Ｓ４，Ｓ８，Ｓ１
２はバンク０のデータ、Ｓ１，Ｓ５，Ｓ９，Ｓ１３はバ
ンク１のデータ、Ｓ２，Ｓ６，Ｓ１０，Ｓ１４はバンク
２のデータ、Ｓ３，Ｓ７，Ｓ１１，Ｓ１５はバンク３の
データを表す。
【００１１】横一列に並んだ最上段の４画素のデータを
読み出す場合は、図１５（ｂ）に示すように、バンク０
から読み出されたＳ０，Ｓ４，Ｓ８，Ｓ１２の８ビット
・バーストの先頭から１番目と２番目がＰＩＸ（０，
０）の画素データとして取り出され、８ビット・バース
トの先頭から３番目と４番目，５番目と６番目，７番目
と８番目が、ＰＩＸ（０，１），ＰＩＸ（０，２），Ｐ
ＩＸ（０，３）の画素データとしてそれぞれ取り出され
る。
読み出す場合は、図１５（ｂ）に示すように、バンク０
から読み出されたＳ０，Ｓ４，Ｓ８，Ｓ１２の８ビット
・バーストの先頭から１番目と２番目がＰＩＸ（０，
０）の画素データとして取り出され、８ビット・バース
トの先頭から３番目と４番目，５番目と６番目，７番目
と８番目が、ＰＩＸ（０，１），ＰＩＸ（０，２），Ｐ
ＩＸ（０，３）の画素データとしてそれぞれ取り出され
る。
【００１２】このように、横一列に並んだ４画素のデー
タを読み出す場合は、８ビットのバースト長で１つのバ
ンクからデータを読み出す。２画素×２画素の四角形状
に並んだ４画素のデータを読み出す場合は、４ビットの
バースト長で２つのバンクからそれぞれデータを読み出
す。例えば、左上の四角形状に並んだ４画素のデータを
読み出す場合は、図１５（ｃ）に示すように、バンク０
から読み出されたＳ０，Ｓ４，Ｓ８，Ｓ１２の４ビット
・バーストの先頭から１番目と２番目，３番目と４番目
がＰＩＸ（０，０），ＰＩＸ（０，１）の画素データと
して取り出され、バンク１から読み出されたＳ１，Ｓ
５，Ｓ９，Ｓ１３の４ビット・バーストの先頭から１番
目と２番目，３番目と４番目がＰＩＸ（１，０），ＰＩ
Ｘ（１，１）の画素データとして取り出される。縦一列
に並んだ４画素のデータを読み出す場合は、２ビットの
バースト長で４つのバンクからそれぞれデータを読み出
す。
タを読み出す場合は、８ビットのバースト長で１つのバ
ンクからデータを読み出す。２画素×２画素の四角形状
に並んだ４画素のデータを読み出す場合は、４ビットの
バースト長で２つのバンクからそれぞれデータを読み出
す。例えば、左上の四角形状に並んだ４画素のデータを
読み出す場合は、図１５（ｃ）に示すように、バンク０
から読み出されたＳ０，Ｓ４，Ｓ８，Ｓ１２の４ビット
・バーストの先頭から１番目と２番目，３番目と４番目
がＰＩＸ（０，０），ＰＩＸ（０，１）の画素データと
して取り出され、バンク１から読み出されたＳ１，Ｓ
５，Ｓ９，Ｓ１３の４ビット・バーストの先頭から１番
目と２番目，３番目と４番目がＰＩＸ（１，０），ＰＩ
Ｘ（１，１）の画素データとして取り出される。縦一列
に並んだ４画素のデータを読み出す場合は、２ビットの
バースト長で４つのバンクからそれぞれデータを読み出
す。
【００１３】しかし、バースト長を変える場合は、メモ
リ・チップをスタンバイ状態にしてバースト長をセット
し直す必要がある。メモリ・チップをスタンバイ状態に
すると、データ転送は中断される。しかも、データ転送
を再開するには、再度ワード線を活性化しなければなら
ない。このように、バースト長の変更はデータ転送速度
を低下させる。横方向以外の縦方向や斜め方向等に並ん
だ画素データにアクセスする場合は、横方向に並んだ画
素データに比べてアクセス速度が低下する。
リ・チップをスタンバイ状態にしてバースト長をセット
し直す必要がある。メモリ・チップをスタンバイ状態に
すると、データ転送は中断される。しかも、データ転送
を再開するには、再度ワード線を活性化しなければなら
ない。このように、バースト長の変更はデータ転送速度
を低下させる。横方向以外の縦方向や斜め方向等に並ん
だ画素データにアクセスする場合は、横方向に並んだ画
素データに比べてアクセス速度が低下する。
【００１４】さらに、複数のバンクにアクセスすると、
各バンクのワード線を活性化させるために消費電力が増
加する。例えば、横一列に並んだ画素データを読み出す
場合は１つのバンクしかアクセスしないが、縦一列に並
んだ画素データを読み出す場合は４つのバンクにアクセ
スするために、消費電力は４倍に増加する。さらに、バ
ンクを備えると、メモリ・チップの構造が複雑化し、コ
ストも増加する。図１４に示すように、Ｉ／Ｏとバンク
間の配線が、多数のシグナル線が交差する複雑な配線と
なる。
各バンクのワード線を活性化させるために消費電力が増
加する。例えば、横一列に並んだ画素データを読み出す
場合は１つのバンクしかアクセスしないが、縦一列に並
んだ画素データを読み出す場合は４つのバンクにアクセ
スするために、消費電力は４倍に増加する。さらに、バ
ンクを備えると、メモリ・チップの構造が複雑化し、コ
ストも増加する。図１４に示すように、Ｉ／Ｏとバンク
間の配線が、多数のシグナル線が交差する複雑な配線と
なる。
【００１５】
【発明が解決しようとする課題】本発明の目的は、メモ
リに記憶された表示画像の各画素へのアクセスを高速に
行うことのできるメモリ・チップ及び画像データの記憶
方法に関する。
リに記憶された表示画像の各画素へのアクセスを高速に
行うことのできるメモリ・チップ及び画像データの記憶
方法に関する。
【００１６】
【課題を解決するための手段】本発明のメモリ・チップ
は、複数のブロックに分けられたデータ入出力部と、各
データ入出力部から入力されたデータ又は各データ入出
力部へ読み出されるデータがそれぞれ記憶される、デー
タ入出力部と同数のブロックに分けられたメモリ・アレ
イと、データ入出力部から入力されたデータの書き込み
アドレスまたはデータ入出力部へ出力するデータの読み
出しアドレスを各ブロックごとにそれぞれ指定するアド
レス指定手段とを含む。このようなメモリ・チップは、
アドレス指定手段でメモリ・アレイの各ブロックごとに
アドレスを指定し、各データ入出力部にそれぞれ指定し
たデータを出力することができる。同様に、各データ入
出力部から入力されたデータを、アドレス指定手段で指
定された各ブロックのアドレスにそれぞれ記憶すること
もできる。
は、複数のブロックに分けられたデータ入出力部と、各
データ入出力部から入力されたデータ又は各データ入出
力部へ読み出されるデータがそれぞれ記憶される、デー
タ入出力部と同数のブロックに分けられたメモリ・アレ
イと、データ入出力部から入力されたデータの書き込み
アドレスまたはデータ入出力部へ出力するデータの読み
出しアドレスを各ブロックごとにそれぞれ指定するアド
レス指定手段とを含む。このようなメモリ・チップは、
アドレス指定手段でメモリ・アレイの各ブロックごとに
アドレスを指定し、各データ入出力部にそれぞれ指定し
たデータを出力することができる。同様に、各データ入
出力部から入力されたデータを、アドレス指定手段で指
定された各ブロックのアドレスにそれぞれ記憶すること
もできる。
【００１７】本発明のデータ記憶方法は、複数のブロッ
クに分けられたデータ入出力部から入力されたデータの
書き込みアドレスを前記各ブロックごとにそれぞれ指定
するアドレス指定ステップと、メモリ・アレイの指定さ
れた各アドレスに各データ入出力部から入力されたデー
タを書き込むステップとを含む。
クに分けられたデータ入出力部から入力されたデータの
書き込みアドレスを前記各ブロックごとにそれぞれ指定
するアドレス指定ステップと、メモリ・アレイの指定さ
れた各アドレスに各データ入出力部から入力されたデー
タを書き込むステップとを含む。
【００１８】
【発明の実施の形態】次に、本発明に係るメモリ・チッ
プ及びデータ記憶方法の実施の形態について、図面に基
づいて詳しく説明する。本実施形態では、容量が６４Ｍ
ビット，Ｉ／Ｏ数が３２のメモリ・チップを例にして説
明する。主にデータの読み出しを例にして説明するが、
データの書き込みも同様に行うことができる。
プ及びデータ記憶方法の実施の形態について、図面に基
づいて詳しく説明する。本実施形態では、容量が６４Ｍ
ビット，Ｉ／Ｏ数が３２のメモリ・チップを例にして説
明する。主にデータの読み出しを例にして説明するが、
データの書き込みも同様に行うことができる。
【００１９】図１に本発明のメモリ・チップ１０の一構
成例を示す。メモリ・チップ１０は、４つのブロックに
分けられたＩ／Ｏと、Ｉ／Ｏと同数の４つのブロックに
分けられたメモリ・アレイ（ブロックＡ，Ｂ，Ｃ，Ｄ）
と、各ブロックごとのアドレスが入力される４つのブロ
ックに分けられたアドレス入力とを含む。１ブロックあ
たりの容量が１６Ｍビット、Ｉ／Ｏ数が８なので、各ブ
ロックは“２Ｍビット”ד８Ｉ／Ｏ”の構成となり、
２Ｍビット（＝２21ビット）のアドレスの指定には２１
本のアドレス入力線がそれぞれ必要になる。ロウ・アド
レスとカラム・アドレスを時分割で入力した場合は、半
分の１１本のアドレス入力線が必要になる。４ブロック
では４４本のアドレス入力線が必要になる。
成例を示す。メモリ・チップ１０は、４つのブロックに
分けられたＩ／Ｏと、Ｉ／Ｏと同数の４つのブロックに
分けられたメモリ・アレイ（ブロックＡ，Ｂ，Ｃ，Ｄ）
と、各ブロックごとのアドレスが入力される４つのブロ
ックに分けられたアドレス入力とを含む。１ブロックあ
たりの容量が１６Ｍビット、Ｉ／Ｏ数が８なので、各ブ
ロックは“２Ｍビット”ד８Ｉ／Ｏ”の構成となり、
２Ｍビット（＝２21ビット）のアドレスの指定には２１
本のアドレス入力線がそれぞれ必要になる。ロウ・アド
レスとカラム・アドレスを時分割で入力した場合は、半
分の１１本のアドレス入力線が必要になる。４ブロック
では４４本のアドレス入力線が必要になる。
【００２０】本実施形態では、バースト長を８ビットに
固定している。そのため、従来のように２ビットや４ビ
ットのバースト長でアクセスすることが無いため、カラ
ム・アドレスのうち３ビットは不要になる。これによ
り、必要なアドレス入力線は１８本になる。さらに、ク
ロックの立ち上がりと立ち下りに分けてアドレス入力を
行えば、従来と同じアドレス・データを半分のアドレス
入力線で入力できる。そのため、１ブロックのアドレス
入力線は５本で済み、４ブロックのアドレス入力線の合
計は２０本になる。
固定している。そのため、従来のように２ビットや４ビ
ットのバースト長でアクセスすることが無いため、カラ
ム・アドレスのうち３ビットは不要になる。これによ
り、必要なアドレス入力線は１８本になる。さらに、ク
ロックの立ち上がりと立ち下りに分けてアドレス入力を
行えば、従来と同じアドレス・データを半分のアドレス
入力線で入力できる。そのため、１ブロックのアドレス
入力線は５本で済み、４ブロックのアドレス入力線の合
計は２０本になる。
【００２１】本発明では、各ブロックごとにアドレスを
指定することができ、ブロックに分けられたＩ／Ｏ，ア
ドレス入力及びメモリ・アレイのそれぞれをあたかも独
立したメモリ・チップのように扱うことができる。各ブ
ロックごとに、個別のロウ・アドレス及びカラム・アド
レスを指定することができる。図１に示すように、各ブ
ロックごとに個別のワード・ライン１６を活性化し、ワ
ード・ライン１６上の個別のカラム・アドレスのデータ
１８を読み出すことができる。
指定することができ、ブロックに分けられたＩ／Ｏ，ア
ドレス入力及びメモリ・アレイのそれぞれをあたかも独
立したメモリ・チップのように扱うことができる。各ブ
ロックごとに、個別のロウ・アドレス及びカラム・アド
レスを指定することができる。図１に示すように、各ブ
ロックごとに個別のワード・ライン１６を活性化し、ワ
ード・ライン１６上の個別のカラム・アドレスのデータ
１８を読み出すことができる。
【００２２】メモリ・チップ１０に記憶される画素デー
タのマッピングの一例を図２（ａ），（ｂ）に示す。表
示画像１２を構成する上からｍ行目、左からｎ列目の画
素を、従来（図１３）と同様にＰＩＸ（ｍ，ｎ）で表し
ている。本発明では、１画素単位のデータが各ブロック
にそれぞれ記憶されるので、４つのブロックから４つの
画素データを並行して読み出せるようにマッピングが行
われる。
タのマッピングの一例を図２（ａ），（ｂ）に示す。表
示画像１２を構成する上からｍ行目、左からｎ列目の画
素を、従来（図１３）と同様にＰＩＸ（ｍ，ｎ）で表し
ている。本発明では、１画素単位のデータが各ブロック
にそれぞれ記憶されるので、４つのブロックから４つの
画素データを並行して読み出せるようにマッピングが行
われる。
【００２３】図２（ｂ）に示すように、ＰＩＸ（０，
０），ＰＩＸ（０，１），ＰＩＸ（０，２），ＰＩＸ
（０，３）の各画素データは、それぞれブロックＡ，ブ
ロックＢ，ブロックＣ，ブロックＤに記憶される。ＰＩ
Ｘ（１，０），ＰＩＸ（１，１），ＰＩＸ（１，２），
ＰＩＸ（１，３）の各画素データは、それぞれブロック
Ｄ，ブロックＣ，ブロックＢ，ブロックＡに記憶され
る。ＰＩＸ（２，０），ＰＩＸ（２，１），ＰＩＸ
（２，２），ＰＩＸ（２，３）の各画素データは、それ
ぞれブロックＢ，ブロックＡ，ブロックＤ，ブロックＣ
に記憶される。ＰＩＸ（３，０），ＰＩＸ（３，１），
ＰＩＸ（３，２），ＰＩＸ（３，３）の各画素データ
は、それぞれブロックＣ，ブロックＤ，ブロックＡ，ブ
ロックＢに記憶される。
０），ＰＩＸ（０，１），ＰＩＸ（０，２），ＰＩＸ
（０，３）の各画素データは、それぞれブロックＡ，ブ
ロックＢ，ブロックＣ，ブロックＤに記憶される。ＰＩ
Ｘ（１，０），ＰＩＸ（１，１），ＰＩＸ（１，２），
ＰＩＸ（１，３）の各画素データは、それぞれブロック
Ｄ，ブロックＣ，ブロックＢ，ブロックＡに記憶され
る。ＰＩＸ（２，０），ＰＩＸ（２，１），ＰＩＸ
（２，２），ＰＩＸ（２，３）の各画素データは、それ
ぞれブロックＢ，ブロックＡ，ブロックＤ，ブロックＣ
に記憶される。ＰＩＸ（３，０），ＰＩＸ（３，１），
ＰＩＸ（３，２），ＰＩＸ（３，３）の各画素データ
は、それぞれブロックＣ，ブロックＤ，ブロックＡ，ブ
ロックＢに記憶される。
【００２４】このマッピングでは、横一列に並んだ４つ
の画素データが、それぞれ異なるブロックに記憶され
る。されに、縦一列に並んだ４つの画素データも、それ
ぞれ異なるブロックに記憶される。斜めに並んだ４つの
画素データも、それぞれ異なるブロックに記憶される。
２×２の四角形状に並んだ４つの画素データも、一部を
除いてそれぞれ異なるブロックに記憶される。
の画素データが、それぞれ異なるブロックに記憶され
る。されに、縦一列に並んだ４つの画素データも、それ
ぞれ異なるブロックに記憶される。斜めに並んだ４つの
画素データも、それぞれ異なるブロックに記憶される。
２×２の四角形状に並んだ４つの画素データも、一部を
除いてそれぞれ異なるブロックに記憶される。
【００２５】さらに、図２（ａ）に示すように、横方向
に並んだ４行の画素データは、各ブロックの同一ロウ・
アドレスに記憶される。例えば、ＰＩＸ（０，０）とＰ
ＩＸ（１，３）とＰＩＸ（２，１）とＰＩＸ（３，２）
はブロックＡの同一ロウ・アドレスに記憶される。これ
らのマッピングは、メモリ・コントローラ（図示してい
ない）によって制御される。
に並んだ４行の画素データは、各ブロックの同一ロウ・
アドレスに記憶される。例えば、ＰＩＸ（０，０）とＰ
ＩＸ（１，３）とＰＩＸ（２，１）とＰＩＸ（３，２）
はブロックＡの同一ロウ・アドレスに記憶される。これ
らのマッピングは、メモリ・コントローラ（図示してい
ない）によって制御される。
【００２６】次に、このようなメモリ・チップ及びデー
タ記憶方法を用いたデータの読み出しを例にして、その
作用を説明する。
タ記憶方法を用いたデータの読み出しを例にして、その
作用を説明する。
【００２７】本発明では、各ブロックから８ビットの固
定バースト長で画素データを読み出す。各ブロックは８
つのＩ／Ｏを備えているので、１回のバーストで１画素
分のデータ（６４ビット）をそれぞれ読み出すことがで
きる。８個のＩ／Ｏと各ブロックとのデータ入出力の概
念図を図３（ａ）に示す。Ａ０〜Ｄ３は８ビットのバー
ストを表し、Ａ０〜Ａ３はブロックＡのデータ，Ｂ０〜
Ｂ３はブロックＢのデータ，Ｃ０〜Ｃ３はブロックＣの
データ，Ｄ０〜Ｄ３はブロックＤのデータを表す。
定バースト長で画素データを読み出す。各ブロックは８
つのＩ／Ｏを備えているので、１回のバーストで１画素
分のデータ（６４ビット）をそれぞれ読み出すことがで
きる。８個のＩ／Ｏと各ブロックとのデータ入出力の概
念図を図３（ａ）に示す。Ａ０〜Ｄ３は８ビットのバー
ストを表し、Ａ０〜Ａ３はブロックＡのデータ，Ｂ０〜
Ｂ３はブロックＢのデータ，Ｃ０〜Ｃ３はブロックＣの
データ，Ｄ０〜Ｄ３はブロックＤのデータを表す。
【００２８】Ａ０，Ｂ０，Ｃ０，Ｄ０はＰＩＸ（０，
０），ＰＩＸ（０，１），ＰＩＸ（０，２），ＰＩＸ
（０，３）の画素データをそれぞれ表し、Ａ１，Ｂ１，
Ｃ１，Ｄ１はＰＩＸ（１，３），ＰＩＸ（１，２），Ｐ
ＩＸ（１，１），ＰＩＸ（１，０）の画素データをそれ
ぞれ表し、Ａ２，Ｂ２，Ｃ２，Ｄ２はＰＩＸ（２，
１），ＰＩＸ（２，０），ＰＩＸ（２，３），ＰＩＸ
（２，２）の画素データをそれぞれ表し、Ａ３，Ｂ３，
Ｃ３，Ｄ３はＰＩＸ（３，２），ＰＩＸ（３，３），Ｐ
ＩＸ（３，０），ＰＩＸ（３，１）の画素データをそれ
ぞれ表す。
０），ＰＩＸ（０，１），ＰＩＸ（０，２），ＰＩＸ
（０，３）の画素データをそれぞれ表し、Ａ１，Ｂ１，
Ｃ１，Ｄ１はＰＩＸ（１，３），ＰＩＸ（１，２），Ｐ
ＩＸ（１，１），ＰＩＸ（１，０）の画素データをそれ
ぞれ表し、Ａ２，Ｂ２，Ｃ２，Ｄ２はＰＩＸ（２，
１），ＰＩＸ（２，０），ＰＩＸ（２，３），ＰＩＸ
（２，２）の画素データをそれぞれ表し、Ａ３，Ｂ３，
Ｃ３，Ｄ３はＰＩＸ（３，２），ＰＩＸ（３，３），Ｐ
ＩＸ（３，０），ＰＩＸ（３，１）の画素データをそれ
ぞれ表す。
【００２９】図２（ｂ）の横一列に並んだ最上段の４画
素のデータを読み出す場合は、図３（ｂ）に示すよう
に、ブロックＡからＡ０を読み出してＰＩＸ（０，０）
の画素データを得る。同様に、ブロックＢ，Ｃ，Ｄから
Ｂ０，Ｃ０，Ｄ０を読み出してＰＩＸ（０，１），ＰＩ
Ｘ（０，２），ＰＩＸ（０，３）の画素データを得る。
これら４画素の読み出しは並行して行われる。表示画面
の走査方向である横方向に並んだ４つの画素データを読
み出す場合は、各ブロックから１回の８ビット・バース
トで画素データを並行して読み出すため、従来と同様に
高速に読み出しを行うことができる。
素のデータを読み出す場合は、図３（ｂ）に示すよう
に、ブロックＡからＡ０を読み出してＰＩＸ（０，０）
の画素データを得る。同様に、ブロックＢ，Ｃ，Ｄから
Ｂ０，Ｃ０，Ｄ０を読み出してＰＩＸ（０，１），ＰＩ
Ｘ（０，２），ＰＩＸ（０，３）の画素データを得る。
これら４画素の読み出しは並行して行われる。表示画面
の走査方向である横方向に並んだ４つの画素データを読
み出す場合は、各ブロックから１回の８ビット・バース
トで画素データを並行して読み出すため、従来と同様に
高速に読み出しを行うことができる。
【００３０】図２（ｂ）の左端の縦一列の４画素を読み
出す場合は、上述した横方向に並んだ４つの画素と同様
に、ブロックＡ，Ｂ，Ｃ，ＤからＡ０，Ｂ２，Ｃ３，Ｄ
１をそれぞれ並行して読み出す。縦方向に並んだ４つの
画素データを読み出す場合も、各ブロックから８ビット
のバーストでデータを読み出す。１回の８ビット・バー
ストで画素データを読み出すため、横方向と同様のアク
セス速度で読み出しを行うことができる。
出す場合は、上述した横方向に並んだ４つの画素と同様
に、ブロックＡ，Ｂ，Ｃ，ＤからＡ０，Ｂ２，Ｃ３，Ｄ
１をそれぞれ並行して読み出す。縦方向に並んだ４つの
画素データを読み出す場合も、各ブロックから８ビット
のバーストでデータを読み出す。１回の８ビット・バー
ストで画素データを読み出すため、横方向と同様のアク
セス速度で読み出しを行うことができる。
【００３１】図２（ｂ）の左上の２画素×２画素の四角
形状に並んだ４画素のデータを読み出す場合は、図３
（ｃ）に示すように、ブロックＡ，Ｂ，Ｃ，ＤからＡ
０，Ｂ０，Ｃ１，Ｄ１をそれぞれ８ビット・バーストで
並行して読み出す。２画素×２画素の四角形状に並んだ
４つの画素も、各ブロックからそれぞれ画素データを読
み出す場合は、１回の８ビット・バーストで画素データ
を読み出すため、横方向と同様のアクセス速度で読み出
しを行うことができる。
形状に並んだ４画素のデータを読み出す場合は、図３
（ｃ）に示すように、ブロックＡ，Ｂ，Ｃ，ＤからＡ
０，Ｂ０，Ｃ１，Ｄ１をそれぞれ８ビット・バーストで
並行して読み出す。２画素×２画素の四角形状に並んだ
４つの画素も、各ブロックからそれぞれ画素データを読
み出す場合は、１回の８ビット・バーストで画素データ
を読み出すため、横方向と同様のアクセス速度で読み出
しを行うことができる。
【００３２】図４に示すように、任意の４つの画素デー
タ（Ａ０，Ｂ２，Ｃ１，Ｄ３）又は（Ａ１，Ｂ３，Ｃ
２，Ｄ２）を読み出す場合でも、異なるブロックから各
データを読み出す場合は、横方向に並んだ画素と同様に
１回の８ビット・バーストで読み出しを行うことができ
る。
タ（Ａ０，Ｂ２，Ｃ１，Ｄ３）又は（Ａ１，Ｂ３，Ｃ
２，Ｄ２）を読み出す場合でも、異なるブロックから各
データを読み出す場合は、横方向に並んだ画素と同様に
１回の８ビット・バーストで読み出しを行うことができ
る。
【００３３】本発明のメモリ・チップは、横方向以外の
縦方向や斜め方向等に並んだ画素等であっても、異なる
ブロックからそれぞれ画素データを読み出す場合は、横
方向に並んだ画素データと同様に、１回の８ビット・バ
ーストでデータを読み出すことができる。この画素デー
タのマッピングは任意である。従来のようにバースト長
の変更を必要としないので、バースト長の変更によるデ
ータ転送の中断は発生しない。
縦方向や斜め方向等に並んだ画素等であっても、異なる
ブロックからそれぞれ画素データを読み出す場合は、横
方向に並んだ画素データと同様に、１回の８ビット・バ
ーストでデータを読み出すことができる。この画素デー
タのマッピングは任意である。従来のようにバースト長
の変更を必要としないので、バースト長の変更によるデ
ータ転送の中断は発生しない。
【００３４】画素データは、各ブロックに１画素単位で
記憶されているため、１画素のみにアクセスする場合
は、１つのブロックのワード・ライン１８を活性化させ
るだけでよい。このとき、従来の４バンクから１画素の
データを読み出す場合に比べて、活性化させるワード・
ライン数は１／４になるので、消費電力も１／４にな
る。
記憶されているため、１画素のみにアクセスする場合
は、１つのブロックのワード・ライン１８を活性化させ
るだけでよい。このとき、従来の４バンクから１画素の
データを読み出す場合に比べて、活性化させるワード・
ライン数は１／４になるので、消費電力も１／４にな
る。
【００３５】さらに従来（図１２）では各バンクから３
２個のＩ／Ｏにそれぞれデータを取り出さなければなら
ないので、１２８本のシグナル線が複雑に交差した配線
となる。本発明（図１）では各ブロックから８個のＩ／
Ｏにそれぞれデータを取り出すので、全体で３２本のシ
グナル線を交差させずに取り出すことができ、配線が簡
単かつ容易になる。
２個のＩ／Ｏにそれぞれデータを取り出さなければなら
ないので、１２８本のシグナル線が複雑に交差した配線
となる。本発明（図１）では各ブロックから８個のＩ／
Ｏにそれぞれデータを取り出すので、全体で３２本のシ
グナル線を交差させずに取り出すことができ、配線が簡
単かつ容易になる。
【００３６】各ブロックがアドレス入力、データＩ／Ｏ
も含めてほぼ完全に物理的に独立しており、メモリ・ア
レイが小さいことに加えてメモリを動作させる為の回路
がメモリ・アレイに全て近接しており、アドレス系、デ
ータ・パス系に長い配線を必要としないので、各ブロッ
クのアクセス時間やサイクル時間等の高速化が可能であ
る。図１，図１４に示すように、通常のメモリ・チップ
ではアドレスやデータ・ラインはほぼチップの長辺に等
しい長さにわたって配線するため高速化が困難である
が、この４ブロック構造では最長でもそれらが４分の１
以下になる。
も含めてほぼ完全に物理的に独立しており、メモリ・ア
レイが小さいことに加えてメモリを動作させる為の回路
がメモリ・アレイに全て近接しており、アドレス系、デ
ータ・パス系に長い配線を必要としないので、各ブロッ
クのアクセス時間やサイクル時間等の高速化が可能であ
る。図１，図１４に示すように、通常のメモリ・チップ
ではアドレスやデータ・ラインはほぼチップの長辺に等
しい長さにわたって配線するため高速化が困難である
が、この４ブロック構造では最長でもそれらが４分の１
以下になる。
【００３７】以上、本発明の一実施例について説明した
が、本発明はその他の態様でも実施し得るものである。
例えば、図１では各ブロック毎にロウ・アドレス及びカ
ラム・アドレスをそれぞれ別々に指定したが、ロウ・ア
ドレスを各ブロックで共通に指定し、カラム・アドレス
の一部を各ブロックごとに独立に指定することもでき
る。例えば図５に示すように、各ブロックに共通のロウ
・アドレス（ワード・ライン２６）を指定し、カラム・
アドレスはその上位ビットを共通とし、下位の２ビット
を使って、各ブロック毎にアクセスするカラム・セグメ
ント（２８）を別々に指定することもできる。
が、本発明はその他の態様でも実施し得るものである。
例えば、図１では各ブロック毎にロウ・アドレス及びカ
ラム・アドレスをそれぞれ別々に指定したが、ロウ・ア
ドレスを各ブロックで共通に指定し、カラム・アドレス
の一部を各ブロックごとに独立に指定することもでき
る。例えば図５に示すように、各ブロックに共通のロウ
・アドレス（ワード・ライン２６）を指定し、カラム・
アドレスはその上位ビットを共通とし、下位の２ビット
を使って、各ブロック毎にアクセスするカラム・セグメ
ント（２８）を別々に指定することもできる。
【００３８】図５の例では、各ブロック内のワード・ラ
イン（２６）は、指定されたカラム・アドレスに付随す
る４つのカラム・セグメント（２４）をそれぞれ含んで
いる。メモリ・チップ２０は、各ブロックに共通のロウ
・アドレスとカラム上位アドレスが時分割で入力される
１１ピンのアドレス入力と、この共通のカラム上位アド
レスで指定される４つのカラム・セグメント（２４）の
中から１つのセグメント（２８）を指定する２ビットの
カラム下位アドレス入力とを含む。各ブロックに入力さ
れる下位２ビットのカラム・アドレスにより、４つのセ
グメント（２４）の内の１つ（２８）が各ブロックごと
に選択される。
イン（２６）は、指定されたカラム・アドレスに付随す
る４つのカラム・セグメント（２４）をそれぞれ含んで
いる。メモリ・チップ２０は、各ブロックに共通のロウ
・アドレスとカラム上位アドレスが時分割で入力される
１１ピンのアドレス入力と、この共通のカラム上位アド
レスで指定される４つのカラム・セグメント（２４）の
中から１つのセグメント（２８）を指定する２ビットの
カラム下位アドレス入力とを含む。各ブロックに入力さ
れる下位２ビットのカラム・アドレスにより、４つのセ
グメント（２４）の内の１つ（２８）が各ブロックごと
に選択される。
【００３９】各ブロックに共通のロウ・アドレス及びカ
ラム・アドレスを指定し、カラム・アドレスの一部を各
ブロックごとに指定することで、ブロックに分けられた
Ｉ／Ｏ，アドレス入力及びメモリ・アレイをあたかも独
立したメモリ・チップのように扱うことができる。
ラム・アドレスを指定し、カラム・アドレスの一部を各
ブロックごとに指定することで、ブロックに分けられた
Ｉ／Ｏ，アドレス入力及びメモリ・アレイをあたかも独
立したメモリ・チップのように扱うことができる。
【００４０】図６に、各ブロックに指定される共通のア
ドレスと、各ブロックで個別に指定されるカラム・セグ
メント（Ａ０〜Ｄ３）の概要を示す。このときのマッピ
ングの一例を図７に示す。図６のＡ０〜Ｄ３は８ビット
・バーストを表し、Ａ０，Ａ１，Ａ２，Ａ３はＰＩＸ
（０，０），ＰＩＸ（２，１），ＰＩＸ（１，２），Ｐ
ＩＸ（３，３）のデータ、Ｂ０，Ｂ１，Ｂ２，Ｂ３はＰ
ＩＸ（０，１），ＰＩＸ（２，０），ＰＩＸ（３，
２），ＰＩＸ（１，３）のデータ、Ｃ０，Ｃ１，Ｃ２，
Ｃ３はＰＩＸ（０，２），ＰＩＸ（１，０），ＰＩＸ
（３，１），ＰＩＸ（２，３）のデータ、Ｄ０，Ｄ１，
Ｄ２，Ｄ３はＰＩＸ（０，３），ＰＩＸ（３，０），Ｐ
ＩＸ（１，１），ＰＩＸ（２，２）のデータをそれぞれ
表す。
ドレスと、各ブロックで個別に指定されるカラム・セグ
メント（Ａ０〜Ｄ３）の概要を示す。このときのマッピ
ングの一例を図７に示す。図６のＡ０〜Ｄ３は８ビット
・バーストを表し、Ａ０，Ａ１，Ａ２，Ａ３はＰＩＸ
（０，０），ＰＩＸ（２，１），ＰＩＸ（１，２），Ｐ
ＩＸ（３，３）のデータ、Ｂ０，Ｂ１，Ｂ２，Ｂ３はＰ
ＩＸ（０，１），ＰＩＸ（２，０），ＰＩＸ（３，
２），ＰＩＸ（１，３）のデータ、Ｃ０，Ｃ１，Ｃ２，
Ｃ３はＰＩＸ（０，２），ＰＩＸ（１，０），ＰＩＸ
（３，１），ＰＩＸ（２，３）のデータ、Ｄ０，Ｄ１，
Ｄ２，Ｄ３はＰＩＸ（０，３），ＰＩＸ（３，０），Ｐ
ＩＸ（１，１），ＰＩＸ（２，２）のデータをそれぞれ
表す。
【００４１】図６に示すように、例えばＡ０，Ｂ０，Ｃ
０，Ｄ０を指定するカラム下位アドレスは“０ ０”で
あり、Ａ１，Ｂ１，Ｃ１，Ｄ１を指定するカラム下位ア
ドレスは“０ １”であり、Ａ２，Ｂ２，Ｃ２，Ｄ２を
指定するカラム下位アドレスは“１ ０”であり、Ａ
３，Ｂ３，Ｃ３，Ｄ３を指定するカラム下位アドレスは
“１ １”である。
０，Ｄ０を指定するカラム下位アドレスは“０ ０”で
あり、Ａ１，Ｂ１，Ｃ１，Ｄ１を指定するカラム下位ア
ドレスは“０ １”であり、Ａ２，Ｂ２，Ｃ２，Ｄ２を
指定するカラム下位アドレスは“１ ０”であり、Ａ
３，Ｂ３，Ｃ３，Ｄ３を指定するカラム下位アドレスは
“１ １”である。
【００４２】図７の最上段の横一列の４つの画素を読み
出す際は、各ブロックに共通のロウ・アドレス及びカラ
ム上位アドレスを指定すると共に、各ブロックごとにカ
ラム下位アドレスを指定して、図３（ｂ）と同様にブロ
ックＡ，Ｂ，Ｃ，ＤからＡ０，Ｂ０，Ｃ０，Ｄ０のデー
タをそれぞれ８ビット・バーストで並行して読み出す。
左端の縦一列の４つの画素を読み出す場合も、各ブロッ
クごとにカラム下位アドレスを指定して、ブロックＡ，
Ｂ，Ｃ，ＤからＡ０，Ｂ１，Ｃ１，Ｄ１のデータをそれ
ぞれ読み出す。図１のメモリ・チップ１０と同様に、異
なる４つのブロックからデータを読み出す場合は、１回
の８ビット・バーストで画素データを読み出すことがで
き、横方向の画素と同じ速度でデータを読み出すことが
できる。
出す際は、各ブロックに共通のロウ・アドレス及びカラ
ム上位アドレスを指定すると共に、各ブロックごとにカ
ラム下位アドレスを指定して、図３（ｂ）と同様にブロ
ックＡ，Ｂ，Ｃ，ＤからＡ０，Ｂ０，Ｃ０，Ｄ０のデー
タをそれぞれ８ビット・バーストで並行して読み出す。
左端の縦一列の４つの画素を読み出す場合も、各ブロッ
クごとにカラム下位アドレスを指定して、ブロックＡ，
Ｂ，Ｃ，ＤからＡ０，Ｂ１，Ｃ１，Ｄ１のデータをそれ
ぞれ読み出す。図１のメモリ・チップ１０と同様に、異
なる４つのブロックからデータを読み出す場合は、１回
の８ビット・バーストで画素データを読み出すことがで
き、横方向の画素と同じ速度でデータを読み出すことが
できる。
【００４３】各ブロックに含まれるＩ／Ｏ数及びブロッ
ク数は任意であり、例えば図８に示すように、３２個の
Ｉ／Ｏを４個のＩ／Ｏを含んだ８つのブロックに分ける
こともできる。１画素が６４ビットの場合、Ｉ／Ｏ数が
４なので、１６ビットのバースト長でデータを読み出
す。この場合のカラム・セグメントの概要を図９に、マ
ッピングの一例を図１０に示す。各ブロックには、共通
のロウ・アドレス（ワード・ライン３６）とカラム上位
アドレスで指定される８つのセグメント（３４）の中か
ら１つのセグメント（３８）を選択する３ビットのカラ
ム下位アドレスが入力される。
ク数は任意であり、例えば図８に示すように、３２個の
Ｉ／Ｏを４個のＩ／Ｏを含んだ８つのブロックに分ける
こともできる。１画素が６４ビットの場合、Ｉ／Ｏ数が
４なので、１６ビットのバースト長でデータを読み出
す。この場合のカラム・セグメントの概要を図９に、マ
ッピングの一例を図１０に示す。各ブロックには、共通
のロウ・アドレス（ワード・ライン３６）とカラム上位
アドレスで指定される８つのセグメント（３４）の中か
ら１つのセグメント（３８）を選択する３ビットのカラ
ム下位アドレスが入力される。
【００４４】マッピングは、図１０に示すように、少な
くとも横方向に並んだ画素データと縦方向に並んだ画素
データがそれぞれ異なるブロックに記憶される。上述し
た４ブロックの場合と同様に、カラム下位アドレスを指
定することにより、各ブロック毎に読み出す画素データ
を指定することができる。異なるブロックからそれぞれ
画素データを読み出す場合は、１回の１６ビット・バー
ストで各画素データを並行して読み出せるため、横方向
に並んだ画素データと同様のアクセス速度でデータを読
み出すことができる。
くとも横方向に並んだ画素データと縦方向に並んだ画素
データがそれぞれ異なるブロックに記憶される。上述し
た４ブロックの場合と同様に、カラム下位アドレスを指
定することにより、各ブロック毎に読み出す画素データ
を指定することができる。異なるブロックからそれぞれ
画素データを読み出す場合は、１回の１６ビット・バー
ストで各画素データを並行して読み出せるため、横方向
に並んだ画素データと同様のアクセス速度でデータを読
み出すことができる。
【００４５】図１１に示すように、１６Ｉ／Ｏずつ２ブ
ロックに分けることもできる。Ｉ／Ｏ数が１６なので、
１画素が６４ビットの場合は、４ビットのバースト長で
アクセスする。バースト長が４ビットの場合は、シーム
レスにデータを読み出せるようにバンク（バンク０，バ
ンク１）を備えるのが好ましい。
ロックに分けることもできる。Ｉ／Ｏ数が１６なので、
１画素が６４ビットの場合は、４ビットのバースト長で
アクセスする。バースト長が４ビットの場合は、シーム
レスにデータを読み出せるようにバンク（バンク０，バ
ンク１）を備えるのが好ましい。
【００４６】以上、本発明は特定の実施例について説明
されたが、本発明はこれらに限定されるものではない。
例えば、完全に独立な４分割（４ブロック）の場合、ア
ドレスをロウとカラムの時分割に加え、さらにクロック
の立ち上りと立ち下がりの計４回に分けて入力すること
で、本来４０本必要なアドレス・ピンを２０本に減らし
たが、これをロウとカラムで各々３回、全体で６回に分
けて入力すれば、各ブロックに３本、全体では１２本に
さらにアドレス・ピンを減らすことも可能である。
されたが、本発明はこれらに限定されるものではない。
例えば、完全に独立な４分割（４ブロック）の場合、ア
ドレスをロウとカラムの時分割に加え、さらにクロック
の立ち上りと立ち下がりの計４回に分けて入力すること
で、本来４０本必要なアドレス・ピンを２０本に減らし
たが、これをロウとカラムで各々３回、全体で６回に分
けて入力すれば、各ブロックに３本、全体では１２本に
さらにアドレス・ピンを減らすことも可能である。
【００４７】分割数（ブロック数）も４分割に限定はさ
れず、２，８，１６分割等も可能である。これらの場合
も、全体で必要なアドレス・ピン数の著しい増大を４分
割の場合と同様な方法で防ぎながら、多分割メモリ構造
にすることができる。特に分割数を増やしていくと、各
ブロックのメモリ・アレイが小さくなることで、メモリ
の高速化がさらに促進され、より速いクロックでの使用
が可能になる。メモリの動作クロックが速くなると、そ
の分単位時間あたりのアドレス入力回数を増加すること
ができ、ピン数の増大無しにアドレス入力数の増加を実
現できる。その他、本発明はその趣旨を逸脱しない範囲
で当業者の知識に基づき種々なる改良，修正，変形を加
えた態様で実施できるものである。
れず、２，８，１６分割等も可能である。これらの場合
も、全体で必要なアドレス・ピン数の著しい増大を４分
割の場合と同様な方法で防ぎながら、多分割メモリ構造
にすることができる。特に分割数を増やしていくと、各
ブロックのメモリ・アレイが小さくなることで、メモリ
の高速化がさらに促進され、より速いクロックでの使用
が可能になる。メモリの動作クロックが速くなると、そ
の分単位時間あたりのアドレス入力回数を増加すること
ができ、ピン数の増大無しにアドレス入力数の増加を実
現できる。その他、本発明はその趣旨を逸脱しない範囲
で当業者の知識に基づき種々なる改良，修正，変形を加
えた態様で実施できるものである。
【００４８】
【発明の効果】本発明のメモリ・チップ及びデータ記憶
方法は、縦方向や斜め方向等の横方向以外の方向に並ん
だ画素データも、横方向と同様の速度でアクセスするこ
とができる。さらに、チップの消費電力が低減できると
共に、Ｉ／Ｏの配線もシンプルになる。
方法は、縦方向や斜め方向等の横方向以外の方向に並ん
だ画素データも、横方向と同様の速度でアクセスするこ
とができる。さらに、チップの消費電力が低減できると
共に、Ｉ／Ｏの配線もシンプルになる。
【図１】本発明に係るメモリ・チップの一構成例を示す
ブロック図である。
ブロック図である。
【図２】図１に示すメモリ・チップの画素データのマッ
ピング及びアクセスする画素データの一例を示す図であ
る。
ピング及びアクセスする画素データの一例を示す図であ
る。
【図３】図１のメモリ・チップのデータ・アクセスを示
す図であり、同図（ａ）は８個のＩ／Ｏと各ブロックと
のデータ入出力の概念図であり、同図（ｂ）及び同図
（ｃ）はデータ・アクセスを示す説明図である。
す図であり、同図（ａ）は８個のＩ／Ｏと各ブロックと
のデータ入出力の概念図であり、同図（ｂ）及び同図
（ｃ）はデータ・アクセスを示す説明図である。
【図４】図２に示すアクセスする画素データの他の例を
示す図である。
示す図である。
【図５】本発明に係るメモリ・チップの他の構成例を示
すブロック図である。
すブロック図である。
【図６】図５に示すメモリ・チップのカラム・セグメン
トの概要を示すブロック図である。
トの概要を示すブロック図である。
【図７】図５に示すメモリ・チップの画素データのマッ
ピング及びアクセスする画素データの一例を示す図であ
る。
ピング及びアクセスする画素データの一例を示す図であ
る。
【図８】本発明に係るメモリ・チップの更に他の構成例
を示すブロック図である。
を示すブロック図である。
【図９】図８に示すメモリ・チップのカラム・セグメン
トの概要を示すブロック図である。
トの概要を示すブロック図である。
【図１０】図８に示すメモリ・チップの画素データのマ
ッピング及びアクセスする画素データの一例を示す図で
ある。
ッピング及びアクセスする画素データの一例を示す図で
ある。
【図１１】本発明に係るメモリ・チップの更に他の構成
例を示すブロック図である。
例を示すブロック図である。
【図１２】従来のメモリ・チップの一構成例を示すブロ
ック図である。
ック図である。
【図１３】図１２に示すメモリ・チップの画素データの
マッピング及びアクセスする画素データの一例を示す図
である。
マッピング及びアクセスする画素データの一例を示す図
である。
【図１４】図１２のメモリ・チップの８個のＩ／Ｏとバ
ンクとの接続概要を示すブロック図である。
ンクとの接続概要を示すブロック図である。
【図１５】図１２のメモリ・チップのデータ・アクセス
を示す図であり、同図（ａ）は８個のＩ／Ｏとバンクと
のデータ入出力の概念図であり、同図（ｂ）及び同図
（ｃ）はデータ・アクセスを示す説明図である。
を示す図であり、同図（ａ）は８個のＩ／Ｏとバンクと
のデータ入出力の概念図であり、同図（ｂ）及び同図
（ｃ）はデータ・アクセスを示す説明図である。
１０，２０，３０，４０：メモリ・チップ １２，２２，３２：表示画像 １６，２６，３６：活性化されたワード線 １８，２８，４８：アクセスするデータ ２４，３４：複数のカラム・セグメント ９０：メモリ・チップ（従来） ９２：表示画像（従来）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３６２Ｈ ３７１Ｈ (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5B024 AA01 AA15 BA21 BA29 CA11 CA16 5B047 EA02 EA05 EA06 EB05 EB11 5B060 AB13 AB30 AC13 GA08
Claims (15)
- 【請求項１】 データが入力又は出力される複数のブロ
ックに分けられたデータ入出力部と、前記データ入出力
部の各ブロックから入力されたデータ又は前記データ入
出力部の各ブロックへ出力されるデータがそれぞれ記憶
される、前記データ入出力部と同数のブロックに分けら
れたメモリ・アレイと、前記データ入出力部から入力さ
れたデータを書き込む又は前記データ入出力部へ出力す
るデータを読み出す前記メモリ・アレイのアドレスを、
前記メモリ・アレイの各ブロックごとにそれぞれ指定す
るアドレス指定手段とを含むメモリ・チップ。 - 【請求項２】 前記アドレス指定手段が、前記メモリ・
アレイの各ブロックごとのアドレスがそれぞれ入力され
る、前記データ入出力部と同数のブロックに分けられた
アドレス入力部を含む請求項１のメモリ・チップ。 - 【請求項３】 前記アドレス入力部に入力されるアドレ
スが、メモリ動作クロックの立ち上がりに入力されるア
ドレス信号と立ち下がりに入力されるアドレス信号とに
分割されたアドレスを含む請求項２のメモリ・チップ。 - 【請求項４】 前記アドレス指定手段が、前記メモリ・
アレイの各ブロックに共通のアドレスを指定する共通ア
ドレス指定手段と、前記メモリ・アレイの各ブロックご
とに前記共通のアドレスに基づいた個別のアドレスを指
定する個別アドレス指定手段とを含む請求項１のメモリ
・チップ。 - 【請求項５】 前記共通アドレス指定手段が、メモリ・
アレイの各ブロックに共通のカラム・アドレスの上位ア
ドレス及び各ブロックに共通のロウ・アドレスが入力さ
れるアドレス入力部を含み、前記個別アドレス指定手段
が、前記各ブロックに共通のカラム・アドレスの下位ア
ドレスが入力される、各ブロックごとに備えられたカラ
ム・アドレス入力部を含む請求項４のメモリ・チップ。 - 【請求項６】 前記メモリ・アレイへアクセスする際の
バースト長が固定長である請求項１乃至請求項５のいず
れかのメモリ・チップ。 - 【請求項７】 前記メモリ・アレイに記憶されるデータ
が画像データを含み、メモリ・アレイの各ブロックに記
憶されるデータが、前記画像の１画素単位の画素データ
をそれぞれ含む請求項１乃至請求項６のいずれかのメモ
リ・チップ。 - 【請求項８】 前記メモリ・アレイの各ブロックに記憶
される画素データが、前記画像データを表示装置に表示
する際の横方向に並んだ前記メモリ・アレイのブロック
数と同数の画素データのいずれか及び縦方向に並んだ前
記メモリ・アレイのブロック数と同数の画素データのい
ずれかをそれぞれ含む請求項７のメモリ・チップ。 - 【請求項９】 指定されたアドレスにデータが書き込ま
れると共に指定されたアドレスのデータが読み出される
メモリ・チップへのデータ記憶方法であって、複数のブ
ロックに分けられたデータ入出力部から入力されたデー
タを書き込むメモリ・アレイのアドレスを、前記データ
入出力部の各ブロックごとにそれぞれ指定するアドレス
指定ステップと、前記データ入出力部と同数のブロック
に分けられたメモリ・アレイの各ブロックに前記データ
入出力部の各ブロックから入力されたデータをそれぞれ
書き込むステップとを含むデータ記憶方法。 - 【請求項１０】 前記アドレス指定ステップが、前記メ
モリ・アレイと同数のブロックに分けられたアドレス入
力部に、それぞれ個別のアドレスを入力するアドレス入
力ステップを含む請求項９のデータ記憶方法。 - 【請求項１１】 前記アドレス入力ステップが、メモリ
動作クロックに同期して入力するアドレスの半分を、メ
モリ動作クロックの立上りに入力するステップと、メモ
リ動作クロックの立上りに入力されなかった残り半分の
アドレスを、メモリ動作クロックの立下りに入力するス
テップとを含む請求項１０のデータ記憶方法。 - 【請求項１２】 前記アドレス指定ステップが、前記メ
モリ・アレイの各ブロックに共通のアドレスを指定する
共通アドレス指定ステップと、前記メモリ・アレイの各
ブロックごとに前記共通のアドレスに基づいた個別のア
ドレスを指定する個別アドレス指定ステップとを含む請
求項９のデータ記憶方法。 - 【請求項１３】 前記共通アドレス指定ステップが、前
記メモリ・アレイの各ブロックに共通のカラム・アドレ
スの上位アドレス及び各ブロックに共通のロウ・アドレ
スを指定するステップを含み、前記個別アドレス指定ス
テップが、前記各ブロックに共通のカラム・アドレスの
下位アドレスを各ブロックごとに指定するステップを含
む請求項１２のデータ記憶方法。 - 【請求項１４】 前記メモリ・アレイに記憶されるデー
タが画像データを含み、この画像の各画素データが１画
素単位でデータ入出力部の各ブロックから入力又は出力
される請求項９乃至請求項１３のいずれかのデータ記憶
方法。 - 【請求項１５】 前記画像データを表示装置に表示した
際の横方向に並んだ前記ブロックと同数の画素データが
データ入出力部のそれぞれ異なるブロックから入力又は
出力されると共に縦方向に並んだ前記ブロックと同数の
画素データもデータ入出力部のそれぞれ異なるブロック
から入力又は出力される請求項１４のデータ記憶方法。
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