JP2584110B2 - 異種メモリ適応型アドレス指定用制御装置 - Google Patents
異種メモリ適応型アドレス指定用制御装置Info
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- JP2584110B2 JP2584110B2 JP2156186A JP15618690A JP2584110B2 JP 2584110 B2 JP2584110 B2 JP 2584110B2 JP 2156186 A JP2156186 A JP 2156186A JP 15618690 A JP15618690 A JP 15618690A JP 2584110 B2 JP2584110 B2 JP 2584110B2
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Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術（第６〜９図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作 用（第１図） 実 施 例（第２〜５図） 発明の効果 〔概 要〕 256KビットDRMA,1MビットDRAMのように異種メモリを
使用する場合のアドレス指定制御に用いて好適な異種メ
モリ適応型アドレス指定用制御装置に関し、 アドレス割付の仕方に工夫を施すことにより、アドレ
スセレクタ等の回路の共用化をはかれるようにすること
を目的とし、 コラムアドレスＭビットロウアドレスＮビットとでア
ドレスが指定される読み書き可能な大容量メモリで構成
されるか、又はコラムアドレス（Ｍ−ｍ）ビットとロウ
アドレス（Ｎ−ｎ）ビットとでアドレスが指定される読
み書き可能な小容量メモリを複数個使用して該大容量メ
モリと同等のメモリ構成とされる記憶部について、記憶
部のアドレス指定のための制御を行なうアドレス指定用
制御部をそなえ、記憶部を大容量メモリで構成する場合
は、アドレス割付をコラムアドレスＭビットおよびロウ
アドレスＮビットを縦列にした（Ｍ＋Ｎ）ビット構成と
するとともに、記憶部を小容量メモリを複数個使用して
大容量メモリと同等のメモリ構成とする場合は、アドレ
ス割付をコラムアドレス（Ｍ−ｎ）ビット，メモリ選択
情報ｍビット，ロウアドレス（Ｎ−ｎ）ビットおよびメ
モリ選択情報ｎビットを縦列にした（Ｍ＋Ｎ）ビット構
成に設定した上で、アドレス指定用制御部が、小容量メ
モリのコラムアドレスおよびロウアドレスを選択的に切
り替えることのできるビット規模を有し、記憶部を該大
容量メモリで構成した場合でも、記憶部を小容量メモリ
を複数個使用して大容量メモリと同等のメモリ構成とし
た場合でも共用化の可能なアドレスセレクタをそなえる
とともに、記憶部を大容量メモリで構成した場合には、
大容量メモリと小容量メモリとの間のアドレスビット差
に相当するアドレス分についてのコラムアドレスおよび
ロウアドレスを選択的に切り替える補助アドレスセレク
タをそなえる一方、記憶部を小容量メモリを複数個使用
して大容量メモリと同等のメモリ構成とした場合には、
いずれの小容量メモリを選択するかを決定する小容量メ
モリ選択部をそなえるように構成する。
使用する場合のアドレス指定制御に用いて好適な異種メ
モリ適応型アドレス指定用制御装置に関し、 アドレス割付の仕方に工夫を施すことにより、アドレ
スセレクタ等の回路の共用化をはかれるようにすること
を目的とし、 コラムアドレスＭビットロウアドレスＮビットとでア
ドレスが指定される読み書き可能な大容量メモリで構成
されるか、又はコラムアドレス（Ｍ−ｍ）ビットとロウ
アドレス（Ｎ−ｎ）ビットとでアドレスが指定される読
み書き可能な小容量メモリを複数個使用して該大容量メ
モリと同等のメモリ構成とされる記憶部について、記憶
部のアドレス指定のための制御を行なうアドレス指定用
制御部をそなえ、記憶部を大容量メモリで構成する場合
は、アドレス割付をコラムアドレスＭビットおよびロウ
アドレスＮビットを縦列にした（Ｍ＋Ｎ）ビット構成と
するとともに、記憶部を小容量メモリを複数個使用して
大容量メモリと同等のメモリ構成とする場合は、アドレ
ス割付をコラムアドレス（Ｍ−ｎ）ビット，メモリ選択
情報ｍビット，ロウアドレス（Ｎ−ｎ）ビットおよびメ
モリ選択情報ｎビットを縦列にした（Ｍ＋Ｎ）ビット構
成に設定した上で、アドレス指定用制御部が、小容量メ
モリのコラムアドレスおよびロウアドレスを選択的に切
り替えることのできるビット規模を有し、記憶部を該大
容量メモリで構成した場合でも、記憶部を小容量メモリ
を複数個使用して大容量メモリと同等のメモリ構成とし
た場合でも共用化の可能なアドレスセレクタをそなえる
とともに、記憶部を大容量メモリで構成した場合には、
大容量メモリと小容量メモリとの間のアドレスビット差
に相当するアドレス分についてのコラムアドレスおよび
ロウアドレスを選択的に切り替える補助アドレスセレク
タをそなえる一方、記憶部を小容量メモリを複数個使用
して大容量メモリと同等のメモリ構成とした場合には、
いずれの小容量メモリを選択するかを決定する小容量メ
モリ選択部をそなえるように構成する。
本発明は、256KビットDRAM,1MビットDRAMのように異
種メモリを使用する場合のアドレス指定制御に用いて好
適な異種メモリ適応型アドレス指定用制御装置に関す
る。
種メモリを使用する場合のアドレス指定制御に用いて好
適な異種メモリ適応型アドレス指定用制御装置に関す
る。
近年、半導体技術の進歩に伴い、メモリの大容量化が
進んでいるが、例えば1MビットのDRAM（特に２ポートDR
AM）はまだ普及率が低く、あまり使用されていない。
進んでいるが、例えば1MビットのDRAM（特に２ポートDR
AM）はまだ普及率が低く、あまり使用されていない。
ところで、メモリの高速アクセス等の要求に応えるに
は、メモリ容量として1Mビット程度ある方が良いので、
一般には256KビットのDRAMを４個用いて、1MビットDRAM
の代用としている。
は、メモリ容量として1Mビット程度ある方が良いので、
一般には256KビットのDRAMを４個用いて、1MビットDRAM
の代用としている。
しかし、今後1MビットDRAMの普及率が高くなってくる
と、256KビットのDRAMを４個使用するということはしな
いで、1MビットDRAMを１個使用するようになる可能性が
高い。
と、256KビットのDRAMを４個使用するということはしな
いで、1MビットDRAMを１個使用するようになる可能性が
高い。
第６図は画像ワークステーションでの画像データ処理
系のブロック図であるが、この第６図において、１はフ
レームメモリで、このフレームメモリ１は、A/D変換器1
Aからのディジタル画像データ一旦ストアしておくもの
で、このフレームメモリ１として、上記の256KビットDR
AMを４個または1MビットDRAMを１個が使用される。
系のブロック図であるが、この第６図において、１はフ
レームメモリで、このフレームメモリ１は、A/D変換器1
Aからのディジタル画像データ一旦ストアしておくもの
で、このフレームメモリ１として、上記の256KビットDR
AMを４個または1MビットDRAMを１個が使用される。
２は制御LSIで、この制御LSI2は、CPU3からアドレス
Ａや制御データＤを受けてフレームメモリ１へアドレス
Ａや制御データＤを出力する制御インタフェースであ
る。
Ａや制御データＤを受けてフレームメモリ１へアドレス
Ａや制御データＤを出力する制御インタフェースであ
る。
４は表示部で、この表示部４は、フレームメモリ１か
らD/A変換器1Bを経由したアナログ画像データを受けて
画像を表示するもので、CRTや液晶ディスプレイが使用
される。
らD/A変換器1Bを経由したアナログ画像データを受けて
画像を表示するもので、CRTや液晶ディスプレイが使用
される。
このような構成により、入力されてきた画像データは
一旦フレームメモリ１に記憶されるが、このときフレー
ムメモリ１へ書き込まれるアドレスは、制御LSI2で指定
される。
一旦フレームメモリ１に記憶されるが、このときフレー
ムメモリ１へ書き込まれるアドレスは、制御LSI2で指定
される。
その後は、画像データがフレームメモリ１から読み出
されて、表示部４にて表示されるが、このときフレーム
メモリ１から読み出されるアドレスも、同様にして、制
御LSI2で指定される。
されて、表示部４にて表示されるが、このときフレーム
メモリ１から読み出されるアドレスも、同様にして、制
御LSI2で指定される。
ところで、上記したように、フレームメモリ１とし
て、第９図（ａ）に示すごとく、256KビットDRAMを４個
使用する場合と、第９図（ｂ）に示すごとく、1Mビット
DRAMを１個使用する場合とがある。
て、第９図（ａ）に示すごとく、256KビットDRAMを４個
使用する場合と、第９図（ｂ）に示すごとく、1Mビット
DRAMを１個使用する場合とがある。
さらに、256KビットDRAMを４個使用する場合のアドレ
ス割付を示すと、第７図（ａ）のようになり、1Mビット
DRAMを１個使用する場合のアドレス割付を示すと、第７
図（ｂ）のようになる。
ス割付を示すと、第７図（ａ）のようになり、1Mビット
DRAMを１個使用する場合のアドレス割付を示すと、第７
図（ｂ）のようになる。
ここで、256KビットDRAMを４個使用する場合のアドレ
ス割付は、第７図（ａ）のように、コラムアドレス（Co
lumu Address）C0〜C7（８ビット分），ロウアドレス
（Row Address）R0〜R7（８ビット分），バンクセレク
ト（Bank Select）B0,B1（２ビット分）を縦列にした18
ビット構成となっている。
ス割付は、第７図（ａ）のように、コラムアドレス（Co
lumu Address）C0〜C7（８ビット分），ロウアドレス
（Row Address）R0〜R7（８ビット分），バンクセレク
ト（Bank Select）B0,B1（２ビット分）を縦列にした18
ビット構成となっている。
一方、1MビットDRAMを１個使用する場合のアドレス割
付は、第７図（ｂ）のように、コラムアドレス（Columu
Address）C0〜C8（９ビット分），ロウアドレス（Row
Address）R0〜R8（９ビット分）を縦列にした18ビット
構成となっている。
付は、第７図（ｂ）のように、コラムアドレス（Columu
Address）C0〜C8（９ビット分），ロウアドレス（Row
Address）R0〜R8（９ビット分）を縦列にした18ビット
構成となっている。
また、256KビットDRAMを４個使用した場合において、
上記のアドレス割付に従った制御LSI2,フレームメモリ
１間のアドレス指定用制御ブロック図を示すと、第８図
（ａ）のようになる。すなわち、この第８図（ａ）にお
いて、21はアドレスセレクタで、このアドレスセレクタ
21は、コラムアドレス線およびロウアドレス線に接続さ
れて、コラムアドレスC0〜C7またはロウアドレスR0〜R7
のいずれかを選択して出力するもので、制御LSI2側に設
けられている。
上記のアドレス割付に従った制御LSI2,フレームメモリ
１間のアドレス指定用制御ブロック図を示すと、第８図
（ａ）のようになる。すなわち、この第８図（ａ）にお
いて、21はアドレスセレクタで、このアドレスセレクタ
21は、コラムアドレス線およびロウアドレス線に接続さ
れて、コラムアドレスC0〜C7またはロウアドレスR0〜R7
のいずれかを選択して出力するもので、制御LSI2側に設
けられている。
11A〜11Dはチップイネーブル用ゲート回路で、これら
のチップイネーブル用ゲート回路11A〜11Dは、バンク切
替線（B0線,B1線）に接続されることにより、バンクセ
レクト２ビット分B0,B1を受けて、４個のうちのどのDRA
Mを選択するのかというチップイネーブル信号CE1〜CE4
を出力するもので、フレームメモリ１側に設けられてい
る。
のチップイネーブル用ゲート回路11A〜11Dは、バンク切
替線（B0線,B1線）に接続されることにより、バンクセ
レクト２ビット分B0,B1を受けて、４個のうちのどのDRA
Mを選択するのかというチップイネーブル信号CE1〜CE4
を出力するもので、フレームメモリ１側に設けられてい
る。
なお、第９図（ａ）において、選択されるDRAMをチッ
プイネーブル信号CE1〜CE4と同じ符号を付けて示してい
る。
プイネーブル信号CE1〜CE4と同じ符号を付けて示してい
る。
また、制御LSI2からフレームメモリ１へは、コラムア
ドレス選択線（CAS線）を通じてコラムアドレス選択信
号CAS（実際は反転信号。以下、同じ。）が供給される
とともに、ロウアドレス選択線（RAS線）を通じてロウ
アドレス選択信号RAS（実際は反転信号。以下、同
じ。）が供給されるようになっている。
ドレス選択線（CAS線）を通じてコラムアドレス選択信
号CAS（実際は反転信号。以下、同じ。）が供給される
とともに、ロウアドレス選択線（RAS線）を通じてロウ
アドレス選択信号RAS（実際は反転信号。以下、同
じ。）が供給されるようになっている。
このような構成により、バンクセレクトB0,B1の組合
せによって、所要のDRAMが選別され、更にコラムアドレ
ス選択信号CASとコラムアドレスC0〜C7,ロウアドレス選
択信号RASとロウアドレスR0〜R7とで、所要のアドレス
が選択されて、画像データの書き込みあるいは読み出し
が行なわれる。
せによって、所要のDRAMが選別され、更にコラムアドレ
ス選択信号CASとコラムアドレスC0〜C7,ロウアドレス選
択信号RASとロウアドレスR0〜R7とで、所要のアドレス
が選択されて、画像データの書き込みあるいは読み出し
が行なわれる。
一方、1MビットDRAMを１個使用した場合において、上
記のアドレス割付に従った制御LSI2,フレームメモリ１
間のアドレス指定用制御ブロック図を示すと、第８図
（ｂ）のようになる。すなわち、この第８図（ｂ）にお
いて、22はアドレスセレクタで、このアドレスセレクタ
22は、コラムアドレス線，ロウアドレス線,B0線,B1線に
接続されることにより、１〜18ビット分を受けて、コラ
ムアドレスC0〜C8またはロウアドレスR0〜R8のいずれか
を選択して出力するようになっており、制御LSI2側に設
けられている。
記のアドレス割付に従った制御LSI2,フレームメモリ１
間のアドレス指定用制御ブロック図を示すと、第８図
（ｂ）のようになる。すなわち、この第８図（ｂ）にお
いて、22はアドレスセレクタで、このアドレスセレクタ
22は、コラムアドレス線，ロウアドレス線,B0線,B1線に
接続されることにより、１〜18ビット分を受けて、コラ
ムアドレスC0〜C8またはロウアドレスR0〜R8のいずれか
を選択して出力するようになっており、制御LSI2側に設
けられている。
また、制御LSI2からフレームメモリ１へは、コラムア
ドレス選択線（CAS線）を通じてコラムアドレス選択信
号CASが供給されるとともに、ロウアドレス選択線（RAS
線）を通じてロウアドレス選択信号RASが供給されるよ
うになっている。
ドレス選択線（CAS線）を通じてコラムアドレス選択信
号CASが供給されるとともに、ロウアドレス選択線（RAS
線）を通じてロウアドレス選択信号RASが供給されるよ
うになっている。
このような構成により、コラムアドレス選択信号CAS
とコラムアドレスC0〜C8,ロウアドレス選択信号RASとロ
ウアドレスR0〜R8とで、所要のアドレスが選択されて、
画像データの書き込みあるいは読み出しが行なわれる。
とコラムアドレスC0〜C8,ロウアドレス選択信号RASとロ
ウアドレスR0〜R8とで、所要のアドレスが選択されて、
画像データの書き込みあるいは読み出しが行なわれる。
しかしながら、このような従来の方式では、256Kビッ
トDRAM使用時と1MビットDRAM使用時とで共通に使えるア
ドレスは、第７図（ａ），（ｂ）からもわかるように、
最初の８ビットだけで、残りの10ビットについては１ビ
ットずつずれてしまう。従って、256KビットDRAM使用時
のアドレスセレクタ21と1MビットDRAM使用時のアドレス
セレクタ22とを共用することができず、最初に256Kビッ
トDRAMを使用しており、その後に1MビットDRAMに置き換
える場合などは、共用できない回路を２組分組付けてお
くことになるので、回路規模が大きくなってしまうとい
う問題点がある。
トDRAM使用時と1MビットDRAM使用時とで共通に使えるア
ドレスは、第７図（ａ），（ｂ）からもわかるように、
最初の８ビットだけで、残りの10ビットについては１ビ
ットずつずれてしまう。従って、256KビットDRAM使用時
のアドレスセレクタ21と1MビットDRAM使用時のアドレス
セレクタ22とを共用することができず、最初に256Kビッ
トDRAMを使用しており、その後に1MビットDRAMに置き換
える場合などは、共用できない回路を２組分組付けてお
くことになるので、回路規模が大きくなってしまうとい
う問題点がある。
さらに、２ポートDRAMを使用する場合などは、アクセ
スの仕方が複数あるため、更にそのためのセレクト回路
が256KビットDRAM使用時と1MビットDRAM使用時とのそれ
ぞれについて必要となり、上記の不具合が更に大きくな
る。
スの仕方が複数あるため、更にそのためのセレクト回路
が256KビットDRAM使用時と1MビットDRAM使用時とのそれ
ぞれについて必要となり、上記の不具合が更に大きくな
る。
本発明は、このような問題点を鑑みなされたもので、
アドレス割付の仕方に工夫を施すことにより、アドレス
セレクタ等の回路の共用化をはかれるようにした、異種
メモリ適応型アドレス指定用制御装置を提供することを
目的としている。
アドレス割付の仕方に工夫を施すことにより、アドレス
セレクタ等の回路の共用化をはかれるようにした、異種
メモリ適応型アドレス指定用制御装置を提供することを
目的としている。
第１図（ａ），（ｂ）は本発明の原理説明図である。
まず、コラムアドレスＭビットとロウアドレスＮビッ
トとでアドレスが指定される読み書き可能な大容量メモ
リで構成されるか、又はコラムアドレス（Ｍ−ｍ）ビッ
トとロウアドレス（Ｎ−ｎ）ビットとでアドレスが指定
される読み書き可能な小容量メモリを複数個使用して大
容量メモリと同等のメモリ構成とされる記憶部につい
て、記憶部のアドレス指定のための制御を行なうアドレ
ス指定用制御部をそなえているが、上記記憶部をコラム
アドレスＭビットとロウアドレスＮビットとでアドレス
が指定される読み書き可能な大容量メモリで構成する場
合のアドレス割付は、第１図（ｂ）に示すように、コラ
ムアドレスＭビットおよびロウアドレスＮビットを縦列
にしたようなアドレス割付とする。
トとでアドレスが指定される読み書き可能な大容量メモ
リで構成されるか、又はコラムアドレス（Ｍ−ｍ）ビッ
トとロウアドレス（Ｎ−ｎ）ビットとでアドレスが指定
される読み書き可能な小容量メモリを複数個使用して大
容量メモリと同等のメモリ構成とされる記憶部につい
て、記憶部のアドレス指定のための制御を行なうアドレ
ス指定用制御部をそなえているが、上記記憶部をコラム
アドレスＭビットとロウアドレスＮビットとでアドレス
が指定される読み書き可能な大容量メモリで構成する場
合のアドレス割付は、第１図（ｂ）に示すように、コラ
ムアドレスＭビットおよびロウアドレスＮビットを縦列
にしたようなアドレス割付とする。
また、この記憶部をコラムアドレス（Ｍ−ｍ）ビット
とロウアドレス（Ｎ−ｎ）ビットとでアドレスが指定さ
れる読み書き可能な小容量メモリを複数個使用して大容
量メモリと同等のメモリ構成とする場合のアドレス割付
は、第１図（ａ）に示すように、コラムアドレス（Ｍ−
ｍ）ビット，メモリ選択情報ｍビット，ロウアドレス
（Ｎ−ｎ）ビットおよびメモリ選択情報ｎビットを縦列
にしたようなアドレス割付とする。
とロウアドレス（Ｎ−ｎ）ビットとでアドレスが指定さ
れる読み書き可能な小容量メモリを複数個使用して大容
量メモリと同等のメモリ構成とする場合のアドレス割付
は、第１図（ａ）に示すように、コラムアドレス（Ｍ−
ｍ）ビット，メモリ選択情報ｍビット，ロウアドレス
（Ｎ−ｎ）ビットおよびメモリ選択情報ｎビットを縦列
にしたようなアドレス割付とする。
そして、上記のようなアドレス割付に設定した上で、
アドレス指定用制御部が、小容量メモリのコラムアドレ
スおよびロウアドレスを選択的に切り替えることのでき
るビット規模を有し、記憶部を大容量メモリで構成した
場合でも、記憶部を小容量メモリを複数個使用して大容
量メモリと同等のメモリ構成とした場合でも共用化の可
能なアドレスセレクタをそなえるとともに、記憶部を大
容量メモリで構成した場合には、大容量メモリと小容量
メモリとの間のアドレスビット差に相当するアドレス分
についてのコラムアドレスおよびロウアドレスを選択的
に切り替える補助アドレスをそなえる一方、記憶部を小
容量メモリを複数個使用して大容量メモリと同等のメモ
リ構成とした場合には、いずれの小容量メモリを選択す
るかを決定する小容量メモリ選択部をそなえるように構
成されている。
アドレス指定用制御部が、小容量メモリのコラムアドレ
スおよびロウアドレスを選択的に切り替えることのでき
るビット規模を有し、記憶部を大容量メモリで構成した
場合でも、記憶部を小容量メモリを複数個使用して大容
量メモリと同等のメモリ構成とした場合でも共用化の可
能なアドレスセレクタをそなえるとともに、記憶部を大
容量メモリで構成した場合には、大容量メモリと小容量
メモリとの間のアドレスビット差に相当するアドレス分
についてのコラムアドレスおよびロウアドレスを選択的
に切り替える補助アドレスをそなえる一方、記憶部を小
容量メモリを複数個使用して大容量メモリと同等のメモ
リ構成とした場合には、いずれの小容量メモリを選択す
るかを決定する小容量メモリ選択部をそなえるように構
成されている。
なお、上記のM,N,m,nは全て自然数である。
上述の本発明の異種メモリ適応型アドレス指定用制御
装置では、まず記憶部を大容量メモリで構成する場合
は、コラムアドレスＭビットおよびロウアドレスＮビッ
トを縦列にした（Ｍ＋Ｎ）ビット構成でアドレスが指定
されており、これにより、これらのコラムアドレスおよ
びロウアドレスに基づいて、アドレスセレクタと補助セ
レクタにより所要のアドレスが選択されて、この大容量
メモリへのデータの書き込みあるいは読み出しが行なわ
れる。
装置では、まず記憶部を大容量メモリで構成する場合
は、コラムアドレスＭビットおよびロウアドレスＮビッ
トを縦列にした（Ｍ＋Ｎ）ビット構成でアドレスが指定
されており、これにより、これらのコラムアドレスおよ
びロウアドレスに基づいて、アドレスセレクタと補助セ
レクタにより所要のアドレスが選択されて、この大容量
メモリへのデータの書き込みあるいは読み出しが行なわ
れる。
一方、記憶部を小容量メモリを複数個使用して大容量
メモリと同等のメモリ構成とする場合は、コラムアドレ
ス（Ｍ−ｍ）ビット，メモリ選択情報ｍビット，ロウア
ドレス（Ｎ−ｎ）ビットおよびメモリ選択情報ｎビット
を縦列にした（Ｍ＋Ｎ）ビット構成でアドレスおよび選
択されるべきメモリが指定されているので、上記のメモ
リ選択情報の組合せ情報を用いて、小容量メモリ選択部
にて所要の小容量メモリが選択され、更にコラムアドレ
スおよびロウアドレスに基づいて、アドレスセレクタに
より所要のアドレスが選択されて、選択された小容量メ
モリへのデータの書き込みあるいは読み出しが行なわれ
る。
メモリと同等のメモリ構成とする場合は、コラムアドレ
ス（Ｍ−ｍ）ビット，メモリ選択情報ｍビット，ロウア
ドレス（Ｎ−ｎ）ビットおよびメモリ選択情報ｎビット
を縦列にした（Ｍ＋Ｎ）ビット構成でアドレスおよび選
択されるべきメモリが指定されているので、上記のメモ
リ選択情報の組合せ情報を用いて、小容量メモリ選択部
にて所要の小容量メモリが選択され、更にコラムアドレ
スおよびロウアドレスに基づいて、アドレスセレクタに
より所要のアドレスが選択されて、選択された小容量メ
モリへのデータの書き込みあるいは読み出しが行なわれ
る。
以下、図面を参照して本発明の実施例を説明する。
さて、本実施例も、例えば第６図に示すような画像ワ
ークステーションでの画像データ処理系のフレームメモ
リ（記憶部）１およびその制御用LSI（アドレス指定用
制御部）２ならびにその周辺部の技術についてのもので
あるが、この場合でも、上記のフレームメモリ１とし
て、第３図（ａ）に示すように、256KビットDRAMを４個
使用することと、第３図（ｂ）に示すように、1Mビット
DRAMを１個使用することを考慮している。
ークステーションでの画像データ処理系のフレームメモ
リ（記憶部）１およびその制御用LSI（アドレス指定用
制御部）２ならびにその周辺部の技術についてのもので
あるが、この場合でも、上記のフレームメモリ１とし
て、第３図（ａ）に示すように、256KビットDRAMを４個
使用することと、第３図（ｂ）に示すように、1Mビット
DRAMを１個使用することを考慮している。
そして、フレームメモリ１を256KビットDRAMを４個使
用して構成する場合のアドレス割付を示すと、第４図
（ａ）のようになり、1MビットDRAMを１個使用して構成
する場合のアドレス割付を示すと、第４図（ｂ）のよう
になる。
用して構成する場合のアドレス割付を示すと、第４図
（ａ）のようになり、1MビットDRAMを１個使用して構成
する場合のアドレス割付を示すと、第４図（ｂ）のよう
になる。
ここで、フレームメモリ１を256KビットDRAMを４個使
用して構成する場合のアドレス割付は、第４図（ａ）の
ように、コラムアドレスC0〜C7（８ビット分），メモリ
選択情報としての横方向のバンク切替情報（RASセレク
ト）RS（１ビット分），ロウアドレスR0〜R7（８ビット
分），メモリ選択情報としての縦方向のバンク切替情報
（バンクセレクト）BS（１ビット分）を縦列にした18ビ
ットとなっている。
用して構成する場合のアドレス割付は、第４図（ａ）の
ように、コラムアドレスC0〜C7（８ビット分），メモリ
選択情報としての横方向のバンク切替情報（RASセレク
ト）RS（１ビット分），ロウアドレスR0〜R7（８ビット
分），メモリ選択情報としての縦方向のバンク切替情報
（バンクセレクト）BS（１ビット分）を縦列にした18ビ
ットとなっている。
一方、フレームメモリ１を1MビットDRAMを１個使用し
て構成する場合のアドレス割付は、第４図（ｂ）のよう
に、コラムアドレスC0〜C8（９ビット分），ロウアドレ
スR0〜R8（９ビット分）を縦列にした18ビットとなって
いる。
て構成する場合のアドレス割付は、第４図（ｂ）のよう
に、コラムアドレスC0〜C8（９ビット分），ロウアドレ
スR0〜R8（９ビット分）を縦列にした18ビットとなって
いる。
また、フレームメモリ１を256KビットDRAMを４個使用
して構成した場合において、上記のアドレス割付に従っ
た制御LSI2,フレームメモリ１間のアドレス指定用制御
ブロック図を示すと、第２図（ａ）のようになる。すな
わち、この第２図（ａ）において、21はアドレスセレク
タで、このアドレスセレクタ21は、小容量メモリのコラ
ムアドレス及びロウアドレスを選択的に切り替えること
のできるビット規模（この場合８ビット規模）を有し、
フレームメモリ１を大容量メモリで構成した場合でも、
小容量メモリを複数個使用して大容量メモリと同等のメ
モリ構成とした場合でも共用化の可能なもので、コラム
アドレス線およびロウアドレス線に接続されていて、こ
れらの線からコラムアドレスC0〜C7またはロウアドレス
R0〜R7のいずれかを選択して出力するようになってお
り、制御LSI2側に設けられている。
して構成した場合において、上記のアドレス割付に従っ
た制御LSI2,フレームメモリ１間のアドレス指定用制御
ブロック図を示すと、第２図（ａ）のようになる。すな
わち、この第２図（ａ）において、21はアドレスセレク
タで、このアドレスセレクタ21は、小容量メモリのコラ
ムアドレス及びロウアドレスを選択的に切り替えること
のできるビット規模（この場合８ビット規模）を有し、
フレームメモリ１を大容量メモリで構成した場合でも、
小容量メモリを複数個使用して大容量メモリと同等のメ
モリ構成とした場合でも共用化の可能なもので、コラム
アドレス線およびロウアドレス線に接続されていて、こ
れらの線からコラムアドレスC0〜C7またはロウアドレス
R0〜R7のいずれかを選択して出力するようになってお
り、制御LSI2側に設けられている。
23A,23BはRAS選択用ゲート回路で、これらのRAS選択
用ゲート回路23A,23Bは、バンク切替情報RSを供給するR
S線と、ロウアドレス選択線（RAS線）とに接続されるこ
とにより、横方向のバンク切替信号RAS1,RAS2（実際は
反転信号。以下、同じ。）を出力するもので、制御LSI2
側に設けられている。
用ゲート回路23A,23Bは、バンク切替情報RSを供給するR
S線と、ロウアドレス選択線（RAS線）とに接続されるこ
とにより、横方向のバンク切替信号RAS1,RAS2（実際は
反転信号。以下、同じ。）を出力するもので、制御LSI2
側に設けられている。
また、その他、制御LSI2からフレームメモリ１へは、
コラムアドレス選択線（CAS線）を通じてコラムアドレ
ス選択信号CASが供給されるとともに、バンク切替情報B
Sを供給するBS線を通じてバンク切替情報BSが供給され
るようになっている。
コラムアドレス選択線（CAS線）を通じてコラムアドレ
ス選択信号CASが供給されるとともに、バンク切替情報B
Sを供給するBS線を通じてバンク切替情報BSが供給され
るようになっている。
即ち、これらのRAS選択用ゲート回路23A,23Bは、フレ
ームメモリ１を小容量メモリを複数個使用して大容量メ
モリと同等のメモリ構成とした場合に、いずれの小容量
メモリを選択するものかを決定する小容量メモリ選択部
を構成する。
ームメモリ１を小容量メモリを複数個使用して大容量メ
モリと同等のメモリ構成とした場合に、いずれの小容量
メモリを選択するものかを決定する小容量メモリ選択部
を構成する。
このような構成により、ロウアドレス選択信号RAS1,R
AS2,バンク切替情報BSの組合せによって、所要のDRAMが
選択されるとともに、更にコラムアドレス選択信号CAS
とコラムアドレスC0〜C7,ロウアドレス選択信号RAS1,RA
S2とロウアドレスR0〜R7とで、所要のアドレスが選択さ
れて、画像データの書き込みあるいは読み出しが行なわ
れる。
AS2,バンク切替情報BSの組合せによって、所要のDRAMが
選択されるとともに、更にコラムアドレス選択信号CAS
とコラムアドレスC0〜C7,ロウアドレス選択信号RAS1,RA
S2とロウアドレスR0〜R7とで、所要のアドレスが選択さ
れて、画像データの書き込みあるいは読み出しが行なわ
れる。
一方、フレームメモリ１を1MビットDRAMを１個使用し
て構成した場合において、上記のアドレス割付に従った
制御LS12,フレームメモリ１間のアドレス指定用制御ブ
ロック図を示すと、第２図（ｂ）のようになる。まず、
この第２図（ｂ）からわかるように、前述の256Kビット
DRAMを４個使用した場合と同様のアドレスセレクタ21が
使用されている。すなわち、このアドレスセレクタ21
は、コラムアドレス線およびロウアドレス線に接続され
ていて、これらの線からコラムアドレスC0〜C7またはロ
ウアドレスR0〜R7のいずれかを選択して出力するもの
で、制御LSI2側に設けられている。
て構成した場合において、上記のアドレス割付に従った
制御LS12,フレームメモリ１間のアドレス指定用制御ブ
ロック図を示すと、第２図（ｂ）のようになる。まず、
この第２図（ｂ）からわかるように、前述の256Kビット
DRAMを４個使用した場合と同様のアドレスセレクタ21が
使用されている。すなわち、このアドレスセレクタ21
は、コラムアドレス線およびロウアドレス線に接続され
ていて、これらの線からコラムアドレスC0〜C7またはロ
ウアドレスR0〜R7のいずれかを選択して出力するもの
で、制御LSI2側に設けられている。
また、この第２図（ｂ）において、24は補助アドレス
セレクタで、この補助アドレスセレクタ24は、フレーム
メモリ１を大容量メモリで構成した場合に、大容量メモ
リと小容量メモリとの間のアドレスビット差（この例で
は１ビット分）に相当するアドレス分についてのコラム
アドレス及びロウアドレスを選択的に切り替えるもの
で、RS線とBS線とに接続されて、RS線からのコラムアド
レスC8またはBS線からのロウアドレスR8は選択的に出力
するようになっている。なお、この補助アドレスセレク
タ24は制御LSI2側に設けられている。
セレクタで、この補助アドレスセレクタ24は、フレーム
メモリ１を大容量メモリで構成した場合に、大容量メモ
リと小容量メモリとの間のアドレスビット差（この例で
は１ビット分）に相当するアドレス分についてのコラム
アドレス及びロウアドレスを選択的に切り替えるもの
で、RS線とBS線とに接続されて、RS線からのコラムアド
レスC8またはBS線からのロウアドレスR8は選択的に出力
するようになっている。なお、この補助アドレスセレク
タ24は制御LSI2側に設けられている。
また、制御LSI2からフレームメモリ１へは、コラムア
ドレス選択線（CAS線）を通じてコラムアドレス選択信
号CASが供給されるとともに、ロウアドレス選択線（RAS
線）を通じてロウアドレス選択信号RASが供給されるよ
うになっている。
ドレス選択線（CAS線）を通じてコラムアドレス選択信
号CASが供給されるとともに、ロウアドレス選択線（RAS
線）を通じてロウアドレス選択信号RASが供給されるよ
うになっている。
このような構成により、CAS線を通じて供給されるコ
ラムアドレス選択信号CASとコラムアドレス線およびRS
線を通じて供給されるコラムアドレスC0〜C8,RAS線を通
じて供給されるロウアドレス選択信号RASとロウアドレ
ス線およびBS線を通じて供給されるロウアドレスR0〜R8
とで、所要のアドレスが選択されて、画像データの書き
込みあるいは読み出しが行なわれる。
ラムアドレス選択信号CASとコラムアドレス線およびRS
線を通じて供給されるコラムアドレスC0〜C8,RAS線を通
じて供給されるロウアドレス選択信号RASとロウアドレ
ス線およびBS線を通じて供給されるロウアドレスR0〜R8
とで、所要のアドレスが選択されて、画像データの書き
込みあるいは読み出しが行なわれる。
このようにアドレス割付の仕方に工夫を施すことによ
り、フレームメモリ１を256KビットDRAMを使用して構成
する場合と1MビットDRAMを使用して構成する場合とで、
アドレスセレクタの共用化をはかることができ、これに
より256Kビット/1Mビット両方のDRAMを使用する場合で
も、小規模のアドレス指定用制御回路で実現することが
できる。
り、フレームメモリ１を256KビットDRAMを使用して構成
する場合と1MビットDRAMを使用して構成する場合とで、
アドレスセレクタの共用化をはかることができ、これに
より256Kビット/1Mビット両方のDRAMを使用する場合で
も、小規模のアドレス指定用制御回路で実現することが
できる。
なお、２ポートDRAMを用い、アドレスとして、２ポー
トDRAMの読み出しアドレス（X,Y方向）RX1〜RX9,RY0〜R
Y8,CPUアドレス（X,Y方向）CP1〜CP9,CP10,CP15,PA0,PA
1,トランスファ時のアドレス（Ｙ方向）TY0〜TY8を持
ち、これらのアドレスを選択的にDRAMへ供給する場合の
回路図を示すと、第５図のようになる。
トDRAMの読み出しアドレス（X,Y方向）RX1〜RX9,RY0〜R
Y8,CPUアドレス（X,Y方向）CP1〜CP9,CP10,CP15,PA0,PA
1,トランスファ時のアドレス（Ｙ方向）TY0〜TY8を持
ち、これらのアドレスを選択的にDRAMへ供給する場合の
回路図を示すと、第５図のようになる。
この第５図において、25は５−１アドレスセレクタ
で、この５−１アドレスセレクタ25は上記の５種のアド
レス群のうち１種のアドレス群を選択して出力するもの
である。そして、この５−１アドレスセレクタ25で選択
されたアドレスのうち下位８ビットまではそのまま出力
され、９ビット目は補助アドレスセレクタを構成する２
−１セレクタ26へ入力されて、1MビットDRAM使用時に、
９ビット目のアドレスとして出力されるようになってい
る。
で、この５−１アドレスセレクタ25は上記の５種のアド
レス群のうち１種のアドレス群を選択して出力するもの
である。そして、この５−１アドレスセレクタ25で選択
されたアドレスのうち下位８ビットまではそのまま出力
され、９ビット目は補助アドレスセレクタを構成する２
−１セレクタ26へ入力されて、1MビットDRAM使用時に、
９ビット目のアドレスとして出力されるようになってい
る。
さらに、２ポートDRAMの読み出しアドレス線およびCP
Uアドレス線のうちそれぞれの９ビット目のアドレス線
（RX9,RY8,CP9,PA2）は、上記のアドレス割付から、1M
ビットDRAM使用時は、アドレス情報を送っているが、25
6KビットDRAM使用時は、メモリ選択情報を送っているの
で、上記のアドレス線のうち８ビット目のアドレス線
は、小容量メモリ選択部を構成する２−１セレクタ27−
1,27−２に接続されている。
Uアドレス線のうちそれぞれの９ビット目のアドレス線
（RX9,RY8,CP9,PA2）は、上記のアドレス割付から、1M
ビットDRAM使用時は、アドレス情報を送っているが、25
6KビットDRAM使用時は、メモリ選択情報を送っているの
で、上記のアドレス線のうち８ビット目のアドレス線
は、小容量メモリ選択部を構成する２−１セレクタ27−
1,27−２に接続されている。
ここで、２−１セレクタ27−１は、Ｙ方向アドレス線
からのRY8,PA2のうちの１つを選択するもので、選択さ
れたアドレスは２−１セレクタ26へ入力されて、256Kビ
ットDRAM使用時に、Ｙ方向バックセレクタ信号として出
力されるようになっている。
からのRY8,PA2のうちの１つを選択するもので、選択さ
れたアドレスは２−１セレクタ26へ入力されて、256Kビ
ットDRAM使用時に、Ｙ方向バックセレクタ信号として出
力されるようになっている。
また、２−１セレクタ27−２は、Ｙ方向アドレス線か
らのRX9,CP9のうちの１つを選択するもので、選択され
たアドレスはＸ方向バンクセレクト信号として出力さ
れ、256KビットDRAM使用時には、RAS1,RAS2の切替信号
となる。なお、1MビットDRAM使用時には、この信号に無
視され、RAS1だけが選択されるようになっている。
らのRX9,CP9のうちの１つを選択するもので、選択され
たアドレスはＸ方向バンクセレクト信号として出力さ
れ、256KビットDRAM使用時には、RAS1,RAS2の切替信号
となる。なお、1MビットDRAM使用時には、この信号に無
視され、RAS1だけが選択されるようになっている。
従って、256KビットDRAM使用時には、５−１アドレス
セレクタ25からの上位８ビットがアドレスとして使用さ
れ、２−１セレクタ26,27−1,27−２からの信号で、所
要のDRAMが選択される。
セレクタ25からの上位８ビットがアドレスとして使用さ
れ、２−１セレクタ26,27−1,27−２からの信号で、所
要のDRAMが選択される。
一方、1MビットDRAM使用時には、５−１アドレスセレ
クタ25からの全９ビット（但し、第９ビットは２−１セ
レクタ26を通して出力される）がアドレスとして使用さ
れる。
クタ25からの全９ビット（但し、第９ビットは２−１セ
レクタ26を通して出力される）がアドレスとして使用さ
れる。
このようにアクセスの仕方が複数ある２ポートDRAMを
使用する場合には、５−１アドレスセレクタ25を共用で
きることで、回路規模の小型化に寄与するところが特に
大きいという利点がある。
使用する場合には、５−１アドレスセレクタ25を共用で
きることで、回路規模の小型化に寄与するところが特に
大きいという利点がある。
なお、上記の実施例では、フレームメモリ１を256Kビ
ットDRAMと1MビットDRAMとを使用して構成する場合につ
いて説明したが、コラムアドレスＭビットとロウアドレ
スＮビットとでアドレス指定される読み書き可能な大容
量メモリと、コラムアドレス（Ｍ−ｍ）ビットとロウア
ドレス（Ｎ−ｎ）ビットとでアドレスが指定される読み
書き可能な小容量メモリとを使用して構成する場合につ
いても、前記の実施例とほぼ同様にして本発明を適用す
ることができる。
ットDRAMと1MビットDRAMとを使用して構成する場合につ
いて説明したが、コラムアドレスＭビットとロウアドレ
スＮビットとでアドレス指定される読み書き可能な大容
量メモリと、コラムアドレス（Ｍ−ｍ）ビットとロウア
ドレス（Ｎ−ｎ）ビットとでアドレスが指定される読み
書き可能な小容量メモリとを使用して構成する場合につ
いても、前記の実施例とほぼ同様にして本発明を適用す
ることができる。
すなわち、大容量メモリを使用して構成する場合は、
コラムアドレスＭビットおよびロウアドレスＮビットを
縦列にした（Ｍ＋Ｎ）ビットでアドレスを指定すると共
に、小容量メモリを複数個使用して大容量メモリと同等
のメモリ構成とする場合は、コラムアドレス（Ｍ−ｍ）
ビット，メモリ選択情報ｍビット，ロウアドレス（Ｎ−
ｎ）ビットおよびメモリ選択情報ｎビットを縦列にした
（Ｍ＋Ｎ）ビットでアドレスおよび選択すべきメモリを
指定するのである。そして、この場合、メモリ選択情報
ｍビットおよびｎビットで、最大2m×2n個の該小容量メ
モリを選択しうるように構成される。
コラムアドレスＭビットおよびロウアドレスＮビットを
縦列にした（Ｍ＋Ｎ）ビットでアドレスを指定すると共
に、小容量メモリを複数個使用して大容量メモリと同等
のメモリ構成とする場合は、コラムアドレス（Ｍ−ｍ）
ビット，メモリ選択情報ｍビット，ロウアドレス（Ｎ−
ｎ）ビットおよびメモリ選択情報ｎビットを縦列にした
（Ｍ＋Ｎ）ビットでアドレスおよび選択すべきメモリを
指定するのである。そして、この場合、メモリ選択情報
ｍビットおよびｎビットで、最大2m×2n個の該小容量メ
モリを選択しうるように構成される。
以上詳述したように、本発明の異種メモリ適応型アド
レス指定用制御装置によれば、アドレス割付の仕方に工
夫を施すことにより、前記部を小容量メモリを使用する
場合と大容量メモリを使用する場合とで、アドレスセレ
クタの共用化をはかることができ、これにより両方のメ
モリを使用しうるアドレス指定用制御回路の小規模化を
実現できる利点がある。
レス指定用制御装置によれば、アドレス割付の仕方に工
夫を施すことにより、前記部を小容量メモリを使用する
場合と大容量メモリを使用する場合とで、アドレスセレ
クタの共用化をはかることができ、これにより両方のメ
モリを使用しうるアドレス指定用制御回路の小規模化を
実現できる利点がある。
第１図は本発明の原理説明図、 第２図（ａ）は本発明の一実施例にかかる256KビットDR
AM使用時におけるアドレス指定用制御ブロック図、 第２図（ｂ）は本発明の一実施例にかかる1MビットDRAM
使用時におけるアドレス指定用制御ブロック図、 第３図（ａ）は256KビットDRAM使用時のフレームメモリ
説明図、 第３図（ｂ）は1MビットDRAM使用時のフレームメモリ説
明図、 第４図は256KビットDRAM使用時と1MビットDRAM使用時と
におけるアドレス割付を説明する図、 第５図は２ポートDRAM使用時のアドレス指定用制御ブロ
ック図、 第６図は画像ワークステーションでの画像データ処理系
のブロック図、 第７図は従来の256KビットDRAM使用時と1MビットDRAM使
用時とにおけるアドレス割付を説明する図、 第８図（ａ）は従来の256KビットDRAM使用時におけるア
ドレス指定用制御ブロック図、 第８図（ｂ）は従来の1MビットDRAM使用時におけるアド
レス指定用制御ブロック図、 第９図（ａ）は従来の256KビットDRAM使用時のフレーム
メモリ説明図、 第９図（ｂ）は従来の1MビットDRAM使用時のフレームメ
モリ説明図である。 図において、 １はフレームメモリ、 1AはA/D変換器、 1BはD/A変換器、 ２は制御LSI、 ３はCPU、 ４は表示部、 11A〜11Dはゲート回路、 21,22はアドレスセレクタ、 23A,23Bは小容量メモリ選択部を構成するゲート回路、 24は補助アドレスセレクタ、 25は５−１アドレスセレクタ、 26は補助アドレスセレクタを構成する２−１セレクタ、 27−1,27−２は小容量メモリ選択部を構成する２−１セ
レクタである。
AM使用時におけるアドレス指定用制御ブロック図、 第２図（ｂ）は本発明の一実施例にかかる1MビットDRAM
使用時におけるアドレス指定用制御ブロック図、 第３図（ａ）は256KビットDRAM使用時のフレームメモリ
説明図、 第３図（ｂ）は1MビットDRAM使用時のフレームメモリ説
明図、 第４図は256KビットDRAM使用時と1MビットDRAM使用時と
におけるアドレス割付を説明する図、 第５図は２ポートDRAM使用時のアドレス指定用制御ブロ
ック図、 第６図は画像ワークステーションでの画像データ処理系
のブロック図、 第７図は従来の256KビットDRAM使用時と1MビットDRAM使
用時とにおけるアドレス割付を説明する図、 第８図（ａ）は従来の256KビットDRAM使用時におけるア
ドレス指定用制御ブロック図、 第８図（ｂ）は従来の1MビットDRAM使用時におけるアド
レス指定用制御ブロック図、 第９図（ａ）は従来の256KビットDRAM使用時のフレーム
メモリ説明図、 第９図（ｂ）は従来の1MビットDRAM使用時のフレームメ
モリ説明図である。 図において、 １はフレームメモリ、 1AはA/D変換器、 1BはD/A変換器、 ２は制御LSI、 ３はCPU、 ４は表示部、 11A〜11Dはゲート回路、 21,22はアドレスセレクタ、 23A,23Bは小容量メモリ選択部を構成するゲート回路、 24は補助アドレスセレクタ、 25は５−１アドレスセレクタ、 26は補助アドレスセレクタを構成する２−１セレクタ、 27−1,27−２は小容量メモリ選択部を構成する２−１セ
レクタである。
Claims (1)
- 【請求項１】コラムアドレスＭビットとロウアドレスＮ
ビットとでアドレスが指定される読み書き可能な大容量
メモリで構成されるか、又はコラムアドレス（Ｍ−ｍ）
ビットとロウアドレス（Ｎ−ｎ）ビットとでアドレスが
指定される読み書き可能な小容量メモリを複数個使用し
て該大容量メモリと同等のメモリ構成とされる記憶部に
ついて、該記憶部のアドレス指定のための制御を行なう
アドレス指定用制御部をそなえ、 該記憶部を該大容量メモリで構成する場合は、アドレス
割付をコラムアドレスＭビットおよびロウアドレスＮビ
ットを縦列にした（Ｍ＋Ｎ）ビット構成とするととも
に、該記憶部を該小容量メモリを複数個使用して該大容
量メモリと同等のメモリ構成とする場合は、アドレス割
付をコラムアドレス（Ｍ−ｍ）ビット，メモリ選択情報
ｍビット，ロウアドレス（Ｎ−ｎ）ビットおよびメモリ
選択情報ｎビットを縦列にした（Ｍ＋Ｎ）ビット構成に
設定した上で、 該アドレス指定用制御部が、 該小容量メモリのコラムアドレスおよびロウアドレスを
選択的に切り替えることのできるビット規模を有し、該
記憶部を該大容量メモリで構成した場合でも、該記憶部
を該小容量メモリを複数個使用して該大容量メモリと同
等のメモリ構成とした場合でも共用化の可能なアドレス
セレクタをそなえるとともに、 該記憶部を該大容量メモリで構成した場合には、該大容
量メモリと該小容量メモリとの間のアドレスビット差に
相当するアドレス分についてのコラムアドレスおよびロ
ウアドレスを選択的に切り替える補助アドレスセレクタ
をそなえる一方、 該記憶部を該小容量メモリを複数個使用して該大容量メ
モリと同等のメモリ構成とした場合には、いずれの小容
量メモリを選択するかを決定する小容量メモリ選択部を
そなえて構成されていることを特徴とする、異種メモリ
適応型アドレス指定用制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156186A JP2584110B2 (ja) | 1990-06-14 | 1990-06-14 | 異種メモリ適応型アドレス指定用制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156186A JP2584110B2 (ja) | 1990-06-14 | 1990-06-14 | 異種メモリ適応型アドレス指定用制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0452739A JPH0452739A (ja) | 1992-02-20 |
| JP2584110B2 true JP2584110B2 (ja) | 1997-02-19 |
Family
ID=15622249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156186A Expired - Lifetime JP2584110B2 (ja) | 1990-06-14 | 1990-06-14 | 異種メモリ適応型アドレス指定用制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584110B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154395A (ja) * | 1985-12-27 | 1987-07-09 | Toshiba Corp | メモリ制御回路 |
| JPS6398046A (ja) * | 1986-10-14 | 1988-04-28 | Hitachi Ltd | メモリ制御装置 |
-
1990
- 1990-06-14 JP JP2156186A patent/JP2584110B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452739A (ja) | 1992-02-20 |
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