JPS6398046A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ制御装置におけるアドレス情報処理機
構に関し、特に、アドレスマルチプレクス方式のメモリ
に対してアドレス変換を含むアドレス指定処理を行なう
機構に関する。

〔従来技術〕

アドレスマルチプレクス方式は、現在、ダイナミックＲ
ＡＭにおいて、アドレス情報の転送に必要なリード線の
本数を削減する目的で、普通に採用されている技術であ
る。この方式では、アドレス情報がロウアドレス情報と
カラムアドレス情報とに部分され、これらの各半分が、
同じアドレス情報線群を時分割で使用してメモリ素子に
送られる。ロウアドレスが最初に転送されて、そのタイ
ミングを規定する信号はＲＡＳ信号と呼ばれ、カラムア
ドレスが遅れて転送されて、そのタイミングを規定する
信号はＣＡＳ信号と呼ばれる。

他方、メモリシステムにおけるハードウェア上の制約を
打破するために、アドレス変換機構を導入することが行
なわれている。その代表は周知の仮想記憶方式であり、
この仮想記憶方式においては、実メモリのアドレス空間
よりも広い論理アドレス空間がプログラム中で用いられ
、メモリアクセスの実行に先立って、論理アドレスを実
アドレスに変換するためのアドレス変換が行なわれる。

また、仮想記憶方式とは若干異なるが、特開昭５８−１
６８１６６号公報に記載されたメモリシステムでは。

アドレスバスの幅が許容するビット数で指定できる以上
の容量のメモリを使用する目的で、アドレスバスの一部
によって運ばれるアドレス情報の部分が、レジスタにセ
ットされた情報によって選択されるアドレス変換用メモ
リを介して、よりビット数の多いアドレス情報に変換さ
れる。

〔発明が解決しようとする問題点〕

前述のようなアドレス変換を不可欠とするメモリシステ
ムに共通する問題点は、アドレス変換に費されるオーバ
ヘッドがメモリアクセスタイムを増大させることである
。

また、アドレスマルチプレクス方式のメモリにおいて、
後述のように、ＲＡＳ信号の発生からＣＡＳ信号の発生
までの時間をアドレス変換に利用することによって、前
記問題を解決しようとする場合に、ＲＡＳ信号は、その
発生時点で物理アドレスが未確定なために、尋常の方法
によれば、すべてのメモリ素子に供給しなければならな
い。

その結果、電源電流が増大するという問題が生じる。

本発明の第１の目的は、アドレスマルチプレクス方式の
メモリにおいて、アドレス変換に起因するアクセスタイ
ムの増大を防止又は低減することにあり、第２の目的は
、第１の目的の達成に伴なうメモリ電源電流の増大を低
減することにある。

〔問題点を解決するための手段〕

本発明において、第１の目的の達成のために、アドレス
マルチプレクス手段は、アドレス変換を受けない論理ア
ドレスの部分（例えばページ内オフセット部）に基づい
て、アドレス変換の完了前に第１部分アドレス（例えば
ロウアドレス）を生成・供給し、アドレス変換の完了後
に、アドレス変換によって得られたアドレス情報に基づ
いて第２部分アドレス（例えばカラムアドレス）を生成
・供給するように構成される。

また、第２の目的の達成のために、第１ストローブ信号
（例えばＲＡＳ）発生手段は、アドレス変換を受けない
論理アドレスの部分の一部に従ってメモリ素子ブロック
の第１の群を選択して、そこに第１ストローブ信号を供
給するように構成され、第２ストローブ信号（例えばＣ
ＡＳ）発生手段は、アドレス変換によって得られたアド
レス情報の一部に従ってメモリ素子ブロックの第２の群
を選択して、そこに第２ストローブ信号を供給し、この
第２の群が第１の群と１個のメモリ素子ブロックを共通
に含むように構成される。

〔作用〕

前記のようなアドレスマルチプレクス手段の構成によれ
ば、第１部分アドレスの生成から第２部分アドレスの生
成までの時間がアドレス変換のために利用され、したが
って、アドレス変換に起因するアクセスタイムの増大が
防止又は低減される。

また、前記のようなストローブ信号発生手段の構成によ
れば、アクセス対象のブロックは、第１群と第２群に共
通なブロックとして特定され、そして、ストローブ信号
を供給すべきブロックの延べ数は、後で詳述するように
、第１ストローブ信号を全ブロックに供給して第２スト
ローブ信号を選択された１個のブロックに供給する場合
よりも少なくなり、したがって、メモリ電源電流の総和
が減少する。

〔実施例〕

第１図は、仮想記憶方式に適用された本発明の一実施例
をブロックダイヤグラムで示し、第２図は、アドレス情
報のフォーマットとアドレス変換の概念を図式的に示す
、第１図のアドレスバス１０１上を転送される論理アド
レス１０２は、第２図に示されるように、２２ビツト（
ＬＡＩ〜ＬＡ２２）からなり、その上位１１ビツト（Ｌ
Ａ１２〜ＬＡ２２）がアドレス変換の直接の対象となる
ページアドレスを表わし、アドレス変換により物理アド
レスのビットＰＡ１２〜ＰＡ２１になる。論理アドレス
の下位１１ビツトは、ページ内オフセットを表わし、そ
のままで物理アドレスの下位１１ビツトになる。物理ア
ドレスのビットＰＡ２１及びＰＡ２０は４本のＣＡＳ信
号線（第１図１１２）の１本を選択するために用いられ
、ビットＬＡＩＯは２本のＲＡＳ信号線（第１図１１１
）の１本を選択するために用いられる。物理アドレスの
ビットＬＡＩＩとＰＡ１２〜ＰＡ１９はカラムアドレス
を形成し、ビットＬＡＩ〜ＬＡ９はロウアドレスを形成
する。

第１図を参照して、本実施例は、ＲＡＳ制御回路１ｏ５
．アドレスマルチプレクス回路１０６、ＣＡＳ制御回路
１０７、アドレス変換回路１０８及びタイミング制御回
路１０９からなり、主記憶１１０のアドレス指定を制御
する。アドレス変換回路１０８は、仮想記憶方式におけ
る周知のアドレス変換機構により、論理アドレス１０２
の上位１１ビツト（ＬＡ１２〜ＬＡ２１）を物理アドレ
スノ上位１０ビット（ＰＡ１２〜ＰＡ２１）１０３に変
換する。いわゆるＴ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉｏ
ｎ　１ｏｏｋ−Ｈｉｄ６　ｂｕｆｆｅｒ）を設ければ、
多くの場合にアドレス変換を短時間で完了することがで
きる。ＲＡＳ制御回路１０５は、物理アドレスのビット
ＬＡＩＯをデコードし、その値に従って２本のＲＡＳ信
号線１１１　（ＲＡＳＯ，ＲＡＳＩ）　の１本を選択し
。

そこにＲＡＳ信号を送出する。ＣＡＳ制御回路１０７は
、物理アドレスのビットＰＡ２０とＰＡ２１をデコード
し、その値に従って４本のＣＡＳ信号線１１２　（ＣＡ
Ｓ　０−ＣＡＳ　３）の１本を選択し、そこにＣＡＳ信
号を送出する。アドレスマルチプレクス回路１０６は、
物理アドレスのビットＬＡ１〜ＬＡ９．ＬＡＩＩ及びＰ
Ａ１２〜ＰＡ１９を受けて、ロウ／カラムアドレス１０
４を発生する。ロウアドレスが最初に発生され、その後
にカラムアドレスが発生される。ＲＡＳ制御回路１０５
、ＣＡＳ制御回路１０７及びアドレスマルチプレクス回
路１０６は、入力ビットの違いを除けば、従来の回路と
本質的に同じである。タイミング制御回路１０９は、前
記諸口路１０５〜１０８に、それらの動作タイミングを
制御するためのタイミング信号ｔ１〜ｔ５を供給する。

主記憶１１０は、１２８個の２５６ＫＸ１ビットダイナ
ミックＲＡＭ素子からなり、これらのメモリ素子は８個
のブロック（Ｂｚｚ、　Ｂｔｘ、　Ｂｘｔ。

Ｂ２２．・・・・・・、　Ｂ４工ｅ　Ｂ４２）にグルー
プ分けされる。

したがって、各ブロックは１６個のメモリ素子からなり
、１回のアクセスで１６ビツトのデータの読み出し又は
書き込みが行われる。第３図は、これらのブロックとＲ
ＡＳ信号線１１１　（ＲＡＳＯ。

ＲＡＳ　１）とＣＡＳ信号線１１２　（ＣＡＳＯ〜ＣＡ
Ｓ３）の接続を示す、ＲＡＳＯ信号線は第１列の４個の
ブロック（Ｂ　１１−　Ｂ　ａｔ）に共通に接続され、
ＲＡＳＩ信号線は第２列の４個のブロック（Ｂｘｚ〜Ｂ
番２）に共通に接続され、ＣＡＳＯ信号線は第１行の２
個のブロック（Ｂｌ工、Ｂｚｚ）に共通に接続され、他
の各ＣＡＳ信号線は同様に対応する行の２個のブロック
に共通に接続される。

次に、第４図を参照しつつ、第１図に示された、　　装
置の動作を説明する。第４図は、第１図の装置において
主記憶１１０へのアクセスが行なわれる時の語信号のタ
イミングを示す。論理アドレス１０２が確定すると、ア
ドレス変換回路１０８は、タイミング制御回路１０９か
らのタイミング信号ｔ１によって、論理アドレスのビッ
トＬＡＩＩ〜ＬＡ２２の物理アドレスへの変換を開始し
、アドレスマルチプレクス回路１０６は、タイミング制
御回路１０９からのタイミング信号ｔ２によって、ペー
ジ内オフセットのビットＬＡＩ〜ＬＡ９をロウアドレス
として主記憶１１０に出力する。ＲＡＳ制御回路１０５
は、タイミング制御回路１０９からのタイミング信号ｔ
３によって、ページ内オフセットのビットＬＡＩＯをデ
コードし、ＲＡＳ信号線１１１　（ＲＡＳＯ，ＲＡＳｌ
）のどちらかにＲＡＳ信号を出力する。これによって、
主記憶１１０におけるある列の４個のメモリブロックに
ＲＡＳ信号が与えられる。

アドレス変換が終了して物理アドレスが確定した後、ア
ドレスマルチプレクス回路１０６は、タイミング制御回
路１０９からのタイミング信号ｔ４によってページ内オ
フセットのビットＬＡ１１と変換された物理アドレスの
ビットＰＡ１２〜ＰＡ１９をカラムアドレスとして主記
憶１１０に出力する。カラムアドレスの出力後、ＣＡＳ
制御回路１０７は、タイミング制御回路１０９からのタ
イミング信号ｔ５によって、物理アドレスのビットＰＡ
２０とＰＡ２１をデコードし、ＣＡＳ信号線１１２（Ｃ
ＡＳＯ〜ＣＡＳ３）のいずれかにＣＡＳ信号を出力する
。これにより、ある行の２個のメモリブロックにＣＡＳ
信号が与えられる。

したがって、ＲＡＳ信号が与えられた列中でＣＡＳ信号
が与えられた行にある１個のメモリブロックのみが、Ｒ
ＡＳ信号とＣＡＳ信号双方の供給を受けて完全なアドレ
ス情報の受信に成功し、このブロックの中で書き込み又
は読出しが行なわれるべきデータ位置が選択される。

第４図に示されるように、アドレス変換は、ロウアドレ
スとＲＡＳ信号の供給に並行して行なわれ、したがって
、アドレス変換に要する時間によるアクセスタイムの増
大は、防止又は低減される。

また、本実施例においては、ＲＡＳ信号は４個のメモリ
ブロックに供給され、ＣＡＳ信号は２個のブロックに供
給され、したがって、これらのストローブ信号を供給す
べきメモリブロックの延べ個数は６個である。これに対
して、ＲＡＳ信号が８個のメモリブロックのすべてに与
えられ、ＣＡＳ信号が物理アドレスにより最終的に選択
された単一のメモリブロックに与えられる場合には、こ
れらのストローブ信号を供給すべきメモリブロックの延
べ個数は９個である。したがって、本実施例においては
、電源電流の総和は２／３に低減される。第５図は、本
実施例における主記憶全体の電源電流の変化を示し、第
６図は、ＲＡＳ信号が全メモリブロックに供給される場
合のそれを示す。

ダイナミックＲＡＭの電源電流は、ＲＡＳ信号とＣＡＳ
信号のレベル切り替え時にパルス状に急増する。これら
の図は、１個のメモリブロックで消費されるＲＡＳ信号
とＣＡＳ信号の切り替え時の電流を単位として、電流値
を図式的に表わしたものである。

第７図は、一般的な場合として、メモリブロックのに行
Ω列のアレイ配置を示す。二の配置によれば、ＲＡＳ信
号はに個のメモリブロックに供給され、ＣＡＳ信号はＱ
個のメモリブロックに供給され、したがって、これらの
ストローブ信号が供給されるメモリブロックの延べ個数
は（ｋ＋ｕ）個である。他方、これらすべてのメモリブ
ロックにＲＡＳ信号を供給し、ＣＡＳ信号が物理アドレ
スにより最終的に選択された１個のメモリブロックに供
給される場合には、これらストローブ信号が供給される
メモリブロックの延べ個数は（ｋＸＱ＋１〕個である。

したがって、その比は、（ｋ＋Ｍ）／　（ｋＸＱ＋１） であり、ｋとＱを２又はそれより大きい整数とすれば、
この比は必ず“１″より小さい。特に、多数のメモリブ
ロックがある場合に、にとａをなるべく近い値に選べば
、顕著な電源電流低減効果が得られる。

前掲特開昭５８−１６８１６６号記載の型のメモリに本
発明を適用する場合には、第１図におけるアドレス変換
回路１０８は、同公報にいうアドレス変換メモリを用い
るアドレス変換機構で置換される。

〔発明の効果〕

本発明によれば、アドレスマルチプレクス型メモリにお
いて、アドレス変換に要する時間によるメモリアクセス
タイムの増大が防止又は低減されて、メモリアクセスが
高速化され、また、このような高速化に伴なうメモリ電
源電流の増大を最小にすることができるから、メモリ電
源回路の設計・製造が容易になる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロックダイヤグラム
、第２図は第１図の装置で用いられるアドレス情報のフ
ォーマットとアドレス変換の概念とを示す模式図、第３
図は第１図における主記憶のブロック補遺を示すブロッ
クダイヤグラム、第４図は第１図の装置の動作中に生じ
る信号のタイミング図、第５図は第１図の装置における
主記憶の電源電流の変化を示す図、第６図はＲＡＳ信号
が全メモリブロックに供給される場合の主記憶の電源電
流の変化を示す図、第７図は主記憶の一般的なブロック
構造を示すブロックダイヤグラムである。 １０２・・・論理アドレス、１０３・・・変換された物
理アドレス、１０４・・・ロウ・カラムアドレス、１０
５・・・ＲＡＳ制御回路、１０６・・・アドレスマルチ
プレクス回路、１０７・・・ＣＡＳ制御回路、１０８・
・・アドレス変換回路、１０９・・・タイミング制御回
路、１１０・・・主記憶。

Claims (1)

1. 【特許請求の範囲】 １、論理アドレス情報の一部を物理アドレス情報の一部
   に変換するアドレス変換手段と、前記論理アドレス情報
   のその余の部分の少なくとも一部と前記アドレス変換手
   段の出力の少なくとも一部とからなるアドレス情報を受
   けて第１部分アドレス情報と第２部分アドレス情報をこ
   の順序で相次いで生成してメモリに供給するアドレスマ
   ルチプレクス手段と、前記第１部分アドレス情報の選択
   のための第１ストローブ信号を前記メモリに供給する第
   １ストローブ信号発生手段と、前記第２部分アドレス情
   報の選択のための第２ストローブ信号を前記メモリに供
   給する第２ストローブ信号発生手段とを備えたメモリ制
   御装置において、前記アドレスマルチプレクス手段は、
   前記アドレス変換手段の動作完了前に論理アドレス情報
   の前記その余の部分の少なくとも一部に基づいて前記第
   １部分アドレスを生成して供給し、前記アドレス変換手
   段の動作完了後にこのアドレス変換手段の出力の少なく
   とも一部を含むアドレス情報に基づいて前記第２部分ア
   ドレス情報を生成して供給するように構成されたことを
   特徴とするメモリ制御装置。 ２、論理アドレス情報の一部を物理アドレス情報の一部
   に変換するアドレス変換手段と、前記論理アドレス情報
   のその余の部分の少なくとも一部と前記アドレス変換手
   段の出力の少なくとも一部とからなるアドレス情報を受
   けて第１部分アドレス情報と第２部分アドレス情報をこ
   の順序で相次いで生成してメモリに供給するアドレスマ
   ルチプレクス手段と、前記第１部分アドレス情報の選択
   のための第１ストローブ信号を前記メモリに供給する第
   １ストローブ信号発生手段と、前記第２部分アドレス情
   報の選択のための第２ストローブ信号を前記メモリに供
   給する第２ストローブ信号発生手段とを備えたメモリ制
   御装置において、前記アドレスマルチプレクス手段は、
   前記アドレス変換手段の動作完了前に論理アドレス情報
   の前記その余の部分の少なくとも一部に基づいて前記第
   １部分アドレスを生成して供給し、前記アドレス変換手
   段の動作完了後にこのアドレス変換手段の出力の少なく
   とも一部を含むアドレス情報に基づいて前記第２部分ア
   ドレス情報を生成して供給するように構成され、前記第
   １ストローブ信号発生手段は論理アドレス情報の前記そ
   の余の部分の一部に従つて前記第１ストローブ信号を供
   給すべき第１メモリ素子ブロック群を選択するように構
   成され、前記第２ストローブ信号発生手段は、前記アド
   レス変換手段の出力の一部に従つて前記第２ストローブ
   信号を供給すべき第２メモリ素子ブロック群を選択し、
   この第２メモリ素子ブロック群が１個のメモリ素子ブロ
   ックを前記第１メモリ素子ブロック群と共通に含むよう
   に構成されたことを特徴とするメモリ制御装置。