JPH02125349A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、記憶させるデータのパリティも記憶させ、デ
ータの誤り検出を行うメモリアクセス方式、さらに詳し
く云えばメモリの個数を減少−ｇせるＫＶ効なメモリア
クセス方式に関する。

（従来の技術］ 従来のメモリアクセス方式はパリティ用メモリのアドレ
スをデータ用メモリのアドレスと同じとし、１つのアド
レスに１つのデータのパリティのみを記憶する方式であ
る。

（発明が解決しようとする課題］ したがってパリテイも記憶するメモリが１つのアドレス
に複数ビット記憶できる場合、１ビツトのみ使用し、残
りのビットは使用しないのでメそりの個数が多くなると
いう欠点があった。

本発明の目的はパリティ用メモリの容量を経済的に使用
し、使用するメモリの数を最少限に留めることができる
メモリアクセス方式を提供することにある。

（課題を解決する友めの手段） 前記目的を達成するために本発明によるメモリアクセス
方式はメモリにデータを記憶させる際、その記憶させる
データのパリティも記憶させデータの誤り検出を行なう
メモリアクセス方式において、データ用メモリと、１つ
のアドレスに対し複数のパリティビットを格納できるパ
リティ用メモリと、前記データ用メモリに与えられるア
ドレスから前記パリティ用メモリのアドレスに変換し、
さらに変換されたアドレスの複数のパリティビットの１
つのビットを示すデータセレクト信号を出力するアドレ
ス変換回路と、前記データ用メモリにデータを書き込む
際、前記アドレス変換回路で変換され次前記パリティ用
メモリのアドレスより読み出される複数のパリティビッ
トのうち、前記データセレクト信号で示されるパリティ
ビットを、データ用メモリに書込む際に生成されたパリ
ティ信号に変換し、前記パリティ用メモリより読出した
同じアドレスに書込ませる第１のパリティ選択回路と、
前記データ用メモリよりデータを読出す際、前記アドレ
ス変換回路で変換され友前記パリティ用メモリのアドレ
スより読み出される複数のパリティビットのうち、前記
データセレクト信号で示されるパリティビットを選が出
力し、パリティチェック回路に与える第２のパリティ選
択回路とを備えて構成しである。

（！Ｉ！　施例］ 以下１図面を参照して本発明をさらに詳しく説明する。

第１図は本発明によるメモリアクセス方式の一実施例を
示すブロック図である。第２図はデータ書き込み時の動
作を説明するためのタイミングチャート、第３図はデー
タ読み出し時の動作を説明する几めのタイミングチャー
トである。

この実施例ではデータ用メモリ１とパリティ用メモリ２
の１つのアドレスのデータビットは８ビツトである。

データ用メモリｌは、データ書き込み時、アドレス信号
１１．データ信号１４シよびライト信号１３が与えられ
データが書き込まれる。

データ読み込み時は、アドレス信号１１およびリード信
号１２が与えられデータ信号を出力する。

次にパリティ用メモリ２の動作について説明する。８ｎ
＋ｍのアドレスにデータを書き込む場合、パリティ用メ
モリ２へはアドレス変換回路３よすｎのアドレス信号１
５が、リードライトコントロール回路４から鉱リード信
号１７が与えられ、アドレスｎのデータが読み出される
。

ここでｎは０以上の整数、ｍは０から７までの整数であ
る。

パリティ選択回路５はパリティ用メモリ２から出力され
たアドレスｎのデータ８ビツトとパリティ生成回路７で
生成されたデータのパリティ１９を入力し、アドレス変
換回路３からのデータ選択信号１６によりデータ８ビツ
トのうちｍ番目のビットのみパリティ１９に変更する。

そして、変更したアドレスｎのデータ８ビツトをパリテ
ィ用メモリ２へ与える。

パリティ用メモリ２はリードライトコントロール回路４
からのライト信号１８によりこの変更Ｌ７ｔデータ８ビ
ットをアドレスｎに書き込む。

このようにアドレス８ｎ＋ｍ番地のデータのパリティは
パリティ用メモリ２のアドレスｎ番地のｍビットに書き
込まれ、アドレスｎの他のビットも以前に書き込まれて
いた内容が読み出されるが、再び書き込まれるので、他
の番地のパリティが書き換えられることはない。

アドレスｇｎ４−ｍのデータｔｌ−読み出す時は、パリ
ティ用メモリ２へはｎのアドレス信号１５とリード信号
１７が与えられ、アドレスｎの８ビツトのパリティデー
タが読み出される。

パリティ選択回路６はアドレス変換回路３からのデータ
セレクト信号１６によりｍ番目のビットを選択し、パリ
ティチェック回路８ヘアドレス８　ｍ　＋　ｎのデータ
のパリテイも与える。

パリティチェック回路８はデータ用メモリ１の出力した
データ１４とパリティに基づいてデータが正しいか否か
のパリティチェック信号２０を出力する。

（発明の効果） 以上、説明したように、本発明はパリテイビットを記憶
するメモリの１アドレスに複数のアドレスのデータのパ
リティビットを記憶させるように構成されているので、
パリテイも記憶するメモリを有効に使用し、メモリの個
数を削減できるという効果がある。

【図面の簡単な説明】

第１図は本発明によるメモリアクセス方式の一実施例を
示す回路構成図、第２図は書き込み時の各信号のタイム
チャート、第３図は読み込み時の各信号のタイムチャー
トである。 １・・・データ用メモリ（ＲＡＭＰ） ２・・・パリティ用メそり（ＲＡＭ２　）３・・・アド
レス変換回路 ４・・・リードライトコントロール回路５・・・パリテ
ィ選択回路 ６・・・パリティ選択回路 ７・・・パリティ生成回路 ８・・・パリティチェック回路 １１−・・アドレス信号　１２−・・リード信号１３−
・・ライト信号　　１４・・・データ信号１５・・・ア
ドレス信号 １６・・・データセレクト信号 １７・・・リード信号　　１８・・・ライト信号１９・
・・パリティ信号 ２０・・・パリティチェック信号 特許出願人　　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. メモリにデータを記憶させる際、その記憶させるデータ
   のパリテイも記憶させデータの誤り検出を行なうメモリ
   アクセス方式において、データ用メモリと、１つのアド
   レスに対し複数のパリテイビットを格納できるパリテイ
   用メモリと、前記データ用メモリに与えられるアドレス
   から前記パリテイ用メモリのアドレスに変換し、さらに
   変換されたアドレスの複数のパリテイビットの１つのビ
   ットを示すデータセレクト信号を出力するアドレス変換
   回路と、前記データ用メモリにデータを書き込む際、前
   記アドレス変換回路で変換された前記パリアイ用メモリ
   のアドレスより読み出される複数のパリテイビットのう
   ち、前記データセレクト信号で示されるパリテイビット
   を、データ用メモリに書込む際に生成されたパリテイ信
   号に変換し、前記パリテイ用メモリより読出した同じア
   ドレスに書込ませる第１のパリテイ選択回路と、前記デ
   ータ用メモリよりデータを読出す際、前記アドレス変換
   回路で変換された前記パリテイ用メモリのアドレスより
   読み出される複数のパリテイビットのうち、前記データ
   セレクト信号で示されるパリテイビットを選択出力し、
   パリテイチェック回路に与える第２のパリテイ選択回路
   とを備えたことを特徴とするメモリアクセス方式。