JPH1063577A - メモリ制御方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 階層メモリシステムにおけるスループットを
下げないようにする。 【解決手段】 データは各バイト毎にアドレスが付さ
れ、上位、下位メモリにはｎバイト単位で格納される。
アライナ106は、信号128のターゲットアドレスを用い
て、ストアデータの並びをｎバイトの並びに並び替え信
号131を出力する。セレクタ107は信号132と131のいずれ
かを選択する。ヒットのときは131が選択される。セレ
クタの出力136の各バイト毎に、書込み、読出し制御回
路108から書込み、読出し制御信号135が出力される。上
位メモリ109は、書込み制御信号が論理値１のバイトに
ついては、信号136の対応バイトデータを書込み、読出
し制御信号が１のバイトについては、対応バイトデータ
を読出して信号137に出力する。マージ回路110は、書込
み制御信号が１のバイトについては信号136を選択し、
読出し制御信号が１のバイトについては信号137を選択
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の階層を持つ
メモリシステムに係り、メモリのスループットを増加さ
せるメモリ制御方法及び装置に関する。

【０００２】

【従来の技術】ストア命令におけるデータの書き込みに
おいては、書き換えられるデータの量の多い少ないにか
かわらず、常にある一定の量のデータを同時に書き込む
という方式をとることがある。この方式を採用するメモ
リシステムとして、例えば、複数の階層を持つメモリシ
ステムにおいて、下位メモリに対してＥＣＣを付加して
信頼性の向上を図る場合などがある。このメモリシステ
ムでは、ＥＣＣを生成する複数バイトと同じデータ長の
ストア命令を実行する場合は、ストアデータを用いてＥ
ＣＣを生成することができるが、ＥＣＣを生成する複数
バイトより短いデータ長のストア命令を実行する際に
は、下位メモリのデータを一旦読み出し、ストアデータ
とマージして、ＥＣＣを生成し、これを下位メモリに書
き込むという動作が必要となる。このため、下位メモリ
に対する書き込みが発生する度に下位メモリからの読み
出しを必要とし、下位メモリの負荷を増やし、その結果
メモリシステムのスループットを減らす結果となる。こ
の問題を解決する手段として、特開昭６０−１４０４４
４に示すように、上位メモリへの書き込みをする前の上
位メモリのヒット判定のタイミングで、上位メモリのデ
ータを読み出し、これを記憶しておくことにより、記憶
したデータとストアデータとをマージし、これに対して
ＥＣＣを生成するという方式がある。

【０００３】図５は、従来のメモリシステムの一例を示
したものである。また、図６は、図５のメモリシステム
におけるタイムチャートの一例で、上位メモリがヒット
している場合を示したものである。ストア命令のターゲ
ットアドレス信号５２１は、アドレス保持回路５０１に
入力される。アドレス保持回路５０１は、信号５２３を
用いてパイプライン制御回路５００の制御するタイミン
グで、信号５２１で示されるアドレスを格納し、保持し
た後、保持したアドレスを信号５２４に出力する。上位
メモリタグ５０２は、信号５２４をもとにタグの読み出
しを行い、上位メモリに格納されているアドレス信号５
２５を出力する。図５の例では、データの取り扱う最小
単位をバイトとし、各バイト毎にアドレスが付され、上
位メモリ、下位メモリはそれぞれｎバイト単位で格納さ
れ、上位メモリタグはｎバイト毎に用意される。したが
って、ターゲットアドレスのデータを含むｎバイトの先
頭のバイトを示すアドレスと上位メモリタグとの間でヒ
ット判定が行われる。ヒット判定回路５０３は、信号５
２４と信号５２５を用いて上位メモリがヒットしている
かどうかを判定し、上位メモリがヒットしているかどう
かを表す信号５２６を生成し、パイプライン制御回路５
００に出力する。

【０００４】上位メモリ５０９は、信号５２４をもとに
データの読み出しを行い、信号５３７を出力する。デー
タ保持回路５１３は、信号５４１を用いてパイプライン
制御回路５００の制御するタイミングで、信号５３７で
示されるデータを格納し、保持した後、保持したデータ
を信号５４２に出力する。アドレス保持回路５０４は、
信号５２７を用いてパイプライン制御回路５００の制御
するタイミングで、信号５２４で示されるアドレスを格
納し、保持した後、保持したアドレスを信号５２８に出
力する。ストアデータ信号５２２は、データ保持回路５
０５に入力される。データ保持回路５０５は、信号５２
９を用いてパイプライン制御回路５００の制御するタイ
ミングで、信号５２２で示されるデータを格納し、保持
した後、保持したデータを信号５３０に出力する。な
お、データ保持回路５０５、５１３は、複数のデータを
保持することができ、信号５２９、５４１はアドレス保
持回路の保持するアドレスそれぞれについて格納、保
持、及び出力を指示することができるものとする。

【０００５】アライナ５０６は、信号５２８で示される
ターゲットアドレスを用いて、データ保持回路５０５か
ら出力された信号５３０の並びを上位メモリのデータ
（ｎバイト）の並びに並び替え、信号５３１を出力す
る。セレクタ５０７は、アライナ５０６の出力信号５３
１と下位メモリからの書き込み信号５３２とを、パイプ
ライン制御回路５００の出力する信号５３３により選択
する。このケースでは、上位メモリがヒットしているた
め、セレクタ５０７で選択されるデータはアライナの出
力信号５３１である。書き込み制御回路５０８は、信号
５２８の示すターゲットアドレスとパイプライン制御回
路５００の出力する書き込みデータの長さを表す信号５
３４をもとに、上位メモリ５０９へのそれぞれのバイト
毎の書き込み制御信号５３５を出力する。上位メモリ５
０９は、信号５３５により、書き込み制御信号が論理値
１のバイトについて、信号５３６の対応するバイトのデ
ータを書き込む。

【０００６】ここで、データがデータ保持回路５１３に
長期間保持されている場合を考える。この場合、回路５
１３に保持されているデータは必ずしも最新のデータで
はない。もし、前記データが保持されている間に、上位
メモリあるいは下位メモリの当該部分が書き換えられて
いたとすると、書き換えられたデータを上位メモリある
いは下位メモリから得る必要がある。この場合、下位メ
モリ、及び、下位メモリ制御回路５１２が、書き換えら
れたデータを信号５３２に出力する。セレクタ５１４
は、信号５４４を用いてパイプライン制御回路５００の
制御に従い、回路５１３に保持されているデータが最新
であれば、信号５４２を選択し、最新でなければ、信号
５３２を選択し、信号５４３を出力する。なお、図６の
タイムチャートは、回路５１３に保持されているデータ
が最新であることを仮定したため、信号５４２を選択し
ている。

【０００７】マージ回路５１５では、ストアされるデー
タに対応するバイトは、信号５３１を選択し、ストアさ
れるデータに対応するバイト以外のバイトは信号５４３
を選択し、これらをマージし、信号５３８を出力する。
ＥＣＣ生成回路５１１は、信号５３８のＥＣＣを生成し
信号５３９を出力する。下位メモリ、及び、下位メモリ
制御回路５１２は、信号５２８、及び、信号５３９を、
信号５４０を用いてパイプライン制御回路５００の制御
するタイミングで取り込む。また、信号５３２を、信号
５４０を用いてパイプライン制御回路５００の制御する
タイミングで送出する。

【０００８】

【発明が解決しようとする課題】上述のように、上位メ
モリへの書き込みをする前の上位メモリのヒット判定の
タイミングで、上位メモリのデータを読み出しこれを記
憶しておく方式では、下位メモリでの書き込み幅を、ス
トアデータの幅によらず一定にすることができる。しか
し、上述のように、上位メモリのヒット判定のタイミン
グで読み出した上位メモリのデータが長期間保持された
場合、保持したデータが最新でない場合がある。この場
合、再度上位メモリまたは下位メモリから読み出しをし
なければならない。また、上述のように、上位メモリ
を、ヒット判定のタイミングとストアデータの書き込み
の２回使用することになる。このためメモリシステムの
スループットを下げてしまうという課題がある。本発明
の目的は、上記課題を解決することにあり、ストアデー
タを上位メモリのデータ格納部分に書き込みをする際
に、同時に、書き込みをしない部分のデータを読み出す
ことにより、メモリシステムのスループットの向上を図
ることである。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、複数の階層を持つメモリシステムにおい
て、ストアデータのターゲットアドレスをもとに上位メ
モリタグを参照し、ヒット判定を行い、次に、該ヒット
判定のサイクルと異なるサイクルにおいて、上位メモリ
の同時にアクセス可能なアドレス範囲のうちの書き込み
アクセスされたアドレスにストアデータを書き込むと同
時に、該アドレス範囲の内のデータの書き込みが行われ
ないアドレスに対応するデータを該上位メモリより読み
出し、前記ストアデータと、前記上位メモリからの読み
出しにより得られたデータとをマージしてマージデータ
を生成し、該マージデータを下位メモリに書き込むよう
にしている。

【００１０】さらに、前記生成したマージデータに対
し、ＥＣＣ（Error Correction Code：誤り自動訂正コ
ード）を生成し、該生成したＥＣＣを下位メモリに書き
込むようにしている。

【００１１】また、複数の階層を持つメモリシステムに
おいて、パイプライン制御手段と、該パイプライン制御
手段の制御に従い、ストア命令のターゲットアドレスの
格納及び出力を行う第１アドレス保持手段と、該第１ア
ドレス保持手段の出力アドレスをもとに、上位メモリに
格納されているアドレスを出力する上位メモリタグ手段
と、前記第１のアドレス保持手段の出力アドレスと、前
記上位メモリタグ手段の出力アドレスとを比較し、上位
メモリのヒット判定をし、その判定結果を前記パイプラ
イン制御手段に出力するヒット判定手段と、前記パイプ
ライン制御手段の制御に従い、前記第１アドレス保持手
段の出力アドレスを格納し、前記ヒット判定のサイクル
とは異なるサイクルに、格納したアドレスを出力する第
２アドレス保持手段と、前記パイプライン制御手段の制
御に従い、ストアデータの格納及び出力を行うデータ保
持手段と、前記第２アドレス保持手段の出力アドレスを
もとに、前記データ保持手段の出力データの並びを、上
位メモリのデータの並びに並び替えるアライナ手段と、
該アライナ手段の出力データと、下位メモリからのデー
タとを前記パイプライン制御手段の制御に従い選択する
セレクタ手段と、前記第２アドレス保持手段の出力アド
レスと、前記パイプライン制御手段の出力するストアデ
ータ長をもとに、所定数の連続アドレスの個々のアドレ
スに同時に読み書き可能な上位メモリに対して書き込み
及び読み出しを制御する書き込み及び読み出し制御手段
と、前記第２のアドレス保持手段の出力アドレスと、前
記書き込み及び読み出し制御手段の制御に従い、前記セ
レクタ手段からのデータを夫々のアドレスに書き込み、
同時に、書き込みの行われないアドレスに格納されてい
るデータを読み出す上位メモリ手段と、前記書き込み及
び読み出し制御手段の制御に従い、前記セレクタ手段か
らのデータと、前記上位メモリ手段からの読み出しデー
タをマージして出力するマージ手段と、前記パイプライ
ン制御手段の制御に従い、前記第２のアドレス保持手段
の保持するアドレスと、前記マージ手段の出力するデー
タとを格納し、また、前記パイプライン制御手段の制御
に従い格納されているデータを出力する下位メモリ及び
下位メモリ制御手段とを備えるようにしている。

【００１２】さらに、前記マージ手段の出力するデータ
を入力し、ＥＣＣ（Error Correction Code：誤り自動
訂正コード）を生成し出力するＥＣＣ生成手段を備え、
前記下位メモリ及び下位メモリ制御手段は、前記ＥＣＣ
生成手段により生成されたＥＣＣを格納するようにして
いる。

【００１３】

【発明の実施の形態】以下、本発明の一実施例を図面を
用いて具体的に説明する。図１から図４を参照して、本
発明による実施例について説明する。以下の実施例で
は、データの取り扱う最小単位をバイトとし、各バイト
毎にアドレスが付され、上位メモリ、下位メモリはそれ
ぞれｎバイト単位で格納され、上位メモリタグはｎバイ
ト毎に用意される。したがって、ターゲットアドレスの
データを含むｎバイトの先頭のバイトを示すアドレスと
上位メモリタグとの間でヒット判定が行われる。なお、
最小単位をバイトではなく、最小単位をビットとした場
合でも、本発明が有効であることは云うまでもない。

【００１４】第１の実施例を図２に示し、その動作を図
４に示すタイムチャートに従って説明する。なお、図４
で示すタイムチャートは、上位メモリがヒットしている
場合を示している。ストア命令のターゲットアドレス信
号２２１は、アドレス保持回路２０１に入力される。ア
ドレス保持回路２０１は、信号２２３を用いてパイプラ
イン制御回路２００の制御するタイミングで、信号２２
１で示されるアドレスを格納し、保持した後、保持した
アドレスを信号２２４に出力する。なお、アドレス保持
回路２００は１つまたは複数のアドレスを保持すること
ができ、信号２２３はアドレス保持回路の保持するアド
レスそれぞれについて格納、保持、及び出力を指示する
ことができるものとする。上位メモリタグ２０２は、信
号２２４をもとにタグの読み出しを行い、上位メモリに
格納されているアドレス信号２２５を出力する。ヒット
判定回路２０３は、信号２２４と信号２２５を用いて上
位メモリがヒットしているかどうかを判定し、上位メモ
リがヒットしているかどうかを表す信号２２６を生成
し、パイプライン制御回路２００に出力する。アドレス
保持回路２０４は、信号２２７を用いてパイプライン制
御回路２００の制御するタイミングで、信号２２４で示
されるアドレスを格納し、保持した後、保持したアドレ
スを信号２２８に出力する。なお、アドレス保持回路２
０１は１つまたは複数のアドレスを保持することがで
き、信号２２４はアドレス保持回路の保持するアドレス
それぞれについて格納、保持、及び出力を指示すること
ができるものとする。

【００１５】ストアデータ信号２２２は、データ保持回
路２０５に入力される。データ保持回路２０５は、信号
２２９を用いてパイプライン制御回路２００の制御する
タイミングで、信号２２２で示されるデータを格納し、
保持した後、保持したデータを信号２３０に出力する。
このタイミングは、前記のいずれのタイミングにも依存
しない。図４ではヒット判定の後にデータ保持回路に取
り込まれるとしている。なお、データ保持回路２０５は
１つまたは複数のデータを保持することができ、信号２
２９はアドレス保持回路の保持するアドレスそれぞれに
ついて格納、保持、及び出力を指示することができるも
のとする。ここで、同一のストア命令に対する信号２２
８と信号２３０は、同一のタイミングで出力される。ア
ライナ２０６は、信号２２８で示されるターゲットアド
レスを用いて、データ保持回路２０５から出力された信
号２３０の並びを上位メモリのデータの並びに並び替
え、信号２３１を出力する。セレクタ２０７は、アライ
ナ２０６の出力信号２３１と下位メモリからの書き込み
信号２３２とを、パイプライン制御回路２００の出力す
る信号２３３により選択する。このケースでは、上位メ
モリがヒットしているため、セレクタ２０７で選択され
るデータはアライナの出力信号２３１である。

【００１６】ここで、図３により、書き込み、及び、読
み出し制御回路２０８、上位メモリ２０９、および、マ
ージ回路２１０の詳細について説明する。本実施例で
は、ストアデータを上位メモリへ書き込む際に、同時
に、書き込みをしない部分のデータを読み出し、この読
み出したデータと、上位メモリのデータ格納部分に書き
込まれるデータとをマージする。

【００１７】セレクタ２０７からの出力信号２３６は、
上位メモリ２０９の同時にアクセス可能なアドレスの範
囲にあるデータの幅、すなわち、ｎバイトである。書き
込み、及び、読み出し制御回路２０８は、信号２２８の
示すアドレスとパイプライン制御回路２００の出力する
書き込みデータの長さを表す信号２３４をもとに、上位
メモリ２０９のそれぞれのバイト毎の、書き込み制御信
号、及び、読み出し制御信号２３５を出力する。なお、
それぞれのバイトについての、書き込み制御信号、また
は、読み出し制御信号は、そのいずれか一方が論理値１
となる。上位メモリ２０９は、信号２３５により、書き
込み制御信号が論理値１のバイトについては、信号２３
６の対応するバイトのデータを書き込み、読み出し制御
信号が論理値１のバイトについては、対応するバイトの
データを読み出し、信号２３７に出力する。

【００１８】ここで例として、バイト０〜ｎ−１の内の
バイト１のみ書き込みであるとする。このときの上位メ
モリの動作は、（１）バイト１は書き込み、（２）バイ
ト１以外のバイト、すなわち、バイト０、バイト２、バ
イト３、…、バイトｎ-１は読み出し、となる。マージ
回路２１０では、回路２０８で生成された、上位メモリ
２０９のそれぞれのバイト毎の、書き込み制御信号、及
び、読み出し制御信号２３５により、（１）書き込み制
御信号が論理値１のバイトについてはセレクタ２０７か
らの信号２３６を選択し、（２）読み出し制御信号が論
理値１のバイトについては上位メモリ２０９からの信号
２３７を選択し、信号２３８を出力する。上記例の場合
は、バイト１のみについてセレクタ２０７からの信号２
３６を選択し、バイト１以外のバイト、すなわち、バイ
ト０、バイト２、バイト３、…、バイトｎ-１は上位メ
モリ２０９からの信号２３７を選択する。信号２３８は
下位メモリ、及び、下位メモリ制御回路２１２に入力さ
れる。下位メモリ、及び、下位メモリ制御回路２１２
は、信号２２８、及び、信号２３８を、信号２４０を用
いてパイプライン制御回路２００の制御するタイミング
で取り込む。また、信号２３２を、信号２４０を用いて
パイプライン制御回路２００の制御するタイミングで送
出する。

【００１９】信号２３８の示すデータは、上位メモリ２
０９の同時にアクセス可能なアドレスの範囲にあるデー
タの幅について最新であるから、下位メモリでの書き込
み時には、ストアデータの幅によらず、下位メモリから
読み出したデータを用いる必要がない。また、図４に示
すように、当該ストアの上位メモリタグ２０２の使用時
には、当該ストアは上位メモリ２０９を使用しないた
め、別の命令が上位メモリ２０９を使用することができ
る。さらに、図４に示すように、当該ストアの上位メモ
リ２０９の使用時には、当該ストアは上位メモリタグ２
０２を使用しないため、さらに別の命令が上位メモリタ
グ２０２を使用することができる。

【００２０】次に、本発明における第２の実施例を図１
に示す。アドレス保持回路１０１、上位メモリタグ１０
２、ヒット判定回路１０３、アドレス保持回路１０４、
データ保持回路１０５、アライナ１０６、セレクタ１０
７、書き込み、及び、読み出し制御回路１０８、上位メ
モリ１０９、マージ回路１１０は、それぞれ、図２にお
けるアドレス保持回路２０１、上位メモリタグ２０２、
ヒット判定回路２０３、アドレス保持回路２０４、デー
タ保持回路２０５、アライナ２０６、セレクタ２０７、
書き込み、及び、読み出し制御回路２０８、上位メモリ
２０９、マージ回路２１０と同一である。ＥＣＣ生成回
路１１１では、信号１３８をもとにｎバイトのＥＣＣを
生成し、信号１３９を出力する。信号１３９は、下位メ
モリ、及び、下位メモリ制御回路１１２に送出される。
下位メモリ、及び、下位メモリ制御回路１１２は、信号
１２８、及び、信号１３９を、信号１４０を用いてパイ
プライン制御回路１００の制御するタイミングで取り込
む。また、信号１３２を、信号１４０を用いてパイプラ
イン制御回路１００の制御するタイミングで送出する。

【００２１】信号１３８の示すデータは、上位メモリ１
０９の同時にアクセス可能なアドレスの範囲にあるデー
タの幅について最新であるから、ＥＣＣの生成時には、
ストアデータの幅によらず、下位メモリから読み出した
データを用いる必要がない。また、当該ストアの上位メ
モリタグ１０２の使用時には、当該ストアは上位メモリ
１０９を使用しないため、別の命令が上位メモリ１０９
を使用することができる。さらに、当該ストアの上位メ
モリ１０９の使用時には、当該ストアは上位メモリタグ
１０２を使用しないため、さらに別の命令が上位メモリ
タグ１０２を使用することができる。

【００２２】

【発明の効果】本発明によれば、上位メモリへの書き込
みと同時に、書き込みを行わない部分の読み出しを行う
ことにより、下位メモリでの書き込み時には、ストアデ
ータの幅によらず、下位メモリから読み出したデータを
用いる必要がない。また、ＥＣＣの生成時には、ストア
データの幅によらず、下位メモリから読み出したデータ
を用いる必要がない。また、ストアにおける上位メモリ
タグの使用時には、別の命令が上位メモリを使用するこ
とができ、ストアにおける上位メモリの使用時には、さ
らに別の命令が上位メモリタグを使用することができ
る。

【図面の簡単な説明】

【図１】本発明の第２の実施例の構成を示すブロック図
である。

【図２】本発明の第１の実施例の構成を示すブロック図
である。

【図３】第１、第２の実施例における書き込み、及び、
読み出し制御回路、上位メモリ、および、マージ回路を
詳細に示す図である。

【図４】第１の実施例におけるメモリ制御のタイムチャ
ートの一例を示す図である。

【図５】従来のメモリ制御方式を示す図である。

【図６】従来のメモリ制御方式におけるメモリ制御のタ
イムチャートの一例を示す図である。

【符号の説明】

１００、２００ パイプライン制御回路 １０１、２０１ アドレス保持回路 １０２、２０２ 上位メモリタグ １０３、２０３ ヒット判定回路 １０４、２０４ アドレス保持回路 １０５、２０５ データ保持回路 １０６、２０６ アライナ １０７、２０７ セレクタ １０８、２０８ 書き込み、及び、読み出し制御回路 １０９、２０９ 上位メモリ １１０、２１０ マージ回路 １１１ ＥＣＣ生成回路 １１２、２１２ 下位メモリ、及び、下位メモリ制御回
路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の階層を持つメモリシステムにおい
   て、 ストアデータのターゲットアドレスをもとに上位メモリ
   タグを参照し、ヒット判定を行い、 次に、該ヒット判定のサイクルと異なるサイクルにおい
   て、上位メモリの同時にアクセス可能なアドレス範囲の
   うちの書き込みアクセスされたアドレスにストアデータ
   を書き込むと同時に、該アドレス範囲の内のデータの書
   き込みが行われないアドレスに対応するデータを該上位
   メモリより読み出し、 前記ストアデータと、前記上位メモリからの読み出しに
   より得られたデータとをマージしてマージデータを生成
   し、該マージデータを下位メモリに書き込むことを特徴
   とするメモリ制御方法。
2. 【請求項２】 請求項１記載のメモリ制御方法におい
   て、 前記生成したマージデータに対し、ＥＣＣ（Error Corr
   ection Code：誤り自動訂正コード）を生成し、該生成
   したＥＣＣを下位メモリに書き込むことを特徴とするメ
   モリ制御方法。
3. 【請求項３】 複数の階層を持つメモリシステムにおい
   て、 パイプライン制御手段と、 該パイプライン制御手段の制御に従い、ストア命令のタ
   ーゲットアドレスの格納及び出力を行う第１アドレス保
   持手段と、 該第１アドレス保持手段の出力アドレスをもとに、上位
   メモリに格納されているアドレスを出力する上位メモリ
   タグ手段と、 前記第１のアドレス保持手段の出力アドレスと、前記上
   位メモリタグ手段の出力アドレスとを比較し、上位メモ
   リのヒット判定をし、その判定結果を前記パイプライン
   制御手段に出力するヒット判定手段と、 前記パイプライン制御手段の制御に従い、前記第１アド
   レス保持手段の出力アドレスを格納し、前記ヒット判定
   のサイクルとは異なるサイクルに、格納したアドレスを
   出力する第２アドレス保持手段と、 前記パイプライン制御手段の制御に従い、ストアデータ
   の格納及び出力を行うデータ保持手段と、 前記第２アドレス保持手段の出力アドレスをもとに、前
   記データ保持手段の出力データの並びを、上位メモリの
   データの並びに並び替えるアライナ手段と、 該アライナ手段の出力データと、下位メモリからのデー
   タとを前記パイプライン制御手段の制御に従い選択する
   セレクタ手段と、 前記第２アドレス保持手段の出力アドレスと、前記パイ
   プライン制御手段の出力するストアデータ長をもとに、
   所定数の連続アドレスの個々のアドレスに同時に読み書
   き可能な上位メモリに対して書き込み及び読み出しを制
   御する書き込み及び読み出し制御手段と、 前記第２のアドレス保持手段の出力アドレスと、前記書
   き込み及び読み出し制御手段の制御に従い、前記セレク
   タ手段からのデータを夫々のアドレスに書き込み、同時
   に、書き込みの行われないアドレスに格納されているデ
   ータを読み出す上位メモリ手段と、 前記書き込み及び読み出し制御手段の制御に従い、前記
   セレクタ手段からのデータと、前記上位メモリ手段から
   の読み出しデータをマージして出力するマージ手段と、 前記パイプライン制御手段の制御に従い、前記第２のア
   ドレス保持手段の保持するアドレスと、前記マージ手段
   の出力するデータとを格納し、また、前記パイプライン
   制御手段の制御に従い格納されているデータを出力する
   下位メモリ及び下位メモリ制御手段とを備えることを特
   徴とするメモリ制御装置。
4. 【請求項４】 請求項１に記載のメモリ制御装置におい
   て、 前記マージ手段の出力するデータを入力し、ＥＣＣ（Er
   ror Correction Code：誤り自動訂正コード）を生成し
   出力するＥＣＣ生成手段を備え、 前記下位メモリ及び下位メモリ制御手段は、前記ＥＣＣ
   生成手段により生成されたＥＣＣを格納することを特徴
   とするメモリ制御装置。