JPH0520209A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ中に不良ワードがある場合、自動的に
正常なワードにアクセスできるようにする。 【構成】 第１セレクタ１３には、第１入出力バッファ
１２から入力されたデータ及び予め設定された設定アド
レスが入力される。データラッチ１０は第１セレクタ１
３から出力されたデータを保持し、保持したデータを第
１メモリ９に出力する。第１ベースアドレスレジスタ１
４は第１セレクタ１３から出力された設定アドレスを減
算器１５に入力する。アドレス入力バッファ１６にはデ
ータと対応したデータアドレスが入力され、該データア
ドレスは減算器１５に入力される。減算器１５は入力さ
れた設定アドレスとデータアドレスとの間で減算を行な
いその結果をデータのアドレスとして第１メモリ９に出
力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は記憶装置に関し、特にダ
イナミックにアドレス空間を変更でき、またメモリ中に
不良ワードがある場合、自動的に正常なワードにアクセ
スするように構成された記憶装置に関するものである。

【０００２】

【従来の技術】近年、半導体技術の進歩によって記憶装
置の容量が増大しており、それに伴い記憶装置の信頼性
の向上が重要になってきている。

【０００３】以下図面を参照しながら、従来の記憶装置
の一例について説明する。

【０００４】図６は従来の記憶装置の構成を示し、同図
において、１はメモリ、２はアドレスデコータ、３は入
出力バッファレジスタ、４はアドレスバッファレジス
タ、５は制御回路であって、制御回路５はメモリ１に対
して外部からデータの書き込み及び読み出しのための制
御を行なう。

【０００５】以上のように構成された記憶装置につい
て、以下その動作について説明する。まず、外部からメ
モリ１にデータを書き込む場合、書き込みたいワードを
選択するためのアドレスをアドレスバッファ４に入力
し、書き込みたいデータを入出力バッファレジスタ３に
入力し、書き込み動作に必要な制御信号を制御回路５に
入力する。すると、アドレスは、制御回路５からのクロ
ック信号６によりアドレスバッファレジスタ４に取り込
まれた後、アドレスデコーダ２を介してメモリ１に取り
込まれ、データは制御回路５からのリード／ライト信号
７及びＳＴＢ信号８により入出力バッファレジスタ３か
らメモリ１に書き込まれる。

【０００６】メモリ１からデータを読み出す場合にも同
様に、ワードを選択するためのアドレスをアドレスバッ
ファレジスタ４から与えて入出力バッファレジスタ３か
らデータを読み出す。

【０００７】

【発明が解決しようとする課題】しかしながら前記のよ
うな構成では、記憶装置に対してデータの書き込み及び
読み出しを行なう際に、外部から与えられた特定のアド
レスによってメモリの１ワードが選択されるので、メモ
リの一部に不良箇所が生じた場合には、そのメモリの特
定のアドレス空間には連続的にアクセスできないという
問題点がある。

【０００８】本発明は前記問題点に鑑み、メモリのアド
レスを適宜に設定でき、またメモリ中に不良ワードがあ
る場合、自動的に正常なワードにアクセスするように構
成された記憶装置を提供するものである。

【０００９】

【課題を解決するための手段】前記問題点を解決するた
め請求項１の発明が講じた解決手段は、記憶装置を、デ
ータを格納するデータ格納手段と、データ及び予め設定
された設定アドレスを入力するためのデータ入力手段
と、データと対応したデータアドレスを入力するための
アドレス入力手段と、前記データ入力手段から出力され
たデータ及び設定アドレスが入力され、入力されたデー
タ及び設定アドレスを選択出力するセレクタ手段と、該
セレクタ手段から出力された設定アドレスを保持するア
ドレス保持手段と、前記セレクタ手段から出力されたデ
ータを保持し、保持したデータを前記データ格納手段に
出力するデータ保持手段と、前記アドレス保持手段から
出力された設定アドレスと前記アドレス入力手段から出
力されたデータアドレスとを加減演算し、演算結果をデ
ータのアドレスとして前記データ格納手段に出力する加
減演算手段とを備えている構成とするものである。

【００１０】また、請求項２の発明が講じた解決手段
は、記憶装置を、データを格納するデータ格納手段と、
データ及び予め設定された第１設定アドレスを入力する
ためのデータ入力手段と、データと対応したデータアド
レスを入力するためのアドレス入力手段と、前記データ
入力手段から出力されたデータ及び第１設定アドレスが
入力され入力されたデータ及び第１設定アドレスを選択
出力する第１セレクタ手段と、該第１セレクタ手段から
出力された第１設定アドレスを保持する第１アドレス保
持手段と、前記第１セレクタ手段から出力されたデータ
を保持し保持したデータを前記データ格納手段に出力す
るデータ保持手段と、前記第１設定アドレス保持手段か
ら出力された第１設定アドレスと前記アドレス入力手段
から出力されたデータアドレスとを加減演算して演算結
果を第１演算アドレスとして出力する第１加減演算手段
と、予め設定された第２設定アドレスを保持する第２設
定アドレス保持手段と、前記データ格納手段のデータ格
納部毎の良状態又は不良状態を示すタグデータが入力さ
れるタグデータ入力手段と、該タグデータ入力手段から
出力されたタグデータ及び前記第１加減演算手段から出
力された第１演算アドレスが入力されるタグデータ格納
手段と、前記第２アドレス保持手段から出力された第２
設定アドレスと前記第１加減演算手段から出力された第
１演算アドレスと前記タグデータ格納手段から出力され
たタグデータとが入力され、入力されたタグデータが前
記データ格納手段のデータ格納部の良状態を示している
ときには第１演算アドレスをベースアドレスとして出力
し、入力されたタグデータが前記データ格納手段のデー
タ格納部の不良状態を示しているときには第２設定アド
レスをベースアドレスとして出力する第２セレクタ手段
と、前記タグデータ格納手段から出力されたタグデータ
と前記第２セレクタ手段から出力されたベースアドレス
とを加減演算して演算結果をデータのアドレスとして前
記データ格納手段に出力する第２加減演算手段とを備え
ている構成とするものである。

【００１１】また、請求項３の発明が講じた解決手段
は、請求項２の構成に、前記タグデータ入力手段に入力
されるタグデータは、前記データ格納手段の対応するデ
ータ格納部が良状態のときには零に設定され前記データ
格納手段の対応するデータ格納部が不良状態のときには
零以外の値に設定される構成を付加するものである。

【００１２】さらに、請求項３の発明が講じた解決手段
は、請求項２又は３の構成に、前記第２設定アドレス保
持手段が保持する第２設定アドレスは前記データ格納手
段におけるデータ予備格納領域のアドレスに設定されて
いる構成を付加するものである。

【００１３】

【作用】請求項１の構成により、データ入力手段から出
力される予め設定された設定アドレスと、アドレス入力
手段から出力されるデータに対応したデータアドレスと
が加減演算手段により加減演算され、演算結果がデータ
のアドレスとしてデータ格納手段に入力されるため、デ
ータ格納手段に不良格納部がある場合には、設定データ
を適当に選択することにより、データを不良格納部と異
なる正常な格納部に格納することができる。

【００１４】請求項２の構成により、タグデータ保持手
段から出力されたタグデータがデータ格納手段のデータ
格納部が良状態であることを示しているときには、第２
セレクタ手段から第１演算アドレスがベースアドレスと
して出力され、第１演算アドレスとタグデータ格納手段
から出力されたタグデータとが第２加減演算手段により
加減演算されて演算結果がデータのアドレスとしてデー
タ格納手段に入力される。

【００１５】一方、タグデータ保持手段から出力された
タグデータがデータ格納手段のデータ格納部が不良状態
であることを示しているときには、第２セレクタ手段か
ら第２設定アドレスがベースアドレスとして出力され、
第２設定アドレスとタグデータとが第２加減演算手段に
より加減演算されて演算結果がデータのアドレスとして
データ格納手段に入力されるため、第２設定データ及び
タグデータを適当に設定して、データ格納手段に入力さ
れるデータのアドレスを当初のアドレスと異なったもの
にすることにより、データを不良格納部と異なる正常な
格納部に格納することができる。

【００１６】請求項３の構成により、データ格納手段の
データ格納部が良状態のときには、タグデータ入力手段
に入力されるタグデータは零に設定されるために、第２
加減演算手段からは第１演算アドレスがそのままの状態
でデータのアドレスとして出力される。

【００１７】一方、データ格納手段のデータ格納部が不
良状態のときには、タグデータ入力手段に入力されるタ
グデータは零以外の値に設定されるために、第２加減演
算手段で第２設定アドレスと零以外の値とが加減演算さ
れ、演算結果がデータのアドレスとしてデータ格納手段
に入力される。従って、第２設定アドレスとタグデータ
とを適当な値に設定することによりデータを当初のアド
レスが指定する不良格納部とは異なる正常な格納部に格
納することができる。

【００１８】請求項４の構成により、第２設定アドレス
はデータ格納手段におけるデータ予備格納領域のアドレ
スに設定されているため、データ格納手段のデータ格納
部が不良状態のときには、入力されたデータをデータ予
備格納領域に格納することができる。

【００１９】

【実施例】図１は本発明の第１実施例に係る記憶装置の
構成を示すブロック図であって、同図において、９は第
１メモリ、１０はデータラッチ、１１は第１アドレスデ
コーダ、１２は第１入出力バッファ、１３は第１セレク
タ、１４は第１ベースアドレスレジスタ、１５は減算
器、１６はアドレス入力バッファ、１７は第１制御部で
ある。

【００２０】以上のように構成された記憶装置につい
て、図１及び図２を用いてその動作を説明する。

【００２１】図２は記憶装置が実アドレス空間にマッピ
ングされる様子を示しており、実アドレス空間のアドレ
ス２０００ｈ〜２ｆｆｆｈ（１６進数表現）に第１アド
レス変換機構４３によりマッピングするものである。第
１アドレス変換機構４３は、第１ベースアドレスレジス
タ１４と減算器１５から構成されるものである。実アド
レス空間のベースアドレスが２０００ｈであるので、ま
ず２０００ｈを第１入出力バッファ１２から入力すると
共に、そのとき外部から第１制御部１７に制御信号ＳＥ
ＬＥＣＴ１及びＳＴＢを入力することにより、第２入出
力制御信号３９によって２０００ｈが第２入出力データ
３７として第１セレクタ１３に与えられる。第１セレク
タ１３に入力された第２入出力データ３７は、セレクト
信号４０によって第３ベースアドレスデータ３５として
第１セレクタ１３から第１ベースアドレスレジスタに出
力された後、ベースアドレス入力信号４２によって第１
ベースアドレスレジスタ１４に設定される。

【００２２】次に例えば、実アドレス２０１０ｈ（図２
において符号４５で示す）にアクセスする場合を考え
る。アドレスデータ２０１０ｈをアドレス入力バッファ
１６から入力し、アドレス入力信号４１によってアドレ
スデータ２５が減算器１５に与えられる。減算器１５は
アドレスデータ２５と第１ベースアドレスレジスタ１４
からの第１ベースアドレスデータ２６との差、すなわち
減算値：２０１０ｈ−２０００ｈ＝００１０ｈが第１オ
フセットアドレスデータ２７として第１アドレスデコー
ダ１１に送り、第１アドレスデコーダ１１からは第１ア
ドレスデコード信号２８が第１メモリ９に与えられ、第
１メモリ９における００１０ｈ（図２において符号４６
で示す）にアクセスすることになる。

【００２３】外部から制御信号ＳＥＬＥＣＴ１及びＳＴ
Ｂを第１制御部１７に出力することにより第１制御部１
７から出力される第１入出力制御信号３８によって、ア
ドレス００１０ｈのデータは、データラッチ１０を介し
て第１入出力データ３６として第１セレクタ１３に入力
され、第１セレクタ１３に入力された第１入出力データ
３６は第１セレクタ１３から第２入出力データ３７とし
て出力され、第１入出力バッファ１２から読み出され
る。

【００２４】以上のように本実施例によれば、記憶装置
内部に第１ベースアドレスレジスタ１４と減算器１５と
を設け、外部から入力されたアドレスと第１ベースアド
レスレジスタ１４のアドレスとの減算値からなるアドレ
スに基づいて第１メモリ９にアクセスするので、適宜の
アドレス空間にメモリ領域をマッピングすることができ
る。

【００２５】図３は本発明の第２実施例に係る記憶装置
のブロック図であって、同図において、９は第１メモ
リ、１０はデータラッチ、１１は第１アドレスデコー
ダ、１２は第１入出力バッファ、１３は第１セレクタ、
１４は第１ベースアドレスレジスタ、１５は減算器、１
６はアドレス入力バッファであって、これらは前記第１
実施例の記憶装置と同様の構成である。

【００２６】第２実施例の特徴は、第１メモリ９と同じ
ワード数を有する第２メモリ２０を設け、第１メモリ９
の特定のワードに不良箇所がある場合に、それに対応す
るアドレスの第２メモリ２０に零以外の値を設定してお
くことによって、第１メモリ９の予備領域にアクセスす
るように構成した点であって、具体的には以下のような
構成を備えている。

【００２７】図３において、２４は第１メモリ９の予備
領域のベースアドレスを保持するための第２ベースアド
レスレジスタ、２３は第２ベースアドレスレジスタ２４
から出力される予備メモリセルベースアドレスデータ３
０と減算器１５から出力される第１オフセットアドレス
データ２７とが入力される第２セレクタであって、該第
２セレクタ２３は、第２メモリ２０から出力される第１
タグデータ３２により予備メモリセルベースアドレスデ
ータ３０又は第１オフセットアドレスデータ２７を選択
して第２ベースアドレスデータ３１として出力する。２
２は加算器であって、該加算器２２は第２ベースアドレ
スデータ３１と第１タグデータ３２とが入力され、両者
を加算し、加算結果を第２オフセットアドレスデータ３
３として第１アドレスデコーダ１１に出力する。２１は
減算器１５から出力された第１オフセットアドレスデー
タ２７を入力とし第２アドレスレコード信号２９を第２
メモリに出力する第２アドレスデコーダである。１９は
第２メモリ２０に対して第２タグデータ３４を読み書き
するための第２入出力バッファ、１８は外部制御信号Ｓ
ＥＬＥＣＴ１、ＳＥＬＥＣＴ２及びＳＴＢにより第２入
出力バッファ１９を制御する第２制御部である。

【００２８】以上のように構成された記憶装置につい
て、以下その動作を図４及び図５に基づいて説明する。

【００２９】図４及び図５は記憶装置が実アドレス空間
にマッピングされる様子を示すものである。第２実施例
においては、実アドレス空間のアドレス２０００ｈ〜２
ｆｆｆｈ（１６進数表現）に第２アドレス変換機構４４
によりマッピングするものであって、第２アドレス変換
機構４３は、第１ベースアドレスレジスタ１４、減算器
１５、第２のメモリ２０、第２ベースアドレスレジスタ
２４、第２セレクタ２３、加算器２２から構成されてい
る。

【００３０】図４に示すように実アドレス空間のベース
アドレスが２０００ｈであるので、第１実施例と同様に
第１ベースアドレスレジスタ１４に２０００ｈを設定す
る。第１アクセスワード４５にアクセスする場合を考え
る。このとき、減算器１５の結果から第２メモリ２０の
００１０ｈのワードが参照され、その値が零であるの
で、加算器２２を介してそのままアクセス対象実メモリ
４６にアクセスすることになる。

【００３１】もし、アクセス対象実メモリ４６が不良ワ
ードである場合には、第２メモリ２０における前記不良
ワードと対応するワードに予備領域へのポインタを設定
しておくことにより、第１メモリ９の予備領域にアクセ
スするようにする。この様子を図５に基づき説明する。

【００３２】図５において、アドレス２０１５ｈの第２
アクセス対象ワード４７にアクセスする場合、アドレス
００１５ｈの第２メモリ２０が参照される。アドレス０
０１５ｈの第１メモリ４８は不良ワードであるため、ア
ドレス００１５ｈの第２メモリ２０の値は零ではなく、
０１が設定されている。これは第１メモリ９の予備領域
における先頭から１番目の予備メモリワード４９にアク
セスさせるためである。また、予め第２ベースアドレス
レジスタ２４には予備領域のベースアドレスから１を減
じた値である０ｆｆｃｈが設定されており、加算器２２
により０ｆｆｃｈとアドレス００１５ｈの第２メモリの
値０１とが加算され、アドレス０ｆｆｄｈの予備メモリ
ワード４９が参照される。

【００３３】以上のように第２実施例によれば、記憶装
置内部に第１ベースアドレスレジスタ１４と減算器１５
とを設け、さらに予備メモリの第２ベースアドレスレジ
スタ２４とメモリの不良を示す第２メモリ２０と加算器
２２とを設け、外部から入力されたアドレスと第１ベー
スアドレスレジスタ１４のアドレスとの差によってま
ず、第２メモリ２０にアクセスし、対象メモリが不良で
ある場合には、第１メモリ９の予備領域にアクセスする
ことにより、適宜のアドレス空間にメモリ領域をマッピ
ングすることができかつ、不良ワードがあっても連続的
にアクセスすることが可能となる。

【００３４】

【発明の効果】以上説明したように、請求項１の発明に
係る記憶装置によると、第１加減演算手段から出力され
る第１演算アドレスがデータ入力手段から出力される予
め設定された設定アドレスと、アドレス入力手段から出
力されるデータと対応したデータアドレスとが加減演算
手段により加減演算され、その結果がデータのアドレス
としてデータ格納手段に入力されるため、データ格納手
段に不良格納部がある場合には、設定データを適当に選
択することにより、データを不良格納部と異なる正常な
格納部に格納することができるので、データ格納手段に
不良格納部があっても連続的にアクセスすることができ
る。

【００３５】請求項２の発明に係る記憶装置によると、
タグデータ保持手段から出力されたタグデータがデータ
格納手段のデータ格納部の不良状態を示しているときに
は、第２セレクタ手段から第２設定アドレスがベースア
ドレスとして出力され、第２設定アドレスとタグデータ
とが第２加減演算手段により加減演算されて演算結果が
データのアドレスとしてデータ格納手段に入力されるた
め、第２設定データ及びタグデータを適当に設定して、
データ格納手段に入力されるデータのアドレスを当初の
アドレスと異なったものにすることにより、データを不
良格納部と異なる正常な格納部に格納することができる
ので、データ格納手段に不良格納部があっても連続的に
アクセスすることができる。

【００３６】請求項３の発明に係る記憶装置によると、
タグデータ保持手段から出力されたタグデータがデータ
格納手段のデータ格納部の不良状態を示しているときに
は、請求項２の発明と同様にしてデータを不良格納部と
異なった格納部に格納することができ、データ格納手段
のデータ格納部が良状態のときには、タグデータ入力手
段に入力されるタグデータは零に設定されるために、第
２加減演算手段からは第１演算アドレスがそのままデー
タのアドレスとして出力されるので、データを正常なデ
ータ格納部に格納することができる。

【００３７】請求項４の発明に係る記憶装置によると、
第２設定アドレスはデータ格納手段におけるデータ予備
格納領域のアドレスに設定されているために、データ格
納手段のデータ格納部が不良状態であるときには、デー
タをデータ予備格納領域に格納することができるので、
不良格納部があってもデータ格納手段に連続的にアクセ
スすることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る記憶装置のブロック
図である。

【図２】前記第１実施例に係る記憶装置の作用を説明す
る図である。

【図３】本発明の第２実施例に係る記憶装置のブロック
図である。

【図４】前記第２実施例に係る記憶装置の作用を説明す
る図である。

【図５】前記第２実施例に係る記憶装置の作用を説明す
る図である。

【図６】従来の記憶装置のブロック図である。

【符号の説明】

６ クロック信号 ７ リード／ライト信号 ８ ＳＴＢ信号 ９ 第１メモリ（データ格納手段） １０ データラッチ（データ保持手段） １１ 第１アドレスレコーダ １２ 第１入出力バッファ（データ入出力手段） １３ 第１セレクタ（セレクタ手段）（第１セレクタ手
段） １４ 第１ベースアドレスレジスタ（アドレス保持手
段）（第１設定アドレス保持手段） １５ 減算器（加減演算手段）（第１加減演算手段） １６ アドレス入力バッファ（アドレス入力手段） １７ 第１制御部 １８ 第２制御部 １９ 第２入出力バッファ（タグデータ入力手段） ２０ 第２メモリ（タグデータ格納手段） ２１ 第２アドレスデコーダ ２２ 加算器（第２加減演算手段） ２３ 第２セレクタ（第２セレクタ手段） ２４ 第２ベースアドレスレジスタ（第２設定アドレス
保持手段） ２５ アドレスデータ ２６ 第１ベースアドレスデータ ２７ 第１オフセットアドレスデータ ２８ 第１アドレスデコード信号 ２９ 第２アドレスデコード信号 ３０ 予備メモリベースアドレスデータ ３１ 第２ベースアドレスデータ ３２ 第１タグデータ ３３ 第２オフセットアドレスデータ ３４ 第２タグデータ ３５ 第３ベースアドレスデータ ３６ 第１入出力データ ３７ 第２入出力データ ３８ 第１入出力制御信号 ３９ 第２入出力制御信号 ４０ セレクト信号 ４１ アドレス入力信号 ４２ ベースアドレス入力信号 ４５ 第１アクセス対象ワード ４６ アクセス対象実メモリ ４７ 第２アクセス対象ワード ４８ 不良ワード ４９ 予備メモリワード

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データを格納するデータ格納手段と、 データ及び予め設定された設定アドレスを入力するため
   のデータ入力手段と、 データと対応したデータアドレスを入力するためのアド
   レス入力手段と、 前記データ入力手段から出力されたデータ及び設定アド
   レスが入力され、入力されたデータ及び設定アドレスを
   選択出力するセレクタ手段と、 該セレクタ手段から出力された設定アドレスを保持する
   アドレス保持手段と、 前記セレクタ手段から出力されたデータを保持し、保持
   したデータを前記データ格納手段に出力するデータ保持
   手段と、 前記アドレス保持手段から出力された設定アドレスと前
   記アドレス入力手段から出力されたデータアドレスとを
   加減演算し、演算結果をデータのアドレスとして前記デ
   ータ格納手段に出力する加減演算手段とを備えているこ
   とを特徴とする記憶装置。
2. 【請求項２】 データを格納するデータ格納手段と、 データ及び予め設定された第１設定アドレスを入力する
   ためのデータ入力手段と、 データと対応したデータアドレスが入力するためのアド
   レス入力手段と、 前記データ入力手段から出力されたデータ及び第１設定
   アドレスが入力され、入力されたデータ及び第１設定ア
   ドレスを選択出力する第１セレクタ手段と、 該第１セレクタ手段から出力された第１設定アドレスを
   保持する第１設定アドレス保持手段と、 前記第１セレクタ手段から出力されたデータを保持し保
   持したデータを前記データ格納手段に出力するデータ保
   持手段と、 前記第１設定アドレス保持手段から出力された第１設定
   アドレスと前記アドレス入力手段から出力されたデータ
   アドレスとを加減演算して演算結果を第１演算アドレス
   として出力する第１加減演算手段と、 予め設定された第２設定アドレスを保持する第２設定ア
   ドレス保持手段と、 前記データ格納手段のデータ格納部毎の良状態又は不良
   状態を示すタグデータが入力されるタグデータ入力手段
   と、 該タグデータ入力手段から出力されたタグデータ及び前
   記第１加減演算手段から出力された第１演算アドレスが
   入力されるタグデータ格納手段と、 前記第２設定アドレス保持手段から出力された第２設定
   アドレスと前記第１加減演算手段から出力された第１演
   算アドレスと前記タグデータ格納手段から出力されたタ
   グデータとが入力され、入力されたタグデータが前記デ
   ータ格納手段のデータ格納部の良状態を示しているとき
   には第１演算アドレスをベースアドレスとして出力し、
   入力されたタグデータが前記データ格納手段のデータ格
   納部の不良状態を示しているときには第２設定アドレス
   をベースアドレスとして出力する第２セレクタ手段と、 前記タグデータ格納手段から出力されたタグデータと前
   記第２セレクタ手段から出力されたベースアドレスとを
   加減演算して演算結果をデータのアドレスとして前記デ
   ータ格納手段に出力する第２加減演算手段とを備えてい
   ることを特徴とする記憶装置。
3. 【請求項３】 前記タグデータ入力手段に入力されるタ
   グデータは、前記データ格納手段の対応するデータ格納
   部が良状態のときには零に設定され、前記データ格納手
   段の対応するデータ格納部が不良状態のときには零以外
   の値に設定されるように構成されていることを特徴とす
   る請求項２記載の記憶装置。
4. 【請求項４】 前記第２設定アドレス保持手段が保持す
   る第２設定アドレスは、前記データ格納手段におけるデ
   ータ予備格納領域のアドレスに設定されていることを特
   徴とする請求項２又は３記載の記憶装置。