JP2006338698A - 半導体記憶装置 - Google Patents

Abstract

【課題】 冗長救済に係る回路規模の増大を押さえることができる半導体記憶装置を提供する。
【解決手段】 外部クロック入力に応答して内部アドレスを順次増進或いは順次減進させて発生するアドレスカウンタを備え、メモリセルアレイに連続的にアクセスしてデータを連続的に読み出し可能な半導体記憶装置１であって、メモリセルアレイのアドレス空間が複数の連続するアドレスからなるブロックに区分され、ブロック毎に、次のブロックが不良ブロックか否かの不良情報を記憶する不良情報レジスタを各別に備え、アドレスカウンタが、アクセス中のブロックに対応する不良情報レジスタから出力される不良情報が、次のブロックが不良ブロックであることを示す場合に、内部アドレスがアクセス中のブロックから次のブロックに移行するときに、不良情報に基づいて、次のブロックを飛び越えて内部アドレスを増進或いは減進させる。
【選択図】 図１

Description

本発明は、半導体記憶装置、特に、外部クロック入力に応答して内部アドレスを順次増進（インクリメント）或いは順次減進（デクリメント）させて発生するアドレスカウンタを備え、順次増進或いは順次減進する内部アドレスにより内蔵のメモリセルアレイに連続的にアクセスしてデータを連続的に読み出し可能に構成された半導体記憶装置に関する。

近年のデジタル技術の発展により、電算機や画像・音声処理装置では、大容量且つ高速動作可能なメモリ（半導体記憶装置）が要求される。このため、高速アクセスを実現するシンクロナスバースト機能を有するメモリが広く用いられている。シンクロナスバースト機能を有するメモリは、一般的に、内部アドレスが規則的に割り当てられており、内部アドレスを外部クロックに同期してシーケンシャルにインクリメントさせて生成し、連続的にアクセスしてデータを連続的に読み出すように構成されている。そして、シンクロナスバースト時の内部アドレスを生成する回路としてバイナリカウンタが使用される。尚、大容量メモリを提供する場合、メモリセルの欠陥による歩留まり低下が価格上昇の要因となっている。

ところで、画像・音声等のデータ用メモリにおいては、記憶するデータ量に変化があるため、記憶容量にある程度余裕があるものが使われている。例えば、必要とされる記憶容量が１００Ｍバイトであれば、１２８Ｍバイトのものが一般に用いられる。この場合には、必ずしも全容量を必要とすることがないため、記憶容量に２８Ｍバイト程度の余裕がある。

このため、従来は、不良メモリセルを冗長メモリセルによって置き換えるとともに、シンクロナスバースト動作においては、不良メモリセルを跳び越して順次アクセスする機能を提供することで、不良メモリセル以外のメモリ領域を使用することを可能にしている。これによって、半導体記憶装置の歩留まりを向上させ、安価に大容量メモリを提供することが可能となる。

このような半導体記憶装置における救済技術には、例えば、順次インクリメントさせて内部アドレスを生成するアドレスカウンタと、不良メモリセルを含むメモリブロックを特定する不良アドレスに対応する数値を記憶する手段とを備え、アドレスカウンタが、不良アドレスに対応する数値を飛び越して内部アドレスを生成するように構成された半導体記憶装置がある（例えば、特許文献１参照）。

ここで、図６〜図８は、半導体記憶装置の構成を示している。ここでは説明を容易にするため、半導体記憶装置２のメモリセルアレイのアドレス空間が複数の連続するアドレスからなるブロックに区分されており、メモリブロック単位で冗長救済を行う場合について説明する。図６に示すように、半導体記憶装置は、複数のメモリブロック、アドレス発生回路１１０、制御回路８０、読出し回路５０、及び、入出力回路６０等を備えて構成される。

アドレス発生回路１１０の詳細について図７及び図８を基に説明する。図７は、アドレス発生回路１１０の構成を示すブロック図である。アドレス発生回路１１０は、図７に示すように、不良ブロックアドレス記憶レジスタ１３０、一致検出回路１４０、アドレスカウンタ１５０、入力アドレスとシンクロナスアドレスを切り替えるアドレス切替回路１６０、シンクロナスアクセス及びランダムアクセスを切り替えるアクセス切替回路１７０から構成される。ここで、図８は、不良アドレス記憶レジスタ１３０及び一致検出回路１４０の構成を示すブロック図である。

不良アドレス記憶レジスタ１３０は、不良ブロックを特定する不良アドレスに対応する値を記憶するレジスタであり、ここでは、不良ブロックが存在する場合、不良アドレス記憶レジスタ１８１から順に、不良ブロックより１つ前のメモリブロックを特定するブロックアドレスの値を書き込む。記憶可能な不良アドレスに対応する値の数は、不良アドレス記憶レジスタの個数ｍで決まる。

一致検出回路１４０は、アドレスカウンタ１５０によって生成されたシンクロナスアドレスが、不良アドレス記憶レジスタの１つに記憶されている不良アドレスと一致すると、ブロックスキップ信号を出力する。

アドレスカウンタ１５０は、図７に示すように、外部クロック及びブロックスキップ信号に応じてアドレスの値をインクリメントし、シンクロナスアドレスを発生させる。具体的には、アドレスカウンタ１５０は、外部クロックが入力されると、一致検出回路１４０からブロックスキップ信号が出力されていないときは、シンクロナスアドレスを１つだけインクリメントし、次のブロックアドレスの値を出力する。ブロックスキップ信号が出力されているときは、不良ブロックを飛び越すように、ブロックアドレスの値を増加させる。

より詳細には、例えば、メモリブロックｋが不良ブロックであると想定した場合、不良アドレス記憶レジスタには値ｋ−１が書き込まれる。現在のシンクロナスアドレスによって特定されるブロックの値がｋ−１以外のとき、アドレスカウンタ１５０内部の加算器は、現在のシンクロナスアドレスの値を＋１インクリメントした値を次のシンクロナスアドレスとして出力する。現在のシンクロナスアドレスによって特定されるブロックの値がｋ−１のとき、アドレスカウンタ１５０は、現在のシンクロナスアドレスの値を＋２インクリメントした値を次のシンクロナスアドレスとして出力する。これによって、特許文献１に記載の半導体記憶装置は、メモリブロックｋ−１へのアクセス後、不良ブロックｋを飛び越して、メモリブロックｋ＋１にアクセスすることができる。

特開平４−４０７００号公報

しかし、特許文献１に記載の半導体記憶装置は、各不良ブロック夫々について不良アドレス記憶レジスタ及び一致検出回路を構成するため、不良ブロックの数に応じて、冗長救済に係る回路規模が大きくなるという問題がある。更に、記憶容量の増加に伴い、不良ブロック数が増大するため、特に、大容量の半導体記憶装置では冗長救済に係る回路規模が大きくなる。また、特に、大容量の半導体記憶装置では、不良ブロックを特定するブロックアドレスの桁数が増えることから、冗長救済に係る回路規模が更に大きくなるという問題がある。

本発明は上記の問題点に鑑みてなされたものであり、その目的は、冗長救済に係る回路規模の増大を押さえることができる半導体記憶装置を提供する点にある。

上記目的を達成するための本発明に係る半導体記憶装置は、外部クロック入力に応答して内部アドレスを順次増進或いは順次減進させて発生するアドレスカウンタを備え、順次増進或いは順次減進する前記内部アドレスにより内蔵のメモリセルアレイに連続的にアクセスしてデータを連続的に読み出し可能に構成された半導体記憶装置であって、前記メモリセルアレイのアドレス空間が複数の連続するアドレスからなるブロックに区分され、前記ブロック毎に、前記連続的なアクセスにおける次のブロックが、不良メモリセルを含む不良ブロックか否かの不良情報を記憶する不良情報レジスタを各別に備え、前記アドレスカウンタが、アクセス中のブロックに対応する前記不良情報レジスタから出力される前記不良情報が、前記次のブロックが前記不良ブロックであることを示す場合に、前記内部アドレスが前記アクセス中のブロックから前記次のブロックに移行するときに、前記不良情報に基づいて、前記次のブロックを飛び越えて前記内部アドレスを増進或いは減進させることを第１の特徴とする。

上記第１の特徴の半導体記憶装置は、更に、前記不良情報レジスタと対応する前記ブロックが相互に近接して配置され、前記ブロックを選択するデコーダ回路の一部または全部を共有することを特徴とする。

更に、上記第１の特徴の半導体記憶装置は、前記不良情報レジスタが、前記アドレスカウンタに近接して配置され、前記ブロックを選択するデコーダ回路とは独立した別のデコーダ回路によって選択されることを特徴とする。

上記何れかの特徴の半導体記憶装置は、前記不良情報が、前記次のブロックを先頭として前記不良ブロックが連続して存在する場合は、連続して存在する前記不良ブロックの数を示すことを特徴とする。

上記特徴の半導体記憶装置は、前記不良情報が、前記次のブロックから連続して存在する前記不良ブロックの数を示す場合は、前記アドレスカウンタが、前記内部アドレスが前記アクセス中のブロックから前記次のブロックに移行するときに、前記不良情報に基づいて、前記次のブロックから連続して存在する前記不良ブロックを飛び越えて前記内部アドレスを増進或いは減進させることを特徴とする。

上記何れかの特徴の半導体記憶装置は、前記不良情報レジスタから出力される前記不良情報と、前記メモリセルアレイから読み出されるアドレスを選択的に切り替えて出力可能な出力切り替え回路を備えることを特徴とする。

上記第１の特徴の本発明に係る半導体記憶装置によれば、ブロック毎に、連続的なアクセスにおける次のブロックが、不良メモリセルを含む不良ブロックか否かの不良情報を記憶する不良情報レジスタを各別に備えているので、不良ブロックを特定するブロックアドレスを記憶する記憶手段を設ける必要が無い。また、本発明によれば、アドレスカウンタが、不良情報を記憶した不良情報レジスタの出力に基づいて、連続的なアクセスにおけるブロックの移行量（加算器によるアドレス値のインクリメント量若しくは減算器によるアドレス値のデクリメント量）を不良ブロックを飛び越すように設定するので、不良メモリセルを含む不良ブロックを飛び越えて内部アドレスを生成することができる。これによって、冗長救済に係る記憶手段の規模増大を押さえ、且つ、不良ブロックに対する冗長救済を行うことができる半導体記憶装置を実現することができる。

また、本発明は、出力切り替え回路を備える構成にすることにより、不良情報を半導体記憶装置の外部システムに対し出力することが可能になる。これによって、ランダムアクセス時に、外部システムが不良情報に基づいて不良ブロックにアクセスしないようメモリ管理を行うことで、先頭アドレスから順にアクセスするシーケンシャルアクセス及び任意の部分に直接アクセスするランダムアクセスの両方が可能な半導体記憶装置に対して本発明を適用することができる。

本発明によれば、ブロック毎に不良情報レジスタを各別に備え、不良ブロックを特定するブロックアドレスを記憶する記憶手段を設ける必要が無いため、小面積で不良ブロックに対する冗長救済機能を実現でき、大容量且つ複数の欠陥を含むメモリセルアレイを備える半導体装置に適用することができる。また、冗長救済機能に係る面積の増大を押さえることができるので、本発明装置を、より安価に作製することができる。

また、本発明は、出力切り替え回路を設けて不良情報を外部出力可能に構成すれば、ランダムアクセス時及びシーケンシャルアクセス時に、不良ブロックにアクセスしないようにアドレス指定する処理を外部システム側で実施することが可能になり、半導体記憶装置の内部に、アドレス変換回路等を設ける必要がなくなり、半導体記憶装置の面積の増加を押さえ、安価且つ高速な半導体記憶装置を提供することができる。

以下、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。

〈第１実施形態〉
本発明装置の第１実施形態について、図１〜図３を基に説明する。本発明装置は、外部クロック入力に応答して内部アドレスを順次増進（インクリメント）或いは順次減進（デクリメント）させて発生するアドレスカウンタを備え、順次増進或いは順次減進する内部アドレスにより内蔵のメモリセルアレイに連続的にアクセスしてデータを連続的に読み出し可能に構成されている。

尚、本実施形態の本発明装置は、メモリセルアレイに連続的にアクセスしてデータを連続的に読み出すシンクロナスアクセスと、任意のアドレスにアクセスしてデータを読み出すランダムアクセスとを切替可能に構成されている。更に、本実施形態では、メモリセルアレイのアドレス空間が複数の連続するアドレスからなるブロック（メモリブロック）に区分されており、ブロック単位で冗長救済を行う場合について説明する。また、ここでのメモリブロックのブロックサイズは、任意の大きさに設定できる。但し、ブロック数の増加に伴って、ブロック毎に設けられる不良情報レジスタの設置数も増加するため、不良情報レジスタの設置数の増加によるチップ面積拡大が許容できる範囲でメモリブロックのブロックサイズを設定する。

図１は、本実施形態における本発明装置１の構成例を示すブロック図である。図１に示すように、本発明装置１は、複数のメモリブロックＢ０〜Ｂ２、アドレス発生回路１０、制御回路８０、読出し回路５０、及び、入出力回路７０等を備えて構成される。更に、本実施形態では、不良情報レジスタ９１〜９３に記憶された不良情報を読み出すための読出し回路１００、及び、出力切り替え回路６０を備えている。

メモリブロックＢ０〜Ｂ２は、夫々、読出し等のアクセス動作に係る機能として、ワード線デコーダ２０〜２２、ビット線デコーダ４０〜４２、及び、ブロックデコーダ３０〜３２を備えている。

更に、本実施形態では、各メモリブロックＢ０〜Ｂ２毎に、連続的なアクセスにおける次のブロックが、不良メモリセルを含む不良ブロックか否かの不良情報を記憶する不良情報レジスタ９１〜９３を各別に備えている。本実施形態では、不良情報レジスタ９１〜９３と対応するメモリブロックＢ０〜Ｂ２とが相互に近接して配置され、メモリブロックを選択するデコーダ回路の一部または全部を共有している。ここでは、不良情報レジスタ９１がメモリブロックＢ０とブロックデコーダ３０を共有しており、同様に、不良情報レジスタ９２がメモリブロックＢ１とブロックデコーダ３１を共有し、不良情報レジスタ９３がメモリブロックＢ２とブロックデコーダ３２を共有している。これによって、本発明装置１の面積の増加を押さえている。

より具体的には、例えば、メモリブロックＢ０の不良情報レジスタ９１には、メモリブロックＢ１の不良情報が記憶されている。例えば、入力アドレスＡ［ｎ：０］（アドレス幅ｎ＋１ビット）がメモリブロックＢ０を示す場合、ブロックデコーダ３０によって不良情報レジスタ９１が選択され、メモリブロックＢ０のデータとともに、不良情報レジスタ９１に記憶された不良情報が読み出される。同様に、メモリブロックＢ１の不良情報レジスタ９２には、メモリブロックＢ２の不良情報が記憶され、最後のメモリブロックの不良情報レジスタには、メモリブロックＢ０の不良情報が記憶されている。そして、各メモリブロックが選択されたときに、該メモリブロックのデータとともに、連続的なアクセスにおける次のメモリブロックの不良情報が読み出される。

アドレス発生回路１０は、シンクロナスアクセス時に内部アドレス（シンクロナスアドレス）を順次発生するとともに、シンクロナスアクセス及びランダムアクセスを設定するアクセス切替信号に応じて、シンクロナスアドレス及び入力アドレスの何れか一方を内部アドレスとして選択的に出力する。ここで、図２は、アドレス発生回路１０の構成を示すブロック図である。図２に示すように、アドレス発生回路１０は、アドレスカウンタ１５０、アドレス切替回路１６０、及び、アクセス切替回路１７０を備えて構成される。

アドレス切替回路１６０は、入力アドレスＡ［ｎ：０］（シンクロナスアドレスの開始アドレス）と、アドレスカウンタ１５０から出力されるシンクロナスアドレスＡ’［ｎ：０］とを切り替える。アクセス切替回路１７０は、シンクロナスアクセス時はシンクロナスアドレスＡ’［ｎ：０］を選択し、ランダムアクセス時は入力アドレスＡ［ｎ：０］を選択するように、アクセス切替信号に基づいてシンクロナスアドレスＡ’［ｎ：０］と入力アドレスＡ［ｎ：０］とを切り替える。

アドレスカウンタ１５０は、本実施形態では、外部クロック入力に応答して、内部アドレス（シンクロナスアドレスＡ’［ｎ：０］）を順次インクリメントして発生させる。更に、アドレスカウンタ１５０は、アクセス中のメモリブロックに対応する不良情報レジスタ９１〜９３から出力される不良情報が、次のメモリブロックが不良ブロックであることを示す場合に、内部アドレスがアクセス中のメモリブロックから次のメモリブロックに移行するときに、不良情報に基づいて、次のメモリブロックを飛び越えるように内部アドレスをインクリメントする。

ここで、図３は、アドレスカウンタ１５０の構成を示すブロック図であり、アドレスを順次インクリメントするための加算器と、アドレスを外部クロックに同期して出力するためのＤ−フリップフロップとを備えて構成されている。尚、図３中、Ａ’ｋ以降がブロックアドレスに該当し、Ａ’ｋより下位アドレスの部分は省略している。

アドレスカウンタ１５０の加算器は、図３に示すように、アドレスキャリー信号が‘１'（Ｈレベル）であり、不良ブロックスキップ信号が‘０'（Ｌレベル）のとき、ブロックアドレス部分を１インクリメントする。アドレスキャリー信号が‘１'であり、不良ブロックスキップ信号が‘１'のときは、現在のシンクロナスアドレスＡ’［ｎ：０］にメモリブロック１つ分の値を加算する。つまり、インクリメント後のブロックアドレス部分［ｎ：ｋ］を更に１インクリメントする。

制御回路８０は、本発明装置１の外部から入力される制御情報に基づいて、アドレス発生回路１０及び出力切り替え回路６０等の制御を行う。具体的には、アドレス発生回路１０に対しては、アクセス制御信号を出力してシーケンシャルアクセス及びランダムアクセスを設定する。更に、出力切り替え回路６０に対し、データ出力時は、不良情報レジスタ９１〜９３から出力される不良情報と、メモリブロックから読み出されるデータの何れを出力するかを設定し、データ入力時は、データの出力停止を設定するための制御信号を出力する。

読出し回路５０は、メモリブロックから出力されたデータの読出しを行い、出力切り替え回路６０に出力する。読出し回路１００は、不良情報レジスタ９１〜９３から不良情報を読み出して出力切り替え回路６０に出力するとともに、当該不良情報が、次のメモリブロックが不良ブロックであることを示す場合には、アドレス発生回路１０に不良ブロックスキップ信号を出力する。

出力切り替え回路６０は、不良情報レジスタ９１〜９３から出力される不良情報と、メモリセルアレイから読み出されるデータを選択的に切り替えて出力する。本実施形態の出力切り替え回路６０は、具体的には、制御回路８０からの出力モード選択信号に基づいて、読出し回路５０から出力されるメモリブロックＢ０〜Ｂ２のデータと、読出し回路１００から出力される不良情報とを切り替える。出力モード選択信号は、本発明装置１の外部からのコマンドや入力端子レベルに応じて生成される。これにより、本発明装置１の外部システムにおいて、本発明装置１の不良ブロックを特定することができ、ランダムアクセス時やシンクロナスバーストアクセスにおける先頭アドレスの指定時に、不良ブロックを除外することができる。

入出力回路７０は、出力切り替え回路６０からのデータの出力、若しくは、入力データの取り込みの何れかを行う。

次に、本発明装置１の動作について、図２及び図３を基に説明する。尚、ここでは、メモリブロックＢ１が不良ブロックである場合を想定して説明する。

制御回路８０によってシンクロナスアクセスが設定されると、アドレス発生回路１０は、外部クロックに応じて、メモリブロックＢ０の先頭アドレスから順に、メモリブロックＢ２の最後のアドレスまで、１づつインクリメントしてシンクロナスアドレスを生成する。

アドレス発生回路１０からメモリブロックＢ０を特定するシンクロナスアドレスが出力されると、ブロックデコーダ３０は、メモリブロックＢ０及び不良情報レジスタ９１を選択する。このとき、読出し回路５０は、外部クロックに応じて、メモリブロックＢ０のデータを読み出し、出力切り替え回路６０に出力する。読出し回路１００は、不良情報レジスタ９１からメモリブロックＢ１の不良情報を読み出し、出力切り替え回路６０及びアドレス発生回路１０に出力する。

アドレス発生回路１０において、メモリブロックＢ０の最後のアドレスが生成されると、ブロックアドレスをインクリメントするアドレスキャリー信号が‘１’になる（図３参照）。更に、本実施形態では、メモリブロックＢ１が不良ブロックであり、不良情報レジスタ９１からメモリブロックＢ１が不良ブロックであることを示す不良情報が出力されているため、不良ブロックスキップ信号が‘１’となる。アドレスカウンタ１５０の加算器は、アドレスキャリー信号と不良ブロックスキップ信号の両方が‘１’レベルになると、現在のアドレスカウンタ１５０の値に、メモリブロック１つ分のアドレスを加算する。ここでは、加算器は、現在のシンクロナスアドレスのブロックアドレス部分の値を２インクリメントし、不良ブロックであるメモリブロックＢ１を飛び越してメモリブロックＢ２の先頭アドレスを特定する内部アドレスを生成する。これにより、次のクロックで、メモリブロックＢ０からメモリブロックＢ１を飛び越してメモリブロックＢ２の先頭アドレスにアクセスすることとなり、外部からは不良ブロックを意識せずにシーケンシャルなデータアクセスを行うことができる。

〈第２実施形態〉
次に、本発明装置１の第２実施形態について、図面に基づいて説明する。本実施形態では、上記第１実施形態とは、不良情報レジスタの構成が異なる場合について説明する。第１実施形態では、不良情報レジスタがメモリブロックに近接して配置され、メモリブロックとブロックデコーダを共有する場合について説明したが、本実施形態では、不良情報レジスタが、アドレスカウンタ１５０に近接して配置され、メモリブロックを選択するブロックデコーダとは独立した別のブロックデコーダによって選択される場合について説明する。

本実施形態における本発明装置１は、その基本構成は図６に示す従来技術と同じであり、アドレス発生回路１１の内部構成が異なるものである。本実施形態の本発明装置１は、図４に示すように、複数のメモリブロックＢ０〜Ｂ２、アドレス発生回路１１、制御回路８０、読出し回路５０、及び、入出力回路７０等を備えて構成される。

本実施形態のアドレス発生回路１１は、図５に示すように、アドレスカウンタ１５０、アドレス切替回路１６０、アクセス切替回路１７０、不良情報レジスタ１９０、ブロックデコーダ２００、及び、読出し回路２１０を備えて構成される。尚、アドレスカウンタ１５０、アドレス切替回路１６０及びアクセス切替回路１７０の構成は第１実施形態と同様である。

不良情報レジスタ１９０は、メモリブロック毎に不良情報を格納可能に構成されている。ブロックデコーダ２００は、アドレスカウンタ１５０から出力されるシンクロナスアドレスに基づいて、現在選択されているメモリブロックに対応する不良情報レジスタ１９０の記憶領域から、次のメモリブロックについての不良情報を読み出す。読出し回路２１０は、ブロックデコーダ２００からの出力に基づいて、不良ブロックスキップ信号をアドレスカウンタ１５０に対して出力する。

尚、上記第１実施形態では、出力切り替え回路６０により不良情報レジスタ９１〜９３のデータをそのまま出力しているが、本実施形態においても、不良情報レジスタ１９０のデータを本発明装置１の外部システムに対して出力可能に構成しても良い。

〈第３実施形態〉
次に、本発明装置１の第３実施形態について、図面に基づいて説明する。本実施形態では、上記第１及び第２実施形態とは、不良情報レジスタ１９０の構成が異なる場合について説明する。具体的には、本実施形態の半導体記憶装置は、不良情報が、次のメモリブロックを先頭として不良ブロックが連続して存在する場合は、連続して存在する不良ブロックの数を示すように構成する。

本実施形態のアドレスカウンタ１５０は、不良情報が、次のメモリブロックから連続して存在する不良ブロックの数を示す場合は、内部アドレスがアクセス中のメモリブロックから次のメモリブロックに移行するときに、不良情報に基づいて、次のメモリブロックから連続して存在する不良ブロックを飛び越えて内部アドレスをインクリメントする。より具体的には、加算器のシンクロナスアドレスに対し、連続する不良ブロック数分のアドレスを加算する。上記第１または第２実施形態では、シンクロナスアドレスのブロックアドレス部分のインクリメント量を、連続する不良ブロックの数に設定する。

〈別実施形態〉
次に、本発明装置１の別実施形態について説明する。

〈１〉上記各実施形態では、アドレスカウンタ１５０が、加算器を備え、内部アドレスを順次インクリメントして発生させる場合について説明したが、減算器を備え、内部アドレスを順次デクリメントして発生させるように構成しても良い。

〈２〉上記各実施形態の本発明装置１は、シンクロナスアクセスとランダムアクセスの両方を実行可能に構成されているが、これに限られるものではなく、シンクロナスアクセスのみを実現する半導体記憶装置に適用しても構わない。

〈３〉
また、上記各実施形態では、本発明を読出し動作に適用する場合について説明したが、これに限られるものではない。例えば、メモリセルアレイに連続的にアクセスしてデータを連続的に書込みむ場合に本発明を適用し、不良ブロックを飛び越すようにしても構わない。

本発明に係る半導体記憶装置の第１実施形態の構成例を示すブロック図 本発明に係る半導体記憶装置の第１実施形態におけるアドレス発生回路の構成を示すブロック図 本発明に係る半導体記憶装置のアドレスカウンタの構成を示すブロック図 本発明に係る半導体記憶装置の第２実施形態の構成例を示すブロック図 本発明に係る半導体記憶装置の第２実施形態におけるアドレス発生回路の構成を示すブロック図 従来技術に係る半導体記憶装置の構成例を示すブロック図 従来技術に係る半導体記憶のアドレス発生回路の構成例を示すブロック図 従来技術に係る半導体記憶の不良ブロックアドレス記憶レジスタ及び一致検出回路の構成例を示すブロック図

符号の説明

１： 本発明に係る半導体記憶装置
２： 従来技術に係る半導体記憶装置
１０： アドレス発生回路
１１： アドレス発生回路
２０： ワード線デコーダ
２１： ワード線デコーダ
２２： ワード線デコーダ
３０： ブロックデコーダ
３１： ブロックデコーダ
３２： ブロックデコーダ
４０： ビット線デコーダ
４１： ビット線デコーダ
４２： ビット線デコーダ
５０： 読出し回路
６０： 出力切り替え回路
７０： 入出力回路
８０： 制御回路
９１： 不良情報レジスタ
９２： 不良情報レジスタ
９３： 不良情報レジスタ
１００： 読出し回路
１１０： アドレス発生回路
１３０： 不良ブロックアドレス記憶レジスタ
１４０： 一致検出回路
１５０： アドレスカウンタ
１６０： アドレス切替回路
１７０： アクセス切替回路
１８１： 不良アドレス記憶レジスタ
１８２： 不良アドレス記憶レジスタ
１９０： 不良情報レジスタ
２００： ブロックデコーダ
２１０： 読み出し回路
Ｂ０： メモリブロック
Ｂ１： メモリブロック
Ｂ２： メモリブロック

Claims (6)

1. 外部クロック入力に応答して内部アドレスを順次増進或いは順次減進させて発生するアドレスカウンタを備え、順次増進或いは順次減進する前記内部アドレスにより内蔵のメモリセルアレイに連続的にアクセスしてデータを連続的に読み出し可能に構成された半導体記憶装置であって、
   前記メモリセルアレイのアドレス空間が複数の連続するアドレスからなるブロックに区分され、
   前記ブロック毎に、前記連続的なアクセスにおける次のブロックが、不良メモリセルを含む不良ブロックか否かの不良情報を記憶する不良情報レジスタを各別に備え、
   前記アドレスカウンタが、アクセス中のブロックに対応する前記不良情報レジスタから出力される前記不良情報が、前記次のブロックが前記不良ブロックであることを示す場合に、前記内部アドレスが前記アクセス中のブロックから前記次のブロックに移行するときに、前記不良情報に基づいて、前記次のブロックを飛び越えて前記内部アドレスを増進或いは減進させることを特徴とする半導体記憶装置。
2. 前記不良情報レジスタと対応する前記ブロックが相互に近接して配置され、前記ブロックを選択するデコーダ回路の一部または全部を共有することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記不良情報レジスタが、前記アドレスカウンタに近接して配置され、前記ブロックを選択するデコーダ回路とは独立した別のデコーダ回路によって選択されることを特徴とする請求項１に記載の半導体記憶装置。
4. 前記不良情報が、前記次のブロックを先頭として前記不良ブロックが連続して存在する場合は、連続して存在する前記不良ブロックの数を示すことを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。
5. 前記不良情報が、前記次のブロックから連続して存在する前記不良ブロックの数を示す場合は、
   前記アドレスカウンタが、前記内部アドレスが前記アクセス中のブロックから前記次のブロックに移行するときに、前記不良情報に基づいて、前記次のブロックから連続して存在する前記不良ブロックを飛び越えて前記内部アドレスを増進或いは減進させることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記不良情報レジスタから出力される前記不良情報と、前記メモリセルアレイから読み出されるアドレスを選択的に切り替えて出力可能な出力切り替え回路を備えることを特徴とする請求項１〜５の何れか１項に記載の半導体記憶装置。