JPWO2006051780A1 - 不揮発性メモリ装置および不揮発性メモリ装置のアクセス方法 - Google Patents
不揮発性メモリ装置および不揮発性メモリ装置のアクセス方法 Download PDFInfo
- Publication number
- JPWO2006051780A1 JPWO2006051780A1 JP2006544892A JP2006544892A JPWO2006051780A1 JP WO2006051780 A1 JPWO2006051780 A1 JP WO2006051780A1 JP 2006544892 A JP2006544892 A JP 2006544892A JP 2006544892 A JP2006544892 A JP 2006544892A JP WO2006051780 A1 JPWO2006051780 A1 JP WO2006051780A1
- Authority
- JP
- Japan
- Prior art keywords
- data
- banks
- data register
- bank
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0607—Interleaved addressing
Abstract
同時にアクセスするバンク数が異なる複数種類のメモリコントローラと組み合わせて使用することができ、しかも高速アクセスを実現できる不揮発性メモリ装置を提供する。 本発明の不揮発性メモリ装置は、独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタとを備えており、同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替える。
Description
本発明は、記憶素子にフラッシュメモリ等の不揮発性メモリを用いた不揮発性メモリ装置およびこの不揮発性メモリ装置のアクセス方法に関する。
近年、デジタルカメラ、ムービー、携帯型音楽プレーヤなどで扱うデジタル情報を保持するメモリ装置として、フラッシュメモリ等の不揮発性メモリを用いた装置が広く使われており、メモリ装置に保存できるデータ量も増加する傾向にある。しかし、フラッシュメモリは、消去時間および書き込み時間が長くかかるため、保存するデータ量が増加する程転送速度が遅くなる。このため、データ量の増大および転送速度の上昇のいずれの要求にも対応できるメモリ装置が要望されている。
このような要望に対応するため、フラッシュメモリの内部を、独立してデータの書き込みや読み出しが可能な複数のバンクで構成し、バンク毎に設けたデータレジスタを用いて複数のバンクに同時にアクセスする、いわゆるマルチページアクセスを行うことで高速転送を実現する方式が提案されている(特許文献1参照)。
特開2001−266579号公報
上記従来のメモリ装置は、バンク数を増加させることでメモリ装置の性能を向上させることができるが、そのためには、マルチページアクセスに対応したメモリコントローラと組み合わせて使用する必要がある。
従来のメモリ装置において、高速転送を実現するためには、全バンクに対し同時にアクセスできるメモリコントローラが必要となるが、バンク数の増加に対応して新たなメモリコントローラを設計することはコストアップの要因になる。
一方、バンク数を増加させたメモリ装置と、少ないバンクに対してマルチページアクセスするように設計された既存のメモリコントローラを組み合わせることも可能であるが、その場合には十分な性能向上は望めない。更に、このような既存のメモリコントローラでアクセスする場合、マルチページアクセスを行わないバンクに設けられたデータレジスタは使用されず無駄なリソースとなる。このため、少ないバンク数のメモリ装置と同じ性能しか得られないにも関わらず、面積が大きく高コストなものとなる。
本発明の目的は、全バンクへのマルチページアクセスに対応したメモリコントローラと組み合わせた場合に高速転送が実現できるとともに、既存の少ないバンク数のマルチページアクセスにしか対応しないメモリコントローラと組み合わせた場合でも、従来のメモリ装置より転送性能を向上できる不揮発性メモリ装置および、この不揮発性メモリ装置のアクセス方法を提供することにある。
上記課題を解決するために、本発明の不揮発性メモリ装置は、
独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、
前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタを含むデータレジスタ部と、
メモリコントローラの指示に従い、前記データレジスタ部に格納されたデータを前記メモリ領域に書き込み、又は前記メモリ領域からデータを読み出して前記データレジスタ部に格納する制御回路と、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替えるデータレジスタ選択部とを備えたものである。
独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、
前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタを含むデータレジスタ部と、
メモリコントローラの指示に従い、前記データレジスタ部に格納されたデータを前記メモリ領域に書き込み、又は前記メモリ領域からデータを読み出して前記データレジスタ部に格納する制御回路と、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替えるデータレジスタ選択部とを備えたものである。
本発明の不揮発性メモリ装置において、前記データレジスタ選択部は、前記複数のバンクへアクセスするために使用するデータレジスタを、前記メモリコントローラの発行するコマンドにより選択することが好ましい。
なお、前記コマンドにより、前記複数のバンクへアクセスするために使用するデータレジスタを直接指示しても良い。同様に、前記データレジスタ選択部は、前記複数のバンクへアクセスするために使用するデータレジスタを、前記メモリコントローラの発行するコマンドの引数により選択しても良い。
また本発明の不揮発性メモリ装置において、前記データレジスタ選択部は、前記複数のバンクへアクセスするために使用するデータレジスタを、外部端子から入力される選択信号により選択しても良い。同様に、前記データレジスタ選択部は、前記複数のバンクのうちの1つにアクセスするために使用するデータレジスタとして複数のデータレジスタを選択できるようにしても良い。
更に本発明の不揮発性メモリ装置において、前記データレジスタ選択部は、前記複数のバンクのうち任意のバンクにデータを書き込む際に使用するデータレジスタ及び、前記任意のバンクからデータを読み出す際に使用するデータレジスタとして、異なるデータレジスタを選択しても良い。
次に、本発明の不揮発性メモリ装置のアクセス方法は、
独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタとを備えた不揮発性メモリ装置のアクセス方法であって、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替えるものである。
独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタとを備えた不揮発性メモリ装置のアクセス方法であって、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替えるものである。
本発明のアクセス方法において、前記複数のバンクのうちアクセスするバンクに対して前記複数のデータレジスタから少なくとも2つのデータレジスタを選択し、前記メモリコントローラから転送されたデータの前記データレジスタへの格納と、前記データレジスタに格納されたデータの前記メモリ領域への書き込みを、別々のデータレジスタを用いて併行して行うことが好ましい。
同様に、前記複数のバンクのうちアクセスするバンクに対して前記複数のデータレジスタから少なくとも2つのデータレジスタを選択し、前記データレジスタに格納されたデータの前記メモリコントローラへの転送と、前記メモリ領域から読み出したデータの前記データレジスタへの格納を、別々のデータレジスタを用いて併行して行うことが好ましい。
また本発明のアクセス方法において、前記バンクから読み出した所定のデータを前記データレジスタに格納し、前記メモリコントローラから前記所定のデータの読み出しの指示があった場合には、前記データレジスタに格納されたデータを前記メモリコントローラに転送し、前記所定のデータを書き換える場合には、前記データレジスタに格納されたデータを前記メモリコントローラから転送されたデータで更新した後、前記バンクへ書き込むようにしても良い。
同様に、前記複数のデータレジスタのうち前記バンクへアクセスするために使用するデータレジスタを選択するとともに、選択されなかったデータレジスタを揮発性メモリ領域として使用しても良い。
本発明の不揮発性メモリ装置によれば、バンクと接続するデータレジスタを選択できるため、メモリコントローラのアクセス方法に応じたアクセスの高速化が可能となる。また、バンクとの間でデータ転送を行っていないデータレジスタに対してメモリコントローラがアクセスできるため、データの入出力をパイプライン的に行うことができ、アクセスの高速化が可能となる。
更に、バンクとの間でデータ転送を行っていないデータレジスタを揮発性メモリ領域として使用できるため、コストアップすることなくメモリコントローラのワークメモリを増加でき、コントローラの性能向上を図れる。
以下、本発明の実施の形態における不揮発性メモリ装置について、図面を用いて説明する。
図1は、本実施の形態における不揮発性メモリ装置の構成を示すブロック図である。図1において、100は不揮発性メモリ装置であり、メモリコントローラ200から送られるコマンドに基づいてデータの読み出し又は書き込みを行う。
図1は、本実施の形態における不揮発性メモリ装置の構成を示すブロック図である。図1において、100は不揮発性メモリ装置であり、メモリコントローラ200から送られるコマンドに基づいてデータの読み出し又は書き込みを行う。
不揮発性メモリ装置100は、データレジスタ部110、データレジスタ選択部120、メモリ領域130及び制御回路140で構成されている。メモリ領域130は、フラッシュメモリ等の不揮発性メモリセルからなり、独立して読み出し又は書き込みが可能な4つのバンク131〜134(Bank0〜Bank3)に分割されている。データレジスタ部110は、メモリコントローラ200がメモリ領域130へアクセスする際に使用する4つのデータレジスタ111〜114で構成されている。データレジスタ選択部120は、バンク131〜134へアクセスする際に使用するデータレジスタを選択する。
制御回路140は、制御信号端子152を介してメモリコントローラ200から転送されるコマンドとアドレスに従い、I/O端子151を介してメモリコントローラ200から転送されるデータをメモリ領域130へ書き込み、同様にメモリ領域130からデータを読み出し、メモリコントローラ200に転送する。
メモリコントローラ200から転送される制御信号には、I/O端子151に入力される情報の種別を示すCLE(COMMAND LATCH ENABLE)やALE(ADDRESS LATCH ENABLE)、書き込み信号WE(WRITE ENABLE)、読み出し信号RE(READ ENABLE)、メモリ領域130の状態信号R/B(READY/BUSY)信号が含まれる。
なお、不揮発性メモリ装置100には、図に示した構成要素以外に、アドレスバッファやセンスアンプ、ロウ/カラムデコーダ等が含まれるが、これらは本発明の説明に不要であるため省略している。
図1において、データレジスタ選択部120は、バンク131〜134とデータレジスタ111〜114と間の接続を切り替える。切り替えは、メモリコントローラ200からのコマンドにより、マルチページアクセスを行う際のバンク数を指示し、データレジスタ選択部120が指示されたバンク数に基づいて行う。もしくは、メモリコントローラ200からのコマンドにより、データレジスタ選択部120に対し、バンクとデータレジスタの接続を直接指示する。
なお、これらの指示はコマンドとデータのいずれかまたは組み合わせを用いて行われる。コマンドにより指示を行う場合は、バンク数を指示する専用のコマンドを準備するか、コマンドの引数でバンク数を指示する。
バンクとデータレジスタとの接続の切り替えは、外部端子153から入力される選択信号に基づいて行ってもよい。選択信号はマルチページアクセスを行うバンク数を示してもよいし、バンクとデータレジスタの接続を示してもよい。
次に、不揮発性メモリ装置100の動作について説明するが、最初に、不揮発性メモリ装置100に対しデータの読み出し又は書き込みを行う際のマルチページアクセスの態様について説明する。
図2はマルチページアクセスを行う際のバンク数と、バンクとデータレジスタの接続状態を示したものである。
図2(A)は、4バンクのマルチページアクセスを行う場合のバンクとデータレジスタの接続例である。各バンク131〜134に対しデータレジスタ111〜114が1つずつ接続される。
図2(B)は、バンク131と132を用いた2バンクのマルチページアクセスを行う場合のバンクとデータレジスタの接続例である。図では使用するバンクとしてバンク131とバンク132が選択されており、バンク131にはデータレジスタ111と112が、バンク132にはデータレジスタ113と114がそれぞれ接続される。なお、斜線で示したバンク133、134は、それぞれバンク131、132の連続領域として取り扱われ、バンク133、134が選択される際は、データレジスタ111と112がバンク133に、データレジスタ113と114がバンク134に接続される。
図2(C)は、バンク132へシングルページアクセスを行う場合のバンクとデータレジスタの接続例である。図では、使用されるバンクとしてバンク132が選択されており、バンク132にデータレジスタ111〜114が接続される。その他のバンクが選択される際には、バンク132と同様に全てのデータレジスタが選択されたバンクに接続される。
図2(B)、(C)に示すように、本発明の不揮発性メモリ装置では、少ないバンク数でアクセスを行う場合には、各バンクに対して複数のデータレジスタを接続することができるため、少ないバンク数へのマルチページアクセスしか行わないメモリコントローラを用いた場合でも、複数のデータレジスタを使用した高速なデータ転送が可能となる。
次に、書き込み又は読み出しを行う際の処理について、図面を用いて具体的に説明する。
図3は、4バンクマルチページアクセスにおいて書き込みを行う場合のデータフローを示す。各バンク131〜134に対しデータレジスタ111〜114が1つずつ接続される。図3(A)ではメモリコントローラ200から送られたデータWD0〜WD3をデータレジスタ111〜114に格納し、同図(B)ではデータレジスタ111〜114のデータをそれぞれバンク131〜134内のメモリ領域へ書き込む。データの書き込みが終了すると再び図3(A)に戻り、メモリコントローラから送られる新たなデータをデータレジスタ111〜114に格納する。以降、同図(A)と(B)の処理を繰り返し行う。
このように、4バンクに同時にデータを書き込むため、高速な書き込みが可能となる。
このように、4バンクに同時にデータを書き込むため、高速な書き込みが可能となる。
図4は、2バンクマルチページアクセスにおいて書き込みを行う場合のデータフローを示す。図4(A)ではメモリコントローラ200がデータレジスタ111、113に書き込んだデータWD0、WD1をバンク131、132に書き込む間にメモリコントローラ200から送られたデータWD2、WD3をデータレジスタ112、114に格納する。書き込みが終了すると同図(B)ではデータレジスタ112、114に格納したデータをバンク131、132に書き込む間にメモリコントローラ200から送られた新たなデータWD0、WD1をデータレジスタ111、113に格納する。以降、同図(A)と(B)の処理を繰り返し行う。
このように、データレジスタのデータをバンクに書き込むのと、次のデータを別のデータレジスタに格納するのを併行して行うことで、高速な書き込みが可能となる。
図5は、4バンクマルチページアクセスにおいて読み出しを行う場合のデータフローを示す。図5(A)ではバンク131〜134のデータRD0〜RD3をデータレジスタ111〜114に格納し、同図(B)ではメモリコントローラ200に対して格納したデータRD0〜RD3を出力する。データ出力が完了すると、再び図5(A)に戻り、バンク131〜134の次のデータをデータレジスタ111〜114に格納する。以降、同図(A)と(B)の動作を繰り返し行う。
このように、4バンク同時にデータを読み出すため、高速な読み出しが可能となる。
このように、4バンク同時にデータを読み出すため、高速な読み出しが可能となる。
図6は、2バンクマルチページアクセスにおいて読み出しを行う場合のデータフローを示す。図6(A)ではバンク131、132から読み出してデータレジスタ111、113に格納されているデータRD0、RD1をメモリコントローラ200に出力する間に、バンク131、132のデータRD2、RD3を読み出してデータレジスタ112、114に格納する。データRD0、RD1の転送とデータRD2、RD3の格納が終了すると、同図(B)ではデータレジスタ112、114に格納されたデータRD2、RD3をメモリコントローラ200に転送する間に、バンク131、132の次のデータRD0、RD1を読み出してデータレジスタ111、113に格納する。以降、同図(A)と(B)の処理を繰り返し行う。
このように、データレジスタのデータをメモリコントローラに出力するのと、次のデータを別のデータレジスタに格納するのを併行して行うことで、高速な読み出しが可能となる。
図7A及び図7Bは、同一バンクへの読み出しと書き込みを異なるデータレジスタを使って行う場合のデータフローを示す。図7Aの(A)ではバンク131のデータRDを読み出してデータレジスタ111に格納し、メモリコントローラ200へ転送する。この際、データレジスタ111にはデータRDを引き続き格納しておく。
次に、メモリコントローラ200から書き込み要求があった場合には、図7Aの(B)のようにメモリコントローラ200から転送されたデータWDをデータレジスタ112に格納し、バンク131へ書き込みを行う。メモリコントローラ200からデータRDの読み出し要求があった場合には、図7Bの(C)のようにデータレジスタ111に格納されたデータRDを転送する。なお、メモリコントローラ200からデータRDの更新データRD2の書き込み要求があった場合には、図7Bの(D)のようにデータレジスタ111にデータRD2を格納してデータを更新した後、バンク131へ書き込みを行う。以下、メモリコントローラからの要求に応じて図7A・Bの(A)〜(D)の処理を行う。
このように、読み出しと書き込みを異なるデータレジスタを使って行えば、不揮発性メモリの管理情報のような参照頻度の高いデータを常にデータレジスタに保持することができ、高速なアクセスが可能となる。
図8は、2バンクマルチページアクセスにおいて書き込みを行う場合に、使用しないデータレジスタをメモリコントローラ200の揮発性ワークメモリ領域として使用する場合のデータフローを示す。図8(A)ではメモリコントローラ200から転送された書き込みデータWD0、WD1をデータレジスタ111、112に格納する。データの格納が終了すると同図(B)では、データWD0、WD1をバンク131、132に書き込み、その間にメモリコントローラ200はデータレジスタ113、114に格納したデータCD0、CD1の読み出しを行う。
このように、メモリ領域のアクセスに使用しないデータレジスタ(この場合は、データレジスタ113、114)をメモリコントローラ200のワークメモリとして使用すれば、コストアップすることなくメモリコントローラ200のワークメモリ容量を拡張することができ、性能向上が実現できる。
以上、本発明の実施の形態における不揮発性メモリ装置およびそのアクセス方法について説明したが、本発明の適用範囲はこれに限るものではなく、マルチページアクセスを行うバンク数を変えても、またデータレジスタの数をバンクの数より多くしても同様の効果を得ることが可能である。
本発明によると、メモリコントローラのアクセス方法に対応した、高性能で使い勝手のよい不揮発性メモリ装置を実現できるため、高速アクセスが必要なメモリ装置に好適である。
本発明は、記憶素子にフラッシュメモリ等の不揮発性メモリを用いた不揮発性メモリ装置およびこの不揮発性メモリ装置のアクセス方法に関する。
近年、デジタルカメラ、ムービー、携帯型音楽プレーヤなどで扱うデジタル情報を保持するメモリ装置として、フラッシュメモリ等の不揮発性メモリを用いた装置が広く使われており、メモリ装置に保存できるデータ量も増加する傾向にある。しかし、フラッシュメモリは、消去時間および書き込み時間が長くかかるため、保存するデータ量が増加する程転送速度が遅くなる。このため、データ量の増大および転送速度の上昇のいずれの要求にも対応できるメモリ装置が要望されている。
このような要望に対応するため、フラッシュメモリの内部を、独立してデータの書き込みや読み出しが可能な複数のバンクで構成し、バンク毎に設けたデータレジスタを用いて複数のバンクに同時にアクセスする、いわゆるマルチページアクセスを行うことで高速転送を実現する方式が提案されている(特許文献1参照)。
特開2001―266579号公報
上記従来のメモリ装置は、バンク数を増加させることでメモリ装置の性能を向上させることができるが、そのためには、マルチページアクセスに対応したメモリコントローラと組み合わせて使用する必要がある。
従来のメモリ装置において、高速転送を実現するためには、全バンクに対し同時にアクセスできるメモリコントローラが必要となるが、バンク数の増加に対応して新たなメモリコントローラを設計することはコストアップの要因になる。
一方、バンク数を増加させたメモリ装置と、少ないバンクに対してマルチページアクセスするように設計された既存のメモリコントローラを組み合わせることも可能であるが、その場合には十分な性能向上は望めない。更に、このような既存のメモリコントローラでアクセスする場合、マルチページアクセスを行わないバンクに設けられたデータレジスタは使用されず無駄なリソースとなる。このため、少ないバンク数のメモリ装置と同じ性能しか得られないにも関わらず、面積が大きく高コストなものとなる。
本発明の目的は、全バンクへのマルチページアクセスに対応したメモリコントローラと組み合わせた場合に高速転送が実現できるとともに、既存の少ないバンク数のマルチページアクセスにしか対応しないメモリコントローラと組み合わせた場合でも、従来のメモリ装置より転送性能を向上できる不揮発性メモリ装置および、この不揮発性メモリ装置のアクセス方法を提供することにある。
上記課題を解決するために、本発明の不揮発性メモリ装置は、
独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、
前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタを含むデータレジスタ部と、
メモリコントローラの指示に従い、前記データレジスタ部に格納されたデータを前記メモリ領域に書き込み、又は前記メモリ領域からデータを読み出して前記データレジスタ部に格納する制御回路と、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替えるデータレジスタ選択部とを備えたものである。
独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、
前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタを含むデータレジスタ部と、
メモリコントローラの指示に従い、前記データレジスタ部に格納されたデータを前記メモリ領域に書き込み、又は前記メモリ領域からデータを読み出して前記データレジスタ部に格納する制御回路と、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替えるデータレジスタ選択部とを備えたものである。
本発明の不揮発性メモリ装置において、前記データレジスタ選択部は、前記複数のバンクへアクセスするために使用するデータレジスタを、前記メモリコントローラの発行するコマンドにより選択することが好ましい。
なお、前記コマンドにより、前記複数のバンクへアクセスするために使用するデータレジスタを直接指示しても良い。同様に、前記データレジスタ選択部は、前記複数のバンクへアクセスするために使用するデータレジスタを、前記メモリコントローラの発行するコマンドの引数により選択しても良い。
また本発明の不揮発性メモリ装置において、前記データレジスタ選択部は、前記複数のバンクへアクセスするために使用するデータレジスタを、外部端子から入力される選択信号により選択しても良い。同様に、前記データレジスタ選択部は、前記複数のバンクのうちの1つにアクセスするために使用するデータレジスタとして複数のデータレジスタを選択できるようにしても良い。
更に本発明の不揮発性メモリ装置において、前記データレジスタ選択部は、前記複数のバンクのうち任意のバンクにデータを書き込む際に使用するデータレジスタ及び、前記任意のバンクからデータを読み出す際に使用するデータレジスタとして、異なるデータレジスタを選択しても良い。
次に、本発明の不揮発性メモリ装置のアクセス方法は、
独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタとを備えた不揮発性メモリ装置のアクセス方法であって、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替えるものである。
独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタとを備えた不揮発性メモリ装置のアクセス方法であって、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替えるものである。
本発明のアクセス方法において、前記複数のバンクのうちアクセスするバンクに対して前記複数のデータレジスタから少なくとも2つのデータレジスタを選択し、前記メモリコントローラから転送されたデータの前記データレジスタへの格納と、前記データレジスタに格納されたデータの前記メモリ領域への書き込みを、別々のデータレジスタを用いて併行して行うことが好ましい。
同様に、前記複数のバンクのうちアクセスするバンクに対して前記複数のデータレジスタから少なくとも2つのデータレジスタを選択し、前記データレジスタに格納されたデータの前記メモリコントローラへの転送と、前記メモリ領域から読み出したデータの前記データレジスタへの格納を、別々のデータレジスタを用いて併行して行うことが好ましい。
また本発明のアクセス方法において、前記バンクから読み出した所定のデータを前記データレジスタに格納し、前記メモリコントローラから前記所定のデータの読み出しの指示があった場合には、前記データレジスタに格納されたデータを前記メモリコントローラに転送し、前記所定のデータを書き換える場合には、前記データレジスタに格納されたデータを前記メモリコントローラから転送されたデータで更新した後、前記バンクへ書き込むようにしても良い。
同様に、前記複数のデータレジスタのうち前記バンクへアクセスするために使用するデータレジスタを選択するとともに、選択されなかったデータレジスタを揮発性メモリ領域として使用しても良い。
本発明の不揮発性メモリ装置によれば、バンクと接続するデータレジスタを選択できるため、メモリコントローラのアクセス方法に応じたアクセスの高速化が可能となる。また、バンクとの間でデータ転送を行っていないデータレジスタに対してメモリコントローラがアクセスできるため、データの入出力をパイプライン的に行うことができ、アクセスの高速化が可能となる。
更に、バンクとの間でデータ転送を行っていないデータレジスタを揮発性メモリ領域として使用できるため、コストアップすることなくメモリコントローラのワークメモリを増加でき、コントローラの性能向上を図れる。
以下、本発明の実施の形態における不揮発性メモリ装置について、図面を用いて説明する。
図1は、本実施の形態における不揮発性メモリ装置の構成を示すブロック図である。図1において、100は不揮発性メモリ装置であり、メモリコントローラ200から送られるコマンドに基づいてデータの読み出し又は書き込みを行う。
図1は、本実施の形態における不揮発性メモリ装置の構成を示すブロック図である。図1において、100は不揮発性メモリ装置であり、メモリコントローラ200から送られるコマンドに基づいてデータの読み出し又は書き込みを行う。
不揮発性メモリ装置100は、データレジスタ部110、データレジスタ選択部120、メモリ領域130及び制御回路140で構成されている。メモリ領域130は、フラッシュメモリ等の不揮発性メモリセルからなり、独立して読み出し又は書き込みが可能な4つのバンク131〜134(Bank0〜Bank3)に分割されている。データレジスタ部110は、メモリコントローラ200がメモリ領域130へアクセスする際に使用する4つのデータレジスタ111〜114で構成されている。データレジスタ選択部120は、バンク131〜134へアクセスする際に使用するデータレジスタを選択する。
制御回路140は、制御信号端子152を介してメモリコントローラ200から転送されるコマンドとアドレスに従い、I/O端子151を介してメモリコントローラ200から転送されるデータをメモリ領域130へ書き込み、同様にメモリ領域130からデータを読み出し、メモリコントローラ200に転送する。
メモリコントローラ200から転送される制御信号には、I/O端子151に入力される情報の種別を示すCLE(COMMAND LATCH ENABLE)やALE(ADDRESS LATCH ENABLE)、書き込み信号WE(WRITE ENABLE)、読み出し信号RE(READ ENABLE)、メモリ領域130の状態信号R/B(READY/BUSY)信号が含まれる。
なお、不揮発性メモリ装置100には、図に示した構成要素以外に、アドレスバッファやセンスアンプ、ロウ/カラムデコーダ等が含まれるが、これらは本発明の説明に不要であるため省略している。
図1において、データレジスタ選択部120は、バンク131〜134とデータレジスタ111〜114と間の接続を切り替える。切り替えは、メモリコントローラ200からのコマンドにより、マルチページアクセスを行う際のバンク数を指示し、データレジスタ選択部120が指示されたバンク数に基づいて行う。もしくは、メモリコントローラ200からのコマンドにより、データレジスタ選択部120に対し、バンクとデータレジスタの接続を直接指示する。
なお、これらの指示はコマンドとデータのいずれかまたは組み合わせを用いて行われる。コマンドにより指示を行う場合は、バンク数を指示する専用のコマンドを準備するか、コマンドの引数でバンク数を指示する。
バンクとデータレジスタとの接続の切り替えは、外部端子153から入力される選択信号に基づいて行ってもよい。選択信号はマルチページアクセスを行うバンク数を示してもよいし、バンクとデータレジスタの接続を示してもよい。
次に、不揮発性メモリ装置100の動作について説明するが、最初に、不揮発性メモリ装置100に対しデータの読み出し又は書き込みを行う際のマルチページアクセスの態様について説明する。
図2はマルチページアクセスを行う際のバンク数と、バンクとデータレジスタの接続状態を示したものである。
図2(A)は、4バンクのマルチページアクセスを行う場合のバンクとデータレジスタの接続例である。各バンク131〜134に対しデータレジスタ111〜114が1つずつ接続される。
図2(B)は、バンク131と132を用いた2バンクのマルチページアクセスを行う場合のバンクとデータレジスタの接続例である。図では使用するバンクとしてバンク131とバンク132が選択されており、バンク131にはデータレジスタ111と112が、バンク132にはデータレジスタ113と114がそれぞれ接続される。なお、斜線で示したバンク133、134は、それぞれバンク131、132の連続領域として取り扱われ、バンク133、134が選択される際は、データレジスタ111と112がバンク133に、データレジスタ113と114がバンク134に接続される。
図2(C)は、バンク132へシングルページアクセスを行う場合のバンクとデータレジスタの接続例である。図では、使用されるバンクとしてバンク132が選択されており、バンク132にデータレジスタ111〜114が接続される。その他のバンクが選択される際には、バンク132と同様に全てのデータレジスタが選択されたバンクに接続される。
図2(B)、(C)に示すように、本発明の不揮発性メモリ装置では、少ないバンク数でアクセスを行う場合には、各バンクに対して複数のデータレジスタを接続することができるため、少ないバンク数へのマルチページアクセスしか行わないメモリコントローラを用いた場合でも、複数のデータレジスタを使用した高速なデータ転送が可能となる。
次に、書き込み又は読み出しを行う際の処理について、図面を用いて具体的に説明する。
図3は、4バンクマルチページアクセスにおいて書き込みを行う場合のデータフローを示す。各バンク131〜134に対しデータレジスタ111〜114が1つずつ接続される。図3(A)ではメモリコントローラ200から送られたデータWD0〜WD3をデータレジスタ111〜114に格納し、同図(B)ではデータレジスタ111〜114のデータをそれぞれバンク131〜134内のメモリ領域へ書き込む。データの書き込みが終了すると再び図3(A)に戻り、メモリコントローラから送られる新たなデータをデータレジスタ111〜114に格納する。以降、同図(A)と(B)の処理を繰り返し行う。
このように、4バンクに同時にデータを書き込むため、高速な書き込みが可能となる。
このように、4バンクに同時にデータを書き込むため、高速な書き込みが可能となる。
図4は、2バンクマルチページアクセスにおいて書き込みを行う場合のデータフローを示す。図4(A)ではメモリコントローラ200がデータレジスタ111、113に書き込んだデータWD0、WD1をバンク131、132に書き込む間にメモリコントローラ200から送られたデータWD2、WD3をデータレジスタ112、114に格納する。書き込みが終了すると同図(B)ではデータレジスタ112、114に格納したデータをバンク131、132に書き込む間にメモリコントローラ200から送られた新たなデータWD0、WD1をデータレジスタ111、113に格納する。以降、同図(A)と(B)の処理を繰り返し行う。
このように、データレジスタのデータをバンクに書き込むのと、次のデータを別のデータレジスタに格納するのを併行して行うことで、高速な書き込みが可能となる。
図5は、4バンクマルチページアクセスにおいて読み出しを行う場合のデータフローを示す。図5(A)ではバンク131〜134のデータRD0〜RD3をデータレジスタ111〜114に格納し、同図(B)ではメモリコントローラ200に対して格納したデータRD0〜RD3を出力する。データ出力が完了すると、再び図5(A)に戻り、バンク131〜134の次のデータをデータレジスタ111〜114に格納する。以降、同図(A)と(B)の動作を繰り返し行う。
このように、4バンク同時にデータを読み出すため、高速な読み出しが可能となる。
このように、4バンク同時にデータを読み出すため、高速な読み出しが可能となる。
図6は、2バンクマルチページアクセスにおいて読み出しを行う場合のデータフローを示す。図6(A)ではバンク131、132から読み出してデータレジスタ111、113に格納されているデータRD0、RD1をメモリコントローラ200に出力する間に、バンク131、132のデータRD2、RD3を読み出してデータレジスタ112、114に格納する。データRD0、RD1の転送とデータRD2、RD3の格納が終了すると、同図(B)ではデータレジスタ112、114に格納されたデータRD2、RD3をメモリコントローラ200に転送する間に、バンク131、132の次のデータRD0、RD1を読み出してデータレジスタ111、113に格納する。以降、同図(A)と(B)の処理を繰り返し行う。
このように、データレジスタのデータをメモリコントローラに出力するのと、次のデータを別のデータレジスタに格納するのを併行して行うことで、高速な読み出しが可能となる。
図7A及び図7Bは、同一バンクへの読み出しと書き込みを異なるデータレジスタを使って行う場合のデータフローを示す。図7Aの(A)ではバンク131のデータRDを読み出してデータレジスタ111に格納し、メモリコントローラ200へ転送する。この際、データレジスタ111にはデータRDを引き続き格納しておく。
次に、メモリコントローラ200から書き込み要求があった場合には、図7Aの(B)のようにメモリコントローラ200から転送されたデータWDをデータレジスタ112に格納し、バンク131へ書き込みを行う。メモリコントローラ200からデータRDの読み出し要求があった場合には、図7Bの(C)のようにデータレジスタ111に格納されたデータRDを転送する。なお、メモリコントローラ200からデータRDの更新データRD2の書き込み要求があった場合には、図7Bの(D)のようにデータレジスタ111にデータRD2を格納してデータを更新した後、バンク131へ書き込みを行う。以下、メモリコントローラからの要求に応じて図7A・Bの(A)〜(D)の処理を行う。
このように、読み出しと書き込みを異なるデータレジスタを使って行えば、不揮発性メモリの管理情報のような参照頻度の高いデータを常にデータレジスタに保持することができ、高速なアクセスが可能となる。
図8は、2バンクマルチページアクセスにおいて書き込みを行う場合に、使用しないデータレジスタをメモリコントローラ200の揮発性ワークメモリ領域として使用する場合のデータフローを示す。図8(A)ではメモリコントローラ200から転送された書き込みデータWD0、WD1をデータレジスタ111、112に格納する。データの格納が終了すると同図(B)では、データWD0、WD1をバンク131、132に書き込み、その間にメモリコントローラ200はデータレジスタ113、114に格納したデータCD0、CD1の読み出しを行う。
このように、メモリ領域のアクセスに使用しないデータレジスタ(この場合は、データレジスタ113、114)をメモリコントローラ200のワークメモリとして使用すれば、コストアップすることなくメモリコントローラ200のワークメモリ容量を拡張することができ、性能向上が実現できる。
以上、本発明の実施の形態における不揮発性メモリ装置およびそのアクセス方法について説明したが、本発明の適用範囲はこれに限るものではなく、マルチページアクセスを行うバンク数を変えても、またデータレジスタの数をバンクの数より多くしても同様の効果を得ることが可能である。
本発明によると、メモリコントローラのアクセス方法に対応した、高性能で使い勝手のよい不揮発性メモリ装置を実現できるため、高速アクセスが必要なメモリ装置に好適である。
Claims (13)
- 独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、
前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタを含むデータレジスタ部と、
メモリコントローラの指示に従い、前記データレジスタ部に格納されたデータを前記メモリ領域に書き込み、又は前記メモリ領域からデータを読み出して前記データレジスタ部に格納する制御回路と、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替えるデータレジスタ選択部とを備えた不揮発性メモリ装置。 - 前記データレジスタ選択部は、前記複数のバンクへアクセスするために使用するデータレジスタを、前記メモリコントローラの発行するコマンドにより選択する請求項1に記載の不揮発性メモリ装置。
- 前記コマンドにより、前記複数のバンクへアクセスするために使用するデータレジスタを直接指示する請求項2に記載の不揮発性メモリ装置。
- 前記データレジスタ選択部は、前記複数のバンクへアクセスするために使用するデータレジスタを、前記メモリコントローラの発行するコマンドの引数により選択する請求項2に記載の不揮発性メモリ装置。
- 前記データレジスタ選択部は、前記複数のバンクへアクセスするために使用するデータレジスタを、外部端子から入力される選択信号により選択する請求項1に記載の不揮発性メモリ装置。
- 前記データレジスタ選択部は、前記複数のバンクのうちの1つにアクセスするために使用するデータレジスタとして複数のデータレジスタを選択できる請求項1に記載の不揮発性メモリ装置。
- 前記データレジスタ選択部は、前記複数のバンクのうち任意のバンクにデータを書き込む際に使用するデータレジスタ及び、前記任意のバンクからデータを読み出す際に使用するデータレジスタとして、異なるデータレジスタを選択する請求項1に記載の不揮発性メモリ装置。
- 独立してデータの読み出し又は書き込みが可能な複数のバンクに分割されたメモリ領域と、前記メモリ領域から読み出したデータ又は前記メモリ領域に書き込むデータを格納する、少なくとも前記バンクと同数のデータレジスタとを備えた不揮発性メモリ装置のアクセス方法であって、
同時にアクセスするバンクの数に対応して、前記複数のバンクと前記複数のデータレジスタの間の接続を切り替える不揮発性メモリ装置のアクセス方法。 - 前記複数のバンクのうちアクセスするバンクに対して前記複数のデータレジスタから少なくとも2つのデータレジスタを選択し、前記メモリコントローラから転送されたデータの前記データレジスタへの格納と、前記データレジスタに格納されたデータの前記メモリ領域への書き込みを、別々のデータレジスタを用いて併行して行う請求項8に記載の不揮発性メモリ装置のアクセス方法。
- 前記複数のバンクのうちアクセスするバンクに対して前記複数のデータレジスタから少なくとも2つのデータレジスタを選択し、前記データレジスタに格納されたデータの前記メモリコントローラへの転送と、前記メモリ領域から読み出したデータの前記データレジスタへの格納を、別々のデータレジスタを用いて併行して行う請求項8に記載の不揮発性メモリ装置のアクセス方法。
- 前記複数のバンクのうち任意のバンクにデータを書き込む際に使用するデータレジスタ及び、前記任意のバンクからデータを読み出す際に使用するデータレジスタとして、異なるデータレジスタを選択する請求項8に記載の不揮発性メモリ装置のアクセス方法。
- 前記バンクから読み出した所定のデータを前記データレジスタに格納し、前記メモリコントローラから前記所定のデータの読み出しの指示があった場合には、前記データレジスタに格納されたデータを前記メモリコントローラに転送し、前記所定のデータを書き換える場合には、前記データレジスタに格納されたデータを前記メモリコントローラから転送されたデータで更新した後、前記バンクへ書き込む請求項8に記載の不揮発性メモリ装置のアクセス方法。
- 前記複数のデータレジスタのうち前記バンクへアクセスするために使用するデータレジスタを選択するとともに、選択されなかったデータレジスタを揮発性メモリ領域として使用する請求項8に記載の不揮発性メモリ装置のアクセス方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004326184 | 2004-11-10 | ||
JP2004326184 | 2004-11-10 | ||
PCT/JP2005/020444 WO2006051780A1 (ja) | 2004-11-10 | 2005-11-08 | 同時アクセスするバンク数が異なるメモリコントローラに対応した不揮発性メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2006051780A1 true JPWO2006051780A1 (ja) | 2008-05-29 |
Family
ID=36336459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006544892A Pending JPWO2006051780A1 (ja) | 2004-11-10 | 2005-11-08 | 不揮発性メモリ装置および不揮発性メモリ装置のアクセス方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20080109627A1 (ja) |
JP (1) | JPWO2006051780A1 (ja) |
CN (1) | CN101036197A (ja) |
WO (1) | WO2006051780A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20090187701A1 (en) * | 2008-01-22 | 2009-07-23 | Jin-Ki Kim | Nand flash memory access with relaxed timing constraints |
US7889589B2 (en) * | 2008-03-24 | 2011-02-15 | Qimonda Ag | Memory including periphery circuitry to support a portion or all of the multiple banks of memory cells |
JP5159817B2 (ja) * | 2010-03-25 | 2013-03-13 | 株式会社東芝 | メモリシステム |
KR20140072276A (ko) * | 2012-11-29 | 2014-06-13 | 삼성전자주식회사 | 불휘발성 메모리 및 불휘발성 메모리의 동작 방법 |
US10254967B2 (en) | 2016-01-13 | 2019-04-09 | Sandisk Technologies Llc | Data path control for non-volatile memory |
JP6753746B2 (ja) * | 2016-09-15 | 2020-09-09 | キオクシア株式会社 | 半導体記憶装置 |
US10528286B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10528255B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Interface for non-volatile memory |
US10528267B2 (en) | 2016-11-11 | 2020-01-07 | Sandisk Technologies Llc | Command queue for storage operations |
US10114589B2 (en) * | 2016-11-16 | 2018-10-30 | Sandisk Technologies Llc | Command control for multi-core non-volatile memory |
US10719394B2 (en) * | 2017-10-25 | 2020-07-21 | Innogrit Technologies Co., Ltd. | Systems and methods for fast access of non-volatile storage devices |
CN107861689B (zh) * | 2017-11-06 | 2021-03-05 | 北京中科睿芯智能计算产业研究院有限公司 | 一种芯片面积与功耗优化方法及系统 |
JP7069455B2 (ja) * | 2019-04-26 | 2022-05-18 | 株式会社アクセル | 情報処理装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6167486A (en) * | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
EP0923023A4 (en) * | 1997-04-16 | 2007-04-25 | Sony Corp | CONTROL ARRANGEMENT AND METHOD FOR A RECORDING MEDIUM |
US6381674B2 (en) * | 1997-09-30 | 2002-04-30 | Lsi Logic Corporation | Method and apparatus for providing centralized intelligent cache between multiple data controlling elements |
US6272609B1 (en) * | 1998-07-31 | 2001-08-07 | Micron Electronics, Inc. | Pipelined memory controller |
TW504694B (en) * | 2000-01-12 | 2002-10-01 | Hitachi Ltd | Non-volatile semiconductor memory device and semiconductor disk device |
JP2001266579A (ja) * | 2000-01-12 | 2001-09-28 | Hitachi Ltd | 不揮発性半導体記憶装置および半導体ディスク装置 |
JP3992960B2 (ja) * | 2000-10-26 | 2007-10-17 | 松下電器産業株式会社 | 記録装置及びプログラム |
DE60132229T2 (de) * | 2000-10-26 | 2008-12-18 | Matsushita Electric Industrial Co., Ltd., Kadoma | Speichervorrichtung, speichersteuerverfahren und programm |
US20020157113A1 (en) * | 2001-04-20 | 2002-10-24 | Fred Allegrezza | System and method for retrieving and storing multimedia data |
WO2003085677A1 (fr) * | 2002-04-05 | 2003-10-16 | Renesas Technology Corp. | Memoire non volatile |
US20050251617A1 (en) * | 2004-05-07 | 2005-11-10 | Sinclair Alan W | Hybrid non-volatile memory system |
US20060136657A1 (en) * | 2004-12-22 | 2006-06-22 | Intel Corporation | Embedding a filesystem into a non-volatile device |
-
2005
- 2005-11-08 US US11/718,965 patent/US20080109627A1/en not_active Abandoned
- 2005-11-08 CN CNA2005800339274A patent/CN101036197A/zh active Pending
- 2005-11-08 WO PCT/JP2005/020444 patent/WO2006051780A1/ja active Application Filing
- 2005-11-08 JP JP2006544892A patent/JPWO2006051780A1/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US20080109627A1 (en) | 2008-05-08 |
WO2006051780A1 (ja) | 2006-05-18 |
CN101036197A (zh) | 2007-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPWO2006051780A1 (ja) | 不揮発性メモリ装置および不揮発性メモリ装置のアクセス方法 | |
JP5002201B2 (ja) | メモリシステム | |
US8301829B2 (en) | Flash memory device and flash memory system including buffer memory | |
CN103425602B (zh) | 一种闪存存储设备数据读写的方法、装置及主机系统 | |
US7782683B2 (en) | Multi-port memory device for buffering between hosts and non-volatile memory devices | |
US8386698B2 (en) | Data accessing method for flash memory and storage system and controller using the same | |
KR101300657B1 (ko) | 비휘발성 메모리 및 버퍼 메모리를 포함하는 메모리 시스템및 그것의 데이터 읽기 방법 | |
US11630766B2 (en) | Memory system and operating method thereof | |
JP5090819B2 (ja) | メモリーカード及び該データ格納方法 | |
TWI473116B (zh) | 多通道記憶體儲存裝置及其控制方法 | |
JP4984666B2 (ja) | 不揮発性メモリ | |
US20200110706A1 (en) | Pre-fetching in a memory system configured with synthesized logical blocks | |
JP2000067574A (ja) | 半導体記憶装置 | |
KR102360667B1 (ko) | 프로그래밍 가능한 버퍼 및 캐시 크기의 메모리 프로토콜 | |
CN111796759B (zh) | 多平面上的片段数据读取的计算机可读取存储介质及方法 | |
JP5166118B2 (ja) | 半導体メモリの制御方法 | |
JP2006344220A5 (ja) | ||
US7836263B2 (en) | Nonvolatile memory controlling method and nonvolatile memory controlling apparatus | |
JP2006040497A (ja) | 半導体記憶装置、不揮発性半導体記憶装置 | |
JPH08221312A (ja) | メモリカード装置 | |
JP2008084288A (ja) | メモリ制御装置 | |
US6771979B2 (en) | Mobile telephone | |
US8166228B2 (en) | Non-volatile memory system and method for reading and storing sub-data during partially overlapping periods | |
JP2007249662A (ja) | メモリカード及びメモリカードの制御方法 | |
JP2008033379A (ja) | 不揮発性記憶装置 |