JP2001266579A - 不揮発性半導体記憶装置および半導体ディスク装置 - Google Patents

Abstract

(57)【要約】 【課題】 それぞれのバンクを外部から独立に制御可能
な不揮発性半導体記憶装置、および、不揮発性半導体記
憶装置のレディー状態になったバンクに直ちに次の書込
みを行うことが可能な半導体ディスク装置を提供する。 【解決手段】 データレジスタからメモリセルへの書込
み動作が各バンク毎に独立に動作可能であり、かつ、外
部から、各バンクのデータレジスタへの書込みデータの
転送が、他のバンクにおいてデータレジスタからメモリ
セルへの書込み動作を実行中であっても可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置及び半導体ディスク装置に関する。例えば複数の
記憶情報を電気的に一括消去可能な不揮発性記憶装置
（以下、単にフラッシュメモリという）および、フラッ
シュメモリを用いた半導体ディスク装置に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】従来の半導体ディスク装置の例を図１に
示す。図１において半導体ディスク装置９９はディスク
コントローラ１、および１つ以上のフラッシュメモリ３
から構成されている。

【０００３】コントローラ１は図１に示すように、ホス
トインターフェース論理回路14、フラッシュ制御インタ
ーフェース論理回路17、I/Oバッファ15、16、MPU12、MP
Uインターフェース論理回路13、データ転送論理回路11
等から構成されており、ワークステーションやパーソナ
ルコンピュータ等により構成されるホスト2による書込
み要求とデータ転送により、フラッシュメモリ3に書込
みを行う。

【０００４】また、フラッシュメモリ３の構成例を図２
に示す。31から38はそれぞれ1個のフラッシュメモリチ
ップを表す。ここでは８個のフラッシュメモリチップか
ら構成される例を示している。配線521から528はチップ
セレクト信号を示しており、コントローラ1とそれぞれ
のフラッシュメモリチップが独立に配線されている（配
線52は配線521から528をまとめて表示したものであり、
接続の中間は省略して表示してある）。また、配線51は
データバス、アドレスバス、各種制御信号線等を示して
おり、同一の信号線はすべてのフラッシュメモリチップ
で共通の配線となっている。すなわち、データピン、ア
ドレスピン、および、配線52に示す以外の制御信号線の
各信号は、8個のフラッシュメモリチップで共有されて
おり、例えば、アドレスバス中のA0信号線は、8個のフ
ラッシュメモリチップのA0端子へ接続される。

【０００５】上記の構成においては、チップセレクト信
号で１つのフラッシュメモリチップを選択した上でコン
トローラ1からコマンド、アドレス、データ等を発行す
ることによりそれぞれのフラッシュメモリチップに対す
る制御が可能となる。

【０００６】図２の構成を用いた場合の従来の半導体デ
ィスク装置における書込み方法を図３に示す。図３のフ
ローチャートは、データの書込みがフラッシュメモリチ
ップ31から38の間で順番で繰り返し起こる場合の書込み
動作を示している。

【０００７】ここで、STSn(n=31,32,...,38)はコントロ
ーラ1がフラッシュメモリチップnの動作状態をチェック
する動作を示し、チップがレディー状態の場合はReady
方向、ビジー状態の場合はBusy方向の分岐をとる。また
DTn(n=31,32,...,38)はホストからフラッシュメモリチ
ップnへの書込みコマンドの発行、データバッファが記
憶する書込みデータの、チップ内部の自動書込み動作を
開始させるコマンドの発行を行う動作を示す。DTn実行
後、フラッシュメモリチップnはチップ内部の自動書込
み動作によりメモリセルへの書込みを行い、書込みが完
了するまでの間、ビジー状態となる。

【０００８】上記構成、および動作により、チップ内部
の自動書込み動作中にも次の書込み対象フラッシュメモ
リチップに対する書込みデータの転送と書込みコマンド
の発行が可能となり、複数フラッシュメモリチップの並
列書込みによる書込み高速化が行われている。

【０００９】また最近では、特開平10-63442号公報の図
10で示されている方法のような、レディー状態の検出さ
れたフラッシュメモリに対し、先に動作を実行すること
で効率的なアクセスを行う方法が考えられている。

【００１０】

【発明が解決しようとする課題】特開平10-63442号公報
の図10で示された実施形態では、16個のフラッシュメモ
リチップを備えた構成による半導体ディスクを示してお
り、書込み動作のあるパターンについて高優先度、中優
先度、低優先度で示される３個のフラッシュメモリチッ
プのうち、どれか１個がレディー状態になればそのフラ
ッシュメモリチップに対し、書込み動作が実行できるよ
うになっている。

【００１１】以下、上記構成で書込み動作を行う場合に
生じる問題点について述べる。

【００１２】ここでは、例として、図4に示すように、
チップNo.1で示されるフラッシュメモリチップ（以下、
チップ１のように呼ぶ）が書込み高優先度チップ、チッ
プ2が書込み中優先度チップ、チップ3が書込み低優先度
チップとなっており、かつ、チップ8,13がレディー状態
でその他のチップがビジー状態となっているときに、特
開平10-63442号広報の図10（以下、従来例の図という）
で示されたフローチャートに従って書込みを行った場合
を考える。

【００１３】このとき、書込みが実行されるチップは従
来例の図中のステップS19,S21,S23で判断されるが、S19
では高優先度チップ（チップ1）、S21では中優先度チッ
プ（チップ2）、S23では低優先度チップ（チップ3）に
ついてのみ実行可能判定を行っており、書込みの実行が
可能であるレディー状態のチップ（チップ8,13）が存在
するにもかかわらず書込みが不可能であると判定され、
書込み動作が行われないまま、次のステップであるS25
に進んでしまう。

【００１４】すなわち従来の構成では、書込みが早く終
わってレディー状態になったフラッシュメモリチップが
あっても、直ちに次の書込みを実行できない場合が生じ
るという問題がある。

【００１５】また、最近、１つのフラッシュメモリチッ
プでの同時に書込みを行うビット数を増やす手段とし
て、複数のバンクを有するフラッシュメモリ（以下、マ
ルチバンクフラッシュメモリと呼ぶ）がSymp. on VLSI
Circuits Tech. Digest,1996,pp.174-175に紹介されて
いる。

【００１６】しかし、１つのバンクでデータのメモリセ
ルへの書込みが行われている間は、マルチバンクフラッ
シュメモリチップがビジー状態となるため、その他のバ
ンクに対してもアクセスが出来ず、そのため、それぞれ
のバンクを、外部から独立に制御することが出来ないと
いう問題がある。

【００１７】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、複数のフラッシュメモ
リチップまたは１つ以上のマルチバンクフラッシュメモ
リチップを備え、レディー状態になったフラッシュメモ
リチップ、またはマルチバンクフラッシュメモリチップ
のバンクに直ちに次の書込みを行うことが可能な半導体
ディスク装置、および、それぞれのバンクを外部から独
立に制御可能なマルチバンクフラッシュメモリを有する
不揮発性半導体記憶装置を提供することにある。

【００１８】本発明の前記またはその他の目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【００１９】

【課題を解決するための手段】本願によって開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２０】すなわち、複数のバンクを備え、各バンク
における、データレジスタからメモリセルへの書込み動
作が各バンク毎に独立に動作可能であり、かつ、外部か
ら、各バンクのデータレジスタへの書込みデータの転送
が、他のバンクにおいてデータレジスタからメモリセル
への書込み動作を実行中であっても可能であることを特
徴とする。

【００２１】さらに、外部からの入力信号により設定さ
れた状態に応じ、複数のバンクから特定の1バンクを指
定する信号を出力可能なバンク選択レジスタを有するこ
と特徴とする。

【００２２】また、 前記バンク選択レジスタの状態が
外部から読出し可能であることを特徴とする。

【００２３】また、複数のバンクイネーブル信号入力端
子を有し、該複数のバンクイネーブル信号の組合わせに
よって、複数のバンクから特定の1バンクを指定する内
部制御信号が出力可能であることを特徴とする。

【００２４】また、外部から各バンクへのデータレジス
タへの書込みデータの転送が指定のバンクに属するデー
タレジスタに対して行われることを特徴とする。

【００２５】また、外部からのステータス確認コマンド
に対し、指定のバンクの状態を出力することが可能であ
ることを特徴とする。

【００２６】また、外部からの読出し、消去、書込み、
またはステータスポーリングのコマンドに対して、指定
のバンクがその対象となることを特徴とする。

【００２７】さらに、1個または複数の不揮発性半導体
記憶装置を内蔵し、ホストからのディスクアクセス要求
に応じて、それらの不揮発性半導体記憶装置にアクセス
する半導体ディスク装置において、前記内蔵される不揮
発性半導体記憶装置の有するバンクの数の合計（以下、
Nbとする）が2以上であり、前記不揮発性半導体記憶装
置に接続され、前記各不揮発性半導体記憶装置を制御す
るコントローラ装置は、前記各不揮発性半導体記憶装置
が有するデータレジスタ容量の合計量（以下、Aとす
る）以上の容量のデータバッファ、および、該データバ
ッファが保持するデータと該データが書込まれる不揮発
性半導体記憶装置の対応を一時記憶可能である一時記憶
装置（以下、バッファ管理テーブルと呼ぶ）を備えるこ
とを特徴とする。

【００２８】さらに、データバッファの容量が２A以上
であることを特徴とする。

【００２９】また、前記データバッファが少なくともNb
個の領域に分けてアドレス可能であることを特徴とす
る。

【００３０】また、バッファ管理テーブルは、データバ
ッファの領域毎に、該領域が記憶する書込みデータが転
送される先のバンクを示す識別子が記憶され、転送先が
レディー状態となった領域のデータから該転送先にデー
タを転送し、不揮発性半導体記憶装置への書込みを開始
することを特徴とする。

【００３１】また、バッファ管理テーブルの領域毎に記
憶された情報が、各領域が記憶する書込みデータの不揮
発性半導体装置への転送の実行優先度を伴って示されて
いることを特徴とする。

【００３２】また、バッファ管理テーブルの領域毎に記
憶された情報が、該領域が記憶する書込みデータが不揮
発性半導体装置に転送済みか否かを表す情報を伴って示
されていることを特徴とする。

【００３３】また、バッファ管理テーブルは、各不揮発
性半導体記憶装置の有するバンク毎に、データバッファ
領域をアドレスする情報を含み、アドレスされる領域に
はバンクに転送する書込みデータが記憶され、レディー
状態となったバンクから、書込みデータを転送し、不揮
発性半導体記憶装置への書込みを開始することを特徴と
する。

【００３４】また、バッファ管理テーブルの、バンク毎
に示された情報は、データバッファ領域をアドレスする
情報を複数含み、該情報は、該バンクに転送される順番
に関する情報を伴って示されていることを特徴とする。

【００３５】また、データバッファ領域をアドレスする
情報は、データバッファ領域をアドレスする情報である
ことを特徴とする。

【００３６】

【発明の実施の形態】以下、本発明の好適な実施の形態
を図面を用いて説明する。図５には本発明の一実施例に
係わる半導体ディスク装置の構成が示されている。

【００３７】この半導体ディスク装置は、フラッシュメ
モリ３、および、コントローラ１からなり、フラッシュ
メモリ３は複数のフラッシュメモリチップまたは１つ以
上のマルチバンクフラッシュメモリチップから構成され
ている。また、コントローラ1は、ホストインターフェ
ース論理回路14、フラッシュ制御インターフェース論理
回路17、I/Oバッファ15、16、MPU12、MPUインターフェ
ース論理回路13、データ転送論理回路11、および、バッ
ファ管理テーブル18等から構成されており、ワークステ
ーションやパーソナルコンピュータ等により構成される
ホスト2による書込み要求とデータ転送により、フラッ
シュメモリ3に書込みを行う。

【００３８】ここで、MPUインターフェース論理回路13
は、MPU12とホストインターフェース論理回路14、フラ
ッシュ制御インターフェース論理回路17、データ転送論
理回路11とを接続するインターフェース回路であり、各
種制御信号の駆動やデータの転送を行う。

【００３９】MPU12は、半導体ディスク装置全体の動作
を制御するものであり、内蔵ROMに格納されたファーム
ウェアで指定された動作に従い、ホスト2から送られる
ディスクアクセスのためのホストアドレスからフラッシ
ュメモリ3をアクセスするためのメモリアドレスに変換
するアドレス変換処理、アクセス対象のフラッシュメモ
リチップに対するアクセス動作の制御等を行う。

【００４０】配線4（以下、外部バス4と呼ぶ）は、コン
トローラ１とホスト2を接続する配線であり、データバ
ス、アドレスバス、各種制御信号線等から構成される。

【００４１】ホストインターフェース論理回路14は例え
ばIDEやPCMCIA等の仕様に準拠したインターフェースで
あり、外部バス4を介しホスト2に接続される。

【００４２】配線5（以下、メモリバス5と呼ぶ）は、コ
ントローラ１とフラッシュメモリ3を接続する配線であ
り、8ビットのI/Oデータ・アドレスバス、各種制御信号
線等から構成される。

【００４３】フラッシュ制御インターフェース論理回路
17はMPU12の制御のもとにフラッシュメモリをアクセス
制御するハードウェアロジックであり、フラッシュメモ
リとの間の各種制御信号を駆動することによりメモリバ
ス5を介しフラッシュメモリとの間のデータ転送等を行
う。

【００４４】I/Oバッファ15,16はそれぞれ外部バス4、
メモリバス5に接続する入出力バッファである。

【００４５】データ転送論理回路11は、ホスト2から転
送される書込みデータを格納するためのデータバッファ
を備え、データバッファに記憶した書込みデータをMPU1
2の制御によってフラッシュ制御インターフェース論理
回路17を介し、フラッシュメモリ3へ転送する機能を有
する。

【００４６】バッファ管理テーブル18はデータ転送論理
回路11にある、データバッファを管理するための情報を
記憶する一時記憶装置である。

【００４７】なお、図5に示す構成以外にも、データ転
送論理回路11をMPUインターフェース論理回路13に含め
た構成等も可能であり、本発明は、特に図5の構成に限
定されるわけではない。また、以上では、半導体ディス
ク装置をコントローラ1とフラッシュメモリ3から構成さ
れるとしたが、例えばコントローラ1の構成部分の一部
またはすべてをホスト2の一部として構成し、半導体デ
ィスクがフラッシュメモリ3のみ、または、フラッシュ
メモリ3とコントローラ1の構成部分の一部から構成され
るような場合でも、本発明の趣旨の範囲内であれば本発
明に含まれるものとみなすことができる。

【００４８】また、上記コントローラを構成する要素
は、必ずしも同一の半導体基板上に形成される必要はな
く、例えばMPU12や、データ転送論理回路11のデータバ
ッファを、別の半導体基板上に形成することや、これら
が別のパッケージに封入された形態とすることも可能で
ある。

【００４９】ここで、フラッシュメモリ３を構成するフ
ラッシュメモリチップ、または、マルチバンクフラッシ
ュメモリチップは、すべての動作が外部からのコマンド
によって指定可能ないわゆるコマンド制御タイプのフラ
ッシュメモリであり、読出し、書込みは、一定のデータ
サイズ（以下、ページと呼ぶ）単位で実行され、フラッ
シュメモリチップにおいては1ページ分、マルチバンク
フラッシュメモリチップにおいてはバンク数と同じだけ
のページ数分のデータレジスタを備えている。

【００５０】データレジスタからメモリセルアレイへの
データ書込み動作は外部からの制御なしで自動実行する
ことが可能であり、書込みの自動実行中は、フラッシュ
メモリチップはビジー状態をとる（マルチバンクフラッ
シュメモリに関しては後述する）。外部システムは、メ
モリチップが出力するレディー/ビジー信号や、ステー
タスポーリングによってメモリチップのレディー/ビジ
ー状態を確認しデータの自動書込みの完了を確認するこ
とが出来る。 （第1の実施例）以下、本発明の第1の実施例について説
明する。本例においては、図5におけるフラッシュメモ
リ3は8個のフラッシュメモリチップ31から38により図2
に示す形態で構成されている。このとき、図5におけ
る、メモリバス5は図2に示す形態で、コントローラとメ
モリチップを接続する。図2において配線521から528は
チップセレクト信号を示しており、コントローラ1とそ
れぞれのフラッシュメモリチップが独立に配線されてい
る。配線52は配線521から528をまとめて表示したもので
あり、接続の中間は省略して表示してある。また、配線
51は8ビットのI/Oデータ・アドレスバス、および、各フ
ラッシュメモリチップの制御信号端子に接続される各種
制御信号線を示しており、同一の信号線はすべてのフラ
ッシュメモリチップで共通の配線となっている。上記構
成においては、配線51で示される、I/Oデータ・アドレ
スバスを介してコントローラ1からフラッシュメモリ3に
送られるアドレス、データや各種制御信号に対し、チッ
プセレクト信号で選択されたチップのみが応答するよう
にフラッシュメモリチップを構成することで、それぞれ
のフラッシュメモリチップに対する独立な制御を可能に
している。

【００５１】また、本実施例においては、図6（A）に示
すように、データ転送論理回路11は、フラッシュメモリ
1ページ分の容量をもつデータバッファを1101から1108
の8個備えることを特徴としている。ただし、8個のデー
タバッファは、物理的に分離されている必要はなく、総
容量がフラッシュメモリ3を構成するフラッシュメモリ
チップのデータレジスタ容量の合計である8（フラッシ
ュメモリチップの個数）ページ分と同じかより多く、か
つ、論理的にアドレス可能であればよい。

【００５２】本実施例においてバッファ管理テーブル18
は、図7に示すように、8個のバッファに対し、第1から
第8までの優先度を持たせ、各優先度に対し、バッファN
o.、チップNo.、データを書込み時に指定するメモリア
ドレス、書込みフラグ情報等を持つことを特徴とする。
ここで、バッファNo.とは、バッファ領域内で、1ページ
分のデータを格納する場所のアドレス情報等、1101から
1108のデータバッファを区別してアクセスするための情
報を示し、チップNo.は8個のフラッシュメモリを区別し
てアクセスするための識別子を示す。また、書込みフラ
グ情報は、各データバッファの内容が、フラッシュメモ
リ3に転送されたか否かを示す情報であり、例えば、転
送済みの場合0、未転送の場合1となるように構成でき
る。このとき、ホスト2からコントローラ1への転送は、
書込みフラグ情報が0であるデータバッファのなかで最
も優先度が高いデータバッファに対して行い、その結果
として該データバッファに関する書込みフラグ情報を1
に設定するようにする。

【００５３】ただし、例えば、バッファ管理テーブル18
には上記構成で書込みフラグ情報が0であったデータ、
すなわち、フラッシュメモリ3に転送済みのデータバッ
ファに関する情報を記憶しない構成とすることもでき
る。この場合、書き込みフラグ情報に相当する情報はデ
ータバッファに関する情報の存在のみで判別可能なた
め、書込みフラグ情報を省略した構成も可能である。

【００５４】図７に示したバッファ管理テーブル18の内
容を用いた場合の、本発明の半導体ディスク装置におけ
る書込み手順の一例を図8に示す。ただし、図8のフロー
チャートは、半導体ディスクの書込み開始後、ホストか
ら継続的にデータが送られている状態での動作を示して
いる。

【００５５】ここで、BSTSn(n=1,2,...,8)は、制御テー
ブル18の優先度nで指定される情報をチェックする動作
を示し、書込みフラグ情報が0ならFlag=0で示される方
向、チップ情報で指定されるフラッシュメモリチップが
レディー状態の場合はReady方向、ビジー状態の場合はB
usy方向の分岐をとる。

【００５６】DTBn(n=1,2,...,8)は、コントローラ1が、
バッファ管理テーブル18の優先度nで指定される情報に
従い、指定のフラッシュメモリに対し、書込みコマンド
の発行、データバッファが記憶する書込みデータの転
送、チップ内部の自動書込み動作を開始させるコマンド
の発行を行う動作を示す。DTBn実行後、該フラッシュメ
モリチップはチップ内部の自動書込み動作によりデータ
レジスタからメモリセルアレイへのデータの書込みを行
い、書込みが完了するまでの間ビジー状態となる。

【００５７】Table Updateは、コントローラ1からフラ
ッシュメモリ3への書込みデータの転送を実行した場合
に、バッファ管理テーブル18を更新する動作を示す。

【００５８】すなわち、図8が示すフローチャートに従
えば、バッファ管理テーブル18が示す各優先度におい
て、書込みフラグ情報、および、指定のフラッシュメモ
リチップがレディーか否かの判定を行う。その結果、書
込みフラグ情報が0の場合には、優先度1の情報のチェッ
ク動作に戻り、書込みフラグ情報が1でかつ、該フラッ
シュメモリチップがレディー状態の場合は、データバッ
ファが保持する書込みデータの転送とバッファ管理テー
ブル18の更新を行い優先度1の情報のチェック動作に移
る。また、書込みフラグ情報が1でかつ、該フラッシュ
メモリチップがビジー状態の場合は、一つ低い優先度の
情報のチェックに移る。以上の繰り返しにより半導体デ
ィスク装置の書込みが実行される。

【００５９】以上に示したように、本実施例における構
成および動作によれば、すべてのチップのうち書込みが
早く終わってレディー状態になったフラッシュメモリチ
ップに対しては、直ちに次の書込みを実行することが可
能になり、無駄な待ち時間の生じない効率的な書き込み
が実現できる。

【００６０】ここで、本実施例では、8個のフラッシュ
メモリチップに対し、容量が1ページのデータバッファ
を1101から1108の8個備えるとしたが、本発明の趣旨に
従えば、例えば図6（B）に示すように8個のフラッシュ
メモリに対し、1101から1116の16個のデータバッファを
備える構成も可能であり、この場合には、書込みが遅い
フラッシュメモリチップの1回の書込みが終了しない間
に、書込みが速いフラッシュメモリチップの書込みが2
回終了してしまった場合にも無駄な待ち時間が生じない
という効果がある。

【００６１】また、同様にさらにデータバッファの容量
を増やすことで、フラッシュメモリチップ間での書込み
が速度のばらつきがさらに大きくなった場合にも無駄な
待ち時間が生じにくい半導体ディスク装置が実現でき
る。

【００６２】ところで、本実施例はフラッシュメモリの
個数が8の場合についてのみ示してあるが、本発明が、
これによって限定されるものではない。

【００６３】また、本実施例では、バッファ管理テーブ
ル18において各バッファNo.に関係付けられるチップNo.
は特に固定されていなかったが、例えば各バッファNo.
と関係付けられるチップNo.を固定し、チップ毎に決ま
ったデータバッファを持つように構成することも可能で
ある。 （第2の実施例）続いて、本発明の第2の実施例について
説明する、本例においては、図5におけるフラッシュメ
モリ3は第1の実施例と同様な構成を持つ。

【００６４】また、本実施例においては、図6（B）に示
すように、データ転送論理回路11は、フラッシュメモリ
1ページ分の容量をもつデータバッファを1101から1116
の16個備えることを特徴としている。ただし、16個のデ
ータバッファは、物理的に分離されている必要はなく、
論理的にアドレス可能であればよい。

【００６５】本実施例においてバッファ管理テーブル18
は、図9に示すように8個のフラッシュメモリチップに対
し、バッファ情報1、バッファ情報2で示される情報等を
持つことを特徴とする。ここで、バッファ情報1は、対
応するフラッシュメモリチップに次に書込むデータを保
持するデータバッファを指定するための情報であり、バ
ッファ情報2は、バッファ情報１の指定データの次に書
込むデータを保持するデータバッファを指定するための
情報である。次に書込むデータが存在しない場合には
「空」を示すデータを記憶させておくか、対応するフラ
グ情報を記憶するように構成することで書込みデータが
存在しないことを表すことが可能である。

【００６６】ここで、書込みデータが書き込まれるフラ
ッシュメモリのメモリアドレスは、バッファ管理テーブ
ル18の対応するバッファ情報と共に記憶してもよいし、
バッファ情報で指定されるデータバッファにおいて書込
みデータと共に記憶してもよい。また、チップNo.は8個
のフラッシュメモリを区別してアクセスするための識別
子を示す。

【００６７】上に示したバッファ管理テーブル18の内容
を用いた場合の、本発明の半導体ディスク装置における
書込み手順の一例を図10に示す。ただし、図10のフロー
チャートは、半導体ディスクの書込み開始後、ホストか
ら継続的にデータが送られている状態での動作を示して
いる。

【００６８】ここで、CSTSn(n=1,2,...,8)は、バッファ
管理テーブル18のチップNo.nで指定される情報をチェッ
クする動作を示し、バッファ情報1が「空」を示してお
らず、指定フラッシュメモリチップがレディー状態の場
合はReady方向、バッファ情報1が「空」を示している
か、指定フラッシュメモリチップがビジー状態の場合は
Busy方向の分岐をとる。

【００６９】DTCn(n=1,2,...,8)は、コントローラ1が、
バッファ管理テーブル18のチップNo.nで指定される情報
に従い、チップnに対し、書込みコマンドの発行、バッ
ファ情報１が指定するデータバッファが記憶する書込み
データの転送、チップ内部の自動書込み動作を開始させ
るコマンドの発行を行う動作を示す。DTCn実行後、チッ
プnはチップ内部の自動書込み動作により、データレジ
スタからメモリセルアレイへのデータの書込みを行い、
書込みが完了するまでの間ビジー状態となる。

【００７０】Table Updateは、コントローラ1からフラ
ッシュメモリ3への書込みデータの転送を実行した場合
に、バッファ管理テーブル18を更新する動作を示す。

【００７１】すなわち、図10が示すフローチャートに従
えば、バッファ管理テーブル18が示す各チップNo.にお
いて、指定のフラッシュメモリチップがレディーか否か
の判定を行う。その結果、レディー状態の場合は、デー
タバッファが保持する書込みデータの転送とバッファ管
理テーブル18の更新を行いチップNo.1の情報のチェック
動作に移る。また、ビジー状態の場合は、次のチップN
o.に関する情報のチェックに移る。以上の繰り返しによ
り半導体ディスク装置の書込みが実行される。

【００７２】ただし、図10ではバッファ管理テーブル18
の更新後は常に、チップNo.1に関する状態チェックを行
う動作を示したが、チップnに書込みデータを転送した
ことによるバッファ管理テーブル18更新後には、チップ
(n+1)に関する状態チェックを行うような動作も可能で
ある。（n=1,2・Anが最後のチップを示す場合は、チッ
プ1のチェックに移る） 以上に示したように、本実施例における構成および動作
によれば、すべてのチップのうち、書込みが早く終わっ
てレディー状態になったフラッシュメモリチップに対し
ては、直ちに次の書込みを実行することが可能になり、
無駄な待ち時間の生じない効率的な書き込みが実現でき
る。

【００７３】ここで、本実施例では、8個のフラッシュ
メモリチップに対し、容量が1ページのデータバッファ
を1101から1116の16個備えるとしたが、本発明の趣旨に
従えば、フラッシュメモリチップの数以上であれば、任
意の数のデータバッファ数による、フラッシュメモリチ
ップ毎に振り分けられたFIFO（ファーストインファース
トアウト）データバッファの構成が可能であり本実施例
のチップ数、データバッファ数により本発明が限定され
るわけではない。

【００７４】また、本実施例では、バッファ管理テーブ
ル18において各バッファNo.に関係付けられるチップNo.
は特に固定されていなかったが、例えば各バッファNo.
と関係付けられるチップNo.を固定し、チップ毎に決ま
ったデータバッファを持つ様に構成することも可能であ
る。 （第3の実施例）図11に本発明に係るマルチバンクフラ
ッシュメモリの構成例を示す。図11において、ADRはア
ドレス入力端子、COMは制御コマンドを入力する端子、S
TSは半導体記憶装置の状態を外部に通知するステータス
出力端子、CCは制御信号等をまとめて示したもの（チッ
プイネーブル信号も含む）、DIOはデータ入出力端子で
あり、図には示していないが他に電源端子がある。ここ
で、チップ内部にマルチプレクサ回路を設置すれば、AD
R、COM、DIO、STS等には共通の端子を使用することも可
能である。

【００７５】また、CTRは内部制御信号発生回路、DBは
データ入出力バッファ回路、ABはアドレスバッファ回
路、AR1、AR2はそれぞれ、複数のワード線Wと複数のビ
ット線Dの各交点にメモリセルMCが設けられたメモリア
レー（簡単のためにワード線Ｗ、ビット線D、メモリセ
ルMCを１個のみ図示する）、SDLはセンス回路、およ
び、データレジスタ、XDはアドレス信号をデコードして
AR1、AR2それぞれの内の対応するワード線Wを選択するX
アドレスデコーダ回路、YDはアドレス信号をデコードし
てAR1、AR2それぞれの内の対応するビット線を選択する
Yアドレスデコーダ回路、SBRは選択バンクレジスタであ
る。ここで、SDLにおいてセンス回路にデータ保持機能
がある場合には、センス回路とデータレジスタと兼用し
た構成が可能である。

【００７６】また、選択バンクレジスタを用いた場合で
は、フラッシュメモリチップの制御に必要な制御信号線
が少なくなるという利点がある。

【００７７】また、AR1、AR2はそれぞれが独立に動作す
ることが可能に構成されており、独立したバンクとして
の動作が可能である。

【００７８】ここで、本構成の不揮発性半導体記憶装置
においては、制御信号CC、入力されるコマンド、各構成
回路の状態に応じて内部制御信号発生回路CTRが内部制
御信号を各構成回路に送ることで動作が制御される。

【００７９】また、選択バンクレジスタSBRは、少なく
とも２つの状態をとることが可能であり、第1の状態の
ときはAR1が選択されたバンク、第2の状態のときはAR2
が選択されたバンクであることを指定する信号を出力可
能に構成されている。

【００８０】このとき内部制御信号発生回路CTRは、外
部から入力された読出し、書込み、消去、ステータスポ
ーリング等のコマンドやアドレス指定を、前記選択バン
クレジスタSBRで指定されたバンクに対するコマンドや
アドレス指定として受け、該バンクに対して内部制御信
号を送ることを特徴とする。

【００８１】すなわち、選択バンクレジスタSBRがバン
クAR1を指定している状態で、外部から入力されたコマ
ンドは、バンクAR1に対するものと解釈することが可能
なため、バンクAR2のレディー/ビジー状態に関わらず、
バンクAR1に対する動作が可能となり、例えば、バンクA
R2でデータレジスタSDLからメモリセルへの書込み動作
が行われている間にも、外部からバンクAR1のデータレ
ジスタへのデータ転送が可能となる。

【００８２】また、本実施例のマルチバンクフラッシュ
メモリは、上記目的のために、一方のバンクがビジー状
態の場合にも、選択バンクレジスタSBRが指定するバン
ク情報をもう一方のバンクに変更する動作が可能である
ことを特徴としている。

【００８３】選択バンクレジスタSBRが保持する情報の
変更は、例えば外部からのコマンドの指定による方法が
可能であり、一旦情報が設定されると、次に新たな情報
が設定されるまでの間は設定された情報を保持するよう
に構成することが出来る。

【００８４】このとき、選択バンクレジスタSBRの状態
は外部からのコマンド等により読出し可能とすることも
出来る。

【００８５】また、読出し、書込み、ステータスポーリ
ング等のコマンドの引数として、選択するバンクの情報
を持たせることにより、選択バンクレジスタSBRの情報
を設定することも可能である。

【００８６】以上に示した構成を用いることにより、１
つのマルチバンクフラッシュメモリチップにある複数の
バンクを、外部から独立に制御することが可能となる。

【００８７】また、本例では、１つのマルチバンクフラ
ッシュメモリチップに2個のバンクが存在する場合を示
したが、これによって本発明が特に限定されるわけでは
なく、本発明は選択バンクレジスタがとり得る状態の数
を少なくともバンクの数以上とすることにより、１つの
マルチバンクフラッシュメモリチップに3個以上のバン
クが存在する場合にも適用可能である。

【００８８】ここで、図11に示したマルチバンクフラッ
シュメモリを用いた、本発明の第3の実施例について説
明する、本実施例においては、図5におけるフラッシュ
メモリ3は4個のフラッシュメモリチップより図17に示す
形態で構成されているが、これによって本発明が特に限
定されるわけではない。

【００８９】このとき、図5における、メモリバス5は図
17に示す形態で、コントローラとメモリチップを接続す
る。図17において配線521から524はチップセレクト信号
を示しており、コントローラ1とそれぞれのフラッシュ
メモリチップが独立に配線されている。（配線52は配線
521から524をまとめて表示したものであり、接続の中間
は省略して表示してある）また、配線51は8ビットのI/O
データ・アドレスバス、および、各フラッシュメモリチ
ップの制御信号端子に接続される各種制御信号線を示し
ており、同一の信号線はすべてのフラッシュメモリチッ
プで共通の配線となっている。上記構成においては、配
線51で示される、I/Oデータ・アドレスバスを介してコ
ントローラ1からフラッシュメモリ3に送られるアドレ
ス、データや各種制御信号に対し、チップセレクト信号
で選択されたチップのみが応答するようにフラッシュメ
モリチップを構成することで、それぞれのマルチバンク
フラッシュメモリチップに対する独立な制御を可能にし
ている。

【００９０】また、本実施例においては、図6（A）に示
すように、データ転送論理回路11は、フラッシュメモリ
1ページ分の容量をもつデータバッファを1101から1108
の8個備えることを特徴としている。ただし、8個のデー
タバッファは、物理的に分離されている必要はなく、総
容量がフラッシュメモリ3を構成するマルチバンクフラ
ッシュメモリチップのデータレジスタ容量の合計である
8ページ分より多く、かつ、論理的にアドレス可能であ
ればよい。

【００９１】本実施例においてバッファ管理テーブル18
は、図12に示すように8個のデータバッファに対し、第1
から第8までの優先度を持たせ、各優先度に対し、バッ
ファNo.、チップNo.、バンクNo.、データを書込み時に
指定するメモリアドレス、書込みフラグ情報等を持つこ
とを特徴とする。ここで、バッファNo.とは、データバ
ッファ領域内で、1ページ分のデータを格納する場所の
アドレス情報等、1101から1108のデータバッファを区別
してアクセスするための情報を示し、チップNo.は４個
のマルチバンクフラッシュメモリを区別してアクセスす
るための識別子、バンクNo.はそれぞれのマルチバンク
フラッシュメモリに存在する2個のバンクを区別してア
クセスするための識別子を示す。また、書込みフラグ情
報は、各データバッファの内容が、フラッシュメモリ3
に転送されたか否かを示す情報であり、例えば、転送済
みの場合0、未転送の場合1となるように構成できる。こ
のとき、ホスト2からコントローラ1へ転送されるデータ
は、書込みフラグ情報が0であるデータバッファのなか
で最も優先度が高いデータバッファに格納させ、書込み
フラグ情報を1に設定すればよい。

【００９２】ただし、例えば、バッファ管理テーブル18
には上記で書込みフラグ情報が0であったデータ、すな
わち、フラッシュメモリ3に転送済みのデータバッファ
に関する情報を記憶しない構成とした場合、書き込みフ
ラグ情報に相当する情報はデータバッファに関する情報
の存在のみで判別可能なため、書込みフラグ情報を省略
した構成も可能である。

【００９３】上記バッファ管理テーブル18の内容を用い
た場合の、本発明の半導体ディスク装置における書込み
手順の一例としては、第1の実施例と同じ、図8に示すフ
ローチャートを用いることが出来る。

【００９４】ただし、ここでは、BSTSn(n=1,2,...,8)
は、制御テーブル18の優先度nで指定される情報をチェ
ックする動作を示し、書込みフラグ情報が0ならFlag=0
で示される方向、指定のチップNo.,バンクNo.に相当す
るバンクがレディー状態の場合はReady方向、ビジー状
態の場合はBusy方向の分岐をとるとする。

【００９５】また、DTBn(n=1,2,...,8)は、コントロー
ラ1が、バッファ管理テーブル18の優先度nで指定される
情報に従い、指定のフラッシュメモリチップの指定バン
クに対し、書込みコマンドの発行、データバッファが記
憶する書込みデータの転送、チップ内部の自動書込み動
作を開始させるコマンドの発行を行う動作を示すとす
る。DTBn実行後、該マルチバンクフラッシュメモリチッ
プの該バンクでは、チップ内部の自動書込み動作により
データレジスタからメモリセルアレイへのデータの書込
みを行い、該バンクは書込みが完了するまでの間ビジー
状態となる。

【００９６】Table Updateは、コントローラ1からフラ
ッシュメモリ3への書込みデータの転送を実行した場合
にバッファ管理テーブル18を更新する動作を示す。

【００９７】すなわち、図8が示すフローチャートに従
えば、バッファ管理テーブル18が示す各優先度におい
て、書込みフラグ情報、および、指定のマルチバンクフ
ラッシュメモリチップの指定バンクがレディーか否かの
判定を行う。その結果、書込みフラグ情報が0の場合に
は、優先度1の情報のチェック動作に戻り、書込みフラ
グ情報が1でかつ、該バンクがレディー状態の場合は、
データバッファが保持する書込みデータの転送とバッフ
ァ管理テーブル18の更新を行い優先度1の情報のチェッ
ク動作に移る。また、書込みフラグ情報が1でかつ、該
バンクがビジー状態の場合は、一つ低い優先度の情報の
チェックに移る。以上の繰り返しにより半導体ディスク
装置の書込みが実行される。

【００９８】以上に示したように、本実施例における構
成および動作によれば、すべてのマルチバンクフラッシ
ュメモリチップのすべてのバンクのうち、書込みが早く
終わってレディー状態になったもの対しては、直ちに次
の書込みを実行することが可能になり、無駄な待ち時間
の生じない効率的な書き込みが実現できる。

【００９９】ここで、本実施例では、それぞれが２つの
バンクを持つ4個のマルチバンクフラッシュメモリチッ
プに対し、容量が1ページのデータバッファを1101から1
108の8個備えるとしたが、本発明の趣旨に従えば、例え
ば図6（B）に示すように、1101から1116の16個のデータ
バッファを備える構成も可能であり、この場合には、書
込みが遅いバンクの1回の書込みが終了しない間に、書
込みが早いバンクの書込みが2回終了してしまった場合
にも無駄な待ち時間が生じないという効果が生じる。

【０１００】また、同様にさらにデータバッファの総容
量を増やすことで、バンク間での書込みが速度のばらつ
きがさらに大きくなった場合にも無駄な待ち時間が生じ
にくい半導体ディスク装置が実現できる。

【０１０１】ところで、本実施例はマルチバンクフラッ
シュメモリの個数が4の場合についてのみ示してある
が、本発明が、これによって限定されるものではない。

【０１０２】また、本実施例では、バッファ管理テーブ
ル18において各バッファNo.に関係付けられるチップNo.
とバンクNo.の組合せは特に固定されていなかったが、
例えば各バッファNo.と関係付けられるチップNo.とバン
クNo.の組合せを固定し、バンク毎に決まったデータバ
ッファを持つように構成することも可能である。 （第4の実施例）続いて、図11に示したマルチバンクフ
ラッシュメモリを用いた、本発明の第4の実施例につい
て説明する、本例においては、図5におけるフラッシュ
メモリ3は第3の実施例と同様な構成を持つ。

【０１０３】また、本実施例においては、図6（B）に示
すように、データ転送論理回路11は、マルチバンクフラ
ッシュメモリ1ページ分の容量をもつデータバッファを1
101から1116の16個備えることを特徴としている。ただ
し、16個のデータバッファは、物理的に分離されている
必要はなく、論理的にアドレス可能であればよい。

【０１０４】本実施例においてバッファ管理テーブル18
は、図13に示すように各マルチバンクフラッシュメモリ
チップの2つのバンクそれぞれに対し、バッファ情報1、
バッファ情報2で示される情報等を持つことを特徴とす
る。

【０１０５】ここで、バッファ情報1は、対応するバン
クに次に書込むデータを保持するデータバッファを指定
するための情報であり、バッファ情報2は、バッファ情
報1で指定されるデータの次に書込むデータを保持する
データバッファを指定するための情報である。次に書込
むデータが存在しない場合には「空」を示すデータを記
憶させておくか、対応するフラグ情報を記憶することで
書込みデータが存在しないことを表すことが可能であ
る。ここで、書込みデータが書き込まれるマルチバンク
フラッシュメモリのメモリアドレスは、バッファ管理テ
ーブル18の対応するバッファ情報と共に記憶してもよい
し、バッファ情報で指定されるデータバッファにおいて
書込みデータと共に記憶してもよい。また、チップNo.
は4個のフラッシュメモリを区別してアクセスするため
の識別子を示し、バンクNo.はそれぞれのマルチバンク
フラッシュメモリの2個のバンクを区別してアクセスす
るための識別子を示す。

【０１０６】上に示したバッファ管理テーブル18の内容
を用いた場合の、本発明の半導体ディスク装置における
書込み手順の一例を図14に示す。ただし、図14のフロー
チャートは、半導体ディスクの書込み開始後、ホストか
ら継続的にデータが送られている状態での動作を示して
いる。

【０１０７】ここで、CSTSnm(n=1,2,3,4、m=1,2)は、制
御テーブル18のチップNo.n、バンクNo.mで指定される情
報をチェックする動作を示し、バッファ情報1が「空」
を示しておらず指定フラッシュメモリチップがレディー
状態の場合はReady方向、バッファ情報1が「空」を示し
ているか、指定フラッシュメモリチップがビジー状態の
場合はBusy方向の分岐をとる。

【０１０８】DTCnm(n=1,2,3,4、m=1,2)は、コントロー
ラ1が、バッファ管理テーブル18のチップNo.n、バンクN
o.mで指定される情報に従い、チップnの指定バンクに対
し、書込みコマンドの発行、バッファ情報１が指定する
データバッファが記憶する書込みデータの転送、チップ
内部の自動書込み動作を開始させるコマンドの発行を行
う動作を示す。

【０１０９】Table Updateは、コントローラ1からフラ
ッシュメモリ3への書込みデータの転送を実行した場合
にバッファ管理テーブル18を更新する動作を示す。

【０１１０】すなわち、図14が示すフローチャートに従
えば、バッファ管理テーブル18が示す各チップNo.とバ
ンクNo.の組合せにおいて、指定のフラッシュメモリチ
ップがレディーか否かの判定を行う。その結果、レディ
ー状態の場合は、データバッファが保持する書込みデー
タの転送とバッファ管理テーブル18の更新を行いチップ
No.1のバンクNo.1に関する情報のチェック動作に移る。
また、ビジー状態の場合は、次のチップNo.とバンクNo.
の組合せに関する情報のチェックに移る。以上の繰り返
しにより半導体ディスク装置の書込みが実行される。

【０１１１】ただし、図14ではバッファ管理テーブル18
の更新後は常に、チップ1のバンクNo.1に関する状態チ
ェックを行う動作を示したが、あるバンクに書込みデー
タを転送したことによるバッファ管理テーブル18更新後
に、チップ1のバンクNo.1以外のバンクに関する状態チ
ェックを行うような動作も可能である。

【０１１２】上記本実施例における構成および動作によ
れば、すべてのマルチバンクフラッシュメモリチップの
すべてのバンクのうち、書込みが早く終わってレディー
状態になったバンクに対しては、直ちに次の書込みを実
行することが可能になり、無駄な待ち時間の生じない効
率的な書き込みが実現できる。

【０１１３】ここで、本実施例では、それぞれが２つの
バンクを持つ4個のマルチバンクフラッシュメモリチッ
プに対し、容量が1ページのデータバッファを1101から1
116の16個備えるとしたが、本発明の趣旨に従えば、す
べてのマルチバンクフラッシュメモリチップのバンク数
の合計以上であれば、任意の数のデータバッファ数によ
る、フラッシュメモリチップ毎に振り分けられたFIFOデ
ータバッファ構成が可能であり本実施例のチップ数、バ
ンク数、データバッファ数により本発明が限定されるわ
けではない。

【０１１４】また、本実施例では、バッファ管理テーブ
ル18において各バッファNo.に関係付けられるチップNo.
とバンクNo.の組合せは特に固定されていなかったが、
例えば各バッファNo.と関係付けられるチップNo.とバン
クNo.の組合せを固定し、バンク毎に決まったデータバ
ッファを持つ様に構成することも可能である。

【０１１５】また、各マルチバンクフラッシュメモリの
複数のバンク間でのチェックの順序は特に上記に限定さ
れるものではなく、例えば図15に示すような順序での書
込みも可能である。 （その他の実施例）図16に本発明に係わるマルチバンク
フラッシュメモリの別の構成例を示す、図16において、
ADRはアドレス入力端子、COMは制御コマンドを入力する
端子、STSは半導体記憶装置の状態を外部に通知するス
テータス出力端子、CCはBE1、BE2以外の制御信号等をま
とめて示したもの、DIOはデータ入出力端子、BE1はバン
ク1イネーブル信号、BE2はバンク2イネーブル信号であ
り、図には示していないが他に電源端子がある。ここ
で、チップ内部にマルチプレクサ回路を設置すれば、AD
R、COM、DIO、STS等には共通の端子を使用することも可
能である。

【０１１６】また、CTRは内部制御信号発生回路、DBは
データ入出力バッファ回路、ABはアドレスバッファ回
路、AR1、AR2はそれぞれ、複数のワード線Wと複数のビ
ット線Dの各交点にメモリセルMCが設けられたメモリア
レー（簡単のためにワード線Ｗ、ビット線D、メモリセ
ルMCを１個のみ図示する）、SDLはセンス回路、およ
び、データレジスタ、XDはアドレス信号をデコードして
AR1、AR2それぞれの内の対応するワード線Wを選択するX
アドレスデコーダ回路、YDはアドレス信号をデコードし
てAR1、AR2それぞれの内の対応するビット線を選択する
Yアドレスデコーダ回路である。ここで、SDLにおいてセ
ンス回路にデータ保持機能がある場合には、センス回路
とデータレジスタと兼用した構成が可能である。また、
AR1、AR2はそれぞれが独立に動作することが可能に構成
されており、独立したバンクとしての動作が可能であ
る。

【０１１７】ここで、バンクイネーブル信号線を用いた
構成の場合、各バンクがそれぞれ独立の選択信号線BE1,
BE2で制御選択されるため、本発明のマルチバンクフラ
ッシュメモリは、従来の1バンクフラッシュメモリチッ
プを2個用いる場合と同等の機能を有することになる。
そのため、例えば、従来1バンクフラッシュメモリチッ
プを2個用いていた機器において、これらを本発明のマ
ルチバンクフラッシュメモリチップに置き換える場合、
ファームウェアの変更が少なくてすむという利点があ
る。

【０１１８】ここで、本構成の不揮発性半導体記憶装置
においては、制御信号CC、入力されるコマンド、バンク
イネーブル信号BE1、BE2、各構成回路の状態に応じて内
部制御信号発生回路CTRが内部制御信号を各構成回路に
送ることで動作が制御される。

【０１１９】また、バンクイネーブル信号BE1、BE2によ
って、BE1が選択状態を示す場合にはAR1が選択されたバ
ンク、BE2が選択状態を示す場合にはAR2が選択されたバ
ンクとすることで任意のバンクを選択状態とすることが
できる。

【０１２０】このとき内部制御信号発生回路CTRは、外
部から入力された読出し、書込み、消去、ステータスポ
ーリング等のコマンドやアドレス指定を、前記バンクイ
ネーブル信号で指定されたバンクに対するコマンドやア
ドレス指定として受け、該バンクに対して内部制御信号
を送ることを特徴とする。

【０１２１】すなわち、バンクイネーブル信号がAR1を
指定している状態で、外部から入力されたコマンドは、
バンクAR1に対するものと解釈することが可能なため、
バンクAR2のレディー/ビジー状態に関わらず、バンクAR
1に対する動作が可能となり、例えば、バンクAR2でデー
タレジスタSDLからメモリセルへの書込み動作が行われ
ている間にも、外部からバンクAR1のデータレジスタへ
のデータ転送が可能となる。

【０１２２】以上に示した構成を用いることにより、１
つのマルチバンクフラッシュメモリチップにある複数の
バンクを、外部から独立に制御することが可能となる。

【０１２３】また、本例では、１つのマルチバンクフラ
ッシュメモリチップに2個のバンクが存在する場合を示
したが、これによって本発明が特に限定されるわけでは
なく、本発明は、複数のバンクイネーブル信号端子への
入力信号がとり得る状態の数を少なくともバンクの数以
上とすることにより、１つのマルチバンクフラッシュメ
モリチップに3個以上のバンクが存在する場合にも適用
可能である。このとき、バンクイネーブル信号の本数
は、バンクイネーブル信号がとり得る状態がバンクの数
より１つ以上多く成るように設ければよい。すなわち、
例えば、7個のバンクを有する場合には、少なくとも3本
のバンクイネーブル線があればよい。なぜなら、3本の
バンクイネーブル線を、ハイ状態、またはロー状態に設
定することにより、合計8種類の状態が表現可能である
ためである。

【０１２４】上記は、例えば4個のバンクを備えるマル
チバンクフラッシュメモリに対しては、バンクを選択し
ない状態、および、それぞれのバンクを指定する４つの
状態の計５つあればよく、バンクイネーブル信号端子は
3個あれば、8個の状態を表現できるためバンクイネーブ
ル信号は3つで十分であることを示している。

【０１２５】ここで、上記のマルチバンクフラッシュメ
モリを図5の半導体ディスクに用いた場合のフラッシュ
メモリ3の構成例を図18に示す。本例において、図5にお
けるフラッシュメモリ3は4個のフラッシュメモリチップ
より構成されている。

【０１２６】このとき、図5における、メモリバス5は図
18に示す形態で、コントローラとメモリチップを接続す
る。図18において配線5211から5214、5221から5224はバ
ンクイネーブル信号BE1、BE2を示しており、コントロー
ラ1とそれぞれのマルチバンクフラッシュメモリチップ
が独立に配線されている。（配線52は配線5211から5224
をまとめて表示したものであり、接続の中間は省略して
表示してある）また、配線51は8ビットのI/Oデータ・ア
ドレスバス、および、各フラッシュメモリチップの制御
信号端子に接続される各種制御信号線を示しており、同
一の信号線はすべてのマルチバンクフラッシュメモリチ
ップで共通の配線となっている。上記構成においては、
配線51で示される、I/Oデータ・アドレスバスを介して
コントローラ1からフラッシュメモリ3に送られるアドレ
ス、データや各種制御信号に対し、バンクイネーブル信
号で選択されたバンクのみが応答するようにマルチバン
クフラッシュメモリチップを構成することで、それぞれ
のマルチバンクフラッシュメモリチップにそれぞれのバ
ンクに対し独立に制御することを可能にしている。

【０１２７】また、上記マルチバンクフラッシュメモリ
を図5の半導体ディスクに用いた別の形態としては、図1
7に示す形態により、各マルチバンクフラッシュメモリ
チップのチップセレクト信号のみを独立に配線し、バン
クイネーブル信号BE1、BE2はすべてのマルチバンクフラ
ッシュメモリの間で共通に配線することも可能であり、
この場合は、チップセレクト信号とバンクイネーブル信
号を合わせることにより、各マルチバンクフラッシュメ
モリの各バンクが独立に制御可能となる。

【０１２８】以上により、上記マルチバンクフラッシュ
メモリを用いた、バンク毎の制御が可能な半導体ディス
ク装置が実現され、該半導体ディスク装置においても、
図11で示したマルチバンクフラッシュメモリを用いた半
導体ディスク装置を用いた場合と同様に、図8、図14、
図15で示した書込み方法による効率的な書き込みが実現
できる。

【０１２９】ここで、以上に示した、マルチバンクフラ
ッシュメモリを用いた半導体ディスクに関する実施例で
は、すべてのマルチバンクフラッシュメモリのバンク数
が同一であったが、異なるバンク数のマルチバンクフラ
ッシュメモリが混在した場合や、バンクが1であるフラ
ッシュメモリが混在した構成にも本発明は適用可能であ
る。

【０１３０】また、以上に示したすべての実施例におい
て、フラッシュメモリ、またはマルチバンクフラッシュ
メモリとして、1つのメモリセルに1ビットより多い情報
を記憶可能ないわゆる多値メモリを用いることも可能で
ある。

【０１３１】

【発明の効果】以上説明したように、本発明によれば、
書込みが早く終わった不揮発性半導体記憶装置に対して
も直ちに次の書込み動作が開始できることで高速な書込
みを実現する半導体ディスク装置と、書込み方法が実現
できる。

【０１３２】また、本発明によれば、複数の独立に動作
可能なバンクを持つ不揮発性半導体記憶装置において、
それぞれのバンクを外部から独立に制御することが可能
となる。

【図面の簡単な説明】

【図１】従来の半導体ディスク装置に係るブロック図で
ある。

【図２】半導体ディスクにおける不揮発性半導体記憶装
置の構成を示す図である。

【図３】従来の半導体ディスクにおける書込み動作を示
すフローチャートを示す図である。

【図４】従来の高速書込みの問題点を示す図である。

【図５】本発明の半導体ディスク装置の例に係るブロッ
ク図である。

【図６】本発明の半導体ディスク装置におけるデータバ
ッファの構成例を示す図である。

【図７】本発明の半導体ディスク装置におけるバッファ
管理テーブルの構成例を示す図である。

【図８】本発明の半導体ディスクにおける書込み動作の
例を示すフローチャートを示す図である。

【図９】本発明の半導体ディスク装置におけるバッファ
管理テーブルの構成例を示す図である。

【図１０】本発明の半導体ディスクにおける書込み動作
の例を示すフローチャートを示す図である。

【図１１】本発明の複数のバンクを有する不揮発性半導
体記憶装置の構成例を示す図である。

【図１２】本発明の半導体ディスク装置におけるバッフ
ァ管理テーブルの構成例を示す図である。

【図１３】本発明の半導体ディスク装置におけるバッフ
ァ管理テーブルの構成例を示す図である。

【図１４】本発明の半導体ディスクにおける書込み動作
の例を示すフローチャートを示す図である。

【図１５】本発明の半導体ディスクにおける書込み動作
の例を示すフローチャートを示す図である。

【図１６】本発明の複数のバンクを有する不揮発性半導
体記憶装置の構成例を示す図である。

【図１７】本発明の半導体ディスクにおける不揮発性半
導体記憶装置の構成例を示す図である。

【図１８】本発明の半導体ディスクにおける不揮発性半
導体記憶装置の構成例を示す図である。

【符号の説明】

1…コントローラ装置、2…ホストシステム、3…フラッ
シュメモリ、4…外部バス、5…メモリバス、11…データ
転送論理回路、12…ＭＰＵ、13…ＭＰＵインターフェー
ス論理回路、14…ホストインターフェース論理回路、1
5、16…Ｉ/Ｏバッファ、17…フラッシュ制御インターフ
ェース論理回路、31〜38…フラッシュメモリチップ、51
…Ｉ/Oバス、および、制御信号線、52…チップセレクト
信号線、または、バンクイネーブル信号線、521〜528…
チップセレクト信号線、18…バッファ管理テーブル、10
1、102…内部バス、1101〜1116…データバッファ、ADR
…アドレス入力端子、COM…制御コマンド入力端子、STS
…ステータス出力端子、CC…制御信号入力端子、DIO…
データ入出力端子、CTR…内部制御信号発生回路、DB…
データ入出力バッファ回路、AB…アドレスバッファ回
路、AR1、AR2…メモリアレー、XD…アドレスデコーダ回
路、YD…アドレスデコーダ回路、SDL…センス回路、お
よび、データレジスタ、W…ワード線、D…ビット線、MC
…メモリセル、SBR…選択バンクレジスタ、BE1、BE2…
バンクイネーブル端子、5211〜5214、5221〜5224…バン
クイネーブル信号線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐伯 俊一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 倉田 英明 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B025 AD01 AD04 AE05

Claims (16)

【特許請求の範囲】
1. 【請求項１】複数のワード線と、該複数のワード線に交
   差して設けられた複数のビット線と、該ワード線と該ビ
   ット線の各交点に設けられた不揮発性メモリセルからな
   るメモリセルアレー、および、外部から入力された書込
   みデータを一時記憶可能なデータレジスタからなるバン
   クを複数備え、該複数のバンクはそれぞれ、入力コマン
   ド、および、入力アドレス信号の組合わせによって特定
   のワード線を選択し、該ワード線と接続するメモリセル
   のすべて、または一部に対し、データレジスタに記憶さ
   れた書込みデータを書込み可能な不揮発性半導体記憶装
   置において、前記各バンクにおける、データレジスタか
   らメモリセルへの書込み動作が各バンク毎に独立に動作
   可能であり、かつ、一部のバンクでデータレジスタから
   メモリセルへの書込み動作を実行中であっても他のバン
   クを指定し、外部から該バンクのデータレジスタへ、書
   込みデータを転送することが可能であることを特徴とす
   る不揮発性半導体記憶装置。
2. 【請求項２】前記複数のバンクの数以上の状態をとるこ
   とが可能であり、該状態によって、前記複数のバンクか
   ら特定の1バンクを指定する信号を出力可能なバンク選
   択レジスタを有し、前記バンク選択レジスタの状態は、
   外部からの入力信号により設定可能であることを特徴と
   する請求項1に記載の不揮発性半導体記憶装置。
3. 【請求項３】前記バンク選択レジスタの状態が外部から
   読出し可能であることを特徴とする請求項2に記載の不
   揮発性半導体記憶装置。
4. 【請求項４】複数のバンクイネーブル信号入力端子を有
   し、該複数のバンクイネーブル信号の組合わせによって
   前記複数のバンクから特定の1バンクを指定する内部制
   御信号が出力可能であることを特徴とする請求項1に記
   載の不揮発性半導体記憶装置。
5. 【請求項５】前記外部から各バンクへのデータレジスタ
   への書込みデータの転送は、前記指定のバンクに属する
   データレジスタに対して行われることを特徴とする請求
   項1から4のいずれかに記載の不揮発性半導体記憶装置。
6. 【請求項６】外部からのステータス確認コマンドに対
   し、前記指定のバンクの状態を出力することが可能であ
   ることを特徴とする請求項1から4のいずれかに記載の不
   揮発性半導体記憶装置。
7. 【請求項７】外部からの読出し、消去、書込み、または
   ステータス確認のコマンドに対して、前記指定のバンク
   がその対象となることを特徴とする請求項1から4のいず
   れかに記載の不揮発性半導体記憶装置。
8. 【請求項８】1個または複数の不揮発性半導体記憶装置
   を内蔵し、ホストからのディスクアクセス要求に応じ
   て、それらの不揮発性半導体記憶装置にアクセスする半
   導体ディスク装置において、 前記内蔵される不揮発性半導体記憶装置の有するバンク
   の数の合計（以下、Nbとする）が2以上であり、 前記不揮発性半導体記憶装置に接続され、前記各不揮発
   性半導体記憶装置を制御するコントローラ装置は、前記
   各不揮発性半導体記憶装置が有するデータレジスタ容量
   の合計量（以下、Aとする）以上の容量のデータバッフ
   ァ、および、該データバッファが保持するデータと該デ
   ータが書込まれる不揮発性半導体記憶装置の対応を一時
   記憶可能であるバッファ管理テーブルを備えることを特
   徴とする半導体ディスク装置。
9. 【請求項９】前記データバッファの容量が２A以上であ
   ることを特徴とする請求項８に記載の半導体ディスク装
   置。
10. 【請求項１０】前記データバッファが少なくともNb個の
    領域に分けてアドレス可能であることを特徴とする請求
    項8または9に記載の半導体ディスク装置。
11. 【請求項１１】前記バッファ管理テーブルは、請求項10
    に記載の領域毎に、該領域が記憶する書込みデータが転
    送される先のバンクを示す識別子が記憶され、転送先が
    レディー状態となった領域のデータから該転送先にデー
    タを転送し、不揮発性半導体記憶装置への書込みを開始
    することを特徴とする請求項10に記載の半導体ディスク
    装置。
12. 【請求項１２】前記バッファ管理テーブルの前記領域毎
    に記憶された情報が、各領域が記憶する書込みデータの
    不揮発性半導体装置への転送の実行優先度を伴って示さ
    れていることを特徴とする請求項11に記載の半導体ディ
    スク装置。
13. 【請求項１３】前記バッファ管理テーブルの前記領域毎
    に記憶された情報が、該領域が記憶する書込みデータが
    不揮発性半導体装置に転送済みか否かを表す情報を伴っ
    て示されていることを特徴とする請求項11に記載の半導
    体ディスク装置。
14. 【請求項１４】前記バッファ管理テーブルは、各不揮発
    性半導体記憶装置の有するバンク毎に、データバッファ
    領域をアドレスする情報を含み、該アドレスされる領域
    には該バンクに転送する書込みデータが記憶され、レデ
    ィー状態となったバンクから、該書込みデータを該バン
    クに転送し、不揮発性半導体記憶装置への書込みを開始
    することを特徴とする請求項8または9に記載の半導体デ
    ィスク装置。
15. 【請求項１５】前記バッファ管理テーブルの、前記バン
    ク毎に示された情報は、データバッファ領域をアドレス
    する情報を複数含み、該情報は、該バンクに転送される
    順番に関する情報を伴って示されていることを特徴とす
    る請求項1４に記載の半導体ディスク装置。
16. 【請求項１６】前記データバッファ領域をアドレスする
    情報は、前記データバッファが少なくとも上記Nb個に分
    けられた領域をアドレスする情報であることを特徴とす
    る請求項１４または請求項１５に記載の半導体ディスク
    装置。