JP4730846B2 - メモリシステム - Google Patents

Description

本発明は、マルチバンクを備えたフラッシュメモリ等の不揮発性メモリを複数チップ用いるメモリシステム若しくはメモリカードに関し、例えばマルチメディアカードなどのメモリカードに適用して有効な技術に関する。

フラッシュメモリはメモリセルトランジスタのフローティングゲート等に対する電子の注入又は引き抜きによりその閾値電圧を相違させることで情報記憶を行なうことができる。本明細書においてメモリセルトランジスタの閾値電圧が低い状態を消去状態、高い状態を書き込み状態と称する。書き込みデータに従って情報記憶を行なう場合、消去状態のメモリセルトランジスタに対し、書込みデータの論理値に応じてメモリセルトランジスタに高電圧を印加する。メモリセルトランジスタに所望の閾値電圧を得るには比較的長い処理時間を必要とする。

従来フラッシュメモリチップとメモリコントローラを搭載したフラッシュメモリカードにおいて、書き込み動作を見掛け上高速化するのに、インタリーブ書き込み動作を採用するものがある。例えば、カード基板にフラッシュメモリチップを複数個搭載し、一のフラッシュメモリチップに書き込み動作を指示して書き込み動作を開始させた後、他のフラッシュメモリに書き込み動作を指示して書き込み動作を開始させるような動作である。この動作により、書き込み動作時間が見掛け上見えなくなるには多数のフラッシュメモリチップを搭載しなければならない。即ち、一つのフラッシュメモリチップに対して書き込みアドレスや書き込みデータを与えて書き込み動作を指示する書き込みセットアップの時間と、書き込みセットアップによって指示されたメモリアドレスに書込みデータを書き込む書き込み動作の時間とを比較すると、書き込み動作時間の方がはるかに長い。この書き込み動作時間を埋めるように、他のフラッシュメモリに対する書き込みセットアップを順次行なっていけば、大多数のフラッシュメモリチップに対する書き込み動作を部分的に並列化でき、多くのフラッシュメモリチップの書き込み動作時間が見掛け上見えなくなる。

フラッシュメモリ単位でインタリーブ書き込みを行なう従来方式では、書き込み動作時間が見掛け上見えなくなるには多数のフラッシュメモリチップを搭載しなければならないため、メモリカードの大型化、コスト上昇を招いてしまう。

本発明の目的は、メモリカードの大型化若しくはコスト上昇を招くほどフラッシュメモリチップを多く搭載することなく書き込み速度を高速化することができるメモリシステム、更にはメモリカードを提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係るメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数の不揮発性メモリチップと、前記不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラとを含む。前記メモリコントローラは前記不揮発性メモリチップの複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作を選択的に指示することが可能である。

上記した手段によれば、マルチバンクを有するチップ単位で複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作が可能である。同時書き込み動作では書き込みセットアップ時間に対して格段に長い書き込み動作を完全並列化でき、インタリーブ書き込み動作では一つのメモリバンクの書き込みセットアップに続く書き込み動作が順次ずれて他のメモリバンクの書き込み動作に部分的に重なって並列化される。これにより、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。

前記同時書き込み動作は、例えばメモリバンクを指定した書き込み動作の直列的な複数の指示の後に当該複数のメモリバンクに対して同じタイミングで開始される書き込み動作である。前記インタリーブ書き込み動作は、例えば既に開始された書き込み動作中に他のメモリバンクを指定した書き込み指示に応答して新たな書き込み動作を開始していく書き込み動作である。

本発明の一つの望ましい形態として、前記メモリコントローラは、書き込みアドレス情報及び書き込みデータ情報に付随して書き込み動作を指示するコマンドコードの種類によって、前記同時書き込み動作の指示とインタリーブ書き込み動作の指示を区別するのがよい。レジスタ設定で指示することも可能であるが、これに比べると、特別な制御形態を省くことができる。書き込みアドレス情報及び書き込みデータ情報に付随して書き込みコマンドを与えてやれば済む。

本発明の一つの望ましい形態として、前記夫々の不揮発性メモリチップがチップ選択端子及びその他複数のアクセス端子を有するとき、メモリコントローラが複数の不揮発性メモリチップに対して個別にアクセス制御可能とする接続形態を簡単に得るには、前記メモリコントローラは、夫々の不揮発性メモリチップの前記チップ選択端子に個別接続されるチップ選択信号出力端子と、夫々の不揮発性メモリチップの前記アクセス端子に共通接続される複数のアクセス情報端子とを有するとよい。

〔２〕本発明に係る別の観点によるメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数の不揮発性メモリチップと、前記複数の不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラとを含む。前記メモリコントローラは前記不揮発性メモリチップ毎に順次、不揮発性メモリチップ内のメモリバンクに対するインタリーブ書き込みを指示することが可能である。

前記インタリーブ書き込み指示は、例えば、既に開始させた書き込み動作中に他のメモリバンクを指定した書き込み指示に応答して新たな書き込み動作を開始させる書き込み動作指示である。

上記した手段によれば、マルチバンクを有するチップ単位で複数のメモリバンクに対するインタリーブ書き込み動作が可能である。インタリーブ書き込み動作では一つのメモリバンクの書き込みセットアップに続く書き込み動作が順次ずれて他のメモリバンクの書き込み動作に部分的に重なって並列化される。これにより、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。

〔３〕本発明に係る更に別の観点によるメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数の不揮発性メモリチップと、前記不揮発性メモリチップに対して個別にアクセス制御可能なメモリコントローラとを含む。前記メモリコントローラは前記不揮発性メモリチップ毎に順次、不揮発性メモリチップ内のメモリバンク間に対して同時書き込みを指示することが可能である。

前記同時書き込み指示は、例えば、メモリバンクを指定した書き込み動作の直列的な複数の指示の後に複数のメモリバンクに対して同じタイミングで書き込み動作を開始させる書き込み動作指示である。

上記した手段によれば、マルチバンクを有するチップ単位で複数のメモリバンクに対する同時書き込み動作が可能である。同時書き込み動作では書き込みセットアップ時間に対して格段に長い書き込み動作を完全並列化できる。これにより、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。

〔４〕本発明に係る更に別の観点によるメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数のフラッシュメモリチップと前記複数のフラッシュメモリチップに対して個別にアクセス制御可能なメモリコントローラと、前記メモリコントローラに接続されるＳＲＡＭとを含む。前記ＳＲＡＭはフラッシュメモリチップに対する書込みデータを一時的に格納可能である。前記メモリコントローラは、前記フラッシュメモリチップ毎に順次、フラッシュメモリチップ内のメモリバンクに対してインタリーブ書き込みを指示することと、前記フラッシュメモリチップ毎に順次、フラッシュメモリチップ内のメモリバンク間に対して同時書き込みを指示することを、選択可能である。

インタリーブ書き込み又は同時書き込みによるフラッシュメモリチップに対するデータに書き込み動作速度よりも、ホストシステムから送られてくる書き込みデータの転送速度の方が速い場合には、ＳＲＡＭは書き込みデータバッファとして利用される。前記書き込み速度が前記データ転送速度よりも速い場合にはＳＲＡＭを書き込みデータバッファとして利用することを要しない。

〔５〕本発明に係る更に別の観点によるメモリシステムは、夫々独立にメモリ動作可能な複数のメモリバンクを有する複数のフラッシュメモリチップと、前記フラッシュメモリチップをアクセスコマンドを用いてアクセス制御するメモリコントローラとを含む。前記メモリコントローラは、第１コマンドコード、第１コマンドコードに後続させたメモリバンクのアドレス情報、及びメモリバンクのアドレス情報に後続する第２コマンドコードを出力して、前記アドレス情報で指定されるメモリバンクに対し、第２コマンドコードの入力毎にメモリ動作を開始させる。また、第１コマンドコード、第１コマンドコードに後続させたメモリバンクのアドレス情報、メモリバンクのアドレス情報に後続させた第３コマンドコード、第３コマンドコードに後続させたメモリバンクのアドレスアドレス情報、及びメモリバンクのアドレス情報に後続させた第２コマンドコードを出力して、前記第１コマンドコードから第２コマンドコードの間で前記第３コマンドで区切られた複数のアドレス情報で指定される複数のメモリバンクに対し、第２コマンドコードの入力に応答して同時にメモリ動作を開始させる。前者が前記インタリーブ書き込み動作であり、後者が前記同時書き込み動作である。

前記第１コマンドコードは書き込み動作の種類を与えるコマンドコードであり、第２コマンドコードは書き込み動作の開始を指示するコマンドコードであり、第３コマンドコードはアドレス情報が後続することを示すコマンドコードである。

〔６〕本発明に係るメモリカードは、カード基板に、外部接続端子と、前記外部接続端子に接続された外部インタフェース回路と、前記外部インタフェース回路に接続されたメモリコントローラと、前記メモリコントローラにより個別にアクセス制御を受ける複数のフラッシュメモリチップとを有する。前記フラッシュメモリチップは、夫々独立にメモリ動作可能な複数のメモリバンクを有する。前記メモリコントローラは前記フラッシュメモリチップの複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作を選択的に指示することが可能である。

書き込みデータバッファとしてＳＲＡＭを搭載してもよい。マルチメディアカード等に適用する場合、前記外部接続端子は1ビットのデータ入出力端子、１ビットのコマンド端子、電源電圧端子、回路の接地電圧端子、及びクロック端子を含む。
このメモリカードにおいても、上記同様に、同時書き込み動作では書き込みセットアップ時間に対して格段に長い書き込み動作を完全並列化でき、インタリーブ書き込み動作では一つのメモリバンクの書き込みセットアップに続く書き込み動作が順次ずれて他のメモリバンクの書き込み動作に部分的に重なって並列化することができるから、書き込み処理の高速なメモリカードを構成するのに不揮発性メモリチップの数を比較的少なくすることができ、メモリカードのコスト上昇を抑えて書き込み動作の高速化を実現することができる。

〔７〕本発明に係る不揮発性半導体記憶装置は、メモリコントローラと１以上の不揮発性メモリとを有する。前記メモリコントローラは前記１以上の不揮発性メモリに対して、情報が書き込まれるべきアドレスを示すアドレス情報を含む書込指示コマンドを発行する。前記不揮発性メモリのうち、第１の不揮発性メモリはアドレスにより分離される複数の記憶領域を有し、それぞれの記憶領域は他の記憶領域と並行してメモリアクセス動作が可能とされる。記メモリコントローラは前記第１の不揮発性メモリの第１の記憶領域に含まれるアドレスへの情報の書込を指示する第１の書込指示コマンドを発行した後、前記第１の記憶領域での書込動作が完了する前に、前記第１の不揮発性メモリの第２の記憶領域に含まれるアドレスへの情報の書込を指示する第２の書込指示コマンドを発行可能である。

前記不揮発性メモリは、例えば、複数のメモリ素子を有し、前記不揮発性メモリの書込動作は、前記書込指示コマンドにより指示されるアドレスに応じて一群のメモリ素子を選択し、選択されたそれぞれのメモリ素子に書き込まれるべき情報に応じたしきい値電圧に変化させるものである。

前記不揮発性メモリの書込動作は、例えば、メモリセルのしきい値電圧を変化させるための第１の動作と、それぞれのメモリセルのしきい値電圧が前記書き込まれるべき情報に対応したしきい値電圧に変化したか否かを確認するための第２の動作とを含み、前記第２の動作の後、少なくとも１のメモリセルのしきい値電圧が書き込まれるべき情報に対応したしきい値電圧に変化していない場合、前記第１の動作を行う。

前記複数のメモリ素子は、例えば、３以上のしきい値電圧分布のうち、書き込まれるべき情報に対応したしきい値電圧分布に含まれるしきい値電圧とされる。

〔８〕本発明に係る不揮発性記憶装置は、データの入出力に用いられる第１端子と、動作指示コマンドの入力に用いられる第２端子と、データの入出力及び動作指示コマンドの入力のタイミングを指示するクロックの入力に用いられる第３端子を有する。更に、前記第２端子から入力された動作指示コマンドに応じた動作を制御する制御部と、前記制御部の制御に基づきデータの格納又は読み出しを行う１以上の不揮発性メモリとを有する。前記不揮発性メモリはアドレスに対応した複数のメモリ素子を有し、前記複数のメモリ素子は複数のグループに分類され、第１グループのデータ格納動作中に他のグループにおいてデータの格納動作を開始することが可能とされる。

前記制御部は、例えば、前記第１端子から入力されたデータを所定バイト毎に分割し、第１データを第１の不揮発性メモリの前記第１グループに格納指示し、第２データを前記第１の不揮発性メモリの第２グループに格納指示する。

上記において、前記制御部は、例えば、前記不揮発性メモリへの格納動作を指示する格納指示コマンドを発行する。前記格納指示コマンドは、該コマンドが格納指示コマンドであることを示す第１コマンドと、データを格納すべきメモリ素子を指示するアドレス情報と、格納すべきデータと、格納動作開始を指示する第２コマンドから構成される。

上記において前記制御部は、例えば、前記第１コマンドと、前記第１の不揮発性メモリの前記第１グループのメモリ素子を指示する第１アドレスと、前記第１データと、前記第２コマンドとを発行した後、前記第１コマンドと、前記第１の不揮発性メモリの前記第２グループのメモリ素子を指示する第２アドレスと、前記第２データと、前記第２コマンドとを発行する。

また、上記において、前記制御部は、前記第１コマンドと、前記第１の不揮発性メモリの前記第１グループのメモリ素子を指示する第１アドレスと、前記第１データとを発行した後、前記第１コマンドと、前記第１の不揮発性メモリの前記第２グループのメモリ素子を指示する第２アドレスと、前記第２データと、前記第２コマンドとを発行する。

更に観点を変えて前記制御部は、例えば、前記第１端子から入力されたデータを所定バイト毎に分割し、第１データを第１の不揮発性メモリの前記第１グループに格納指示し、第２データを第２の不揮発性メモリの第１グループに格納指示する。
上記において前記制御部は、例えば、前記第１コマンドと、前記第１の不揮発性メモリの前記第１グループのメモリ素子を指示する第１アドレスと、前記第１データと、前記第２コマンドとを発行した後、前記第１コマンドと、前記第２の不揮発性メモリの前記第１グループのメモリ素子を指示する第２アドレスと、前記第２データと、前記第２コマンドとを発行する。

上記において前記制御部は、例えば、前記第１コマンドと、前記第１の不揮発性メモリの前記第１グループのメモリ素子を指示する第１アドレスと、前記第１データとを発行した後、前記第１コマンドと、前記第２の不揮発性メモリの前記第１グループのメモリ素子を指示する第２アドレスと、前記第２データと、前記第２コマンドとを発行する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、メモリカードの大型化若しくはコスト上昇を招くほどフラッシュメモリチップを多く搭載することなく書き込み速度を高速化することができるメモリシステム、更にはメモリカードを提供することができる。

《メモリシステム》第１図には本発明に係るメモリシステムの一例であるメモリカードが示される。同図に示されるメモリカード１は、カード基板２に、夫々独立にメモリ動作可能な複数例えば２個のメモリバンクＢＮＫ１，ＢＮＫ２を有する複数の不揮発性メモリチップ例えば２個のフラッシュメモリチップＣＨＰ１，ＣＨＰ２と、前記フラッシュメモリチップＣＨＰ１，ＣＨＰ２に対して個別にアクセス制御可能なメモリコントローラ５と、前記メモリコントローラ５に接続するＳＲＡＭ６を有する。前記ＳＲＡＭ６はフラッシュメモリチップＣＨＰ１，ＣＨＰ２に対する書き込みデータを一時的に格納するデータバッファとしての利用が可能にされる。前記メモリコントローラ５は前記フラッシュメモリチップＣＨＰ１，ＣＨＰ２のメモリバンクＢＮＫ１，ＢＮＫ２に対する同時書き込み動作又はインタリーブ書き込み動作を選択的に指示することが可能である。

前記フラッシュメモリチップＣＨＰ１，ＣＨＰ２の詳細は後で説明することとして、ここでは前記同時書き込み動作又はインタリーブ書き込み動作の指示に応答する為の機能について予め説明する。夫々のフラッシュメモリチップＣＨＰ１，ＣＨＰ２は、チップ選択端子／ＣＥ、リセット端子／ＲＥＳ、ライトイネーブル端子／ＷＥＲ、アウトプットイネーブル端子／ＯＥ、コマンドデータイネーブル端子／ＣＤＥ、シリアルクロック端子ＳＣ、入出力端子Ｉ／Ｏ［０：７］、及びレディー／ビジー端子Ｒ／Ｂを有する。入出力端子Ｉ／Ｏ［０：７］はデータ入出力、アドレス入力、及びコマンド入力に兼用される。入出力端子Ｉ／Ｏ［０：７］からのコマンド入力はコマンドイネーブル信号／ＣＤＥの変化に同期される。データ入出力はシリアルクロックＳＣに同期される。アドレス情報の入力はライトイネーブル信号／ＷＥの変化に同期される。

フラッシュメモリチップＣＨＰ１に対する動作選択はメモリコントローラ５よりのチップ選択信号／ＣＥ０で指示され、フラッシュメモリチップＣＨＰ２に対する動作選択はメモリコントローラ５よりのチップ選択信号／ＣＥ１で指示される。フラッシュメモリチップＣＨＰ１，ＣＨＰ２のその他のインタフェース端子は対応するもの同志で共通にメモリコントローラ５の対応端子に共通接続される。

チップイネーブル信号／ＣＥ０，／ＣＥ１で動作選択されたフラッシュチップＣＨＰ１、ＣＨ２に対するメモリ動作内容は、入出力端子Ｉ／Ｏ［０：７］を介して供給されるコマンド及びアドレス情報、そして必要な場合には書き込みデータによって指示される。アドレス情報にはメモリバンクＢＮＫ１又はＢＮＫ２の指定情報、指定されたメモリバンクにおけるアクセスアドレス情報等が含まれる。このメモリ動作内容を指示する動作をセットアップ動作と称する。セットアップ動作は外部とのインタフェースを必ず必要とするからメモリバンク毎に直列的に行われなければならない。動作選択されたフラッシュチップＣＨＰ１、ＣＨ２はセットアップ動作で指示された内容にしたがって、フラッシュメモリセルに対する書き込み、消去、又は読み出しなどのメモリ動作を行なう。メモリ動作は前記セットアップ動作で供給されたアクセス制御情報に従ってバンク毎に独立に行なう事ができる。したがって、メモリ動作はメモリバンク間で並列化可能である。

第２図には一例として書き込みのためのセットアップ動作（書き込みセットアップ動作）とメモリ動作（書き込み動作）のタイミングチャートが例示される。書き込みセットアップ動作で入力される“１０Ｈ”は書き込みコマンド、“ＳＡ（１），ＳＡ（２）”はセクタアドレス、“ＣＡ（１），ＣＡ（２）”はカラムアドレス、“Ｄｉｎ１〜ＤｉｎＮ”は書込みデータ、“４０Ｈ”は書き込み開始コマンドである。

第２図において書き込み動作の時間（書き込み動作時間Ｔｐｒｏｇ）は書き込みセットアップの時間（書き込みセットアップ時間Ｔｓｅｔｕｐ）に比べて格段に長い。書き込みデータＤｉｎ１〜ＤｉｎＮのデータ量は一般的に多く、書き込みセットアップ時間ＴｓｅｔｕｐはＳＣ同期で入力される書き込みデータ量に比例する。

第３図には動作選択された一つのフラッシュメモリチップにおいて１個づつメモリバンクを動作させる１バンク動作のタイミングチャートが例示される。書込みデータはＤｉｎ１〜ＤｉｎＮとされる。メモリバンクＢＮＫ１，ＢＮＫ２毎に直列的に書込み動作が行なわれる。

第４図には２バンク同時書込みのタイミングチャートが例示される。コマンド等の入力にはＴｓｅｔｕｐの約２倍の時間がかかるが、２個のメモリバンクＢＮＫ１，ＢＮＫ２の動作時間は、並列動作故に時間Ｔｐｒｏｇで済む。

第５図にはインタリーブ書込み動作のタイミングチャートが例示される。前記２バンク同時書き込み動作は一のメモリバンクを指定した書込み動作の指示に応答するメモリ動作の開始前に続けて他のメモリバンクを指定した書込み動作の指示があるとき双方のメモリバンクを同時並列に書込み動作させるものである。これに対し、インタリーブ書込み動作は、一のメモリバンクを指定した書込み動作の指示に応答するメモリ動作中でも他のメモリバンクを指定した書込み動作の指示に応答してメモリ動作可能とする動作を意味する。時間Ｔｘは書き込み動作の開始を指示するコマンドコード“４０Ｈ”の発行から、次の書込み動作のセクタアドレス発行までの時間であり、其の時間は実質的に０に近付けることができる。

第４図の書込みセットアップ動作における書込みアクセスコマンドのコマンドコードは“１０Ｈ”，“４１Ｈ”，“４０Ｈ”であり、第５図の書込みセットアップ動作における書込みアクセスコマンドのコマンドコードは“１０Ｈ”，“４０Ｈ”，“４０Ｈ”である。第５図の時間Ｔｘが実質的に０であれば、第４図の２バンク並列同時書き込みの為の書込みセットアップ動作時間と、第５図のインタリーブ書込み動作のための書込みセットアップ動作時間は実質的に等しくなる。要するに、第４図の２バンク並列同時書き込み動作時間と、第５図のインタリーブ書込み動作時間は、最短で２Ｔｓｅｔｕｐ＋Ｔｐｒｏｇになる。これに対して第３図の１バンク動作では２個のメモリバンクＢＮＫ１，ＢＮＫ２に対する書込みの最短時間は２Ｔｓｅｔｕｐ＋２Ｔｐｒｏｇになる。

上述の如く、フラッシュメモリチップＣＨＰ１，ＣＨＰ２は、セットアップ動作で与えられるコマンドコードによって、複数メモリバンクに対する並列同時書き込み動作と、インタリーブ書込み動作が区別されて指示される。また、複数のメモリバンク３，４で並列に書き込み又はインタリーブ書込み動作が可能であるから、書込み動作によるビジー状態の期間を短縮することが可能である。要するに、メモリコントローラ５からの書き込み動作の指示に対する処理を高速化することが可能である。

フラッシュメモリチップにおける並列に書き込み又はインタリーブ書込み動作により書き込み処理を高速化できることが理解されたところで、１個のフラッシュメモリチップにおけるメモリバンクの数と書込み速度の関係を書込み動作態様毎にまとめる。

第６図には書込み動作態様毎に書込み動作タイミングと書き込み速度が例示される。第６図において、書き込み動作の書込み単位をＮバイトとする。メモリバンクが１個のフラッシュメモリチップの書込み速度は、Ｎ／（Ｔｓｅｔｕｐ＋Ｔｐｒｏｇ）［Ｂｙｔｅｓ／ｓｅｃ］となる。

Ｓ個のメモリバンクを有するフラッシュメモリチップにおけるＳ個のメモリバンク同時書込みを行なう場合の書込み速度はＳ・Ｎ／（Ｓ・Ｔｓｅｔｕｐ＋Ｔｐｒｏｇ）［Ｂｙｔｅｓ／ｓｅｃ］になる。

Ｓ個のメモリバンクを有するフラッシュメモリチップにおけるＳ個のメモリバンクに対するインタリーブ書込みを行なう場合の書込み速度は、（Ｓ−１）・ＴｓｅｔｕｐとＴｐｒｏｇの大小関係によって場合分けされる。即ち、メモリバンクＢＮＫ１〜ＢＮＫＳまでセットアップ動作を一巡したとき、メモリバンクＢＮＫ１の書込み動作が既に終了しているか否かの観点より場合分けされる。（Ｓ−１）・Ｔｓｅｔｕｐ≧Ｔｐｒｏｇのとき書込み速度はＮ／Ｔｓｅｔｕｐ［Ｂｙｔｅｓ／ｓｅｃ］となる。（Ｓ−１）・Ｔｓｅｔｕｐ＜Ｔｐｒｏｇのとき書込み速度はＳ・Ｎ／（Ｔｓｅｔｕｐ＋Ｔｐｒｏｇ）［Ｂｙｔｅｓ／ｓｅｃ］になる。

第７図にはＮ＝２Ｋバイト、Ｔｓｅｔｕｐ＝１００μｓｅｃ、Ｔｐｒｏｇ＝１０００μｓｅｃとするときインタリーブ書込みと同時書込みの夫々における１個のフラッシュメモリのメモリバンクの数と第６図で説明した書込み速度の関係が例示される。インタリーブ書込みの場合にはメモリバンク数をある値まで増やすとそれ以上増やしても書き込み動作速度は変わらない。同時書込みの場合にはバンク数を増やすに従って書き込み動作速度の上昇率は漸次減少する。バンク数が比較的少ない所ではインタリーブ書込みと同時書込みの書込み動作速度はほぼ同じになる。

次に、複数個のフラッシュメモリチップにおけるメモリバンク数と書込み速度の関係を書込み動作態様毎にまとめる。

第８図には１バンクフラッシュメモリチップをＵ個用いたときの書込み動作タイミングと書き込み動作速度が例示される。この動作態様は、Ｕ個のメモリバンクを有する１個のフラッシュメモリチップに対するインタリーブ書込み動作態様と等価になり、第６図におけるＳバンクインタリーブ書込み動作に対応する。（Ｕ−１）・Ｔｓｅｔｕｐ≧Ｔｐｒｏｇのとき書込み速度はＮ／Ｔｓｅｔｕｐ［Ｂｙｔｅｓ／ｓｅｃ］となる。（Ｕ−１）・Ｔｓｅｔｕｐ＜Ｔｐｒｏｇのとき書込み速度はＵ・Ｎ／（Ｔｓｅｔｕｐ＋Ｔｐｒｏｇ）［Ｂｙｔｅｓ／ｓｅｃ］になる。

第９図にはＳバンクフラッシュメモリチップをＵ個用いたときの同時書込み動作タイミングと書き込み動作速度が例示される。この動作態様は、第６図におけるＳバンク同時書込み動作のＵ倍の処理に対応する。このときの書込み速度は、Ｓ（Ｕ−１）・ＴｓｅｔｕｐとＴｐｒｏｇの大小関係によって場合分けされる。即ち、全てのチップＣＨＰ１〜ＣＨＰＵのメモリバンクに対してセットアップ動作を完了したとき、一つのチップＣＨＰ１における全てのメモリバンクＢＮＫ１〜ＢＮＫＳのインタリーブ書込みが既に終了しているか否かの観点より場合分けされる。Ｓ（Ｕ−１）・Ｔｓｅｔｕｐ≧Ｔｐｒｏｇのとき書込み速度はＮ／Ｔｓｅｔｕｐ［Ｂｙｔｅｓ／ｓｅｃ］となる。Ｓ（Ｕ−１）・Ｔｓｅｔｕｐ＜Ｔｐｒｏｇのとき書込み速度はＳ・Ｕ・Ｎ／（Ｓ・Ｔｓｅｔｕｐ＋Ｔｐｒｏｇ）［Ｂｙｔｅｓ／ｓｅｃ］になる。

第１０図にはＳバンクフラッシュメモリチップをＵ個用いたときのインタリーブ書込み動作タイミングと書き込み動作速度が例示される。この動作態様は、Ｓ・Ｕ個のメモリバンクを有する１個のフラッシュメモリチップに対するインタリーブ書込み動作態様と等価になり、第６図におけるＳバンクインタリーブ書込み動作のＵ倍の処理に対応する。

このときの書込み速度は、（Ｓ・Ｕ−１）・ＴｓｅｔｕｐとＴｐｒｏｇの大小関係によって場合分けされる。即ち、全てのチップＣＨＰ１〜ＣＨＰＵのメモリバンクに対してセットアップ動作を一巡したとき、一つのチップＣＨＰ１における一つのメモリバンクＢＮＫ１のインタリーブ書込みが既に終了しているか否かの観点より場合分けされる。（ＳＵ−１）・Ｔｓｅｔｕｐ≧Ｔｐｒｏｇのとき書込み速度はＮ／Ｔｓｅｔｕｐ［Ｂｙｔｅｓ／ｓｅｃ］となる。（ＳＵ−１）・Ｔｓｅｔｕｐ＜Ｔｐｒｏｇのとき書込み速度はＳ・Ｕ・Ｎ／（Ｔｓｅｔｕｐ＋Ｔｐｒｏｇ）［Ｂｙｔｅｓ／ｓｅｃ］になる。

上記第８図乃至第１０図の書込み動作態様において、書込み速度がＮ／Ｔｓｅｔｕｐ［Ｂｙｔｅｓ／ｓｅｃ］になる場合、即ちチップ数を増やしても書込み速度が上がらないという状態は、メモリコントローラ５からフラッシュメモリチップにセットアップデータと書き込みデータを常に送り続けることができる状態を意味する。このチップ数を増やしても書込み速度が上がらないという境界点のチップ数が、夫々の書込み動作態様における書込み速度最大となるシステムの面積最小値、要するにフラッシュメモリチップ数の最小値を与えることになる。第１１図にはその観点より、上記第８図乃至第１０図の夫々の書込み動作態様において書込み速度が最大となるチップ数とメモリバンク数との関係を例示する。同図ではＴｓｅｔｕｐ＝１００μｓｅｃ、Ｔｐｒｏｇ＝１０００μｓｅｃを条件としている。第１１図によれば、独立にメモリ動作可能なメモリバンクを複数個持つマルチバンク構成のフラッシュメモリチップを用いてメモリチップ内同時書き込み又はメモリチップ内インタリーブ書込みを行なえば、書込み速度の高速なメモリシステムを構築するときに必要なフラッシュメモリチップの数を少なくすることができる、ということが明らかになる。

上述の如く、選択可能な同時書き込み動作ではマルチチップのマルチバンクに対して書き込みセットアップ時間に対し格段に長い書き込み動作を完全並列化でき、選択可能なインタリーブ書き込み動作ではマルチチップのマルチバンクに対して一つのメモリバンクの書き込みセットアップに続く書き込み動作が順次ずれて他のメモリバンクの書き込み動作に部分的に重なって並列化される。これにより、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。

前記メモリコントローラは、書き込みアドレス情報及び書き込みデータ情報に付随して書き込み動作を指示するコマンドコードの種類によって、前記同時書き込み動作の指示とインタリーブ書き込み動作の指示を区別しており、これをレジスタ設定で指示することも可能であるが、レジスタ設定に比べると、特別な制御形態を省くことができる。書き込みアドレス情報及び書き込みデータ情報に付随して書き込みコマンドを与えてやれば済む。

《マルチメディアカードへの適用》第１２図には本発明を適用したマルチメディアカードが例示される。マルチメディアカード１１は、その標準化団体による仕様によれば、２４ｍｍ×３２ｍｍ×１．４ｍｍのカード寸法を有する。カード基板１２には、接続端子として、カードセレクト信号ＣＳを入力する1個の接続端子１３ａ、コマンドＣＭＤを入力する1個の接続端子１３ｂ、クロック信号ＣＬＫを入力する1個の接続端子１３ｃ、データＤＡＴを入出力する1個の接続端子１３ｄ、電源電圧Ｖｃｃが供給される1個の接続端子１３ｅ、及びグランド電圧Ｖｓｓが供給される２個の接続端子１３ｆ，１３ｇを有する。

カード基板１２には、インタフェースドライバ１４、前記メモリコントローラ５、ＳＲＡＭ６、及びフラッシュメモリチップＣＨＰ１，ＣＨＰ２を有する。前記メモリコントローラ５はインタフェース制御部１５とメモリ制御部１６を有する。前記インタフェース制御部１５は、ホストインタフェース制御、ファイルコントロール制御、及びデータ転送制御の為の制御ロジック回路を有する。インタフェース制御部１５は、インタフェースドライバ１４を介してホストシステムから供給されるコマンドを受け付け、これを解読して、メモリコントロール部１６に動作を指示する。メモリコントロール部１６はその指示を受けてフラッシュメモリチップＣＨＰ１，ＣＨＰ２に対するファイルデータのアクセス制御を行う。例えば、インタフェース制御部１５は外部から供給された書込みデータを一時的にＳＲＡＭに蓄え、メモリコントロール部１６に前述のマルチチップのマルチバンクに対する同時書き込み、或はマルチチップのマルチバンクに対するインタリーブ書込みを指示する。メモリコントロール部１６はその指示に従ってフラッシュメモリチップＣＨＰ１、ＣＨＰ２にコマンドコード及び書込みデータを供給し、マルチチップのマルチバンクに対する同時書き込み、或はマルチチップのマルチバンクに対するインタリーブ書込み等を制御する。

ここで、上記マルチメディアカード１１における種々の書込み動作態様での書込み速度について説明する。前記フラッシュメモリチップＣＨＰ１，ＣＨＰ２の特性をＴｓｅｔｕｐ＝１００μｓｅｃ、Ｔｐｒｏｇ＝２０００μｓｅｃとし、前述のＮに相当する書込み単位である１セクタを２ｋバイトとする。このとき、ホストシステムからデータ端子ＤＡＴには５０ｎｓｅｃの周期でシリアルにデータが入力されるから、２ｋバイトの書込みデータがデータ端子ＤＡＴに入力されるのに、２０４８×８×５０≒０．８２ｍｓｅｃの時間がかかる。

第１３図には１個のフラッシュメモリチップの１個のメモリバンクだけを用いた動作形態（１バンク１チップ利用形態）の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、０．６７Ｍバイト／ｓｅｃとなる。

第１４図には２個のフラッシュメモリチップに対し夫々１個のメモリバンクを用いた動作形態（１バンク２チップ利用形態）の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、１．３４Ｍバイト／ｓｅｃとなる。

第１５図には１個のフラッシュメモリチップに対し２個のメモリバンクを同時書込みする動作形態（２バンク同時書き込み１チップ利用形態）の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、１．０４Ｍバイト／ｓｅｃとなる。

第１６図には２個のフラッシュメモリチップに対し夫々２個のメモリバンクを同時書込みする動作形態（２バンク同時書き込み２チップ利用形態）の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、２．０８Ｍバイト／ｓｅｃとなる。

第１７図には１個のフラッシュメモリチップに対し２個のメモリバンクをインタリーブ書込みする動作形態（２バンクインタリーブ書き込み１チップ利用形態）の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、１．２４Ｍバイト／ｓｅｃとなる。

第１８図には２個のフラッシュメモリチップに対し夫々２個のメモリバンクをインタリーブ書込みする動作形態（２バンクインタリーブ書き込み２チップ利用形態）の書込み動作タイミングが例示される。この場合のホストシステムからメモリカードへのデータ転送速度は、２．３８Ｍバイト／ｓｅｃとなる。

第１３図乃至第１８図の動作形態毎の動作速度結果より、第１６図に示される２バンク同時書き込み２チップ利用の動作形態、第１８図に示される２バンクインタリーブ書き込み２チップ利用の動作形態の二つの動作形態を採用した場合にはホストシステム側からのデータ転送速度を相対的に速くすることができる。第１６図に示される２バンク同時書き込み２チップ利用の動作形態は第９図の複数チップに対するＳバンク同時書込みの一つの態様であり、第１８図に示される２バンクインタリーブ書き込み２チップ利用の動作形態は第１０図のＳバンクインタリーブ書込みの一つの態様である。したがって、マルチチップのマルチバンクに対して同時書き込み動作又はインタリーブ書き込み動作を採用することにより、書き込み処理の高速なメモリシステムを構成可能であることが更に明らかになる。

同時書込みを採用するかインタリーブ書込みの何れを採用するかはホストシステム側の対応次第で任意である。第１８図の場合には処理速度は最速であるが、ホストシステムは間段なく書込みコマンド及び書き込みデータを送り続けなければならない。第１６図の場合はメモリカード側で僅かにビジー状態が発生し僅かに処理速度は落ちるが、ビジー状態の期間にホストシステムはその他の処理を行なう自由度を得ることになる。

《フラッシュメモリの全体構成》第１９図には前記フラッシュメモリチップＣＨＰ１の一例が全体的に示される。

前記フラッシュメモリチップＣＨＰ１は、単結晶シリコンのような１個の半導体基板（半導体チップ）２２に、夫々独立にメモリ動作可能な複数個例えば２個のメモリバンクＢＮＫ１，ＢＮＫ２と、前記２個のメモリバンクＢＮＫ１，ＢＮＫ２に対するメモリ動作を制御する制御部２５と、前記メモリバンクＢＮＫ１，ＢＮＫ２毎に設けられたステータスレジスタ２６，２７と、外部とのインタフェース制御部２８と、メモリバンクＢＮＫ１，ＢＮＫ２毎に割り当てられた救済回路２９，３０と、アドレスバッファ３１と、アドレスカウンタ３２と、内部電源回路３３とを有する。前記制御部２５は、コマンドデコーダ４０、ＣＰＵ（中央処理装置）及びその動作プログラムメモリ（ＰＧＭ）を有するプロセッサ（プロセッサを単にＣＰＵとも記す）４１、データ入出力制御回路４２を有する。

フラッシュメモリチップＣＨＰ１の入出力端子Ｉ／Ｏ［７：０］はアドレス入力、データ入出力、コマンド入力に兼用される。入出力端子Ｉ／Ｏ［７：０］から入力されたＸアドレス信号はインタフェース制御部２８を介してＸアドレスバッファ３１に供給され、入力されたＹアドレス信号はインタフェース制御部２８を介してＹアドレスカウンタ３２にプリセットされる。入出力端子Ｉ／Ｏ［７：０］から入力されたコマンドはインタフェース制御部２８を介してコマンドデコーダ４０に供給される。入出力端子Ｉ／Ｏ［７：０］からメモリバンクＢＮＫ１，ＢＮＫ２に供給されるべき書込みデータはインタフェース制御部２８を介してデータ入出力制御回路４２に与えられる。メモリバンクＢＮＫ１，ＢＮＫ２からのリードデータはデータ入出力制御回路４２からインタフェース制御部２８介して入出力端子Ｉ／Ｏ［７：０］に与えられる。尚、入出力端子Ｉ／Ｏ［７：０］から入出力される信号を便宜上信号Ｉ／Ｏ［７：０］とも称する。

前記インタフェース制御部２８はアクセス制御信号として、前述のチップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、書き込みイネーブル信号／ＷＥ、シリアルクロック信号ＳＣ、リセット信号／ＲＥＳ及びコマンドイネーブル信号／ＣＤＥを入力する。信号名の直前に記付された記号／は当該信号がロー・イネーブルであることを意味する。インタフェース制御部２８は、それら信号の状態に応じて外部との信号インタフェース機能などを制御する。

前記夫々のメモリバンクＢＮＫ１，ＢＮＫ２は、記憶情報の書き換え可能な不揮発性メモリセルを多数有する。不揮発性メモリセルの一部は欠陥メモリセルを置き換えるための救済用（冗長用）メモリセルとされる。前記救済回路２９、３０は、救済用メモリセルによって置き換えるべき欠陥メモリセルのアドレスをプログラム可能なプログラム回路(図示せず)と、プログラムされた救済すべきアドレスがアクセスアドレスとして指定されたかを判定するアドレスコンパレータ（図示せず）を有する。前記メモリバンクＢＮＫ１，ＢＮＫ２から不揮発性メモリセルを選択するためのＸアドレス信号はアドレスバッファ３１から出力され、前記メモリバンクＢＮＫ１，ＢＮＫ２から不揮発性メモリセルを選択するためのＹアドレス信号はアドレスカウンタ３２から出力される。Ｘアドレス信号及びＹアドレス信号は、救済回路２９，３０に供給され、救済すべきアドレスである場合にはアドレスの置き換えが行われ、救済すべきアドレスでない場合にスルーで、メモリバンクＢＮＫ１，ＢＮＫ２に供給される。

前記夫々のメモリバンクＢＮＫ１，ＢＮＫ２は、特に制限されないが、第２０図に例示されるように、メモリセルアレイ５０、Ｘアドレスデコーダ５１、Ｙアドレスデコーダ５２、Ｙスイッチ回路５３、センスラッチ回路５４、及びデータラッチ回路５５等を有する。前記メモリセルアレイ５０は電気的に消去及び書き込み可能な不揮発性メモリセルを多数有する。例えば、第２１図に例示されるように、不揮発性メモリセルＭＣは、半導体基板若しくはメモリウェルＳＵＢに形成されたソースＳ及びドレインＤと、チャンネル領域に酸化膜を介して形成されたフローティングゲートＦＧ、そしてフローティングゲートＦＧに層間絶縁膜を介して重ねられたコントロールゲートＣＧを有して構成される。前記メモリセルアレイ５０は第２２図に例示されるＡＮＤ型アレイの場合、主ビット線ＭＢＬに、代表的に例示された副ビットＳＢＬが選択ＭＯＳトランジスタＭ１を介して接続され、副ビット線ＳＢＬに不揮発性メモリセルＭＣのドレインが結合される。副ビット線ＳＢＬを共有する不揮発性メモリセルＭＣのソースは第２選択ＭＯＳトランジスタＭ２を介してソース線ＳＬに共通接続される。第１選択ＭＯＳトランジスタＭ１は行方向単位でビット線制御線ＳＤｉにてスイッチ制御され、第２選択ＭＯＳトランジスタＭ２は行方向単位でソース線制御線ＳＳｉにてスイッチ制御される。

第２０図の前記Ｘアドレスデコーダ５１は、Ｘアドレス信号をデコードし、指定されたメモリ動作に応じて、ワード線ＷＬ、ビット線制御線ＳＤｉ、ソース線制御線ＳＳｉの選択を行なう。Ｙアドレスデコーダ５２は、アドレスカウンタ３２から出力されるＹアドレス信号をデコードして、ビット線選択用のＹスイッチ回路５３のスイッチング制御信号を生成する。前記データラッチ回路５５は外部からバイト単位で入力された書込みデータを一時的に保持するデータバッファとしての機能を有する。前記センスラッチ回路５４は不揮発性メモリセルから読み出された記憶情報をセンスして保持し、また、前記データラッチ回路５５から与えられた書込み動作のための書込み制御データを保持する。

前記メモリセルに対する消去は、第２３図に例示されるように、ワード線単位（１セクタ単位でもある）の一括消去とされ、選択ワード線に−１７Ｖ、非選択ワード線に０Ｖが印加され、ソース線は０Ｖとされる。

前記メモリセルに対する書込は、第２３図に例示されるように、書込み選択ワード線に１７Ｖ、書込み選択のビット線に０Ｖ、書込み非選択のビット線に６Ｖが印加される。前記書き込み高電圧印可時間を多くするにしたがってメモリセルの閾値電圧が上昇される。ビット線に０Ｖを印加するか、６Ｖを印加するかは、センスラッチ回路にラッチさせる書込み制御情報の論理値で決定される。

前記メモリセルに対する読み出し動作は、特に制限されないが、読み出し選択ワード線を３．２Ｖとし、ソース線を回路の接地電圧に導通させ、ビット線にはセンスラッチ回路を介して１．０Ｖを与え、メモリセルの閾値電圧に応じてビット線からソース線に流れる電流の有無によるビット線電位の変化に応じて記憶情報を読み出す。

前記Ｙアドレスデコーダ５２で選択されたビット線は、データ入出力制御回路４２に導通される。データ入出力制御回路４２と前記入出力端子Ｉ／Ｏ［７：０］との接続は前記インタフェース制御部２８により制御される。

第１９図の前記内部電源回路３３は、書込み、消去、ベリファイ、読み出し等のための各種動作電源を生成してメモリバンクＢＮＫ１，ＢＮＫ２に供給する。

前記コマンドデコーダ４０及びＣＰＵ４１は前記インタフェース制御部２８から供給されるアクセスコマンド（単にコマンドとも称する）などに従って、前述のマルチチップを利用したマルチバンクに対する同時書き込み、マルチチップを利用したマルチバンクに対するインタリーブ書き込み等のメモリ動作を全体的に制御する。

前記コマンドは、特に制限されないが、単数若しくは複数のコマンドコードとコマンドの実行に必要なアドレス情報及びデータ情報等とを、所定のフォーマットに従って含んでいる。コマンドに含まれる書込みデータのようなデータ情報はデータ入出力制御回路４２に供給される。コマンドに含まれるアドレス情報は前述の如くアドレスバッファ３１及び必要な場合にはアドレスカウンタ３２に供給される。前記メモリバンクＢＮＫ１，ＢＮＫ２は夫々異なるメモリアドレスにマッピングされ、アドレスバッファ３１に供給されるＸアドレス信号は例えば２０４８ビット単位のセクタ領域の一つを指定するセクタアドレスとして位置付けられる。特に、前記Ｘアドレス信号の一部の情報、例えば最上位のアドレスビットＡｍはメモリ動作の対象メモリバンクを指示するメモリバンク指定情報と見なされ、コマンドデコーダ４０に供給される。コマンドデコーダ４０はそのメモリバンク指定情報で指定されたメモリバンクをメモリ動作の対象とするようにＣＰＵ４１に指示する。アドレスカウンタ３２に供給されるＹアドレス信号はＸアドレス信号で指定されるセクタアドレスの２０４８ビットのデータに対して８ビット単位の位置を指定する。メモリ動作の初期状態においてアドレスカウンタ３２は初期値“０”にリセットされる。これにＹアドレス信号が供給されると、その値がアドレスカウンタ３２のプリセット値とされる。Ｙアドレスカウンタ３２は、初期値又はプリセット値を開始アドレスとし、必要に応じて順次インクリメントしたＹアドレス信号をメモリバンクＢＮＫ１，ＢＮＫ２に出力する。

第１９図のコマンドデコーダ４０はコマンドに含まれるコマンドコードを解読し、メモリバンク指定情報Ａｍにより動作させるべきメモリバンクを判定し、解読結果と判定結果をＣＰＵ４１に与える。ＣＰＵ４１はそれに基づいて、動作させるべきメモリバンクＢＮＫ１，ＢＮＫ２にアクセス制御信号ＣＮＴ１、ＣＮＴ２を供給してメモリバンクＢＮＫ１，ＢＮＫ２の動作を制御する。メモリ動作が消去又は書き込みのとき、高電圧印加は段階的に進められ、各段階でベリファイ動作が行なわれ、ベリファイ結果情報ＶＦＹ１，ＶＦＹ２がＣＰＵ４１に返される。ＣＰＵ４１は、ベリファイ結果情報ＶＦＹ１，ＶＦＹ２が所要閾値電圧状態への未到達を意味しているときは、タイムアウトでなければ、アクセス制御信号ＣＮＴ１，ＣＮＴ２により次の段階の高電圧印加を指示する。タイムアウトになってもベリファイ結果情報ＶＦＹ１，ＶＦＹ２が所要閾値電圧状態への未到達を意味しているときは、ＣＰＵ４１はフェール・パス（Ｆａｉｌ・Ｐａｓｓ）情報ＦＰ１、ＦＰ２によりフェイル状態をステータスレジスタ２６，２７に与える。コマンドデコーダ４０はそのとき与えられているコマンドで指示されている動作に則した動作モード情報ＭＤ１，ＭＤ２をステータスレジスタ２６，２７に出力する。ステータスレジスタ２６，２７は、フェール・パス情報ＦＰ１、ＦＰ２によって通知されるフェール・パス要因を動作モード情報ＭＤ１，ＭＤ２で判定し、対応するレジスタビットにフェイル又はパス状態を設定する。前記コマンドデコーダ４０は前記ステータスレジスタ２６，２７が保持するステータス情報ＳＴ１，ＳＴ２を入力し、それを参照して、新たな入力コマンドの受付可否等を決定する。例えば、メモリバンクＢＮＫ１が書込みフェイルのとき、当該メモリバンクを指定したアクセスコマンドの受付は書込みリトライなどの所定コマンドに対してのみ可能にする。

前記ステータスレジスタ２６，２７はメモリバンク毎にメモリ動作の状態を示す情報を保有する。２個のステータスレジスタ２６，２７の保持内容は、前記アウトプットイネーブル信号／ＯＥをアサートすることによって入出力端子Ｉ／Ｏ［７：０］から読み出すことができる。

第２４図にはフラッシュメモリチップＣＨＰ１のアクセスコマンドが例示される。アクセスコマンドはリード動作系コマンドＡ、消去動作系コマンドＢ、書込み動作系コマンドＣ、ステータスレジスタクリア系コマンドＤに大別される。同図にはコマンド名、意味、そしてコマンドフォーマットの基本型が例示される。

第１シリアルリードコマンド（Serial Read(1)）はセクタのデータ領域に対する読み出しコマンドである。第２シリアルリードコマンド（Serial Read(2)）はセクタの管理領域に対する読み出しコマンドである。ＩＤ読み出しコマンド（Read Identifier Codes）はフラッシュメモリチップの記憶容量や製造番号などのシリコンシグネチャーを読み出すコマンドである。第１データリカバリリードコマンド（Data Recovery Read(1)）は、１個のメモリバンクに対する書き込み動作時に書込みフェイルとなったメモリバンクが保有する書込みデータを外部に出力させる動作を指示する。第２データリカバリリードコマンド（Data Recovery Read(2)）は、２個のメモリバンクに対する書き込み動作時に書込みフェイルとなった一方メモリバンクＢＮＫ１が保有する書込みデータを外部に出力させる動作を指示する。第３データリカバリリードコマンド（Data Recovery Read(3)）は、２個のメモリバンクに対する書き込み動作時に書込みフェイルとなった他方メモリバンクＢＮＫ２が保有する書込みデータを外部に出力させる動作を指示する。それらデータリカバリコマンドは、書込みフェイルを生じたときフラッシュメモリ内部に保持されている書込みデータを外部に出力してホスト装置が別のフラッシュメモリに書き込み可能にする為に利用される。

セクタ消去コマンド（Sector Erase）はセクタ単位の消去動作を指示する。

第１書込みコマンド（Program(1)）はセクタ消去シーケンス入りの書込み動作を指示する。第２書込みコマンド（Program(2)）はセクタのデータ領域に対する書込み動作を指示する。第３書込みコマンド（Program(3)）はセクタの管理領域に対する書込みを指示する。第４書込みコマンド（Program(4)）は追加書込みを指示する。追加書込みとは、管理領域の一部の記憶領域等に対する書込み動作である。プログラムリトライコマンド（Program Retry）は書込みフェイルになったとき同一メモリバンクの別セクタに書込み動作をリトライする指示を与える。

上記各種アクセスコマンドの先頭には、１６進数表記で示される“００Ｈ”のようなコマンドコードが配置される。ＩＤ読み出しコマンド（Read Identifier Codes）等の一部のコマンドはコマンドコードだけから構成される。アドレス情報を必要とするアクセスコマンドは、コマンドコードの次に、セクタアドレス情報ＳＡ１，ＳＡ２が配置される。セクタアドレス情報ＳＡ１，ＳＡ２は全部で１６ビットであり、１６ビットで一つのセクタアドレス（Ｘアドレス情報）を構成する。読み出しや書込み動作において１セクタ中の一部を対象とする場合に、セクタの途中から読み出しや書込みを行いたい場合には、セクタアドレス情報の次に、Ｙアドレス情報を付加すればよい。書込み動作のように書込みデータを必要とする場合には、その次に書込みデータが続く。

セクタ消去コマンドにおいてコマンドコード“Ｂ０Ｈ”は消去動作の開始を指示する。１個のメモリバンクに対するセクタ消去を指示するコマンドは、消去対象セクタアドレスＳＡ１，ＳＡ２の後にコマンドコード“Ｂ０Ｈ”を付加すればよい。２個のメモリバンクに対して並列にセクタ消去を指示するには、第１のセクタアドレス情報ＳＡ１，ＳＡ２に続けて第２のセクタアドレス情報ＳＡ１※１、ＳＡ２※１を配置し、最後にコマンドコード“Ｂ０Ｈ”を付加すればよい。第２のセクタアドレス情報ＳＡ１※１、ＳＡ２※１が指定するメモリバンクは第１のセクタアドレス情報ＳＡ１，ＳＡ２が指定するメモリバンクとは相異することが必要である。第１のセクタアドレス情報ＳＡ１，ＳＡ２と第２のセクタアドレス情報ＳＡ１※１、ＳＡ２※１との間に区切りコードを必要としない。セクタ消去ではＹアドレス情報やデータ情報を必要としないからである。

第１乃至第４書込みアクセスコマンド及びプログラムリトライコマンドにおいてコマンドコード“４０Ｈ”は書込み動作の開始を指示するコマンドコードである。２個のメモリバンクに対して並列に書込みを行なう場合には、双方のメモリバンクＢＮＫ１，ＢＮＫ２に対するアドレスや書込みデータなどの指示情報の間に区切りコードとしてコマンドコード“４１Ｈ”を介在させる。書込み動作ではＹアドレス（アドレスカウンタへのプリセットアドレス）の指定は任意であるから、区切りコードが必要になる。この区切りコード“４１Ｈ”は並列書込み動作を指示するコマンドコードとして位置付けてよい。書込み動作では第２のセクタアドレス情報ＳＡ１※２、ＳＡ２※２が指定するメモリバンクは第１のセクタアドレス情報ＳＡ１，ＳＡ２が指定するメモリバンクとは相異することが必要である。この２バンク並列書込みコマンドは、インタリーブ動作の対象にはならない。プログラムリトライコマンドではセクタアドレスＳＡ１※３、ＳＡ２※３は書き込みフェイルしたバンクを選択することが必要である。それら制約事項の充足状態はコマンドデコーダ４０が判定する。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、不揮発性メモリチップはフラッシュメモリセルに限定されず、ＭＮＯＳ、高誘電体メモリセル等であってもよい。またメモリセルの記憶情報は１個のメモリセルに対して２値に限定されず４値などの多値であってもよい。多値記憶が可能なメモリセルの場合、しきい値電圧の違いにより多値記憶を行い、又は記憶ゲートに局所的に電荷を蓄積することで多値記憶を行うものであっても良い。また、フラッシュメモリにおいてメモリセルアレイの構成はＡＮＤ型に限定されず、ＮＯＲ型、ＮＡＮＤ型など適宜変更可能である。また、消去及び書込みに対する閾値電圧的な定義は本明細書とは逆に定義することも可能である。

また、コマンドの種類、セクタアドレスの指定方法、書込みデータの入力方法などは上記とは異なってもよい。例えば、データ、アドレス。コマンドの入力端子を専用にしなくてもよい。メモリバンクの数は２個に限定されず、それ以上の数を備えてもよい。

メモリカードの形式はマルチメディアカードに限定されず、その他の規格に従ったメモリカードにも適用可能であることは言うまでもない。例えば、データを入出力する端子が複数存在し、データの入出力がパラレルに行えるようなメモリカードである。メモリシステムはメモリカードに限定されず、マイクロプロセッサやメモリなどを回路基板上に搭載して構成されるデータ処理システムの一部として、フラッシュメモリチップ及びコントロールチップを搭載して構成してもよい。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、複数の不揮発性メモリチップの複数のメモリバンクに対する同時書き込み動作又はインタリーブ書き込み動作を選択可能であるから、同時書き込み動作では書き込みセットアップ時間に対して格段に長い書き込み動作を完全並列化でき、インタリーブ書き込み動作では書き込みセットアップに続く書き込み動作を他のメモリバンクの書き込み動作に部分的に重ねて並列化でき、結果として、書き込み処理の高速なメモリシステムを構成するのに不揮発性メモリチップの数を比較的少なくすることができる。要するに、メモリカードの大型化若しくはコスト上昇を招くほどフラッシュメモリチップを多く搭載することなく書き込み速度を高速化することができるメモリシステム、更にはメモリカードを提供することができる。

本発明はマルチメディアカードなどの定形のメモリカード、フラッシュメモリ及びマイクロプロセッサを実装したプロセッサボード等に広く適用することができる。

第１図は本発明に係るメモリシステムの一例であるメモリカードを例示するブロック図である。 第２図は書き込みのためのセットアップ動作（書き込みセットアップ動作）とメモリ動作（書き込み動作）の例示的タイミングチャートである。 第３図は動作選択された一つのフラッシュメモリチップにおいて１個づつメモリバンクを動作させる１バンク動作の例示的タイミングチャートである。 第４図は２バンク同時書込みの例示的タイミングチャートである。 第５図はインタリーブ書込み動作の例示的タイミングチャートである。 第６図は書込み動作態様毎に書込み動作タイミングと書き込み速度を例示する説明図である。 第７図はＮ＝２Ｋバイト、Ｔｓｅｔｕｐ＝１００μｓｅｃ、Ｔｐｒｏｇ＝１０００μｓｅｃとするときインタリーブ書込みと同時書込みの夫々におけるメモリバンクの数と書込み速度の関係を例示する説明図である。 第８図は１バンクフラッシュメモリチップをＵ個用いたときの書込み動作タイミングと書き込み動作速度を例示する説明図である。 第９図はＳバンクフラッシュメモリチップをＵ個用いたときの同時書込み動作タイミングと書き込み動作速度を例示する説明図である。 第１０図はＳバンクフラッシュメモリチップをＵ個用いたときのインタリーブ書込み動作タイミングと書き込み動作速度を例示する説明図である。 第１１図は上記第８図乃至第１０図の夫々の書込み動作態様において書込み速度が最大となるチップ数とメモリバンク数との関係を例示する説明図である。 第１２図は本発明を適用したマルチメディアカードのブロック図である。 第１３図は１バンク１チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。 第１４図は１バンク２チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。 第１５図は２バンク同時書き込み１チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。 第１６図は２バンク同時書き込み２チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。 第１７図は２バンクインタリーブ書き込み１チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。 第１８図は２バンクインタリーブ書き込み２チップ利用形態の書込み動作形態と動作タイミングを例示する説明図である。 第１９図はフラッシュメモリチップの一例を全体的に示すブロック図である。 第２０図はメモリバンクの一例を示すブロック図である。 第２１図は不揮発性メモリセルの断面構造を例示する説明図である。 第２２図はＡＮＤ型メモリセルアレイの一部を例示する回路図である。 第２３図はメモリセルに対する消去及び書込みの電圧印加状態を例示する説明図である。 第２４図はフラッシュメモリのコマンドを例示する説明図である。

符号の説明

１ メモリカード
５ メモリコントローラ
６ ＳＲＡＭ
ＢＮＫ１，ＢＮＫ２ メモリバンク
ＣＨＰ１，ＣＨＰ２ フラッシュメモリチップ
／ＷＥ ライトイネーブル端子
／ＯＥ アウトプットイネーブル端子
／ＣＤＥ コマンドデータイネーブル端子
ＳＣ シリアルクロック端子
Ｉ／Ｏ[０：７］ 入出力端子
１４ インタフェースドライバ
１５ インタフェース制御部
１６ メモリ制御部

Claims (2)

1. 夫々独立にメモリ動作可能な複数のメモリバンクを有する複数のフラッシュメモリチップと、前記複数のフラッシュメモリチップに対して個別にアクセス制御可能なメモリコントローラと、前記メモリコントローラに接続されるＳＲＡＭとを含むメモリシステムであって、
   前記ＳＲＡＭはフラッシュメモリチップに対する書込みデータを一時的に格納可能であり、
   前記メモリコントローラは、前記フラッシュメモリチップ毎に順次、フラッシュメモリチップ内のメモリバンクに対してインタリーブ書き込みを指示することと、前記フラッシュメモリチップ毎に順次、フラッシュメモリチップ内のメモリバンク間に対して同時書き込みを指示することを、選択可能であることを特徴とするメモリシステム。
2. 前記インタリーブ書き込み指示は、既に開始させた書き込み動作中に他のメモリバンクを指定した書き込み指示に応答して新たな書き込み動作を開始させる書き込み動作指示であり、
   前記同時書き込み指示は、メモリバンクを指定した書き込み動作の直列的な複数の指示の後に複数のメモリバンクに対して同じタイミングで書き込み動作を開始させる書き込み動作指示であることを特徴とする請求項１記載のメモリシステム。

Images