JP2010020715A - 半導体メモリコントローラおよび半導体メモリシステム - Google Patents

Abstract

【課題】書き込み速度の速い半導体メモリコントローラ２、および半導体メモリシステム１を提供する。
【解決手段】１個のメモリセルに２ビットデータを記憶可能な多数のメモリセルから構成されている２つのチップ２１、２２からなる半導体メモリ部２０に、メモリインターリーブ方式によりデータを書き込むプログラムを制御する、半導体メモリコントローラ２において、書き込みプログラムが、プログラム時間の異なるUpperページ書き込みプログラムとLowerページ書き込みプログラムから構成されており、一のチップのUpperページおよびLowerページ書き込みプログラムの実行の後に、他のチップのUpperページおよびLowerページ書き込みプログラムを実行する。
【選択図】図５

Description

本発明は、１個のメモリセルに複数ビットデータを記憶可能な半導体メモリ部にメモリインターリーブ方式でプログラムする半導体メモリコントローラおよび１個のメモリセルに複数ビットデータを記憶可能な半導体メモリ部にメモリインターリーブ方式でプログラムする半導体メモリコントローラを有する半導体メモリシステムに関する。

近年、不揮発性半導体メモリシステムであるフラッシュメモリ装置は、電気的にデータの書き換えが可能で、かつ電源を切った状態でもデータを保持することができるためデジタルカメラ等のホストデバイスの外部記憶装置およびコンピュータシステムの起動用メモリシステム等として普及している。

中でも、大容量化と低コスト化を実現した不揮発性半導体メモリシステムとして、ＮＡＮＤ型フラッシュメモリ装置がある。ＮＡＮＤ型フラッシュメモリは、半導体メモリ部のメモリセルの電荷蓄積層に絶縁膜を介して注入した電荷をデジタルビットの情報として用い、その電荷量に応じたトランジスタの閾値電圧の違いを測定し、情報を読み出す。

そして、更なる大容量化と低コスト化を実現するために、１つのメモリセルに２ビット以上のデータを格納する多値技術を用いたＮＡＮＤ型フラッシュメモリ装置、いわゆる多値フラッシュメモリ装置（以下、「多値メモリ」ともいう。）、の研究開発が盛んに行われている。例えば、特開２００１−９３２８８号公報には、１つのメモリセルに４つの異なる閾値電圧を有する２ビットデータの記録が可能な半導体メモリシステムが開示されている。

一方、半導体メモリシステムのアクセス速度向上のための手法として、メモリインターリーブ方式が知られている。メモリインターリーブ方式では、複数のメモリチップに対して同時並行的にプログラムすることでデータ転送速度を向上している。例えば、特開２００７−３３４８６３号公報には、２個のメモリチップを用いてインターリーブ方式でアクセスするフラッシュメモリシステムが開示されている。

ここで、多値フラッシュメモリでは、データのメモリセルへデータを書き込むプログラム動作が早くはないという問題があった。このため、多値フラッシュメモリにインターリーブ方式のプログラムを用いることが検討されている。そして、より、書き込み速度の速い、半導体メモリコントローラおよび半導体メモリシステム、が求められている。
特開２００１−９３２８８号公報 特開２００７−３３４８６３号公報

本発明は、書き込み速度の速い半導体メモリコントローラ、および書き込み速度の速い半導体メモリシステム、を提供することを目的とする。

本願発明の一態様によれば、それぞれのチップが、１個のメモリセルにＮビットデータ（但しＮは２以上の整数）を記憶可能な多数のメモリセルから構成される、複数のチップからなる半導体メモリ部に、メモリインターリーブ方式により、データを書き込むプログラムを制御する、半導体メモリコントローラにおいて、Ｎビットデータの書き込みプログラムが、Ｎ種類のプログラム時間の異なるページへの書き込みプログラムから構成されており、一のチップのメモリセルへのＮ種類全てのページへの書き込みプログラムの実行後に、他の一のチップのメモリセルへのＮ種類の全てのページへの書き込みプログラムを実行することを特徴とする半導体メモリコントローラが提供される。

本発明は書き込み速度の速い半導体メモリコントローラ、および書き込み速度の速い半導体メモリシステム、を提供するものである。

＜第１の実施の形態＞
以下、本発明の第1の実施の形態の半導体メモリシステム１について図面を参照して説明する。
図１は、第1の実施の形態の半導体メモリシステム（Memory System、以下「メモリシステム」ともいう。）１の構成を示す構成図である。メモリシステム１は、接続されたホスト３のデータを記憶する半導体メモリ部（以下、「メモリ部」ともいう。）２０と、メモリ部２０にデータを書き込むプログラムを制御する半導体メモリコントローラ（Memory Controller、以下「メモリコントローラ」ともいう。）２とを有している。メモリ部２０は、チップ０（２１）とチップ１（２２）の、２個のチップから構成されている。そして、それぞれのチップ２１および２２が、１個のＮＡＮＤ型フラッシュメモリのメモリセルにＮビットデータ（但しＮは２以上の整数）を記憶可能な多数のメモリセルから構成されている。

メモリコントローラ２は、全体の制御を行うＣＰＵ１４と、ホスト３とのインターフェイス制御モジュール（ＨＯＳＴ Ｉ／Ｆ）１５と、メモリ部２０とのインターフェイス制御モジュール（ＮＡＮＤ Ｉ／Ｆ）１９と、クロック制御モジュール（ＣＬＣＫ）１１と、リセット制御モジュール（ＲＳＴＣ）１２と、バス制御モジュール（ＢＵＳＣ）１３と、誤り訂正回路（ＥＣＣ）１７と、バッファメモリ（Ｂｕｆｆｅｒ）１８と、メモリ制御モジュールおよびＲＡＭであるＭＥＭＭＯＤ１６とを有している。

そして、メモリコントローラ２はメモリ部２０のチップ０（２１）とは、メモリデータバス２３と、選択信号線２５と、Ready/Busy信号線２６とにより接続されている。また、メモリコントローラ２はメモリ部２０のチップ１（２２）とは、メモリデータバス２４と、選択信号線２７と、Ready/Busy信号線２８とにより接続されている。このため、メモリコントローラ２は、チップ０（２１）およびチップ１（２２）に対して同時並行的にアクセスする、言い換えれば、プログラムするメモリインターリーブ方式に対応している。ここで、選択信号線２５は、チップ０に選択信号（Chip Enable）を、選択信号線２７は、チップ１に選択信号（Chip Enable）を、送信するために、メモリインターリーブ方式においては不可欠である。同様にチップがBusyか、ReadyかをモニタするReady/Busy信号も、メモリインターリーブ方式においては、それぞれのチップに不可欠である。

なお、図１においては、メモリデータバス２３とメモリデータバス２４とが、それぞれＮＡＮＤ Ｉ／Ｆ１９と接続しているが、途中から共通のデータバスとしてＮＡＮＤ Ｉ／Ｆ１９と接続していてもよい。

次に、図２を用いて多値メモリにおける、書き込みデータと閾値電圧との関係を説明する。図２は、多値メモリにおける、書き込みデータと閾値電圧との関係を説明するための説明図であり、横軸は閾値電圧Ｖｔを示し、縦軸はメモリセルの出現頻度を示している。図２に示すメモリセルでは、２ビットのデータが、４つの状態「０」、「１」、「２」、「３」に対応しており、それぞれの状態がメモリセルの閾値電圧の低い方から高い方へと順に定義されている例を示している。すなわち、状態「０」がデータ（１１）に対応しており、状態「１」がデータ（１０）に対応しており、状態「２」がデータ（００）に対応しており、状態「３」がデータ（０１）に対応している。なお、消去状態ではメモリセルは状態「０」である。

メモリシステム１では、ひとつのメモリセルに２ビットのデータを書き込むために、データは、第１のページのデータと、第２のページのデータとに分けられ、第１のページおよび第２のページのデータが順に１つのメモリセルに書き込みされる、すなわち、最初に、第１のページ書き込みプログラムが実行され（以下、単に「プログラムされ」ともいう。）、次に、第２のページ書き込みプログラムが実行され、メモリセルの閾値電圧が高い方に移動する。以下、第１のページを「Lowerページまたはローヤページ」、第２のページを「Upperページまたはアッパページ」ともいう。

LowerページまたはUpperページの書き込みデータが「１」である場合、書き込みプログラムによりメモリセルの閾値電圧は変化しない。すなわち、データの書き込みが行われない。また、LowerページまたはUpperページへの書き込みデータが「０」である場合、書き込みプログラムによりメモリセルの閾値電圧が変化する。すなわち、データの書き込みが行われる。

以下、図２を用いて２ビットデータの書き込みプログラムについて、より詳細に説明する。消去状態のメモリセルは、状態「０」である。そして、図２、Ｓ０に示すように、データが（１）のLowerページのデータがメモリセルに書き込まれても、メモリセルは状態「０」のままである。これに対して、図２、Ｓ１に示すように、Lowerページのデータが（０）の場合には、メモリセルは状態「１」になる。

次に、Upperページのデータが書き込まれる。図２、Ｓ２に示すように、Lowerページの書き込みにより、状態「１」になっているメモリセルに対して、外部からデータ（０）が供給された場合、メモリセルは状態「３」となる。また、図２、Ｓ３に示すように、Lowerページの書き込み後に状態「０」のままのメモリセルに対して、外部からデータ（０）が供給された場合、メモリセルは状態「２」となる。そして、図２、Ｓ４に示すように、Lowerページの書き込みにより、状態「１」になっているメモリセルに対して、外部からデータ（１）が供給された場合、メモリセルは状態「１」のままである。また、図２、Ｓ５に示すように、Lowerページの書き込み後、状態「０」のままのメモリセルに対して、外部からデータ（１）が供給された場合、メモリセルは状態「０」のままである。なお、図２において、データ（ＸＹ）は、第１のページのデータが（Ｙ）で、第２のページのデータが（Ｘ）であることを示している。

ここで、多値メモリでは、書き込みデータに応じてメモリセルの閾値電圧を正確に制御する必要がある。メモリセルへの書き込みでは、レベルを超えてしまうオーバープログラムの懸念があるため、電圧を少しずつ上げながら書き込むプログラムと、ベリファイを何度も繰り返すステップアップ書き込み法が用いられる。

そして、第１ページの書き込みプログラムでは、最初に、外部から第１ページのデータが入力される。そしてデータに応じた閾値電圧となるようにメモリセルに電圧が印加される電圧動作が行われる。そして、メモリセルが正しい閾値電圧になっているかを確認するベリファイリード動作が行われる。ステップアップ書き込み方法においては、徐々に電圧を上げながら電圧を印加する電圧動作と、メモリセルが正しい閾値電圧になっているかを確認するベリファイリード動作とが繰り返し行われる。

これに対して、Upperページプログラムでは、Upperページのデータを書き込む前に、メモリセルが状態「０」であるか、または、状態「１」であるかを調べ、記憶しておくため、内部データロードが行われる。その後、Lowerページの書き込みプログラムと同様に、徐々に電圧を上げながら電圧を印加する電圧動作と、メモリセルが正しい閾値電圧になっているかを確認するベリファイリード動作とが繰り返し行われる。

以上の説明のように、Upperページへの書き込みプログラム動作は、Lowerページへの書き込みプログラム動作よりも複雑であるため、プログラム時間が長くなる。例えば、Lowerページへの書き込みプログラム時間をＴ_Ｄ２Ｌとすると、Upperページへの書き込みプログラム時間は、３Ｔ_Ｄ２Ｌと３倍程度となる。

ここで、外部からのデータ転送速度に対して、半導体メモリ装置内での処理速度が遅いためレイテンシ(遅延)と呼ばれる時間差が生じる問題点に対して、書き込み性能を向上する方法として、メモリインターリーブ方式がある。

しかし、すでに説明したように、２ビットデータを記憶可能な多値メモリセルを有するメモリシステムでは、半導体メモリ部に、データを書き込むプログラムは、プログラム時間の短いLowerページとプログラム時間の長いUpperページの２種類のプログラム時間の異なるページへの書き込みプログラムから構成されている。すなわち、Ｎビットデータ（但しＮは２以上の整数）を記憶可能な多値メモリセルを有するメモリシステムにおいては、Ｎ種類のプログラム時間の異なるページへの書き込みプログラムから構成されている。

ここで、図３および図４を用いて、公知の２ビットデータを記憶可能な多値メモリセルを有するメモリシステムにおけるメモリインターリーブ方式による書き込みプログラムについて説明する。図３は、公知のメモリシステムにおけるメモリインターリーブ方式による書き込みを説明するための説明図であり、図４は公知のメモリシステムにおけるメモリインターリーブ方式による書き込みプログラムのタイミングチャートである。なお、タイミングチャートにおいて横軸は時間を示すが、図示を明確にするため、時間の絶対値ではない。

図３に示すように、２チップから構成されているメモリ部を有する公知のメモリシステムにおいては、チップ０とチップ１に1pageごと交互に書き込み処理を実行していた。すなわち、図４に示すように、Ｔ１〜Ｔ２に示すチップ０のLowerページのデータ転送（Data In）、Ｔ２〜Ｔ３に示すチップ１のLowerページのデータ転送、Ｔ３〜Ｔ４に示すチップ０のUpperページのデータ転送、Ｔ４〜Ｔ５に示すチップ１のUpperページのデータ転送を行い、それぞれのデータ転送完了後に書き込みプログラムを実行していた。すなわち、チップ０のbusy中に、チップ１にData Inしチップ１のプログラムを開始し、次に、チップ１のbusy中に、チップ０にData Inし、チップ０のプログラム開始を続けていた。言い換えれば、公知のメモリシステムでは、一のチップのメモリセルへの、一の種類のページへの書き込みプログラムの実行後に、他の一の前記チップの前記メモリセルの同じ前記一の種類のページへの書き込みプログラムを実行し、次に、別の種類のページへの書き込みプログラムを実行していた。

上記の公知のメモリシステムでは、チップ０とチップ１のUpperページのプログラムが同時に実行された際に、無駄になる時間ＷＴ０が発生していた。これは、すでに説明したように、Upper pageのプログラム時間３Ｔ_Ｄ２Ｌが、Lower pageのプログラム時間Ｔ_Ｄ２Ｌと異なり、Ｔ_Ｄ２Ｌよりも長いことに起因する。

次に、図５および図６を用いて、本実施の形態のメモリコントローラ２のメモリインターリーブ方式による書き込みプログラムについて説明する。図５は、本実施の形態のメモリコントローラ２のメモリインターリーブ方式による書き込みを説明するための説明図であり、図６は本実施の形態のメモリコントローラ２のメモリインターリーブ方式による書き込みプログラムのタイミングチャートである。

図５に示すように、メモリシステム１においては、チップ０のメモリセルへの２種類のページへの書き込みプログラムの実行と、チップ１のメモリセルへの２種類のページへの書き込みプログラムの実行とを、メモリインターリーブ方式により実行する。すなわち、メモリシステム１においては、チップ０のLowerページへの書き込みプログラムおよびチップ０のUpperページへの書き込みプログラムの２種類の書き込みプログラムの実行後に、チップ１のLowerページへの書き込みプログラムおよびチップ１のUpperページへの書き込みプログラムの２種類の書き込みプログラムを、メモリインターリーブ方式により実行する。さらに言い換えれば、本実施の形態のメモリコントローラ２では、一の前記チップの前記メモリセルへの前記Ｎ種類全てのページへの書き込みプログラムの実行後に、他の一の前記チップの前記メモリセルへの前記Ｎ種類の全てのページへの書き込みプログラムを実行する。

メモリシステム１においては、図６、Ｔ１〜Ｔ２に示すチップ０のLower pageのData Inの後、Ｔ２においてLower pageの書き込みプログラムを開始し、Busy解除されるのを待って、Ｔ３において、チップ０のUpper pageのData Inを開始し、Ｔ４においてチップ０のUpper pageの書き込みプログラムを開始する。そして、メモリシステム１においては、Ｔ４において、チップ０の書き込みプログラムと同時並行して、チップ１のLower page のData Inを開始し、Ｔ５からチップ１のLower page の書き込みプログラムを開始する。そして、メモリシステム１においては、Ｔ６からチップ１のUpperページのData Inを開始し、Ｔ７からチップ１のUpperページの書き込みプログラムを開始する。

以上の説明のように、メモリコントローラ２は、それぞれのチップが、１個のメモリセルに２ビットデータを記憶可能な多数のメモリセルから構成されている、２個のチップからなる半導体メモリ部に、データを書き込むプログラムを制御する、メモリコントローラであって、２ビットデータの書き込みプログラムが、２種類のプログラム時間の異なるページへの書き込みプログラムから構成されており、一のチップのメモリセルへの２種類のページへの書き込みプログラムの実行と、他の一のチップのメモリセルへの２種類のページへの書き込みプログラムの実行とを、メモリインターリーブ方式により実行する。

メモリシステム１においては、Upper pageのプログラム時間中に、別のチップのLower pageへのData In、プログラムとUpper pageへのData Inが実行できるため、無駄となる時間ＷＴ３は、短い。なお、図６において、Ｔ２〜Ｔ３の間（ＷＴ１）および、Ｔ５〜Ｔ６の間（ＷＴ２）も無駄となる時間であるため、メモリシステム１においては、無駄となる時間は、ＷＴ１〜ＷＴ３を合計した時間である。

しかし、公知のメモリシステムにおける無駄時間ＷＴ０と比較すると、本実施の形態のメモリシステム１における無駄時間（ＷＴ１＋ＷＴ２＋ＷＴ３）は短い。このため、本実施の形態のメモリシステム１は、書き込み速度が速い。また、本実施の形態の半導体メモリコントローラ２は書き込み速度の速い半導体メモリシステム１を実現することができる。

＜第２の実施の形態＞
以下、本発明の第２の実施の形態の半導体メモリシステム１０１および半導体メモリコントローラ１０２について図面を参照して説明する。
図７は、第２の実施の形態の半導体メモリシステム（Memory System）１０１の構成を示す構成図である。本実施の形態の半導体メモリシステム１０１および半導体メモリコントローラ１０２は、第１の実施の形態の半導体メモリシステム１および半導体メモリコントローラ２と類似しているため同じ構成要素には同じ符号を付し説明は省略する。なお、図７においては、選択信号線およびReady/Busy信号線は図示していない。

図７に示すように、本実施の形態の半導体メモリシステム１０１の基本的な構成は、半導体メモリシステム１と同様である。しかし、半導体メモリシステム１０１のメモリ部１２０を構成する２つのチップ１２１および１２２は、１個のメモリセルに３ビットデータを記憶可能な８値のメモリセルから構成されている。

半導体メモリシステム１０１では、ひとつのメモリセルに３ビットのデータを書き込むために、データは、第１のページのデータと、第２のページのデータと、第３のページのデータと、に分けられ、第１のページ、第２のページおよび第３のページのデータが順に１つのメモリセルに書き込みされる、すなわち、最初に、第１のページ書き込みプログラムが実行され、次に、第２のページ書き込みプログラムが実行され、最後に、第２のページ書き込みプログラムが実行され、それにより、メモリセルの閾値電圧が高い方に移動する。以下、第１のページを「Lowerページまたはローヤページ」、第２のページを「Middleページまたはミドルページ」、第３のページを「Upperページまたはアッパページ」ともいう。

それぞれの前記ページの書き込みプログラム時間は、Lower PageをＴ_Ｄ３Ｌとすると、Middle Pageのプログラム時間Ｔ_Ｄ３Ｍは約４×Ｔ_Ｄ３Ｌ、Upper Pageのプログラム時間Ｔ_Ｄ３Ｕは約１５×Ｔ_Ｄ３Ｌとなる。すなわち、半導体メモリシステム１０１においては、Upper Pageのプログラム時間が他のページと比較すると非常に長い。

次に、図８を用いて、本実施の形態のメモリコントローラ１０２の処理について説明する。図８は、本実施の形態のメモリコントローラ１０２のメモリインターリーブ方式による書き込みを説明するための説明図である。

図８に示すように、メモリコントローラ１０２は、最初にチップ０のLower Page、次にチップ０のMiddle Page、その次にチップ０のUpper Pageまで書き込みプログラムし、プログラム時間の最も長いUpper Pageまで行う、そして、その後、メモリコントローラ１０２は、チップ１の処理に切り替えて、チップ１のLower Page、チップ１のMiddle Page、チップ１のUpper Pageとプログラムを続ける。

すなわち、メモリコントローラ１０２は、それぞれのチップが、１個のメモリセルに３ビットデータを記憶可能な多数のメモリセルから構成されている、２個のチップ１２１、１２２からなるメモリ部１２０に、データを書き込むプログラムを制御する、半導体メモリコントローラ１０２であって、３ビットデータの書き込みプログラムが、３種類のプログラム時間の異なるページへの書き込みプログラムから構成されており、一のチップのメモリセルへの３種類のページへの書き込みプログラムの実行と、他の一のチップのメモリセルへの３種類のページへの書き込みプログラムの実行とを、メモリインターリーブ方式により実行する。

メモリシステム１０１においては、Upper pageのプログラム時間中に、別のチップのプログラムが実行できるため、無駄となる時間が短い。このため、本実施の形態のメモリシステム１０１は、書き込み速度が速い。また、本実施の形態のメモリコントローラ１０２は書き込み速度の速い半導体メモリシステム１０１を実現することができる。

また、本発明は、上述した実施の形態および変形例に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

第1の実施の形態の半導体メモリシステムの構成を示す構成図である。 多値メモリにおける、書き込みデータと閾値電圧との関係を説明するための説明図である。 公知のメモリシステムにおけるメモリインターリーブ方式による書き込みを説明するための説明図である。 公知のメモリシステムにおけるメモリインターリーブ方式による書き込みプログラムのタイミングチャートである。 第1の実施の形態の半導体メモリコントローラのメモリインターリーブ方式による書き込みを説明するための説明図である。 第1の実施の形態の半導体メモリコントローラのメモリインターリーブ方式による書き込みプログラムのタイミングチャートである。 第２の実施の形態の半導体メモリシステムの構成を示す構成図である。 第２の実施の形態の半導体メモリコントローラのメモリインターリーブ方式による書き込みを説明するための説明図である。

符号の説明

１…半導体メモリシステム
２…半導体メモリコントローラ
３…ホスト
２０…半導体メモリ部
２１、２２…チップ
２３、２４…メモリデータバス
２５…選択信号線
２６…Ready/Busy信号線
２７…選択信号線
２８…Ready/Busy信号線
１０１…半導体メモリシステム
１０２…半導体メモリコントローラ
１２１、１２２…チップ

Claims (5)

1. それぞれのチップが、１個のメモリセルにＮビットデータ（但しＮは２以上の整数）を記憶可能な多数のメモリセルから構成される、複数のチップからなる半導体メモリ部に、メモリインターリーブ方式により、データを書き込むプログラムを制御する、半導体メモリコントローラにおいて、
   前記Ｎビットデータの前記書き込みプログラムが、Ｎ種類のプログラム時間の異なるページへの書き込みプログラムから構成されており、
   一の前記チップの前記メモリセルへの前記Ｎ種類全てのページへの書き込みプログラムの実行後に、他の一の前記チップの前記メモリセルへの前記Ｎ種類の全てのページへの書き込みプログラムを実行することを特徴とする半導体メモリコントローラ。
2. 前記複数のチップが、２個のチップであることを特徴とする請求項１に記載の半導体メモリコントローラ。
3. 前記Ｎが、２または３であることを特徴とする請求項１に記載の半導体メモリコントローラ。
4. 前記メモリセルが、ＮＡＮＤ型フラッシュメモリセルであることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体メモリコントローラ。
5. 請求項１から請求項４のいずれか１項に記載の前記半導体メモリコントローラを有することを特徴とする半導体メモリシステム。

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