JP2007265475A - 半導体記憶装置の制御方法 - Google Patents
半導体記憶装置の制御方法 Download PDFInfo
- Publication number
- JP2007265475A JP2007265475A JP2006086241A JP2006086241A JP2007265475A JP 2007265475 A JP2007265475 A JP 2007265475A JP 2006086241 A JP2006086241 A JP 2006086241A JP 2006086241 A JP2006086241 A JP 2006086241A JP 2007265475 A JP2007265475 A JP 2007265475A
- Authority
- JP
- Japan
- Prior art keywords
- data
- writing
- memory device
- semiconductor memory
- signal processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000012545 processing Methods 0.000 claims abstract description 131
- 230000008569 process Effects 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 20
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001174 ascending effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- JLGLQAWTXXGVEM-UHFFFAOYSA-N triethylene glycol monomethyl ether Chemical compound COCCOCCOCCO JLGLQAWTXXGVEM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】複数ビットを保持するメモリセルを備えた半導体記憶装置3が第1レディ状態になったことを受けて制御装置2が第1信号処理を開始し、下位ビットデータが前記半導体記憶装置3に入力、書き込まれるステップS11〜S13と、前記半導体記憶装置3が第1ビジー状態となるステップS14と、遅くとも前記書き込みが終了した時点で前記半導体記憶装置3が第2レディ状態となり、前記第1信号処理が終了するステップS16、S17と、前記半導体記憶装置3が前記第2レディ状態になったことを受けて第2信号処理を開始し、上位ビットデータが前記半導体記憶装置に入力、書き込まれるステップS18〜S20とを具備し、前記上位ビットの書き込みと第2信号処理に要する期間Δt1は前記下位ビットの書き込みと第1信号処理に要する期間Δt2よりも長い。
【選択図】図7
Description
シフトレジスタ40は、複数の書き込みデータを保持する。
電圧発生回路50は正のチャージポンプ回路を有している。そして、外部から与えられる電圧Vcc1に基づいて正電圧(例えば20V、7V、5V等)を発生する。電圧発生回路50の発生する正電圧は、ロウデコーダ20やメモリセルアレイ10等に供給される。
データの書き込み動作について図2、図4及び図5を用いて説明する。図5はメモリセルの閾値分布を示すグラフであり、書き込み時おけるメモリセルの閾値電圧Vthの変化の様子を示している。データは、いずれか1本のワード線に共通接続された複数のメモリセル(これを1ページと呼ぶ)に対して一括して書き込まれる。
以上のようにして、1ページのメモリセルトランジスタに一括してデータが書き込まれる。
次に読み出し動作について図2及び図4を用いて説明する。読み出し時には、ビット線が所定の電圧にプリチャージされる。また、ロウデコーダ20によってセレクトゲート線SGD、SGSに例えば5Vが印加され、選択トランジスタST1、ST2がオン状態とされる。更に、非選択ワード線に例えば7Vが印加され、選択ワード線にVth1が印加される。これが第1の読み出しであり、保持されるデータの下位ビットが“1”であるか“0”であるかを判定する。ビット線に電流が流れれば、メモリセルがVth1でオン状態となっているということであるので、下位ビットが“1”であることが分かる。逆に流れなければ“0”であることが分かる。
次にデータの消去動作について説明する。データは、p型ウェル領域92を共用する全てのメモリセルから一括して消去される。消去動作は、FN tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。
図12はECC(Error Checking and Correcting)の例について示している。図示するように、CPU2は時刻t0〜t2の期間、メモリセルに時刻t4以降で書き込まれるべき下位ビットデータを、データ生成プログラム4に基づいて生成する(第1処理ステージ)。また時刻t2〜t4の期間、メモリセルに時刻t6以降で書き込まれるべき上位ビットデータを、データ生成プログラム4に基づいて生成する(第2処理ステージ)。第2処理ステージにおいてCPU2は、第1処理ステージに生成された下位ビットデータについてのECCデータと、第2処理ステージにおいて生成された上位ビットデータについてのECCデータもあわせて生成する。そして、下位ビットデータの書き込み時(時刻t5)に、下位ビットについてのECCデータもメモリセルに書き込まれる。また、上位ビットデータの書き込み時(時刻t7)に、上位ビットについてのECCデータもメモリセルに書き込まれる。
図13は音声符号化処理(MP3:MPEG-3 Audio Layer-III)の例について示している。図示するようにCPU2は、データ生成プログラム4に基づいてMP3エンコード処理を行う。エンコードされた音声データは、フラッシュメモリ3へ書き込まれる。なおMP3だけでなく、MPEG−2、MPEG−4等の画像処理であっても良いのは言うまでもない。
図14はまとめ処理の例について示している。複数のデータを生成した後、これらの複数のデータに関してまとめて別の処理を行うことがある。本例はこのような場合に係るものである。時刻t0〜t2においてCPU2は、データ生成プログラム4に基づいてデータ1を生成する(第1処理ステージ)。次に時刻t2〜t4においてCPU2は、データ生成プログラム4に基づいてデータ2を生成する(第2処理ステージ)。引き続き時刻t4〜t6においてCPU2は、データ生成プログラム4に基づいてデータ3を生成する(第3処理ステージ)。更に時刻t6〜t8においてCPU2は、データ生成プログラム4に基づいてデータ4を生成する(第4処理ステージ)。第4処理ステージにおいてCPU2は、第1乃至第4処理ステージで生成したデータ1〜4についてのまとめ処理も合わせて行う。
図15は監視処理の例について示している。CPU2は、メモリ監視プログラム6に基づいて、一定の時間間隔でフラッシュメモリ3の状態を監視していても良い。
図16はパーソナルコンピュータ、メモリカード、及びメモリカードリーダ/ライタ(reader/writer)の外観図である。図示するように、リーダ/ライタに110にメモリカード120が挿入される。リーダ/ライタ110は接続ケーブル130によってパーソナルコンピュータ140に接続される。メモリカード120は内部に上記実施形態で説明したNAND型フラッシュメモリ3を備えている。またパーソナルコンピュータ140は上記実施形態で説明したCPU2の機能を有し、リーダ/ライタ110を用いてメモリカード120からデータを読み出し、且つデータを書き込む。本例のように、メモリカードはCPUを保持せずにフラッシュメモリ3のみを搭載するものであっても良い。
CPU2及びフラッシュメモリ3は、例えばUSBメモリに設けられても良い。USBメモリは内部に上記実施形態で説明したCPU2及びNAND型フラッシュメモリ3を含み、USB端子によってパーソナルコンピュータに接続される。
CPU2及びフラッシュメモリ3はそれぞれ、例えばパーソナルコンピュータ及びポータブル音楽プレーヤであっても良い。ポータブル音楽プレーヤは、内部に上記実施形態で説明したNAND型フラッシュメモリ3を備えており、音楽データを保持する。そしてポータブル音楽プレーヤは接続ケーブル等によってパーソナルコンピュータに接続される。パーソナルコンピュータは上記実施形態で説明したCPU2の機能を有し、エンコードした音楽データをポータブル音楽プレーヤに書き込む。
CPU2及びフラッシュメモリ3は、例えばICカードであっても良い。図17及び図18は、ICカードの外観図及び内部ブロック図である。図示するように、ICカード150はMCU160及びプレーンターミナル170を備えている。MCU160は、フラッシュメモリ161と、その他の回路、例えばROM162、RAM163、及びCPU164を備えている。フラッシュメモリ161及びCPU164が、上記実施形態で説明したフラッシュメモリ3及びCPU2に相当する。CPU164は、例えば制御部165及び計算部166を備えている。そして制御部165によって各回路ブロックの接続などが制御され、計算部166によって信号処理等が行われる。
上記第1乃至第3の実施形態は、例えば上記のようなアプリケーションに適用することが出来る。
Claims (5)
- 各々が2ビット以上のデータを保持する複数のメモリセルを備えた半導体記憶装置の制御方法であって、
前記半導体記憶装置が、前記データの入力を受け付ける第1レディ状態となるステップと、
前記半導体記憶装置が前記第1レディ状態になったことを受けて、制御装置が前記半導体記憶装置に関する第1信号処理を開始し、前記データの下位ビットが前記半導体記憶装置に入力されるステップと、
前記メモリセルに前記下位ビットがページ単位で書き込まれるステップと、
前記下位ビットの書き込みが開始されることにより前記半導体記憶装置が、前記データの入力を受け付けない第1ビジー状態となるステップと、
遅くとも前記下位ビットの書き込みが終了した時点で前記半導体記憶装置が、前記データの入力を受け付ける第2レディ状態となり、前記第1信号処理が終了するステップと、
前記半導体記憶装置が前記第2レディ状態になったことを受けて、前記制御装置が前記半導体記憶装置に関する第2信号処理を開始し、前記データの上位ビットが前記半導体記憶装置に入力されるステップと、
前記メモリセルに前記上位ビットがページ単位で書き込まれるステップと、
遅くとも前記上位ビットの書き込みが終了した時点で、前記第2信号処理が終了するステップと
を具備し、前記上位ビットの書き込みに要する期間は前記下位ビットの書き込みに要する期間よりも長く、前記第2信号処理に要する期間は前記第1信号処理に要する期間よりも長い
ことを特徴とする半導体記憶装置の制御方法。 - 各々が2ビット以上のデータを保持する複数のメモリセルを備えた半導体記憶装置の制御方法であって、
前記半導体記憶装置が、前記データの入力を受け付ける第1レディ状態となるステップと、
前記半導体記憶装置が前記第1レディ状態になったことを受けて、制御装置が前記半導体記憶装置に関する第1信号処理を開始し、前記データの下位ビットが前記半導体記憶装置に入力されるステップと、
前記メモリセルに前記下位ビットがページ単位で書き込まれるステップと、
前記下位ビットの書き込みが開始されることにより前記半導体記憶装置が、前記データの入力を受け付けない第1ビジー状態となるステップと、
遅くとも前記下位ビットの書き込みが終了した時点で前記半導体記憶装置が、前記データの入力を受け付ける第2レディ状態となり、前記第1信号処理が終了するステップと、
前記半導体記憶装置が前記第2レディ状態になったことを受けて、前記制御装置が前記半導体記憶装置に関する第2信号処理を開始し、前記データの上位ビットが前記半導体記憶装置に入力されるステップと、
前記メモリセルに前記上位ビットがページ単位で書き込まれるステップと、
遅くとも前記上位ビットの書き込みが終了した時点で、前記第2信号処理が終了するステップと
を具備し、前記上位ビットの書き込みに要する期間は前記下位ビットの書き込みに要する期間よりも長く、前記第2信号処理で処理されるデータ量は前記第1信号処理で処理されるデータ量よりも多い
ことを特徴とする半導体記憶装置の制御方法。 - 前記データの下位ビットが前記半導体記憶装置に入力されるステップは、前記下位ビットが第1レジスタ回路に格納されるステップと、
前記第1レジスタ回路に格納された前記下位ビットが第2レジスタ回路に転送され、前記第1レジスタ回路が空になるステップと
を備え、前記第1レジスタ回路が空になった時点で、前記半導体記憶措置は第1ビジー状態から第2レディ状態に遷移する
ことを特徴とする請求項1または2記載の半導体記憶装置の制御方法。 - 前記半導体記憶装置はメモリカードに搭載され、
前記制御装置は、前記メモリカードに接続可能なコンピュータに搭載される
ことを特徴とする請求項1乃至3いずれか1項記載の半導体記憶装置の制御方法。 - 前記第1、第2信号処理の少なくともいずれかは音声の符号化処理であり、前記半導体記憶装置に書き込まれる前記データは、前記符号化処理によって得られた符号化音声データである
ことを特徴とする請求項1乃至4いずれか1項記載の半導体記憶装置の制御方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006086241A JP4693675B2 (ja) | 2006-03-27 | 2006-03-27 | 半導体記憶装置の制御方法 |
US11/691,799 US7515466B2 (en) | 2006-03-27 | 2007-03-27 | Method for controlling semiconductor storage device comprising memory cells each configured to hold multi-bit data, and memory card provided with semiconductor storage device |
US12/405,968 US8089806B2 (en) | 2006-03-27 | 2009-03-17 | Method for controlling semiconductor storage device comprising memory cells each configured to hold multi-bit data, and memory card provided with semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006086241A JP4693675B2 (ja) | 2006-03-27 | 2006-03-27 | 半導体記憶装置の制御方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2007265475A true JP2007265475A (ja) | 2007-10-11 |
JP2007265475A5 JP2007265475A5 (ja) | 2008-04-10 |
JP4693675B2 JP4693675B2 (ja) | 2011-06-01 |
Family
ID=38606196
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006086241A Expired - Fee Related JP4693675B2 (ja) | 2006-03-27 | 2006-03-27 | 半導体記憶装置の制御方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7515466B2 (ja) |
JP (1) | JP4693675B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010020715A (ja) * | 2008-07-14 | 2010-01-28 | Toshiba Corp | 半導体メモリコントローラおよび半導体メモリシステム |
JP2010287303A (ja) * | 2009-05-15 | 2010-12-24 | Panasonic Corp | 半導体記録装置 |
JP2011502323A (ja) * | 2007-10-31 | 2011-01-20 | マイクロン テクノロジー, インク. | 不揮発性マルチレベルメモリセル |
KR20120055544A (ko) * | 2009-07-08 | 2012-05-31 | 샌디스크 테크놀로지스, 인코포레이티드 | 비휘발성 메모리를 위한 최적화된 페이지 프로그래밍 순서 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4693675B2 (ja) | 2006-03-27 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置の制御方法 |
US8259497B2 (en) * | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
TWI362667B (en) * | 2007-12-31 | 2012-04-21 | Phison Electronics Corp | Data writing method for flash memory and controller thereof |
CN101364444B (zh) * | 2008-02-05 | 2011-05-11 | 威盛电子股份有限公司 | 控制方法及运用该控制方法的存储器及处理系统 |
US7864578B2 (en) * | 2008-06-30 | 2011-01-04 | Kabushiki Kaisha Toshiba | Semiconductor memory repairing a defective bit and semiconductor memory system |
US9171627B2 (en) | 2012-04-11 | 2015-10-27 | Aplus Flash Technology, Inc. | Non-boosting program inhibit scheme in NAND design |
US9087595B2 (en) | 2012-04-20 | 2015-07-21 | Aplus Flash Technology, Inc. | Shielding 2-cycle half-page read and program schemes for advanced NAND flash design |
US9218242B2 (en) * | 2013-07-02 | 2015-12-22 | Sandisk Technologies Inc. | Write operations for defect management in nonvolatile memory |
US9063671B2 (en) | 2013-07-02 | 2015-06-23 | Sandisk Technologies Inc. | Write operations with full sequence programming for defect management in nonvolatile memory |
US11017838B2 (en) | 2016-08-04 | 2021-05-25 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices |
US9761300B1 (en) * | 2016-11-22 | 2017-09-12 | Micron Technology, Inc. | Data shift apparatuses and methods |
JP2019117676A (ja) * | 2017-12-27 | 2019-07-18 | 東芝メモリ株式会社 | メモリシステム |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001325796A (ja) * | 2000-03-08 | 2001-11-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000067583A (ja) * | 1998-08-25 | 2000-03-03 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
JP2001143494A (ja) * | 1999-03-19 | 2001-05-25 | Toshiba Corp | 半導体記憶装置 |
JP2001093288A (ja) | 1999-09-20 | 2001-04-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2004071119A (ja) * | 2002-08-09 | 2004-03-04 | Renesas Technology Corp | 半導体記憶装置 |
JP2004127405A (ja) * | 2002-10-01 | 2004-04-22 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
US7215579B2 (en) * | 2005-02-18 | 2007-05-08 | Micron Technology, Inc. | System and method for mode register control of data bus operating mode and impedance |
JP4693675B2 (ja) | 2006-03-27 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置の制御方法 |
-
2006
- 2006-03-27 JP JP2006086241A patent/JP4693675B2/ja not_active Expired - Fee Related
-
2007
- 2007-03-27 US US11/691,799 patent/US7515466B2/en active Active
-
2009
- 2009-03-17 US US12/405,968 patent/US8089806B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001325796A (ja) * | 2000-03-08 | 2001-11-22 | Toshiba Corp | 不揮発性半導体記憶装置 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011502323A (ja) * | 2007-10-31 | 2011-01-20 | マイクロン テクノロジー, インク. | 不揮発性マルチレベルメモリセル |
US8611152B2 (en) | 2007-10-31 | 2013-12-17 | Micron Technology, Inc. | Non-volatile multilevel memory cells |
US9070450B2 (en) | 2007-10-31 | 2015-06-30 | Micron Technology, Inc. | Non-volatile multilevel memory cells |
JP2010020715A (ja) * | 2008-07-14 | 2010-01-28 | Toshiba Corp | 半導体メモリコントローラおよび半導体メモリシステム |
JP2010287303A (ja) * | 2009-05-15 | 2010-12-24 | Panasonic Corp | 半導体記録装置 |
KR20120055544A (ko) * | 2009-07-08 | 2012-05-31 | 샌디스크 테크놀로지스, 인코포레이티드 | 비휘발성 메모리를 위한 최적화된 페이지 프로그래밍 순서 |
JP2012533139A (ja) * | 2009-07-08 | 2012-12-20 | サンディスク テクノロジーズ インコーポレイテッド | 不揮発性メモリの最適化ページプログラミング順序 |
KR101701361B1 (ko) | 2009-07-08 | 2017-02-01 | 샌디스크 테크놀로지스 엘엘씨 | 비휘발성 메모리를 위한 최적화된 페이지 프로그래밍 순서 |
Also Published As
Publication number | Publication date |
---|---|
JP4693675B2 (ja) | 2011-06-01 |
US7515466B2 (en) | 2009-04-07 |
US20070245098A1 (en) | 2007-10-18 |
US8089806B2 (en) | 2012-01-03 |
US20090180318A1 (en) | 2009-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4693675B2 (ja) | 半導体記憶装置の制御方法 | |
JP4427382B2 (ja) | 不揮発性半導体記憶装置 | |
US11037634B2 (en) | Semiconductor storage device having a group adjacent bit lines connected to sense circuits that are each connected to a different data bus | |
US7423910B2 (en) | Semiconductor device including MOS transistors having floating gate and control gate | |
US9330766B1 (en) | Semiconductor device and operating method thereof | |
JP2008251138A (ja) | 不揮発性半導体メモリ、不揮発性半導体メモリの制御方法、不揮発性半導体メモリシステム、及びメモリカード | |
JP2007133927A (ja) | 半導体記憶装置及びその制御方法 | |
CN106981310B (zh) | 半导体存储器装置及其操作方法 | |
JP2007133996A (ja) | 半導体記憶装置及びその制御方法 | |
JP2008021394A (ja) | メモリコントローラ | |
KR100699370B1 (ko) | 부유 게이트 및 제어 게이트를 각각 구비하는 복수의mos 트랜지스터를 갖는 반도체 기억 장치, 및 그 반도체기억 장치를 포함하는 메모리 카드 | |
JP2009016021A (ja) | Nand型フラッシュメモリ | |
KR20190018326A (ko) | 메모리 시스템 및 그의 동작방법 | |
US20140063941A1 (en) | Semiconductor memory device | |
US9472292B1 (en) | Semiconductor memory device | |
KR101098708B1 (ko) | 전기 축적층과 제어 게이트를 구비한 비휘발성 반도체 기억 장치 | |
JP4469651B2 (ja) | 不揮発性半導体記憶装置 | |
US7782669B2 (en) | Memory system | |
JP2012133843A (ja) | 半導体記憶装置 | |
TWI655634B (zh) | Semiconductor memory device | |
US8296499B2 (en) | Flash memory device and program method thereof | |
KR102039431B1 (ko) | 반도체 메모리 장치 및 이의 동작 방법 | |
JP2010282492A (ja) | メモリシステム | |
US20200057574A1 (en) | Cache buffer and semiconductor memory device having the same | |
TW202034333A (zh) | 半導體記憶裝置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080226 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100928 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101005 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110201 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110222 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |