JP2011502323A - 不揮発性マルチレベルメモリセル - Google Patents

Abstract

本開示は、不揮発性マルチレベルメモリセルを動作させるための方法、デバイス、モジュールおよびシステムを含む。１つの方法の実施形態は、行選択線に結合された第１のセルに、第１のセルをプログラムすることができる第１の複数のプログラムステートを割り当てるステップを含む。この方法は、行選択線に結合された第２のセルに、第２のセルをプログラムすることができる第２の複数のプログラムステートを割り当てるステップを含み、第２の複数のプログラムステートは、第１の複数のプログラムステートよりも多い。この方法は、第２の複数のプログラムステートのうち１つに第２のセルをプログラムする前に、第１の複数のプログラムステートのうち１つに第１のセルをプログラムするステップを含む。
【選択図】図２

Description

本開示は、一般には半導体デバイス、より詳細には不揮発性マルチレベルメモリセルを有するメモリデバイスに関する。

メモリデバイスは、典型的には、コンピュータまたはその他の電子デバイスの内部部品、半導体、集積回路として提供される。とりわけ、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、同期動的ランダムアクセスメモリ（ＳＤＲＡＭ）およびフラッシュメモリを含む、様々なタイプのメモリが存在する。

フラッシュメモリデバイスは、広範囲のエレクトロニクス用途のための不揮発性メモリとして利用される。フラッシュメモリデバイスは、典型的には、記録密度を高くし、信頼度を高くし、消費電力を小さくすることができる１トランジスタメモリセルを使用する。

フラッシュメモリの用途としては、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラおよび携帯電話のメモリが挙げられる。ベーシックインプット／アウトプットシステム（ＢＩＯＳ）などのプログラムコードやシステムデータは、典型的には、フラッシュメモリデバイス内に記憶される。この情報は、とりわけパーソナルコンピュータシステムで使用することができる。

２つの一般的なタイプのフラッシュメモリアレイのアーキテクチャは、「ＮＡＮＤ」アーキテクチャおよび「ＮＯＲ」アーキテクチャであり、それぞれの基本的なメモリセル構造が構成される論理形式に関してそのように称される。

ＮＡＮＤアレイアーキテクチャは、アレイのそれぞれのフローティングゲートメモリセルのゲートがライン、たとえばワード線を行毎に行選択線に結合するように、フローティングゲートメモリセルのアレイをマトリックス状に配列する。しかしながら、各メモリセルは、そのドレインによって列センス線、たとえばビット線に直接結合されるわけではない。そのかわりに、アレイのメモリセルは、ソース線と列センス線の間で、ソースとドレインに直列で結合される。

ＮＡＮＤアレイアーキテクチャ内のメモリセルを、所望の状態に構成、たとえばプログラムすることができる。すなわち、電荷をメモリセルのフローティングゲートに配置したり、メモリセルのフローティングゲートから除去したりして、セルを複数の格納状態にすることができる。たとえば、シングルレベルセル（ＳＬＣ）は２つのバイナリステート、たとえば１または０を表すことができる。フラッシュメモリセルは、３桁以上、たとえば１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０および１１１０などの複数のバイナリステートを格納することもできる。このようなセルは、マルチステートメモリセル、マルチビットセルまたはマルチレベルセル（ＭＬＣ）と称することができる。ＭＬＣにより、各セルが１ビット超を表すので、メモリセルの数を増やすことなく、より高密度のメモリを製造することができるようになる。ＭＬＣは、２つ以上のプログラムステートを有することができ、たとえば、４ビットを表すことができるセルは、１５個のプログラムステートおよび１つの消去ステートを有することができる。

ＮＡＮＤフラッシュメモリをスケーリングする際、隣接するメモリセルフローティングゲート同士を結合させる寄生容量が問題となる。フローティングゲート−フローティングゲート（ＦＧ−ＦＧ）間の干渉により、分散がより緊密であるべきときに、Ｖｔをより広範囲に分散させる可能性がある。より広範囲に分散させた結果、プログラムされた性能の劣化ならびにその他の問題が引き起こされる可能性がある。

シングルレベルセル（ＳＬＣ）ＮＡＮＤアレイに関するこれらの問題は、マルチレベルセル（ＭＬＣ）ＮＡＮＤアレイにおいて起こる問題よりもさらに大きい。ＭＬＣメモリは、格納されるステート毎に異なるしきい値レベルを使用することによって、それぞれのセルにマルチビットを格納する。ＳＬＣメモリデバイスと比べて、隣接するしきい値電圧分散同士の差は、非常に小さくすることができる。したがって、ＭＬＣデバイス内のフローティングゲート−フローティングゲート結合の効果は、非常に高くなる。

本開示の諸実施形態とともに使用することができる不揮発性メモリアレイの一部分を概略的に示す図である。 本開示の一実施形態による異なるビット割り当てを有するセルに関連するしきい値電圧分散イメージを示す図である。 本開示の一実施形態による異なるビット割り当てを有するセルに関連するしきい値電圧分散イメージを示す図である。 本開示の一実施形態による少なくとも１つのメモリデバイスを有する電子メモリシステムの機能的ブロック図である。 本開示の一実施形態による少なくとも１つのメモリデバイスを有するメモリモジュールの機能的ブロック図である。

本開示の諸実施形態により、不揮発性マルチレベルメモリセルを動作させるための方法、デバイスおよびシステムが提供される。１つの方法の実施形態は、行選択線に結合された第１のセルに、第１のセルをプログラムすることができる第１の複数のプログラムステートを割り当てるステップを含む。この方法は、行選択線に結合された第２のセルに、第２のセルをプログラムすることができる第２の複数のプログラムステートを割り当てるステップを含み、この第２の複数のプログラムステートは、第１の複数のプログラムステートよりも多い。この方法は、第２の複数のプログラムステートのうち１つに第２のセルをプログラムする前に、第１の複数のプログラムステートのうち１つに第１のセルをプログラムするステップを含む。

いくつかの実施形態では、行選択線に結合された第３のセルが、第３のセルをプログラムすることができる第３の複数のプログラムステートに割り当てられる。そのような実施形態では、第３の複数のプログラムステートは、第２の複数のプログラムステートよりも多く、第３のセルは、第１および第２のセルの後にプログラムされる。複数のセルに割り当てられた複数のプログラムステートおよび／またはビットセルの割り当ては、複数のセルに関連するプログラミングシーケンスに基づくことができる。

本開示の以下の詳細な説明では添付の図面が参照されるが、その図面は、本開示の一部を成し、本開示の様々な実施形態をどのように実施し得るかを例示するものである。これらの実施形態は、当業者が本開示の諸実施形態を実施できるようにするのに十分に詳細に記載されるが、その他の実施形態を利用することができ、本開示の範囲から逸脱することなくプロセス変更、電気的な変更および／または構造的変更を成し得ることを理解されたい。

図１は、本開示の諸実施形態とともに使用することができる不揮発性メモリアレイ１００の一部分を概略的に示す図である。図１の実施形態は、ＮＡＮＤアーキテクチャ不揮発性メモリを示す。しかしながら、本明細書に記載される諸実施形態は、この例に限定されるものではない。図１に示されように、メモリアレイ１００は、行選択線１０５−１、・・・、１０５−Ｎおよび交差する列センス線１０７−１、・・・、１０７−Ｍを含む。本明細書では、行選択線を、「ワード線」と称することができ、列センス線を「ビット線」と称することができる。デジタル環境でのアドレス指定を簡単にするために、ワード線１０５−１、・・・、１０５−Ｎの数およびビット線１０７−１、・・・、１０７−Ｍの数はそれぞれ、２の累乗のいずれかの数となり、たとえば２５６ワード線×４，０９６ビット線となる。

メモリアレイ１００は、ＮＡＮＤストリング１０９−１、・・・、１０９−Ｍを含む。ＮＡＮＤストリングはそれぞれ、不揮発性メモリセル１１１−１、・・・、１１１−Ｎを含み、これらのセルはそれぞれ、ワード線１０５−１、・・・、１０５−Ｎとローカルビット線１０７−１、・・・、１０７−Ｍの交点に配置される。各ＮＡＮＤストリング１０９−１、・・・、１０９−Ｍの不揮発性メモリセル１１１−１、・・・、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）たとえば電界効果トランジスタ（ＦＥＴ）１１３とドレイン選択ゲート（ＳＧＤ）たとえばＦＥＴ１１９との間で、ソースからドレインに直列に接続される。ソース選択ゲート１１３は、ローカルビット線１０７−１とソース選択線１１７との交点に配置され、一方、ドレイン選択ゲート１１９は、ローカルビット線１０７−１とドレイン選択線１１５との交点に配置される。

図１に例示された実施形態に示されるように、ソース選択ゲート１１３のソースは、共通ソース線１２３に接続される。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続される。ドレイン選択ゲート１１９のドレインは、ドレインコンタクト１２１−１で、対応するＮＡＮＤストリング１０９−１に関するローカルビット線１０７−１に接続される。ドレイン選択ゲート１１９のソースは、対応するＮＡＮＤストリング１０９−１の最後のメモリセル１１１−Ｎ、たとえばフローティングゲートのトランジスタのドレインに接続される。

様々な実施形態において、不揮発性メモリセル１１１−１、・・・、１１ｌ−Ｎの構造は、ソースと、ドレインと、フローティングゲートまたは電荷格納層と、制御ゲートとを含む。不揮発性メモリセル１１１−１、・・・、１１１−Ｎの制御ゲートは、それぞれワード線１０５−１、・・・、１０５−Ｎに接続される。不揮発性メモリセル１１１−１、・・・、１１１−Ｎの列は、所与のローカルビット線、たとえば１０７−１、・・・、１０７−Ｍにそれぞれ結合された、ＮＡＮＤストリング、たとえば１０９−１、・・・、１０９−Ｍを構成する。不揮発性メモリセルの行は、所与のワード線、たとえば１０５−１、・・・、１０５−Ｎに共通して結合される。ＡＮＤアレイアーキテクチャは、メモリセルのストリングが選択ゲート間に並列に結合されることを除き、同じようにレイアウトされることになる。

当業者には理解されるように、選択されたワード線、たとえば１０５−１、・・・、１０５−Ｎに結合されたセルのサブセットを、グループとして一緒にプログラムおよび／または読み取ることができる。プログラミング動作、たとえば書き込み動作は、所望のプログラムステートに対応する所望のプログラム電圧レベルまで、選択されたセルのしきい値電圧（Ｖｔ）を上げるために、複数のプログラムパルス、たとえば１６Ｖ〜２０Ｖを選択されたワード線に印加するステップを含むことができる。読み取り／感知動作は、選択されたセルのステートを決定するために、選択されたセルに結合されたビット線の電圧および／または電流の変化を感知するステップを含むことができる。読み取りおよび／またはプログラム確認動作は、選択されていないセルのしきい値電圧に関係なく、選択されていないセルを導通状態にするのに十分な電圧、たとえば５．５Ｖでストリングの選択されていないセルにバイアスしながら、読み取り電圧、たとえば０Ｖ〜５Ｖを選択されたワード線に印加するステップを含むことができる。選択されたワード線に印加された具体的な読み取り電圧に応答して、選択されたセルが導通するか否かを決定するために、読み取られている／確認されている選択されたセルに対応するビット線を感知することができる。

様々な例において、ビット線１０７−１、・・・、１０７−Ｍを、偶数番号が付けられたビット線と奇数番号が付けられたビット線とに分けることができる。そのような場合には、図２および３に関連して以下にさらに記載されるように、選択されたワード線および偶数番号が付けられたビット線に対応するセルを、一緒にプログラムし、データの偶数の論理ページと呼ぶことができる。同様に、選択されたワード線および奇数番号が付けられたビット線に対応するセルを、一緒にプログラムし、データの奇数の論理ページと呼ぶことができる。偶数番号が付けられたビット線と奇数番号が付けられたビット線に、たとえば偶数ページと奇数ページに交互に結合されたセルを、様々な時点でプログラムする、および／または読み取ることができる。たとえば、選択されたワード線に関連する偶数ページは、選択されたワード線に関連する奇数ページの前に、プログラムするおよび／または読み取ることができる。

当業者には理解されるように、ワード線１０５−１、・・・、１０５−Ｎ、たとえば物理的行を、別々の時点でプログラムされるおよび／または読み取られる複数の論理ページに分けることにより、隣接するビット線、たとえば隣接する偶数のビット線および奇数のビット線を遮蔽することができ、それにより読み取りおよび／またはプログラム確認動作に関連するビット線結合を低減することができる。隣接するビット線結合は、不正確な読み取りおよび／または確認動作につながる可能性があるビット線上の電圧ノイズを生成することがある。

しかしながら、隣接するメモリセルを異なる時点でプログラムするとＦＧ−ＦＧ干渉効果に起因して、望ましくないＶｔシフトにつながる可能性がある。たとえば、先にプログラムされたセル、たとえば偶数のビット線に結合されたセルのＶｔレベルは、続いてプログラムされた隣接するセル、たとえば奇数のビット線に結合されたセルのＶｔ上昇に起因して、所望のプログラムされたレベルからシフトされる可能性がある。ＦＧ−ＦＧ干渉に起因するプログラムされたセルのＶｔレベルシフトは、誤ったデータ読み取りにつながる可能性がある。望ましくないＦＧ−ＦＧ干渉は、メモリデバイスのスケーリングに起因して増大する。すなわち、隣接するセル、たとえば隣接するフローティングゲートの物理的な近接性が減少するにつれて、ＦＧ−ＦＧ干渉効果は増大する。

図２および３に関して記載されるように、本開示の様々な実施形態は、偶数のビット線セルおよび奇数のビット線セルに割り当てられた複数のプログラムステートを変更するによって、偶数の論理ページおよび奇数の論理ページに対応する交互にプログラムされたおよび／または読み取られたセルに関連するＦＧ−ＦＧ干渉効果を補償することができる。複数の割り当てられたプログラムステート、たとえば所与のセルをプログラムすることができる複数の異なるＶｔレベルは、メモリセルに対するビット割り当てに対応する。いくつかの実施形態では、ビット割り当ては、非整数のビット割り当てである。すなわち、特定のセルを、非整数のビット、たとえば１．５ビット、２．５ビット、３．５ビット、４．５ビットなどを表すビット値に割り当てることができる。

様々な実施形態において、異なるセルに割り当てられた複数のプログラムステート、たとえば異なるセルによって格納可能な複数のバイナリビットは、特定のプログラミングシーケンスに基づく。すなわち、様々な実施形態において、選択されたワード線に結合されたセルのサブセットは、サブセットがプログラムされる順序に依存する、割り当てられた様々な複数のプログラムステートである。そのような諸実施形態では、前もって適時にプログラムされるセルのサブセットの割り当てられたプログラムステートの数は、後で適時にプログラムされるセルのサブセットよりも少ない。前もって適時にプログラムされるサブセットに割り当てるプログラムステートを少なくし、後で適時にプログラムされるサブセットに割り当てるプログラムステートを多くすることにより、隣接するセル、たとえば偶数のビット線および奇数のビット線に結合された隣接するセルに関するＦＧ−ＦＧ干渉による悪影響を低減しながら、不揮発性マルチレベルメモリセルのアレイ、たとえば図１に示されたアレイ１００に関連する保存容量を維持または増加させることができる。

図２は、本開示の一実施形態による異なるビット割り当てを有するセルに関連するしきい値電圧分散イメージを示す。図２に示される実施形態は、ワード線（ＷＬ）２０５に結合された複数のセル２０２／２０３を示す。図２に示されるように、セル２０２は、偶数番号が付けられたビット線２３２−１（ＢＬｅ−１）、２３２−２（ＢＬｅ−２）、・・・、２３２−Ｎ（ＢＬｅ−Ｎ）に結合され、セル２０３は、奇数番号が付けられたビット線２３３−１（ＢＬｏ−１）、２３３−２（ＢＬｏ−２）、・・・、２３３−Ｎ（ＢＬｏ−Ｎ）に結合される。すなわち、セル２０２は、ワード線２０５に沿って交互に並ぶビット線上のセル２０３と混交する。本明細書を読むとわかるように、ビット線を、動作中に、セル２０２／２０３のＶｔレベルを決定するために使用できる感知回路（図示せず）に結合することができる。図２の実施形態には１本のワード線２０５のみが示されているが、諸実施形態は、任意の数のワード線、たとえば図１に示されるワード線１０５−１から１０５−Ｎを含むことができる。

図２の実施形態では、偶数のビット線セル２０２を、グループとして一緒にプログラムおよび読み取り、これらのビット線セル２０２はワード線２０５に関連する偶数ページに対応する。同様に、奇数のビット線セル２０３を、グループとして一緒にプログラムおよび読み取り、これらのビット線２０３はワード線２０５に関連する奇数ページに対応する。すなわち、プログラム動作、確認動作および／または読み取り動作を、グループとして偶数のビット線セル２０２に対して行うことができ、グループとして奇数のビット線セル２０３に対して行うことができる。

図２の実施形態は、それぞれ対応する偶数のビット線２３２−１、２３２−２、・・・、２３２−Ｎに結合されたセル２０２に対応する複数のしきい値電圧（Ｖｔ）分散イメージ２３４−１、２３４−２、・・・、２３４−Ｎを示す。Ｖｔ分散イメージ２３５−１、２３５−２、・・・、２３５−Ｎは、それぞれ対応する奇数のビット線２３３−１、２３３−２、・・・、２３３−Ｎに結合されたセル２０３に対応する。偶数のビット線のＶｔ分散イメージ２３４−１、２３４−２、・・・、２３４−Ｎは、３つの割り当てられたプログラムステート、たとえば図示のようにＶｔ分散Ｌ０、ＬｌおよびＬ２を有するセル２０２に対応する。奇数のビット線のＶｔ分散イメージ２３５−１、２３５−２、・・・、２３５−Ｎは６つの割り当てられたプログラムステート、たとえば図示にようにＶｔ分散Ｌ０、Ｌｌ、Ｌ２、Ｌ３、Ｌ４およびＬ５を有する奇数のビット線セル２０３に対応する。すなわち、セル２０２のＶｔが分散イメージ２３４−１、２３４−２、・・・、２３４−Ｎに関連する３つの割り当てられたＶｔ分散Ｌ０、Ｌｌ、およびＬ２のうち１つ以内となるように、偶数のビット線セル２０２をプログラムすることができる。同様に、セル２０３のＶｔが分散イメージ２３５−１、２３５−２、・・・、２３５−Ｎに関連する６つの割り当てられたＶｔ分散Ｌ０、Ｌｌ、Ｌ２、Ｌ３、Ｌ４およびＬ５のうち１つ以内となるように、奇数のビット線セル２０３をプログラムすることができる。本明細書を読むとわかるように、Ｌ０ステートは、消去ステートまたは最下位プログラムステートと称することができる。動作時に、メモリセル２０２および２０３は、書き込み動作を介してそれぞれ対応する割り当てられたステートのうち１つにプログラムする前に、Ｌ０消去ステートにすることができる。

動作中、偶数のビット線セル２０２は、選択されたワード線２０５に結合された混交する奇数のビット線セル２０３より前にプログラムされる。すなわち、書き込み動作中、偶数のビット線２３２−１、２３２−２、・・・、２３２−Ｎに結合されたセル２０２は、それぞれ対応するＶｔ分散イメージ２３４−１、２３４−２、・・・、２３４−Ｎに示される３つのプログラムステートのうち１つにプログラムされ、次いで、奇数のビット線２３３−１、２３３−２、・・・、２３３−Ｎに結合されたセル２０３が、それぞれ対応するＶｔ分散イメージ２３５−１、２３５−２、・・・、２３５−Ｎに示される６つのプログラムステートのうち１つに続いてプログラムされる。

図２に示されるように、Ｖｔ分散イメージ２３４−１、２３４−２、・・・、２３４−Ｎは、１．５ビット／セルを表すセル２０２に対応し、Ｖｔ分散イメージ２３５−１、２３５−２、・・・、２３５−Ｎは、２．５ビット／セルを表すセル２０３に対応する。すなわち、所与のメモリセル２０２／２０３をプログラムすることができる割り当てられた複数のステートは、所与のセルによって格納可能な割り当てられた複数のバイナリビットに対応する。図２に示された実施形態では、セル２０２および２０３のそれぞれは、非整数のビット割り当てを有する。たとえば、偶数のビット線セル２０２は、１．５ビットのセルであり、たとえば、セル２０２に関連する３つの割り当てられたプログラムステートは、１．５バイナリビットの格納されたデータを表すことができる。奇数のビット線セル２０３は２．５ビットのセルであり、たとえば、セル２０３に関連する６つの割り当てられたプログラムステートは、２．５バイナリビットの格納されたデータを表すことができる。諸実施形態は、図２に示された例に限定されるものではない。

たとえば、偶数のビット線セルおよび奇数のビット線セルは、様々な異なるプログラムステート割り当ておよび対応する異なるビット割り当てを有することができる。いくつかの実施形態では、偶数のビット線セル２０２は、６つのステートにプログラム可能であり、たとえば、セル２０２は２．５ビットのセルある。また、奇数のビット線セル２０３は１２個のステートにプログラム可能であり、たとえば、セル２０３は３．５ビットのセルである。いくつかの実施形態では、偶数のビット線セル２０２は３つのステートにプログラム可能であり、たとえば、セル２０２は１．５ビットのセルである。また、奇数のビット線セル２０３は２４個のステートにプログラム可能であり、たとえば、セル２０３は４．５ビットのセルである。本開示の諸実施形態は、非整数のビット割り当てを有するメモリセルに限定されるものではない。たとえば、いくつかの実施形態では、偶数のビット線のセルおよび／または奇数のビット線セルは、４つのステート、８つのステート、１６個のステートまたは３２個のステートにそれぞれプログラム可能な２ビット、３ビット、４ビットまたは５ビットのセルとすることができる。

図２に例示された実施形態は、偶数のビット線セル２０２および奇数のビット線セル２０３に関連する読み取りマージンを含む。Ｖｔ分散イメージ２３４−１、２３４−２、・・・、２３４−Ｎに示されるように、偶数のビット線セル２０２は、隣接するプログラムステートＬｌとＬ２の間に、関連する読み取りマージンＲＤｅを含む。Ｖｔ分散イメージ２３５−１、２３５−２、・・・、２３５−Ｎに示されるように、奇数のビット線セル２０３は、隣接するプログラムステートＬｌとＬ２の間に、関連する読み取りマージンＲＤｏを含む。偶数のビット線セル２０２の割り当てられたプログラムステート／ビットの数は奇数のビット線セル２０３よりも少ないので、読み取りマージンＲＤｅは、読み取りマージンＲＤｏよりも大きい。当業者には理解されるように、有限のプログラミングウィンドウが存在するので、割り当てられたステートの数が増加するにつれて、隣接するプログラムステート間の電圧マージンは小さくなる。隣接するプログラムステート間の読み取りマージンが小さくなると、標的セルのステートを正確に読み取る能力が低くなる可能性がある。この問題は、所望のステートにプログラムされている標的セルに続いてプログラムされる隣接するセルによって引き起こされるＦＧ−ＦＧ干渉効果に起因して、プログラムされた標的セルに対するＶｔシフトによって悪化する可能性がある。

図２の実施形態に示されるように、書き込み動作中の適時に前もってプログラムされる偶数のビット線セル２０２のプログラムステートの数は、書き込み動作中にワード線２０５に結合された混交するセル２０２の後にプログラムされる奇数のビット線セル２０３よりも少ない。続いてプログラムされる隣接する奇数のビット線セル２０３に割り当てられたプログラムステートの数よりも少ない数のプログラムステートを偶数のビット線セル２０２に割り当てることにより、様々な効果を奏することができる。例として、偶数のセルおよび奇数のセルに割り当てられた異なる数のプログラムステートは、交互にプログラムされた偶数のビット線セル２０２および奇数のビット線セル２０３に関連するＦＧ−ＦＧ干渉の悪影響を低減することができる。

たとえば、偶数のビット線セル２０２は、奇数のビット線セル２０３の前にプログラムされるので、偶数のビット線セル２０２はより少ない数のプログラムステートに割り当てられ、これらのプログラムステートは、奇数のビット線セル２０３に対応する読み取りマージンＲＤｏに比べて、隣接するステート間に対応する大きな読み取りマージンＲＤｅを有する。偶数のビット線セル２０２に関連する読み取りマージンＲＤｅは、奇数のビット線セル２０３に関連する読み取りマージンＲＤｏよりも大きいので、偶数のビット線セル２０２は、続いてプログラムされる隣接する奇数のビット線セル２０３からのＦＧ−ＦＧ干渉に関連するＶｔシフトに起因する誤ったデータ読み取りの影響を受けにくい。

奇数のビット線セル２０３は、偶数のビット線セル２０２の後にプログラムされるので、奇数のビット線セル２０３はより多くの数のプログラムステートに割り当てられ、これらのプログラムステートは、偶数のビット線セル２０２に対応する読み取りマージンＲＤｅに比べて、隣接するステート間に対応する小さな読み取りマージンＲＤｏを有する。偶数のビット線セル２０２のＶｔレベルは、所望のプログラムステートにプログラムされ、それに続くさらなるプログラミングによって増加しないので、奇数のビット線セル２０３は、隣接する偶数のビット線セル２０２によって引き起こされるＦＧ−ＦＧ干渉の影響を受けにくい。

本開示の様々な実施形態では、不揮発性メモリセルのアレイに関連するプロセッサまたは外部ホストから受け取ったデータ取り出し要求に応答して、隣接するビット線セル２０２および２０３によって格納されたデータを組み合わせることができる。たとえば、図２に示された実施形態では、１．５ビット／セルのビット割り当てを有するセル２０２によって格納されたデータを、２．５ビット／セルのビット割り当てを有する隣接するセル２０３によって格納されたデータと組み合わせて、それにより組み合わせた隣接するセル２０２および２０３があわせて４論理ビット、たとえば１．５＋２．５ビットを表すようにすることができる。

たとえば、図２に例示された実施形態では、１対の隣接するセル、たとえば３つの割り当てられたプログラムステートを有する１．５ビットのセル２０２および６つの割り当てられたプログラムステートを有する２．５ビットのセル２０３を、４つのバイナリビットにマッピングすることができる。このような諸実施形態では、隣接する３ステートのセル２０２および６ステートのセル２０３は、１８個の可能な組み合わせたステートとすることができ、たとえば、組み合わせたセル２０２および２０３を４つのバイナリビットおよび２つの追加のステートを表す１６個のデータステートにマッピングすることができる。

いくつかの実施形態では、偶数のビット線および奇数のビット線を一緒に感知して、選択されたワード線、たとえば２０５からデータを取り出すことができる。このような諸実施形態では、ビット線２３２−１、２３２−２、・・・、２３２−Ｎに結合されたセル２０２およびビット線２３３−１、２３３−２、・・・、２３３−Ｎに結合されたセル２０３は、選択されたワード線２０５に関連するデータの２つの論理ページを表すことができる。当業者には理解されるように、特定のワード線に関連する論理ページは、複数の論理セクタを含むことができ、それらの論理セクタはそれぞれ、たとえば５１２バイトのデータを表す。諸実施形態は、特定の論理ページサイズ、論理セクタサイズ、または特定のワード線、たとえばワード線２０５に関連する特定の数の論理ページおよび／またはセクタに限定されるものではない。

図３は、本開示の実施形態による異なるビット割り当てを有するセルに関連するしきい値電圧分散イメージを示す。図３に示された実施形態は、ワード線（ＷＬ）３０５に結合された複数のセル３０２／３０３／３０６を示す。図３に示されるように、セル３０２は、偶数番号が付けられたビット線３３２−１（ＢＬｅ−１）、３３２−２（ＢＬｅ−３）および３３２−３（ＢＬｅ−５）の第１のサブセットに結合される。セル３０６は、偶数番号が付けられたビット線３３６−１（ＢＬｅ−２）および３３６−２（ＢＬｅ−４）の第２のサブセットに結合される。セル３０３は、奇数番号が付けられたビット線３３３−１（ＢＬｏ−１）、３３３−２（ＢＬｏ−２）、３３３−３（ＢＬｏ−３）および３３３−４（ＢＬｏ−４）に結合される。ワード線３０５に結合されたセル３０２／３０３／３０６のパターンは、隣接するセル３０２と隣接するセル３０６の間に結合されたセル３０３で、ビット線ごとに継続する。すなわち、奇数のビット線セル３０３は、ワード線３０５に沿って、隣接する交互の偶数のビット線セル３０２および３０６間に混交する。

本明細書を読むとわかるように、動作中にセル３０２／３０３／３０６のＶｔレベルを決定するために使用できる感知回路（図示せず）に、ビット線を結合することができる。図３の実施形態にはワード線３０５が１つだけ示されるが、諸実施形態は、任意の数のワード線、たとえば図１に示されるワード線１０５−１から１０５−Ｎを含むことができる。

図３の実施形態では、偶数のビット線セル３０２の第１のサブセットをグループとして一緒にプログラムし、偶数のビット線セル３０６の第２のサブセットをグループとして一緒にプログラムし、奇数のビット線セル３０３をグループとして一緒にプログラムする。様々な実施形態において、奇数のビット線セル３０３はグループとして一緒に読み取られ、ワード線３０５に関連するデータの奇数ページに対応し、一方、偶数のビット線セル３０２および３０６はグループとして一緒に読み取られ、ワード線３０５に関連するデータの偶数ページに対応するように組み合わせられる。

図３の実施形態は、複数のしきい値電圧（Ｖｔ）分散イメージ３３４−１、３３４−２および３３４−３を示し、これらはそれぞれ対応する偶数のビット線３３２−１、３３２−２および３３２−３に結合されたセル３０２に対応する。Ｖｔ分散イメージ３３８−１および３３８−２は、それぞれ対応する偶数のビット線３３６−１および３３６−２に結合されたセル３０６に対応する。Ｖｔ分散イメージ３３５−１、３３５−２、３３５−３および３３５−４は、それぞれ対応する奇数のビット線３３３−１、３３３−２、３３３−３および３３３−４に結合されたセル３０３に対応する。偶数のビット線のＶｔ分散イメージ３３４−１、３３４−２および３３４−３は、３つの割り当てられたプログラムステート、たとえば図示のようにＶｔ分散Ｌ０、ＬｌおよびＬ２を有するセル３０２に対応する。偶数のビット線のＶｔ分散イメージ３３８−１および３３８−２は、６つの割り当てられたプログラムステート、たとえば図示のようにＶｔ分散Ｌ０、Ｌｌ、Ｌ２、Ｌ３、Ｌ４およびＬ５を有するセル３０６に対応する。奇数のビット線のＶｔ分散イメージ３３５−１、３３５−２、３３５−３および３３５−４は、４つの割り当てられたプログラムステート、たとえば図示のようにＶｔ分散Ｌ０、Ｌｌ、Ｌ２およびＬ３を有する奇数のビット線セル３０３に対応する。

すなわち、図３に例示された実施形態において、セル３０２のＶｔが分散イメージ３３４−１、３３４−２および３３４−３に関連する３つの割り当てられたＶｔ分散Ｌ０、ＬｌおよびＬ２のうち１つ以内になるように、偶数のビット線セル３０２をプログラムすることができる。同様に、セル３０６のＶｔが分散イメージ３３８−１および３３８−２に関連する６つの割り当てられたＶｔ分散Ｌ０、Ｌｌ、Ｌ２、Ｌ３、Ｌ４およびＬ５のうち１つ以内になるように、偶数のビット線セル３０６をプログラムすることができる。セル３０３のＶｔが分散イメージ３３５−１、３３５−２、３３５−３および３３５−４に関連する４つの割り当てられたＶｔ分散Ｌ０、Ｌｌ、Ｌ２およびＬ３のうち１つ以内になるように、奇数のビット線セル３０３をプログラムすることができる。Ｌ０ステートは、消去ステートまたは最下位プログラムステートと称することができる。動作時に、メモリセル３０２、３０３および３０６を、書き込み動作を介してそれぞれ対応する割り当てられたステートのうち１つにプログラムする前に、Ｌ０消去ステートにすることができる。

動作中、偶数のビット線セル３０６の第２のサブセットをプログラムする前に、かつ、混交する奇数のビット線セル３０３をプログラムする前に、偶数のビット線セル３０２の第１のサブセットをプログラムするステップを含むプログラミングシーケンスにしたがって、選択されたワード線３０５に結合されたセル３０２／３０３／３０６に書き込まれる。図３に例示された実施形態に関連するプログラミングシーケンスは、偶数のビット線セル３０６の第２のサブセットをプログラムする前に、奇数のビット線セル３０３をプログラムするステップを含む。例として、ワード線３０５のセルにデータを書き込む動作中に、偶数のビット線セル、たとえば偶数のビット線３３２−１、３３２−２および３３２−３に結合されたセル３０２の第１の半分は、それぞれ対応するＶｔ分散イメージ３３４−１、３３４−２および３３４−３に示される３つのプログラムステートのうち１つにプログラムされる。それに続いて、奇数のビット線、たとえば３３３−１、３３３−２、３３３−３および３３３−４に結合されたセル３０３は、それぞれ対応するＶｔ分散イメージ３３５−１、３３５−２、３３５−３および３３５−４に示される４つのプログラムステートのうち１つにプログラムされる。それに続いて、偶数のビット線セル、たとえば偶数のビット線３３６−１および３３６−２に結合されたセル３０６の第２の半分を、それぞれ対応するＶｔ分散イメージ３３８−１および３３８−２に示される６つのプログラムステートのうち１つにプログラムされる。

図３に示されるように、Ｖｔ分散イメージ３３４−１、３３４−２および３３４−３は、１．５ビット／セルを表す偶数のビット線セル３０２に対応し、Ｖｔ分散イメージ３３８−１および３３８−２は、２．５ビット／セルを表す偶数のビット線セル３０６に対応し、Ｖｔ分散イメージ３３５−１、３３５−２、３３５−３および３３５−４は、２ビット／セルを表すセル３０３に対応する。すなわち、所与のメモリセル３０２／３０３／３０６をプログラムすることができる割り当てられた複数のステートは、所与のセルによって格納可能な割り当てられた複数のバイナリビットに対応する。図３に示された実施形態では、偶数のビット線セル３０２および３０６は、非整数のビット割り当て、たとえば１．５ビット／セルおよび２．５ビット／セルをそれぞれ有し、一方、奇数のビット線セル３０３は、整数のビット割り当て、たとえば２ビット／セルを有する。いくつかの実施形態では、隣接する偶数のビット線セル、たとえば次の隣接する偶数のビット線に結合された偶数のビット線セル３０２およびセル３０６に対するビット割り当てを合計すると、奇数のビット線セル３０３に対するビット割り当ての２倍であるビット割り当てとなる。たとえば、図３に例示された実施形態では、偶数のビット線セル３０２に対するビット割り当て、たとえば１．５ビット／セルと、偶数のビット線セル３０６、たとえば２．５ビット／セルを合計すると、４ビット／セルとなるが、これは、奇数のビット線セル３０３に対するビット割り当て、たとえば２ビット／セルの２倍である。諸実施形態は、図３に示される実施例に限定されるものではない。

様々な従来のプログラミングシーケンスにおいて、奇数のビット線セルは全て、グループとして一緒にプログラムされ、偶数のビット線セルは全て、グループとして一緒にプログラムされる。このような従来の手法では、偶数のビット線セルは、奇数のビット線セルと同じ数のプログラムステートに割り当てられ、たとえば、偶数のビット線セルおよび奇数のビット線セルは、１セル毎に同じビット割り当てを有する。これに対して、本開示の様々な実施形態では、所与のワード線に沿って偶数のビット線および／または奇数のビット線に結合されたセルの複数のサブセットを、異なる時点で別々にプログラムすることができる。たとえば、図３の実施形態に関して記載されたように、偶数のビット線セル、たとえば３０６の第２のサブセットをプログラムする前に、偶数のビット線セル、たとえば３０２の第１のサブセットを一緒にプログラムすることができる。図３の実施形態では、偶数のビット線セル３０２は、所与のワード線に関連する偶数のビット線、たとえばＢＬｅ−１、ＢＬｅ−３、ＢＬｅ−５などの半分に結合されたセルを表し、偶数のビット線セル３０６は、所与のワード線、たとえば３０５に関連する偶数のビット線、たとえばＢＬｅ−２、ＢＬｅ−４などのもう半分に結合されたセルを表す。諸実施形態は、所与のワード線のセルを任意の具体的な数のサブセットに分けるプログラミングシーケンスに限定されるものではない。たとえば、いくつかの実施形態において、偶数のビット線セルおよび／または奇数のビット線セルを、３つ以上のサブセットに分けることができる。

図３に例示された実施形態は、偶数のビット線セル３０２の第１のサブセット、偶数のビット線セル３０６の第２のサブセットおよび奇数のビット線セル３０３に関連する読み取りマージンを含む。Ｖｔ分散イメージ３３４−１、３３４−２および３３４−３に示されるように、偶数のビット線セル３０２の第１のサブセットは、隣接するプログラムステートＬｌおよびＬ２の間に、関連する読み取りマージンＲＤｅ−１を含む。Ｖｔ分散イメージ３３８−１および３３８−２に示されるように、偶数のビット線セル３０６の第２のサブセットは、隣接するプログラムステートＬｌおよびＬ２の間に、関連する読み取りマージンＲＤｅ−２を含む。Ｖｔ分散イメージ３３５−１、３３５−２、３３５−３および３３５−４に示されるように、奇数のビット線セル３０３は、隣接するプログラムステートＬｌおよびＬ２の間に、関連する読み取りマージンＲＤｏを含む。

図３に例示された実施形態では、偶数のビット線セル３０２の第１のサブセットの割り当てられたプログラムステート／ビットの数が、偶数のビット線セル３０６の第２のサブセットおよび奇数のビット線セル３０３よりも少ないので、読み取りマージンＲＤｅ−１は、読み取りマージンＲＤｅ−２およびＲＤｏよりも大きい。同様に、奇数のビット線セル３０３の割り当てられたプログラムステート／ビットの数が、偶数のビット線セル３０６の第２のサブセットよりも少ないので、読み取りマージンＲＤｏは、読み取りマージンＲＤｅ−２よりも大きい。上述のように、有限のプログラミングウィンドウが存在するので、割り当てられたステートの数が増えるにつれて、隣接するプログラムステート間の電圧マージンは小さくなる。隣接するプログラムステート間の読み取りマージンが小さくなるにつれて、標的セルのステートを正確に読み取る能力が低くなる可能性がある。この問題は、所望のステートにプログラムされている標的セルに続いてプログラムされる隣接するセルによって引き起こされるＦＧ−ＦＧ干渉効果に起因して、プログラムされた標的セルに対するＶｔシフトによって悪化する可能性がある。

図３の実施形態に示されるように、書き込み動作中の適時に最初にプログラムされる偶数のビット線セル３０２の第１のサブセットの割り当てられたプログラムステートの数は、書き込み動作中にワード線３０５に結合された混交するセル３０２の後にプログラムされる奇数のビット線セル３０３およびの第２のサブセットの偶数のビット線セル３０６よりも少ない。図３の実施形態では、書き込み動作中の適時に２番目にプログラムされる奇数のビット線セル３０３の割り当てられたプログラムステートの数は、書き込み動作中のワード線３０５に結合された混交するセル３０３の後にプログラムされる偶数のビット線セル３０６の第２のサブセットよりも少ない。

本開示の様々な実施形態は、所与のワード線、たとえばワード線３０５に結合されたセルに割り当てられた複数のプログラムステートを、複数のセルに関連するプログラミングシーケンスに基づいて変更するステップを含む。割り当てられた複数のプログラムステートをビット線毎に変更することにより、選択されたワード線に沿って隣接するセルをプログラミングすることに関連するＦＧ−ＦＧ干渉の悪影響を低減することができる。不揮発性メモリデバイスのスケーリングに起因する隣接するフローティングゲートが物理的により緊密性になるにしたがって、このようなＦＧ−ＦＧ干渉の悪影響は、より問題になる可能性がある。割り当てられた複数のプログラムステートおよび／または所与のワード線に結合されたセルに対するビット割り当てをビット線毎に変更する諸実施形態では、続いてプログラムされるべき選択されたワード線のセルのサブセットよりも少ない数のプログラムステートおよび／またはビットを最初にプログラムされるべき選択されたワード線のセルのサブセットに割り当てることにより、様々な効果を奏することができる。

たとえば、図３に例示された実施形態では、偶数のビット線セル３０２の第１のサブセットは、奇数のビット線セル３０３および偶数のビット線セル３０６の第２のサブセットの前にプログラムされるので、偶数のビット線セル３０２の第１のサブセットはより少ない数のプログラムステートに割り当てられ、これらのプログラムステートは、それぞれ対応する奇数のビット線セル３０３および偶数のビット線セル３０６に対応する読み取りマージンＲＤｏおよびＲＤｅ−２に比べて、隣接するステート間に対応するより大きな読み取りマージンＲＤｅ−１を有する。偶数のビット線セル３０２に割り当てられた読み取りマージンＲＤｅ−１は、奇数のビット線セル３０３および偶数のビット線セル３０６に関連する読み取りマージンＲＤｏおよびＲＤｅ−２よりも大きいので、偶数のビット線セル３０２は、続いてプログラムされる隣接する奇数のビット線セル３０３および／または隣接する偶数のビット線セル３０６からのＦＧ−ＦＧ干渉に関連するＶｔシフトに起因して、誤ったデータ読み取りにつながる可能性が少ない。

図３に例示された実施形態では、奇数のビット線セル３０３は偶数のビット線セル３０２の後にプログラムされるので、奇数のビット線セル３０３はより多くの数のプログラムステートに割り当てられ、これらのプログラムステートは、偶数のビット線セル３０２に対応する読み取りマージンＲＤｅ−１に比べて、隣接するステート間に対応するより少ない読み取りマージンＲＤｏを有する。偶数のビット線セル３０２のＶｔレベルが所望のプログラムステートにプログラムされるので、奇数のビット線セル３０３は、隣接する偶数のビット線セル３０２のプログラミングによって引き起こされるＦＧ−ＦＧ干渉の影響を受けにくい。たとえば、偶数のビット線セル３０２のＶａｔｓは、セル３０２が所望のプログラムステートに達した後のさらなるプログラミングによって増加することはない。

しかしながら、図３に例示された実施形態では、偶数のビット線セル３０６の第２のサブセットは、所望のプログラムステートにプログラムされている隣接する奇数のビット線セルに続いてプログラムされる。偶数のビット線セル３０６の第２のサブセットはより多くの数のプログラムステートに割り当てられ、これらのプログラムステートは、奇数のビット線セル３０３の後にプログラムされるので、偶数のビット線セル３０６は、奇数のビット線セル３０３に対応する読み取りマージンＲＤｏに比べて、隣接するステート間に対応するより少ない読み取りマージンＲＤｅ−２を有する。奇数のビット線セル３０３のＶｔレベルは所望のプログラムステートにプログラムされるので、偶数のビット線セル３０６は、隣接する奇数のビット線セル３０３のプログラミングによって引き起こされるＦＧ−ＦＧ干渉の影響を受けにくい。たとえば、奇数のビット線セル３０３のＶａｔｓは、セル３０３が所望のプログラムステートに達した後のさらなるプログラミングによって増加することはない。

本開示の様々な実施形態において、隣接する奇数のビット線セル３０３によって格納されたデータは、グループとして一緒に読み取られ、論理ページ、たとえば所与のワード線３０５に関連するデータの奇数の論理ページに対応することができる。また、このような諸実施形態では、偶数のビット線セル３０２の第１のサブセットおよび偶数のビット線セル３０６の第２のサブセットもグループとして一緒に読み取ることができ、論理ページ、たとえば所与のワード線３０５に関連するデータの偶数の論理ページに対応することができる。偶数のビット線セル３０２の第１のサブセットおよび偶数のビット線セル３０６の第２のサブセットが一緒に読み出される諸実施形態では、不揮発性メモリセルのアレイに関連するプロセッサまたは外部ホストから受け取ったデータ取り出し要求に応答して、隣接する偶数のビット線セル、たとえば偶数のビット線３３２−１に結合したセル３０２および偶数のビット線３３６−１に結合したセル３０６によって格納されたデータを組み合わせることができる。たとえば、図３に例示された実施形態では、１．５ビット／セルのビット割り当てを有する偶数のビット線セル３０２によって格納されたデータを、２．５ビット／セルのビット割り当てを有する隣接する偶数のビット線セル３０６によって格納されたデータと組み合わせて、それにより組み合わせられた隣接する偶数のビット線セル３０２および３０６があわせて４論理ビット、たとえば１．５＋２．５ビットまたは２ビット／セルを表すようにすることができる。

図３に例示された実施形態では、１対の隣接する偶数のビット線セル、たとえば３つの割り当てられたプログラムステートを有する１．５ビットのセル３０２および６つの割り当てられたプログラムステートを有する２．５ビットのセル３０６を、４つのバイナリビットにマッピングすることができる。このような諸実施形態は、隣接する３ステートのセル３０２および６ステートのセル３０６を組み合わせて、１８個の可能な組み合わせたステートとすることができ、たとえば、組み合わせたセル３０２および３０６を４つのバイナリビットおよび２つの追加のステートを表す１６個のデータステートにマッピングすることができる。また、このような諸実施形態では、複数対の隣接する奇数のビット線セル、たとえば４つの割り当てられたプログラムステートを有する２ビットのセル３０３を、選択されたワード線に関連する論理奇数ページのサイズと論理偶数ページのサイズが同一になるように、４つのバイナリビットをマッピングすることができる。

図３に例示された実施形態では、セル３０２に結合した偶数のビット線およびセル３０６に結合した偶数のビット線を一緒に感知して、選択されたワード線３０５からデータを取り出すことができる。また、セル３０３に結合された奇数のビット線を一緒に検知して、選択されたワード線３０５からデータを取り出すこともできる。このような諸実施形態では、ワード線３０５の偶数のビット線セル３０２および３０６に格納されたデータは、データの論理ページを表し、ワード線３０５の奇数のビット線セル３０３に格納されたデータは、データの異なる論理ページを表す。

図４は、本開示の実施形態によるプログラムされた少なくとも１つのメモリデバイス４２０を有する電子メモリシステム４００を示す機能的ブロック図である。メモリシステム４００はプロセッサ４１０を含み、プロセッサ４１０は、マルチレベル不揮発性セルのメモリアレイ４３０を含む不揮発性メモリデバイス４２０に結合される。メモリシステム４００は、別個の集積回路を含んでも、プロセッサ４１０とメモリデバイス４２０の両方を同じ集積回路上にしてもよい。プロセッサ４１０は、マイクロプロセッサまたは特定用途向け集積回路（ＡＳＩＣ）のようなその他の同じタイプの制御回路とすることができる。

簡潔にするために、電子メモリシステム４００は、本開示と特定の関連性を有する特徴に焦点を当てるために簡潔化されている。メモリデバイス４２０は、不揮発性メモリセルのアレイ４３０を含むが、このアレイはＮＡＮＤアーキテクチャを有するフローティングゲートフラッシュメモリセルとすることができる。メモリセルの各行の制御ゲートはワード線と結合し、一方、メモリセルのドレイン領域はビット線に結合する。メモリセルのソース領域は、同じものが図１に示されているように、ソース線に結合する。当業者には理解されるように、メモリセルをビット線およびソース線に接続する方法は、アレイがＮＡＮＤアーキテクチャであるか、ＮＯＲアーキテクチャであるか、ＡＮＤアーキテクチャであるか、あるいは、何らかのその他のメモリアレイアーキテクチャであるか、に依存する。

図４の実施形態は、Ｉ／Ｏ接続４６２を介してＩ／Ｏ回路４６０を通じて提供されるアドレス信号をラッチするためのアドレス回路４４０を含む。アドレス信号を受け取り、メモリアレイ４３０にアクセルするためにその信号を行デコーダ４４４および列デコーダ４４６によって復号する。本開示に照らすと、アドレス入力接続の数は、メモリアレイ４３０の密度およびアーキテクチャに依存し、アドレスの数は、メモリセルの数の増加とメモリブロックおよびアレイの数の増加の両方に伴って増加することとが、当業者には理解されよう。

不揮発性セルのメモリアレイ４３０は、本明細書に記載される諸実施形態にしたがって、複数の割り当てられたプログラムステートの数を変更し、ビット割り当てを変更する不揮発性マルチレベルメモリセルを含むことができる。メモリデバイス４２０は、本実施形態では読み取り／ラッチ回路４５０とすることができる感知／バッファ回路を使用して、メモリアレイの列内の電圧および／または電流の変化を感知することによって、メモリアレイ４３０内のデータを読み取る。読み取り／ラッチ回路４５０は、メモリアレイ４３０から受け取ったデータのページまたは行を読み取り、ラッチすることができる。プロセッサ４１０を用いてＩ／Ｏ接続４６２を介する双方向データ通信を行うためのＩ／Ｏ回路４６０が含まれる。メモリアレイ４３０にデータを書き込むための書き込み回路４５５が含まれる。

制御回路４７０は、プロセッサ４１０から制御接続４７２によって提供される信号を復号する。これらの信号は、チップ信号、書き込みイネーブル信号、ならびにデータ読み取り動作、データ書き込み動作およびデータ消去動作を含むメモリアレイ４３０上の動作を制御するために使用されるアドレスラッチ信号を含むことができる。様々な実施形態において、制御回路４７０は、本開示の諸実施形態にしたがって、プロセッサ４１０からの命令を実行して、オペレーティングおよびプログラミングを行う役割を負う。制御回路４７０は、ステートマシン、シーケンサまたは何らかのその他のタイプのコントローラとすることができる。付加的な回路および制御信号を提供し得ること、および図４のメモリデバイスの詳細は図示を簡単にするために省略されていることが、当業者には理解されよう。

図５は、本開示の一実施形態にしたがってプログラムされた少なくとも１つのメモリデバイスを有するメモリモジュールの機能的ブロック図である。メモリモジュール５００は、メモリカードとして図示されているが、メモリモジュール５００について論じられる概念は、その他のタイプの取外し可能メモリまたはポータブルメモリ（たとえばＵＳＢフラッシュドライブ）に適用でき、本明細書で使用されるような「メモリモジュール」のあたるべきことが意図される。さらに、１つの例示的な形状ファクタが図５には記載されているが、これらの概念は、その他の形状ファクタにも同様に適用できる。

いくつかの実施形態では、メモリモジュール５００は、１つまたは複数のメモリデバイス５１０を（図示のように）包含するハウジング５０５を含むが、このようなハウジングは全てのデバイスまたはデバイス応用品に必須であるわけではない。少なくとも１つのメモリデバイス５１０は、本明細書に記載される実施形態にしたがって読み取ることができる不揮発性マルチレベルメモリセルのアレイを含む。存在する場合、ハウジング５０５は、ホストデバイスと通信するための１つまたは複数の接点５１５を含む。ホストデバイスの例として、デジタルカメラ、デジタル記録および再生デバイス、ＰＤＡ、パーソナルコンピュータ、メモリカードリーダ、インターフェースハブなどが挙げられる。いくつかの実施形態では、接点５１５は、標準インターフェースの形態である。たとえば、ＵＳＢフラッシュデバイスの場合、接点５１５は、ＵＳＢタイプ−Ａ凸型コネクタの形態であってもよい。いくつかの実施形態では、ＳａｎＤｉｓｋ ＣｏｒｐｏｒａｔｉｏｎによってライセンスされるＣｏｍｐａｃｔＦｌａｓｈ（登録商標）メモリカード、ソニー株式会社によってライセンスされるＭｅｍｏｒｙ Ｓｔｉｃｋ（登録商標）メモリカード、株式会社東芝によってライセンスされるＳＤ Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ（登録商標）メモリカードなどで見られるようなセミプロプライエタリインターフェースの形態である。しかしながら一般的には、接点５１５は、メモリモジュール５００と、接点５１５と互換性のあるレセプタを有するホストとの間の制御信号、アドレス信号および／またはデータ信号を通過させるためのインターフェースを提供する。

メモリモジュール５００は、任意選択で、付加的な回路５２０を含むことができるが、この付加的な回路は１つまたは複数の集積回路および／または個別部品とすることができる。いくつかの実施形態では、付加的な回路５２０は、複数のメモリデバイス５１０にわたるアクセスを制御するための、および／または、外部ホストとメモリデバイス５１０の間に変換層を提供するためのメモリコントローラ、たとえば制御回路を含むことができる。たとえば、複数の接点５１５と、１つまたは複数のメモリデバイス５１０への複数の５１０接続との間は、１対１の対応でなくてもよい。したがって、メモリコントローラは、適当なＩ／Ｏ接続で適時に適当な信号を受け取るために、または、適当な接点５１５で適時に適当な信号を提供するために、メモリデバイス５１０のＩ／Ｏ接続（図５には示されず）に選択的に結合することができる。同様に、ホストとメモリモジュール５００の間の通信プロトコルは、メモリデバイス５１０のアクセスに必要とされるものとは異なるものとすることができる。メモリコントローラは、次いで、ホストから受け取ったコマンドシーケンスを適当なコマンドシーケンスに変換して、メモリデバイス５１０への所望のアクセスを達成することができる。このような変換は、さらに、コマンドシーケンスに加えて、信号電圧レベルの変化をさらに含むことができる。

付加的な回路５２０は、さらに、ＡＳＩＣによって実行され得るような論理機能などの、メモリデバイス５１０の制御に関連しない機能を含むことができる。また、付加的な回路５２０は、パスワード保護、バイオメトリクスなどのように、メモリモジュール５００への読み取りアクセスまたは書き込みアクセスを制限するための回路を含むことができる。付加的な回路５２０は、メモリモジュール５００のステータスを示すための回路を含むことができる。たとえば、付加的な回路５２０は、メモリモジュール５００に電力が供給されたか、メモリモジュール５００に現在アクセスしているか、を決定するための機能と、電力供給時には点灯、アクセスされているときには点滅するなど、メモリモジュール５００のステータスの指標を表示するための機能とを含むことができる。付加的な回路５２０は、さらに、メモリモジュール５００内の所要電力の調整を補助するためのデカップリングコンデンサなどの受動デバイスを含むことができる。

結論
不揮発性メモリセルを動作させるための方法、デバイス、モジュールおよびシステムについて示してきた。１つの方法の実施形態は、ワード線に結合された第１のセルに、第１のセルをプログラムすることができる第１の複数のプログラムステートを割り当てるステップを含む。この方法は、ワード線に結合した第２のセルに、第２のセルをプログラムすることができる第２の複数のプログラムステートを割り当てるステップを含み、この第２の複数のプログラムステートは、第１の複数のプログラムステートよりも多い。この方法は、第２の複数のプログラムステートのうち１つに第２のセルをプログラムする前に、第１の複数のプログラムステートのうち１つに第１のセルをプログラムするステップを含む。

いくつかの実施形態では、ワード線に結合された第３のセルは、第３のセルをプログラムすることができる第３の複数のプログラムステートに割り当てられる。このような諸実施形態では、第３の複数のプログラムステートは、第２の複数のプログラムステートよりも大きく、第３のセルは、第１および第２のセルの後にプログラムされる。複数のセルに割り当てられた複数のプログラムステートおよび／またはセルのビット割り当ては、複数のセルに関連するプログラミングシーケンスに基づくことができる。

本明細書では具体的な諸実施形態について例示および記載してきたが、同じ結果を達成するために計算された構成を、示された具体的な諸実施形態から引き出し得ることが、当業者には理解されよう。本開示は、本開示の様々な実施形態の適用形態または変形形態を網羅することを意図するものである。上述の記載は、例示された様式でなされるものであり、限定的なものはないことを理解されたい。上述の記載を読むことにより、当業者には、上述の諸実施形態の組合せおよび本明細書に具体的に記載されないその他の実施形態が明らかになろう。本開示の様々な実施形態の範囲は、上述の構造および方法が使用されるその他の応用例を含む。したがって、本開示の様々な実施形態の範囲は、添付の特許請求の範囲を参照して、特許請求の範囲が特定される均等物の全範囲にわたって決定されるべきである。

前述の詳細な説明において、様々な特性は、本開示を合理化するために、一緒にグループ化され単一の実施形態になる。本開示の方法は、本開示の開示された諸実施形態は、各請求項に明示されるよりも多くの特性を使用しなければならない意図を反映するように解釈されるべきではない。むしろ、以下の特許請求の範囲のように、進歩性を有する主題は、単一の開示された実施形態よりも狭い。したがって、ここでは、以下の特許請求の範囲は、別個の実施形態としてそれ自体が成り立つ各請求項とともに発明を詳細な説明中に組み込まれる。

Claims (25)

1. 不揮発性マルチレベルメモリセルのアレイ（１００、４３０）を動作させるための方法であって、
   行選択線（１０５−１、・・・、１０５−Ｎ、２０５、３０５）に結合された第１のセル（２０２、３０２）に、前記第１のセル（２０２、３０２）をプログラムすることができる第１の複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）に割り当てるステップと、
   行選択線（１０５−１、・・・、１０５−Ｎ、２０５、３０５）に結合された第２のセル（２０３、３０３）に、前記第２のセル（２０３、３０３）をプログラムすることができる第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ、３３５−１、３３５−２、３３５−３、３３５−４）に割り当てるステップであって、前記第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ、３３５−１、３３５−２、３３５−３、３３５−４）が、前記第１の複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）よりも多いステップと、
   前記第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ、３３５−１、３３５−２、３３５−３、３３５−４）のうち１つに前記第２のセル（２０３、３０３）をプログラムする前に、前記第１の複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）のうち１つに前記第１のセル（２０２、３０２）をプログラムするステップと、を含む方法。
2. 前記割り当てるステップが、前記第１のセル（２０２、３０２）および前記第２のセル（２０３、３０３）のうち少なくとも１つに、前記セルに対する非整数のビット割り当てに対応する複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、２３５−１、２３５−２、・・・２３５−Ｎ、３３４−１、３３４−２、３３４−３）を割り当てるステップを含む、請求項１に記載される方法。
3. 前記割り当てるステップが、前記第１のセル（２０２、３０２）および前記第２のセル（２０３、３０３）のそれぞれに、前記セルに対する非整数のビット割り当てに対応する複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、２３５−１、２３５−２、・・・２３５−Ｎ、３３４−１、３３４−２、３３４−３）を割り当てるステップを含む、請求項１に記載される方法。
4. 前記方法が、データ取り出し要求に応答して、前記第１のプログラムされたセル（２０２、３０２）によって格納されたデータを、前記第２のプログラムされたセル（２０３、３０３）によって格納されたデータと組み合わせるステップを含む、請求項３に記載される方法。
5. 不揮発性マルチレベルメモリセルのアレイ（１００、４３０）を動作させるための方法であって、
   行選択線（１０５−１、・・・、１０５−Ｎ、２０５、３０５）に結合された第１のセル（２０２、３０２）に、前記第１のセルをプログラムすることができる第１の複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）を割り当てるステップと、
   前記行選択線（１０５−１、・・・、１０５−Ｎ、２０５、３０５）に結合された第２のセル（２０３、３０３）に、前記第２のセルをプログラムすることができる第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ、３３５−１、３３５−２、３３５−３、３３５−４）を割り当てるステップであって、前記第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ、３３５−１、３３５−２、３３５−３、３３５−４）が、前記第１の複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）よりも多いステップと、
   前記行選択線（１０５−１、・・・、１０５−Ｎ、２０５、３０５）に結合された第３のセル（３０６）に、前記第３のセルをプログラムすることができる第３の複数のプログラムステート（３３８−１、３３８−２）を割り当てるステップであって、前記第３の複数のプログラムステート（３３８−１、３３８−２）が、前記第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ、３３５−１、３３５−２、３３５−３、３３５−４）よりも多いステップと、
   前記第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ、３３５−１、３３５−２、３３５−３、３３５−４）のうち１つに前記第２のセル（２０３、３０３）をプログラムする前に、かつ、前記第３の複数のプログラムステート（３３８−１、３３８−２）のうち１つに前記第３のセル（３０６）をプログラムする前に、前記第１の複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）のうち１つに前記第１のセル（２０２、３０２）をプログラムするステップと、を含む方法。
6. 前記方法が、
   前記第１のセル（２０２、３０２）に、前記第１のセル（２０２、３０２）に対する非整数のビット割り当てに対応する複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）を割り当てるステップと、
   前記第３のセル（３０６）に、前記第３のセル（３０６）に対する非整数のビット割り当てに対応する複数のプログラムステート（３３８−１、３３８−２）を割り当てるステップと、を含む請求項５に記載される方法。
7. 前記方法が、前記第１のセル（２０２、３０２）および第３のセル（３０６）に対する前記非整数のビット割り当ての合計が、前記第２のセル（２０３、３０３）のビット割り当ての２倍となるように、前記複数のプログラムステートを、前記第１のセル（２０２、３０２）および第３のセル（３０６）に割り当てるステップを含む、請求項６に記載される方法。
8. 前記第２のセル（２０３、３０３）が、前記第１のセル（２０２、３０２）と前記第３のセル（３０６）の間で前記行選択線（３０５）に結合され、前記方法が、前記第１のプログラムされたセル（２０２、３０２）と前記第３のプログラムされたセル（３０６）を一緒に読み取るステップを含む、請求項７に記載される方法。
9. 前記方法が、前記第１のプログラムされたセル（２０２、３０２）から読み取られたデータを前記第３のプログラムされたセル（３０６）から読み取られたデータと組み合わせるステップを含み、前記読み取られたデータがデータの論理ページに対応する、請求項８に記載される方法。
10. 不揮発性マルチレベルメモリセルのアレイ（１００、４３０）を動作させるための方法であって、
    第１の行選択線（１０５−１、・・・、１０５−Ｎ、２０５、３０５）に結合された複数のセル（２０２、２０３、３０２、３０３、３０６）に対して、前記セルをプログラムすることができる複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、２３５−１、２３５−２、・・・２３５−Ｎ、３３４−１、３３４−２、３３４−３）を割り当てるステップと、
    前記複数のセル（２０２、２０３、３０２、３０３、３０６）に割り当てられた前記複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、２３５−１、２３５−２、・・・２３５−Ｎ、３３４−１、３３４−２、３３４−３）を、前記複数のセル（２０２、２０３、３０２、３０３、３０６）に関連するプログラミングシーケンスに基づいて変更するステップと、を含む方法。
11. 前記プログラミングシーケンスが、前記複数のセルの第２のサブセット（２０３、３０３）をプログラムする前に、前記複数のセルの第１のサブセット（２０２、３０２）をプログラムするステップを含み、割り当てられた前記複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、２３５−１、２３５−２、・・・２３５−Ｎ、３３４−１、３３４−２、３３４−３）を変更するステップが、
    第１の複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）を前記第１のサブセット（２０２、３０２）に割り当てるステップと、
    第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ）を前記第２のサブセット（２０３、３０３）に割り当てるステップであって、前記第２の複数が前記第１の複数のプログラムステートよりも多いステップと、を含む請求項１０に記載される方法。
12. 前記第１の複数（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）および前記第２の複数（２３５−１、２３５−２、・・・２３５−Ｎ）のうち少なくとも１つを割り当てるステップが、前記サブセットに対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップを含む、請求項１１に記載される方法。
13. 前記第１の複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）を割り当てるステップが、前記第１のサブセット（２０２、３０２）に対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップであって、前記セルの第１のサブセット（２０２、３０２）が、偶数番号が付けられたセンス線（１０７−２、ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−Ｎ）に結合されるステップを含み、
    前記第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ）を割り当てるステップが、前記第２のサブセット（２０３、３０３）に対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップであって、前記第２のサブセット（２０３、３０３）に対する前記非整数のビット割り当てが、前記第１のサブセット（２０２、３０２）に対する前記ビット割り当てよりも大きく、前記セルの第２のサブセット（２０３、３０３）が、奇数番号が付けられたセンス線（１０７−１、１０７−３、ＢＬｏ−１、ＢＬｏ−２、・・・、ＢＬｏ−Ｎ）に結合されるステップを含む、請求項１１に記載される方法。
14. 前記プログラミングシーケンスが、前記複数のセルの前記第２のサブセット（２０３、３０３）をプログラムした後に、前記複数のセルの第３のサブセット（３０６）をプログラムするステップを含み、割り当てられた前記複数のプログラムステートを変更するステップが、第３の複数のプログラムステート（３３８−１、３３８−２）を第３のサブセット（３０６）に割り当てるステップであって、前記第３の複数（３３８−１、３３８−２）が、前記第２の複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ）よりも多いステップを含む、請求項１２に記載される方法。
15. 前記第１のサブセット（２０２、３０２）をプログラムするステップが、複数の偶数番号が付けられたセンス線（ＢＬｅ−１、ＢＬｅ−３、ＢＬｅ−５）に結合されたサブセットをプログラムするステップを含み、
    前記第２のサブセット（２０３、３０３）をプログラムするステップが、複数の奇数番号が付けられたセンス線（ＢＬｏ−１、ＢＬｏ−２、ＢＬｏ−３、ＢＬｏ−４）に結合されたサブセットをプログラムするステップを含み、
    前記第３のサブセット（３０６）をプログラムするステップが、前記第１の複数の偶数番号が付けられたセンス線（ＢＬｅ−１、ＢＬｅ−３、ＢＬｅ−５）とは異なる複数の偶数番号が付けられたセンス線（ＢＬｅ−２、ＢＬｅ−４）に結合されたサブセットをプログラムするステップ含む、請求項１４に記載される方法。
16. 前記第１の複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ、３３４−１、３３４−２、３３４−３）を割り当てるステップが、前記第１のサブセット（２０２、３０２）に対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップを含み、
    前記第３の複数のプログラムステート（３３８−１、３３８−２）を割り当てるステップが、前記第３のサブセット（３０６）に対する非整数のビット割り当てに対応する複数のプログラムステートを割り当てるステップを含む、請求項１５に記載される方法。
17. 不揮発性メモリデバイスであって、
    行選択線（２０５）によって結合された行およびセンス線（ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−Ｎ、ＢＬｏ−１、ＢＬｏ−２、・・・、ＢＬｏ−Ｎ）によって結合された列に配列された不揮発性メモリセルのアレイ（１００、４３０）と、
    前記アレイ（１００、４３０）に結合され、センス線（ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−Ｎ、ＢＬｏ−１、ＢＬｏ−２、・・・、ＢＬｏ−Ｎ）毎にセンス線（ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−Ｎ、ＢＬｏ−１、ＢＬｏ−２、・・・、ＢＬｏ−Ｎ）上で実行されるプログラミングシーケンスにしたがって、選択された行選択線（２０５）に結合されたセルをプログラムするように構成される制御回路（４６０）と、を含み、
    前記選択された行選択線（２０５）に結合され、最初にプログラムされるべき複数のセンス線（ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−Ｎ）に関連するセル（２０２）が、第１の割り当てられた複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ）を有し、
    前記選択された行選択線（２０５）に結合され、２番目にプログラムされるべき複数のセンス線（ＢＬｏ−１、ＢＬｏ−２、・・・、ＢＬｏ−Ｎ）に関連するセル（２０３）が、第２の割り当てられた複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ）を有し、前記第２の割り当てられた複数が、前記第１の割り当てられた複数よりも多いデバイス。
18. 前記最初にプログラムされるべき複数のセンス線が、偶数番号が付けられたセンス線（ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−Ｎ）に対応し、前記２番目にプログラムされるべき複数のセンス線が、奇数番号が付けられたセンス線（ＢＬｏ−１、ＢＬｏ−２、・・・、ＢＬｏ−Ｎ）に対応する、請求項１７に記載されるデバイス。
19. 前記第１の割り当てられた複数のプログラムステート（２３４−１、２３４−２、・・・２３４−Ｎ）が、前記最初にプログラムされるべき複数のセンス線（ＢＬｅ−１、ＢＬｅ−２、・・・、ＢＬｅ−Ｎ）に関連する前記セルに対する第１の非整数のビット割り当てに対応し、前記第２の割り当てられた複数のプログラムステート（２３５−１、２３５−２、・・・２３５−Ｎ）が、前記２番目にプログラムされるべき複数のセンス線（ＢＬｏ−１、ＢＬｏ−２、・・・、ＢＬｏ−Ｎ）に関連する前記セルに対する第２の非整数のビット割り当てに対応する、請求項１７に記載されるデバイス。
20. 前記第１の非整数のビット割り当てが、少なくとも１．５ビット／セルであり、前記第２の非整数のビット割り当てが、少なくとも２．５ビット／セルである、請求項１９に記載されるデバイス。
21. 不揮発性メモリデバイスであって、
    行選択線（３０５）によって結合された行およびセンス線（ＢＬｅ−１、ＢＬｅ−２、ＢＬｅ−３、ＢＬｅ−４、ＢＬｅ−５、ＢＬｏ−１、ＢＬｏ−２、ＢＬｏ−３、ＢＬｏ−４）によって結合された列に配列された不揮発性メモリセルのアレイ（１００、４３０）と、
    前記アレイ（１００、４３０）に結合され、センス線（ＢＬｅ−１、ＢＬｅ−２、ＢＬｅ−３、ＢＬｅ−４、ＢＬｅ−５、ＢＬｏ−１、ＢＬｏ−２、ＢＬｏ−３、ＢＬｏ−４）毎にセンス線（ＢＬｅ−１、ＢＬｅ−２、ＢＬｅ−３、ＢＬｅ−４、ＢＬｅ−５、ＢＬｏ−１、ＢＬｏ−２、ＢＬｏ−３、ＢＬｏ−４）上で実行されるプログラミングシーケンスにしたがって、選択された行選択線（３０５）に結合されたセルをプログラムするように構成される制御回路（４６０）と、を含み、
    前記選択された行選択線（３０５）に結合され、最初にプログラムされるべき複数のセンス線（ＢＬｅ−１、ＢＬｅ−３、ＢＬｅ−５）に関連するセル（３０２）が、第１の割り当てられた複数のプログラムステート（３３４−１、３３４−２、３３４−３）を有し、
    前記選択された行選択線（３０５）に結合され、２番目にプログラムされるべき複数のセンス線（ＢＬｏ−１、ＢＬｏ−２、ＢＬｏ−３、ＢＬｏ−４）に関連するセルが、第２の割り当てられた複数のプログラムステート（３３５−１、３３５−２、３３５−３、３３５−４）を有し、前記第２の割り当てられた複数が、前記第１の割り当てられた複数よりも多く、
    前記選択された行選択線（３０５）に結合され、３番目にプログラムされるべき複数のセンス線（ＢＬｅ−２、ＢＬｅ−４）に関連するセルが、第３の割り当てられた複数のプログラムステート（３３８−１、３３８−２）を有し、前記第３の割り当てられた複数が、前記第２の割り当てられた複数よりも多いデバイス。
22. 前記最初にプログラムされるべき複数のセンス線が、偶数番号が付けられたセンス線（ＢＬｅ−１、ＢＬｅ−３、ＢＬｅ−５）の第１のサブセットに対応し、前記３番目にプログラムされるべき複数のセンス線が、偶数番号が付けられたセンス線（ＢＬｅ−２、ＢＬｅ−４）の第２のサブセットに対応する、請求項２１に記載されるデバイス。
23. 前記第１の割り当てられた複数のプログラムステート（３３４−１、３３４−２、３３４−３）が、前記最初にプログラムされるべき複数のセンス線（ＢＬｅ−１、ＢＬｅ−３、ＢＬｅ−５）に関連する前記セルに対する非整数のビット割り当てに対応し、前記第３の割り当てられた複数のプログラムステート（３３８−１、３３８−２）が、前記３番目にプログラムされるべき複数のセンス線（ＢＬｅ−２、ＢＬｅ−４）に関連する前記セルに対する異なる非整数のビット割り当てに対応する、請求項２１に記載されるデバイス。
24. 前記第２の割り当てられた複数のプログラムステート（３３５−１、３３５−２、３３５−３、３３５−４）が、前記２番目にプログラムされるべき複数のセンス線（ＢＬｏ−１、ＢＬｏ−２、ＢＬｏ−３、ＢＬｏ−４）に関連するセルに対する整数のビット割り当てに対応する、請求項２３に記載されるデバイス。
25. 前記制御回路（４６０）が、センス線（ＢＬｅ−１、ＢＬｅ−２、ＢＬｅ−３、ＢＬｅ−４、ＢＬｅ−５、ＢＬｏ−１、ＢＬｏ−２、ＢＬｏ−３、ＢＬｏ−４）毎に前記センス線（ＢＬｅ−１、ＢＬｅ−２、ＢＬｅ−３、ＢＬｅ−４、ＢＬｅ−５、ＢＬｏ−１、ＢＬｏ−２、ＢＬｏ−３、ＢＬｏ−４）上で実行される前記プログラミングシーケンスにしたがって、次に続く選択された行選択線（３０５）に結合されるセルをプログラムするように構成される、請求項２１に記載されるデバイス。